KR101071051B1 - 양자 우물 구조의 원격 델타 도핑 층을 형성하기 위한 메카니즘 - Google Patents

양자 우물 구조의 원격 델타 도핑 층을 형성하기 위한 메카니즘 Download PDF

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Abstract

양자 우물 디바이스를 제조하는 방법은, 양자 우물에 도펀트들을 구속하기 위해 상기 양자 우물의 델타 층의 측면 상에 확산 장벽을 형성하는 단계를 포함한다.
양자 우물 디바이스, 도펀트, 델타 층, 확산 장벽

Description

양자 우물 구조의 원격 델타 도핑 층을 형성하기 위한 메카니즘{MECHANISM FOR FORMING A REMOTE DELTA DOPING LAYER OF A QUANTUM WELL STRUCTURE}
본 발명의 실시예들은 반도체 집적 회로들에 관한 것이며, 보다 구체적으로는 전계 효과 트랜지스터들, 및 그 트랜지스터들을 제조하는 방법들에 관한 것이다.
다이오드 레이저들 등의 반도체 디바이스, 저잡음 전자공학에서 사용되는 HEMTs(High Electron Mobility Transistors) 및 적외선 영상에 사용되는 적외선 광검출기들에 양자 우물(quantum well)들이 형성된다. 구체적으로는, 양자 우물은 처음에는 3차원에서 자유롭게 이동하는 입자들을 평면 영역을 점유하도록 강제하여 2차원으로 구속하는 포텐셜 우물(potential well)이다. 양자 구속(quantum confinement)의 효과는 양자 우물 두께가 캐리어들(일반적으로 전자들 및 홀들)의 드 브로이 파장(de Broglie wavelength)에서 유사하게 될 경우에 발생하며, "에너지 서브밴드"라 하는, 즉, 캐리어들이 단지 불연속 에너지 값을 가질 수 있는 에너지 레벨을 유도한다.
양자 우물들은 알루미늄 비화물과 같은 보다 넓은 밴드갭을 갖는 두 개의 재료 층 사이에 샌드위치된 갈륨 비화물과 같은 재료를 가짐으로써, 반도체 내에 형 성된다. 이 구조들은 층 두께를 단분자막(monolayer)으로 다운시키는 제어에 의해 분자 빔 에피텍시 또는 화학 기상증착에 의해 성장될 수 있다.
고이동도 양자 우물 디바이스 구조를 달성하기 위해서는, 진성 양자 우물(intrinsic quantum well)에 아주 근접하여 도펀트들을 구속하는 기능이 주요 요소이다. 이러한 요구조건은 그러한 도펀트들의 억제되지 않는 열확산성(diffusivity)에 기인하여, 대부분의 경우에 쉽게 만족되지 않는다. 델타 도핑 층 내의 도펀트들은 후속하는 성장 및 어닐링 단계 동안 양자 우물 내로 확산하거나 "흘러 들어갈(spill into)" 수 있으므로, 디바이스 이동도/성능을 저하시킨다.
후속하는 도펀트 활성화 어닐링 단계 동안의 델타 도핑 층으로부터의 도펀트 외부 확산 문제의 부분적인 해결책은 초고속 램핑 RTA(급속 열 어닐링)의 사용이다. 이는 도펀트들이 주변의 높은 에너지 갭 재료에 대한 나머지 성장 처리 동안에도 확산할 수 있기 때문에, 도펀트 확산/분포를 전적으로 다룰 수는 없다. 더구나, 금속화, 스페이서 형성 등과 같은 많은 그 밖의 후속 공정들이 델타 도핑 층을 유지하기 위한 매우 낮은 열 소모 비용 요구조건과 양립할 수 없다.
본 발명은, 첨부 도면의 도면들에서 제한이 아닌 예로서 설명되며, 동일한 참조번호들은 마찬가지의 요소들을 나타낸다.
도 1은 양자 우물 디바이스를 제조하는 방법의 일 실시예를 도시한다.
도 2 내지 도 6은 양자 우물 디바이스의 제조시의 여러 단계들의 일 실시예 를 도시한다.
도 7A 및 도 7B는 도펀트 확산을 설명하는 그래프이다.
도 8은, 본 발명의 여러가지 실시예들에 따른, 집적 회로에 사용될 수 있고 컴퓨터 시스템에 통합될 수 있는 양자 우물 디바이스를 도시한다.
도핑된 양자 우물 구조를 형성하는 메카니즘을 설명한다. 이후의 본 발명의 상세한 설명에서는, 본 발명의 전체적인 이해를 제공하기 위하여 다수의 특정 세부사항들을 설명한다. 그러나, 본 발명은 이러한 특정 세부사항들 없이도 실시될 수 있음은 본 기술분야의 숙련자에게 명백할 것이다. 그 밖의 경우에는, 본 발명의 불명료함을 피하기 위해, 잘 공지된 구조물들 및 디바이스들을 상세하게 도시하기 보다는 블록 다이어그램 형태로 도시한다.
본 명세서에서 "하나의 실시예" 또는 "일 실시예"의 참조는, 그 실시예와 관련하여 기재된 특유의 특징, 구조 또는 특성이 본 발명의 적어도 하나의 실시예에 포함됨을 의미한다. 본 명세서의 여러 군데에서 "일 실시예에서"라는 문구의 출현은 반드시 모두 동일한 실시예를 참조할 필요는 없다.
CMOS(Complementary Metal-Oxide Semiconductor) 디바이스의 게이트 길이가 계속적으로 축소됨에 따라, 채널 내의 도펀트의 계속적인 증가에 의해 심각하게 영향을 받는 하나의 디바이스 파라미터가 캐리어 이동도(carrier mobility)이다. 따라서, 원격 도핑된 양자 우물 구조들이 점점더 구현되고 있다. 종래의 표면 채널 디바이스들보다는 원격 도핑된 양자 우물 구조들을 이용하는 이점들은, 채널 내의 감소된 표면 거칠기(surface roughness) 및 불순물 스캐터링(예컨대, 도펀트는 양자 우물에 존재하지 않음), 및 양자 우물 내의 변형(strain)과 하부 및 캡 이종-에 피텍셜(Epi) 층으로부터의 변형 안정화의 통합에 기인하는 보다 높은 이동도를 포함한다. 그러나, 앞서 논의된 바와 같이, 델타 도핑층 내의 높은 도펀트 농도를 제어하는 도펀트 외부 확산이 주요 관심사이다.
일 실시예에 따르면, 양자 우물에 아주 근접하여 도펀트를 구속하기 위해서 델타 도핑 층의 어느 한 쪽 측면에 확산 장벽 재료를 형성함으로써, 양자 우물 구조가 제조된다. 이러한 실시예에서, 고이동도, 좁은 밴드 갭, 두개의 보다 넓은 밴드갭(bandgap) 층들 사이에 샌드위치된 채널층을 갖는 이종-에피텍셜 양자 우물 구조가 성장된다. 이종 접합 인터페이스에서의 전자 밴드 구조는, 전도 밴드 오프셋(conduction band offset) 또는 밸런스 밴드 오프셋(valence band offset)을 이용하여 전자 캐리어 또는 홀 캐리어 중 하나를 각각 구속한다.
넓은 밴드 갭 층들의 성장 동안, 진하게 도핑된 델타 도핑 층들이 캐리어 저장소인 양자 우물 층에 충분히 근접하게 성장된다. 진하게 도핑된 델타 층의 성장 전과 후에, 박형의 도펀트 확산 장벽 층들이 그 진하게 도핑된 델타 도핑 층 위와 아래에 성장된다. 일 실시예에서, (Ge 양자 우물 구조 내의 Si 등과 같은) 낮은 도펀트 확산성을 갖는 층을 도입함으로써, 또는, 도펀트 확산을 억제하기 위하여 넓은 밴드 갭 층들 내에 불순물을 첨가함으로써(예컨대, 붕소(B) 및 인(P) 확산을 효율적으로 억제하기 위하여 Si 또는 SiGe에 탄소(C)를 첨가함으로써), 도펀트 확산 장벽이 형성된다.
도 1은 Ge 양자 우물 및 경계가 선명한(sharp boundary) 델타 도핑 층의 제조 처리의 일 실시예를 도시한다. 처리 블록 110에서, Ge 양자 우물 층의 디스로 케이션 결함(dislocation defect)을 감소시키기 위해 전이 SiGe 층 및 두꺼운 완화막 Epi 층(예컨대, Si1-xGex)을 그레이딩함으로써(grading) 양자 우물 구조가 형성된다.
다시 도 1을 참조하면, 처리 블록 120에서, Si1-yGey 층은 Ge 양자 우물 밸런스 밴드에 의해 원하는 밸런스 밴드 오프셋을 갖도록 맞추어진 Ge 구성으로 형성된다. 도 3은 Si1-yGey 층이 Si1-xGex 층을 통해 형성되는 일 실시예를 도시한다.
다시 도 1을 참조하면, Ge 양자 우물 층은 처리 블록 130의 Si1-yGey 층을 통해 성장된다. 도 4는 형성된 Ge 양자 우물 층의 일 실시예를 도시한다. 다시 도 1을 참조하면, 처리 블록 150에서, Si 장벽/진하게 도핑된 Si1-yGey/Si 장벽 샌드위치가 델타 도펀트를 포함하도록 성장된다. 도 5는 Ge 양자 우물 층 위에 형성된 Si 장벽/진하게 도핑된 Si1-yGey/Si 장벽의 일 실시예를 도시한다.
이어서, 다시 도 1을 참조하면, 처리 블록 150에서, 상기 기판 상에 Ge QW PMOS 디바이스의 나머지를 제조하도록 산업 표준 CMOS 처리가 수행된다. 이러한 처리는 포함한다. 도 5는 델타 도핑 영역을 둘러싸는 확산층을 갖는 양자 우물 디바이스의 일 실시예를 도시한다. 그 밖의 실시예에서, 확산 장벽/델타 도핑 층 스택은 또한 양자 우물 하에 배치될 수 있다.
도 7A 및 도 7B는 고이동도 게르마늄(Ge) 양자 우물 층들의 경우에 대하여 블랭킷 웨이퍼(blanket wafer)들 상에 도펀트 확산 장벽 층들의 예들을 도시한다. 그 도면들은 실리콘(Si) 기판 상에 성장된 Ge Epi 층 내에 인의 질량 분석(SIMS) 프로파일을 도시한다. 박형의 50A Si 또는 50A 69% SiGe 층이 도펀트 확산 층으로 서 Ge 내에 임베딩된다. 도 7A의 50A Si 장벽과 도 7B의 50A 69% SiGe 장벽을 비교하면, 50A Si가 상부 n-Ge 내의 P 확산이 도핑되지 않은 i-Ge 하부 층 내로 확산되는 것을 효율적으로 차단했다.
앞서 GE 양자 웰 구조에 대하여 기재하였지만, 상기 기재된 방법은 임의의 종류의 고이동도 양자 우물 구조를 이용하여 그 밖의 실시예들에서 구현될 수도 있다. 추가의 실시예들에서, C 도핑된 Si 또는 SiGe를 포함하는 임의의 종류의 확산 장벽이 구현될 수도 있다.
도 8은 본 발명의 여러가지 실시예들에 따른 양자 우물 디바이스들(800)이 집적 회로(810)(또는 본 기술분야에서 일반적으로 이해되는, 다른 칩, 모놀리스 디바이스, 반도체 디바이스 또는 마이크로일렉트로닉 디바이스)에 사용되어, 컴퓨터 시스템(850)(또는 그 밖의 전기 시스템)에 통합될 수 있음을 도시한다. 휴대 가능한 컴퓨터 시스템, 랩탑, 데스크탑, 서버, 메인프레임 또는 그 밖의 컴퓨터 시스템은, 또한, 데이터를 통신하는 버스, 데이터를 저장하는 메모리(예컨대, 메인 메모리, 리드온리 메모리 및/또는 대용량 저장 디바이스), 데이터를 디스플레이하는 디스플레이 디바이스, 데이터 엔트리 디바이스(예컨대, 키보드, 커서 제어 디바이스), 및 그 밖의 전기 시스템들에 링크하는 통신 디바이스 등의 그 밖의 종래의 컴퓨터 시스템 구성요소들을 포함할 수도 있다.
앞서 말한 설명을 읽은 후라면 본 발명의 많은 개조 및 수정이 본 기술분야의 숙련자에게 명백해질 것임은 의심할 여지가 없지만, 예로서 도시되고 설명된 임의의 특정 실시예가 결코 제한적인 것으로 의도되어서는 안됨을 이해해야 한다. 그러므로, 다양한 실시예들의 세부사항들에 대한 참조는, 청구항의 범주를 제한하는 것으로 의도되어서는 안되며, 그 자체로서, 필수적인 것으로 간주되는 특징들만을 본 발명에 열거한 것이다.

Claims (28)

  1. 양자 우물 디바이스(quantum well device)를 제조하는 방법으로서,
    델타 도핑 층(delta doped layer)에 도펀트를 구속하기 위해 양자 우물 층에 대한 상기 델타 도핑 층의 제1 면 상에 제1 도펀트 확산 장벽 층을 형성하고 상기 델타 도핑 층의 제2 면 상에 제2 도펀트 확산 장벽 층을 형성하는 단계
    를 포함하는 양자 우물 디바이스 제조 방법.
  2. 제1항에 있어서,
    좁은 밴드 갭 채널 층(narrow band gap channel layer)을 갖는 상기 양자 우물 층을 형성하는 단계를 더 포함하고, 상기 좁은 밴드 갭 채널 층은 각각의 층이 상기 좁은 밴드 갭 채널 층보다 더 넓은 밴드 갭을 갖는 두 개의 층들 사이에 있는 양자 우물 디바이스 제조 방법.
  3. 제1항에 있어서,
    상기 양자 우물 층과 상기 델타 도핑 층의 이종 접합(hetero-junction) 인터페이스에서의 전자 밴드 구조는 전도 밴드(conduction band) 오프셋을 이용하여 전자 캐리어들을 구속하는 양자 우물 디바이스 제조 방법.
  4. 제1항에 있어서,
    상기 양자 우물 층과 상기 델타 도핑 층의 이종 접합 인터페이스에서의 전자 밴드 구조는 밸런스 밴드(valence band) 오프셋을 이용하여 홀 캐리어들을 구속하는 양자 우물 디바이스 제조 방법.
  5. 제1항에 있어서,
    기판 위에 그레이디드 전이층(graded transition layer)을 형성하는 단계; 및
    상기 전이층 위에 완화막 에피텍셜 층(relaxed film epitaxial layer)을 형성하는 단계를 더 포함하는 양자 우물 디바이스 제조 방법.
  6. 제5항에 있어서,
    상기 전이층 및 상기 완화막 에피텍셜 층을 형성하는 단계는 상기 양자 우물 층의 디스로케이션 결함(dislocation defect)을 감소시키는 양자 우물 디바이스 제조 방법.
  7. 제5항에 있어서,
    상기 완화막 에피텍셜 층 위에 제1 Si1-yGey 층을 형성하는 단계를 더 포함하는 양자 우물 디바이스 제조 방법.
  8. 제7항에 있어서,
    상기 제1 Si1-yGey 층 위에 상기 양자 우물 층을 형성하는 단계를 더 포함하는 양자 우물 디바이스 제조 방법.
  9. 삭제
  10. 삭제
  11. 양자 우물 반도체 디바이스로서,
    양자 우물 층;
    상기 양자 우물 층 위의 또는 아래의 델타 도핑 층;
    상기 델타 도핑 층 아래의 제1 도펀트 확산 장벽; 및
    상기 델타 도핑 층 위의 제2 도펀트 확산 장벽 ― 상기 델타 도핑 층은 상기 제1 및 제2 도펀트 확산 장벽들 사이에 샌드위치됨 ―
    을 포함하는 양자 우물 반도체 디바이스.
  12. 제11항에 있어서,
    기판;
    상기 기판 위의 그레이디드 전이층; 및
    상기 전이층 위의 완화막 에피텍셜 층을 더 포함하는 양자 우물 반도체 디바이스.
  13. 제12항에 있어서,
    상기 전이층 및 상기 완화막 에피텍셜층은 상기 양자 우물 층의 디스로케이션 결함을 감소시키도록 동작가능한 양자 우물 반도체 디바이스.
  14. 제12항에 있어서,
    상기 완화막 에피텍셜 층 위에 그리고 상기 양자 우물 층 아래에 제1 Si1-yGey 층을 더 포함하는 양자 우물 반도체 디바이스.
  15. 제11항에 있어서,
    상기 양자 우물 층의 이종 접합 인터페이스에서의 전자 밴드 구조는 전도 밴드 오프셋을 이용하여 전자 캐리어들을 구속하는 양자 우물 반도체 디바이스.
  16. 제11항에 있어서,
    상기 양자 우물 층의 이종 접합 인터페이스에서의 전자 밴드 구조는 밸런스 밴드 오프셋을 이용하여 홀 캐리어들을 구속하는 양자 우물 반도체 디바이스.
  17. 양자 우물 반도체 디바이스를 제조하는 방법으로서,
    기판 위에 그레이디드 전이층을 형성하는 단계;
    상기 그레이디드 전이층 위에 완화막 에피텍셜 층을 형성하는 단계;
    상기 완화막 에피텍셜 층 위에 제1 Si1-yGey 층을 형성하는 단계;
    상기 제1 Si1-yGey 층 위에 양자 우물 층을 형성하는 단계;
    상기 양자 우물 층 위에 제1 도펀트 확산 장벽 층을 형성하는 단계;
    상기 제1 도펀트 확산 장벽 층 위에 제2 도핑 Si1-yGey 층을 형성하는 단계; 및
    상기 제2 도핑 Si1-yGey 층 위에 제2 도펀트 확산 장벽 층을 형성하는 단계
    를 포함하는 양자 우물 반도체 디바이스 제조 방법.
  18. 삭제
  19. 제17항에 있어서,
    상기 양자 우물 층의 이종 접합 인터페이스에서의 전자 밴드 구조는 전도 밴드 오프셋을 이용하여 전자 캐리어들을 구속하는 양자 우물 반도체 디바이스 제조 방법.
  20. 제17항에 있어서,
    상기 양자 우물 층의 이종 접합 인터페이스에서의 전자 밴드 구조는 밸런스 밴드 오프셋을 이용하여 홀 캐리어들을 구속하는 양자 우물 반도체 디바이스 제조 방법.
  21. 제1항에 있어서,
    상기 제1 도펀트 확산 장벽 층을 형성하는 단계는 도펀트 확산을 억제하는 것을 돕기 위한 불순물로서 탄소를 주입하는 단계를 포함하는 양자 우물 디바이스 제조 방법.
  22. 제1항에 있어서,
    각각의 상기 제1 및 제2 도펀트 확산 장벽 층들을 형성하는 단계는 실리콘 층을 형성하는 단계를 포함하는 양자 우물 디바이스 제조 방법.
  23. 제11항에 있어서,
    상기 제1 도펀트 확산 장벽은 도펀트 확산을 억제하는 것을 돕기 위한 불순물로서 탄소를 포함하는 양자 우물 반도체 디바이스.
  24. 제11항에 있어서,
    상기 제1 및 제2 도펀트 확산 장벽들 각각은 실리콘 층을 포함하는 양자 우물 반도체 디바이스.
  25. 양자 우물 구조를 포함하고,
    상기 양자 우물 구조는,
    제1 넓은 밴드갭 층;
    제2 넓은 밴드갭 층;
    상기 제1 넓은 밴드갭 층과 상기 제2 넓은 밴드갭 층 사이의 좁은 밴드갭 층 ― 상기 제1 및 제2 넓은 밴드갭 층들 중 하나는 도핑되고 캐리어 저장소로서 기능하도록 동작가능하고, 상기 좁은 밴드갭 층과 상기 제1 및 제2 넓은 밴드갭 층들 사이의 전자 밴드 구조들은 캐리어들을 구속하도록 동작가능함 ―
    상기 제1 및 제2 넓은 밴드갭 층들 중 상기 하나와 상기 좁은 밴드갭 층 사이에 있는, 상기 좁은 밴드갭 층의 하나의 면 상의 제1 도펀트 확산 장벽 층; 및
    상기 제1 도펀트 확산 장벽 층과는 다른, 상기 좁은 밴드갭 층의 반대 면 상의 제2 도펀트 확산 장벽 층
    을 포함하는 디바이스.
  26. 제25항에 있어서,
    상기 제1 도펀트 확산 장벽 층은 실리콘 층을 포함하는 디바이스.
  27. 제25항에 있어서,
    상기 제1 도펀트 확산 장벽 층은 탄소를 포함하는 디바이스.
  28. 제25항에 있어서,
    상기 제1 도펀트 확산 장벽 층은 상기 제1 및 제2 넓은 밴드갭 층들 중 상기 하나의 일부분을 포함하고, 그 안에 도펀트 확산을 억제하는 불순물을 갖는 디바이스.
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