Der
Erfindung liegt die Aufgabe zugrunde, eine integrierte Halbleiterschaltungsanordnung
sowie ein Verfahren zu deren Herstellung zu schaffen, bei welchen
eine galvanische Trennung in dieser integrierten Halbleiterschaltungsanordnung
vorgesehener oder vorzusehender integrierter Halbleiterschaltungsmodule
oder Chips auf besonders einfache und gleichwohl zuverlässige Art
und Weise realisierbar ist.
Gelöst wird
die Aufgabe bei einer integrierten Halbleiterschaltungsanordnung
mit den kennzeichnenden Merkmalen des Anspruchs 1. Ferner wird die Aufgabe
bei einem Verfahren zum Herstellen einer integrierten Halbleiterschaltungsanordnung
mit den kennzeichnenden Merkmalen des Anspruchs 12 gelöst. Vorteilhafte
Weiterbildungen der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung sowie
des erfindungsgemäßen Verfahrens
zum Herstellen einer integrierten Halbleiterschaltungsanordnung
sind jeweils Gegenstand der abhängigen
Unteransprüche.
Bei
der erfindungsgemäßen integrierten Halbleiterschaltungsanordnung
sind mindestens ein erstes und ein zweites integriertes Halbleiterschaltungsmodul
vorgesehen, wobei die ersten und zweiten integrierten Halbleiterschaltungsmodule
räumlich eng
benachbart angeordnet und insbesondere gemeinsam in einer Gehäuseeinrichtung
aufgenommen sind. Die ersten und zweiten integrierten Halbleiterschaltungsmodule
werden im Sinne der Erfindung auch als erste und zweite Chips bezeichnet.
Es handelt sich dabei also um einen Halbleitermaterialbereich, in
welchem die entsprechenden Strukturelemente für die Schaltungsbauteile ausgebildet
sind. Es ist erfindungsgemäß vorgesehen,
dass zur galvanischen Trennung des ersten und des zweiten integrierten
Halbleiterschaltungsmoduls und des ersten und des zweiten Chips
voneinander mindestens ein Isolationselement vorgesehen oder ausgebildet
ist. Dabei ist es vorgesehen, dass das Isolationselement als eine
beim Prozessieren des ersten und/oder des zweiten integrierten Halblei terschaltungsmoduls
oder des ersten und/oder des zweiten Chips integriert mitprozessierte
Struktur ausgebildet ist.
Es
ist somit eine Kernidee der vorliegenden Erfindung, die in der integrierten
Halbleiterschaltungsanordnung vorgesehenen integrierten Halbleiterschaltungsmodule
oder Chips durch ein vorgesehenes Isolationselement voneinander
galvanisch zu trennen. Dabei ist ein Kernaspekt der vorliegenden Erfindung,
dass dieses Isolationselement eine Struktur ist oder beinhaltet,
welche beim Prozessieren mindestens eines der Chips oder einer der
integrierten Halbleiterschaltungsmodule integriert, also inhärent mitprozessiert
wird. Dadurch ergibt sich erfindungsgemäß der Vorteil gegenüber dem
Stand der Technik, dass zusätzliche
und nicht in kanonischer Weise im üblichen Prozessablauf integrierbare
Verfahrensschritte vermieden werden können. Darüber hinaus ergibt sich des
weiteren eine Vereinfachung des Aufbaus und der Struktur sowie eine
Vereinfachung der Handhabung.
Gemäß einer
bevorzugten Ausführungsform der
erfindungsgemäßen integrierten
Halbleiterschaltungsanordnung ist es vorgesehen, dass das Isolationselement
jeweils als auf der Rückseite
des integrierten Halbleiterschaltungsmoduls oder der Rückseite
des Chips vorgesehene und/oder prozessierte Struktur ausgebildet
ist. Vorteilhaft ist auch, wenn dabei das Isolationselement oder
eine Vorstufe davon als Träger
für das
integrierte Halbleiterschaltungsmodul oder den Chip ausgebildet
und vorgesehen ist.
Bei
einer weiteren erfindungsgemäßen Ausgestaltungsform
der integrierten Halbleiterschaltungsanordnung ist es vorgesehen,
dass jedes Halbleiterschaltungsmodul oder jeder Chip ein Isolationselement
aufweist, insbesondere in rückseitiger
Form. Durch das Vorsehen eines Isolationselements an jedem Halbleiterschaltungsmodul
oder Chip wird eine besonders zu verlässige galvanische und/oder
räumliche
Trennung der Halbleiterschaltungsmodule oder Chips gewährleistet.
Alternativ
oder zusätzlich
ist es vorgesehen, dass für
die Halbleiterschaltungsmodule oder für die Chips ein gemeinsames
Isolationselement vorgesehen ist, insbesondere in Form eines auf
der Rückseite
ausgebildeten Isolationselements.
Gemäß einer
anderen vorteilhaften zusätzlichen
oder alternativen Ausgestaltungsform der integrierten Halbleiterschaltungsanordnung
ist es vorgesehen, dass die Halbleiterschaltungsmodule oder Chips
lateral beabstandet auf einem vorgesehenen – insbesondere gemeinsamen – Leiterrahmen
oder Leadframe in der Gehäuseeinrichtung
angeordnet sind, insbesondere mit mindestens einem rückseitigen – vorzugsweise
gemeinsamen – Isolationselement
dazwischen.
Weiter
alternativ oder zusätzlich
ist es vorgesehen, dass zur lateralen Beabstandung und lateralen
galvanischen Isolation der Halbleiterschaltungsmodule oder der Chips
voneinander zwischen den integrierten Halbleiterschaltungsmodulen
oder den Chips ein laterales Isolationselement vorgesehen ist.
Dabei
ist es von besonderem Vorteil, wenn das laterale Isolationselement
als gefüllte
Grabenstruktur eines vorgesehenen und die integrierten Halbleiterschaltungsmodule
oder Chips lateral trennenden Grabens ausgebildet ist.
Die
zuletzt genannten Ausführungsformen basieren
darauf, dass die Mehrzahl Halbleiterschaltungsmodule oder Chips
in einem gemeinsamen Wafer als Teile der integrierten Halbleiterschaltungsanordnung
prozessiert werden. Nach Fertigstellung oder bei Herstellung der
jeweiligen Halbleiterschaltungsmodule in in einem Wafer integrierter
Form wird dann ein Graben zwischen den Halbleiterschaltungsmodulen
oder Chips vor deren Trennung ausgebildet. Dabei kann Voraussetzung
sein, dass die waferstruktur als solche auf einem Träger zur
mechanischen Stabilisierung ausgebildet ist. Dieser kann zum Beispiel
auch von dem später
zu verwendenden Isolationselement gebildet werden. Durch das Ausbilden des
Grabens wird eine erste galvanische Trennung der Halbleitersubstratbereiche
für die
zu trennenden Halbleiterschaltungsmodule oder Chips gebildet. Zur Verbesserung
der galvanischen Trennung wird dann die Grabenstruktur, wie dies
eben beschrieben wurde, durch Verfüllen des Grabens gesteigert
und somit sichergestellt.
Bei
einer anderen alternativen oder zusätzlichen Ausführungsform
der erfindungsgemäßen integrierten
Halbleiterschaltungsanordnung ist es vorgesehen, dass rückseitige
Isolationselemente als gebondete und/oder geklebte Strukturen ausgebildet sind.
Dabei sind von besonderem Vorteil so genannte Schichtstrukturen.
Andererseits
ist es von Vorteil, zusätzlich oder
alternativ die rückseitigen
Isolationselemente als abgeschiedene Strukturen, insbesondere wiederum
als Schichtstrukturen vorzusehen. Dabei können verschiedene Abscheidungstechniken
Relevanz haben.
Gemäß einer
weiteren alternativen oder zusätzlichen
Ausgestaltungsform der integrierten Halbleiterschaltungsanordnung
ist es vorgesehen, dass die rückseitigen
Isolationselemente als rückseitig ausgedünnte Strukturen,
insbesondere als Schichtstrukturen ausgebildet sind. Dies hat den
Vorteil, dass das zunächst
als primäre
Isolationselement ausgebildete Isolationselement als Träger beim
eigentlichen Herstellungsverfahren für die Chips oder integrierten
Halbleiterschaltungsmodule in einem gemeinsamen Waferbereich dienen
kann. Nach Fertigstellung der Chips oder integrierten Halbleiterschaltungsmodule
im gemeinsamen Waferbereich kann dann unter Umständen die Trägerfunktion des Isolationselements
entfallen. Somit kann dann durch Verringerung der Baugröße und Gesamtschichtdicke das
zugrunde liegende Isolationselement rückseitig ausgedünnt werden,
wobei trotzdem die ausgebildeten und am Isolationselement anhaftenden
oder angebrachten Chips oder integrierten Halbleiterschaltungsmodule
unverändert
gehaltert und fixiert und positioniert werden.
Ein
weiterer Aspekt der vorliegenden Erfindung ist das Schaffen eines
Verfahrens zum Herstellen einer integrierten Halbleiterschaltungsanordnung. Diese
Halbleiterschaltungsanordnung weist, wie das oben bereits beschrieben
wurde, mindestens ein erstes und ein zweites integriertes Halbleiterschaltungsmodul
oder einen ersten und einen zweiten Chip auf, welche räumlich eng
benachbart und insbesondere gemeinsam in einer Gehäuseeinrichtung
aufgenommen werden. Beim erfindungsgemäßen Verfahren zum Herstellen
einer integrierten Halbleiterschaltungsanordnung ist es vorgesehen,
dass zur galvanischen Trennung des ersten und des zweiten integrierten
Halbleiterschaltungsmoduls oder des ersten und des zweiten Chips
voneinander mindestens ein Isolationselement vorgesehen wird. Ferner
ist es vorgesehen, dass dabei das Isolationselement als beim Prozessieren
des ersten und/oder des zweiten integrierten Halbleiterschaltungsmoduls
oder Chips integriert mitprozessierte Struktur ausgebildet wird.
In
vorteilhafter Weise ist es zusätzlich
vorgesehen, dass das Isolationselement jeweils als auf der Rückseite
des integrierten Halbleiterschaltungsmoduls oder des Chips vorgesehene
und/oder prozessierte Struktur ausgebildet wird, insbesondere als Träger.
Ferner
ist es alternativ oder zusätzlich
vorgesehen, dass jedes Halbleiterschaltungsmodul oder jeder Chip
mit einem Isolationselement ausgebildet wird, insbesondere in rückseitiger
Form.
Gemäß einer
zusätzlichen
oder alternativen Ausgestaltungsform des erfindungsgemäßen Verfahrens
zum Herstellen einer integrierten Halbleiterschaltungsanordnung
ist es vorgesehen, dass für
die integrierten Halbleiterschaltungsmodule oder für die Chips
ein gemeinsames Isolationselement vorgesehen wird, insbesondere
in rückseitiger
Form.
Bei
einer anderen alternativen oder zusätzlichen Ausgestaltungsform
des erfindungsgemäßen Verfahrens
ist es vorgesehen, dass die Halbleiterschaltungsmodule oder Chips
lateral beabstandet auf einem vorgesehenen – insbesondere gemeinsamen – Leiterrahmen
oder Leadframe in der Gehäuseanordnung
angeordnet werden, insbesondere mit mindestens einem rückseitigen – vorzugsweise
gemeinsamen – Isolationselement
dazwischen.
Es
ist von besonderem Vorteil, wenn zur lateralen Beabstandung und
lateralen galvanischen Isolation der Halbleiterschaltungsmodule
oder der Chips zwischen den integrierten Halbleiterschaltungsmodulen
oder den Chips ein laterales Isolationselement vorgesehen oder ausgebildet
wird.
Dabei
ist es besonders vorteilhaft, wenn das laterale Isolationselement
als gefüllte
Grabenstruktur eines vorgesehenen und die integrierten Halbleiterschaltungsmodule
oder Chips lateral trennenden Grabens ausgebildet wird.
Bei
einer anderen alternativen oder zusätzlichen Ausgestaltungsform
des erfindungsgemäßen Herstellungsverfahrens
ist es vorgesehen, dass rückseitige
Isolationselemente als gebondete und/oder geklebte Strukturen, insbesondere
als Schichtstrukturen ausgebildet werden.
Weiterhin
ist vorteilhaft, wenn alternativ oder zusätzlich die rückseitigen
Isolationselemente als abgeschiedene Strukturen, insbesondere als Schichtstrukturen
ausgebildet werden.
Bei
einer anderen alternativen oder zusätzlichen Ausgestaltungsform
des erfindungsgemäßen Herstellungsverfahrens
ist es vorgesehen, dass die rückseitigen
Isolationselemente als rückseitig
ausgedünnte
Strukturen, insbesondere als Schichtstrukturen ausgebildet werden.
Ferner
ist es von Vorteil, wenn zur Signalübertragung zusätzlich oder
alternativ zwischen den integrierten Halbleiterschaltungsmodulen
oder Chips eine nicht-galvanische Übertragungseinrichtung vorgesehen
wird, insbesondere in magnetisch, optisch und/oder thermisch gekoppelter
Form.
Diese
und weitere Aspekte der vorliegenden Erfindung werden auch an Hand
der nachstehenden Bemerkungen erläutert:
Bei vielen Schaltungsanordnungen
ist eine weit gehende galvanische Trennung zwischen Schaltungsteilen
erforderlich. Dazu gehören
unter anderem Ansteuerschaltungen von Leistungsschaltern, die nur über die
Ansteuerleitungen mit dem Schalttransistor verbunden werden sollen,
um eine höhere
Störsicherheit
zu erreichen, z.B. durch die Vermeidung von Masseschleifen oder
dergleichen. Das Problem tritt aber bei anderen Steuer- und Regelvorgängen, Sensoren,
Aktuatoren und dgl. auch auf.
Bisher
mussten entweder zwei Gehäuse
verwendet, die integrierten Halbleitermoduls oder Chips auf getrennten
Leadframes oder Leiterrahmen in einem Gehäuse montiert oder aber unter
einem der Chips ein Isolierchip montiert werden. Nachteilig sind in
allen drei Fällen
die höheren
Kosten, entweder für das
zweite Package, das getrennte Leadframe oder den Isolierchip mit
dem zusätzlichen
Montageaufwand. Dazu kommen noch der erhöhte Platzbedarf auf der Kundenplatine,
Einschränkungen
für die Pin-Belegung,
um ein geteiltes Leadframe während der
Chip-Montage mechanisch zu stabilisieren bzw. eine zu erwartende
deutliche Ausbeutereduktion im Falle des Isolierchips auf Grund
der erheblich komplexeren Montage.
Daneben
existiert eine weitere Konzeption, bei der zwei galvanisch getrennte
Chips auf derselben Scheibe hergestellt und als ein Chip montiert werden.
Dieses Verfahren ist besonders wirtschaftlich, wenn beide integrierte
Schaltungen eine vergleichbare Komplexität und somit etwa gleiche flächenspezifische
Herstellkosten aufweisen. Sollen jedoch z. B. ein großflächiger Schalttransistor
mit niedrigen Scheiben-Herstellkosten
und eine kleinflächige, komplexe
Ansteuerschaltung mit entsprechend teurem Scheibenprozess mit galvanisch
getrennten Substraten in ein Gehäuse
montiert werden, so ist der o. g. Vorschlag wirtschaftlich nicht
sinnvoll. Ebenso können
technologische Gründe
gegen die Herstellung im selben Scheibenprozess sprechen, wenn z. B.
Mikromechanikprozesse für
Sensoren oder Aktuatoren nicht mit den Prozessschritten für die Ansteuer- und
Auswerteschaltung kompatibel sind.
Eine
Zielsetzung der vorliegenden Erfindung ist, die nötigen Voraussetzungen
für die
galvanische Trennung der Substrate nicht bei der Montage, sondern
bereits im Scheibenprozess mindestens eines der beteiligten Chips
zu schaffen.
Durch
die hohe Anzahl gleichzeitig bearbeiteter Chips in einem Einzelprozess
und die größere Gesamtfläche sinken
die Kosten pro Chip drastisch und gleichzeitig reduziert sich die
Schwierigkeit der Einzelschritte, da sie aus den Prozessen im Backend-of-Line
oder BEOL der Scheibenfertigung prinzipiell bekannt sind.
Die
im folgenden vorgeschlagenen zusätzlichen
Schritte zur galvanischen Trennung von Substraten in einem Gehäuse lassen
sich auf Grund der niedrigen erforderlichen Temperaturen auf der
Rückseite
des Produktwafers durchführen,
nachdem die integrierte Schaltung auf der Vorderseite des Produktwafers
wie gewohnt fertig gestellt wurde.
Am
besten eignet sich das Verfahren für Bauelemente ohne hohen vertikalen
Stromfluss, da eine ggf. erforderliche elektrische Anbindung des Substrats über einen
Bonddraht zum Leadframe erfolgen muss. Weiters ist zu beachten,
dass durch die zusätzliche
eingefügte
elektrische Isolation der Wärmeübergangswiderstand
zur Umgebung verschlechtert wird, weshalb sinnvollerweise ein Bauelement mit
geringer Wärmeentwicklung
im Betrieb sich besser für
das Verfahren eignet als etwa ein thermisch hoch belasteter Leistungsschalter.
Je
nach geforderter Isolationsfestigkeit kann man hier unter anderem
zwischen zwei grundsätzlichen
Alternativen wählen:
1.
Soll eine hohe Isolationsspannung erreicht werden, so bietet sich
das vollflächige
Aufbringen einer Glas- oder Isolatorscheibe auf der Unterseite des Produktwafers
an. Nach Ende der Vorderseitenprozesse für den Chip wird der Produktwafer
ggf. von der Rückseite
gedünnt,
um die zulässige
Gesamtdicke im Package nicht zu überschreiten
und die Wärmeableitung
zu verbessern. Anschließend
wir die Isolatorscheibe ganzflächig
auf den Produktwafer aufgebondet.
Als
Bondprozesse eignen sich sowohl hydrophiles Waferbonden bei möglichst
niedriger Temperatur, als auch das ganzflächige Verkleben. Ggf. muss
die Rückseite
des Produktwafers mit einer zusätzlichen
Haftschicht (z. B. aus SiO2) versehen werden. Als Kleber eignen
sich prinzipiell Spin-On-Gläser
oder auch dauerelastisch oder duroplastisch aushärtende Kunststoffe etwa auf
der Basis von Silikonen, Polyurethanen oder Imiden.
Nachdem
die Höhe
der Isolationsfestigkeit durch die Dicke der Isolatorscheibe vorgegeben
ist, lassen sich nahezu beliebig hohe Isolationsspannungen auf diese
Weise erreichen. Andererseits verschlechtert sich mit zunehmender
Dicke des Isolators auch dessen Wärmewiderstand, weshalb der
Entwickler bestrebt ist, die minimale, für die jeweilige Isolationsanforderung
nötige
Dicke des Isolators zu wählen.
Die minimale Dicke wird aber auch durch die Bruchempfindlichkeit
des Isolators vor und beim Aufbringen auf den Produktwafer begrenzt.
Ein Ausweg bietet sich hier durch das Aufbringen einer hinreichend
dicken und somit mechanisch stabilen Isolatorscheibe und deren nachträgliches
Dünnen
mittels Schleif- und Ätzprozessen
auf die elektrisch erforderliche Dicke.
Für Glas liegt
die Durchbruchsfestigkeit bei bis zu 50kV/mm, so dass für eine in
der Niederspannungstechnik häufig
benötigte
Isolationsfestigkeit von z. B. 100V eine Dicke von etwa 2μm ausreichend wäre. Diese
ließe
sich weder durch eine entsprechend dünne Isolatorscheibe (Bruchgefahr)
noch durch nachträgliches
Dünnen
einer entsprechend dickeren Isolatorscheibe (Toleranzen beim Dünnen) herstellen.
2.
Als Alternative für
Isolationsfestigkeiten zwischen den Substraten in der Größenordnung
von 100V bietet sich an, eine entsprechend dicke Isolatorschicht
(z. B. SiO2, Si3N4) in einem Niedertemperaturplasmaprozess ganzflächig auf
der Rückseite des
(ggf. gedünnten)
Produktwafers abzuscheiden.
Je
nachdem, ob die weitere Montage ins Gehäuse durch Kleben oder Löten erfolgt,
kann die Oberfläche
des rückseitigen
Isolators entweder direkt weiterverarbeitet werden oder es muss
erst noch eine lötfähige Rückseitenmetallisierung
aufgebracht werden. Das Vereinzeln des fertigen Stacks oder Stapels
aus Produktscheibe und Isolator erfolgt dann in gewohnter Weise
z. B. durch Sägen
oder Laser-Trennen.
Beim
Montageprozess selbst muss sichergestellt werden, dass Kleber bzw.
Lot die Seitenwand des zu isolierenden Chips nicht berührt und
so die Isolation an der Rückseite
kurzschließt.
Diese Gefahr ist natürlich
bei dünnen
rückseitigen
Isolatorschichten am größten. Hilfreich
ist hier, wenn die auf das Leadframe aufgebrachte Lot- bzw. Klebermenge nicht
zu groß ist
und das Material beim Diebond nicht oder nur kaum an den Chipseiten
herausgedrückt wird.
Da
Lot SiO2 oder Glas nicht benetzt, kann der unerwünschte seitliche Kontakt dadurch
vermiede werden, dass die Rückseitenmetallisierung
nicht ganzflächig,
sondern strukturiert mit einem gewissen Abstand von der (späteren) Chipkante
aufgebracht wird. Dieser Abstand sollte die spätere Lotdicke zumindest nicht
wesentlich unterschreiten.
Erfindungsgemäß wird unter
anderem geschaffen ein Multichipbauelement mit galvanisch getrennten
Substraten der Chips, montiert auf einem durchgängigen Leadframe, wobei die
Isolation bei mindestens einem der Chips bereits während der Scheibenfertigung
erzeugt wurde.
Diese
und weitere Aspekte der vorliegenden Erfindung werden auch an Hand
der nachstehenden weiteren Bemerkungen erläutert:
Die Integration
von Bauelementen auf einem Chip, die untereinander einen hohen Potential-Unterschied im
Betrieb aufweisen (z. B. >100V),
ist schwierig, weil über
das Silizium-Substrat
eine galvanische Kopplung stattfindet. Somit müsste jedes der Bauelemente
gegenüber
dem Substratpotenzial eine galvanische Trennung mit entsprechend
hoher zulässiger Potenzialdifferenz
aufweisen.
Bisher
wurden für
derlei Anforderungen sog. SOI-Technologien verwendet, die den gravierenden Nachteil
besitzen, dass das entsprechende Grundmaterial mit einer SiO2-Schicht
zwischen der Nutzschicht an der Oberfläche, in der sich die Bauelemente
befinden, und dem Trägersubstrat,
nur zu sehr hohen Kosten verfügbar
ist. Der Prozess zur Scheibenherstellung ist zudem technologisch
aufwändig.
Zudem muss der Waferprozess bei integrierten Schaltungen hinsichtlich
seiner Tauglichkeit mit dem geänderten
Grund-material überprüft und ggf.
angepasst werden.
Eine
alternative Methode ist, zwei Chips in ein Gehäuse zu montieren. Bei der isolierten Zweichipmontage
ist zum einen ein teureres Leadframe mit geteilten Inseln erforderlich,
das wiederum Einschränkungen
bei den externen elektrischen Kontakten erfordert, um während des
Montageprozesses und des Mouldens eine ausreichende mechanische Stabilität zu gewährleisten.
Zum anderen reduziert sich die Fertigungskapazität in verketteten Linien auf die
Hälfte,
da die Taktzeiten von Diebond, Wirebond, Mould etc. auf Einchip-Montage
ausgelegt ist und nun der Diebonder zwei Chips setzen muss – oder aber
ein zweiter Diebonder in die Fertigungslinie integriert werden muss.
Je nach verwendeten Technologien kann dieser Kostennachteil einer Mehrchip-Montage
in der Größenordnung
von etwa 25 bis etwa 50% für
das Gesamtprodukt liegen.
Ziel
der vorliegenden Erfindung ist, eine Isolationsfestigkeit zwischen
benachbarten Bauelementen in einer integrierten Schaltung mit nahezu
beliebiger Höhe
anzubieten, die mit einem Standard- (Niedervolt-) IC-Prozess gefertigt
wird und bei der zur Erreichung der Isolationswirkung nur wenige,
kostengünstige
zusätzliche
Schritte benötigt
werden, die mit bestehenden Fertigungstechniken realisiert werden können. Gezeigt
wird die Erfindung am Beispiel einer Ansteuerschaltung für IGBTs,
bei denen die Potentiale der Schaltungsteile im Betrieb um z. B.
600V, 1200V, 1700V oder mehr getrennt werden müssen. Die Signalübertragung
zwischen den Schaltungsteilen läuft
in diesem Fall über
eine magnetische Kopplung von auf der Schaltung integrierten übereinander liegenden
Spulen, die einen Transformator bilden. Natürlich lässt sich dieses Prinzip auch
auf beliebige andere integrierte Schaltungen mit galvanisch getrennter
Signalübertragung
oder auch ohne Signalübertragung
zwischen den Schaltungsteilen anwenden. Die Signalübertragung
kann dabei über
optische, magneti sche, kapazitive oder thermische Kopplung geschehen.
Für die
magnetische oder kapazitive Kopplung muss in der nachfolgenden Montage
des Bauelements eine entsprechende Verbindung z. B. mit Wirebonds
erstellt werden.
Soll
nur eine galvanische Trennung der Substrate erreicht werden, so
kann die Signalkopplung z.B. auch direkt über Bondverbindungen erfolgen.
Die
Bauelemente, zwischen denen die galvanische Trennung bestehen soll,
werden dabei auf dem gleichen Wafer in der am Ende gewünschten Positionierung
nebeneinander mit dem später
benötigten
geringen Abstand prozessiert. Zum Ende des Herstellprozesses wird
auf die Rückseite
der Scheibe ein Träger
aufgebracht. Dieser Träger
kann aus einer Siliziumscheibe bestehen, deren Oberfläche auf
der Verbindungsseite mit einer Isolatorschicht mit hinreichender
Isolationsfestigkeit versehen ist, oder aus einem isolierenden Substrat
wie z. B. einem Glas. Vor der Verbindung kann die Produkt-Scheibe
vorgedünnt
werden (z. B. Schleifen mit nachfolgender Stress Relief Ätzung).
Die
Verbindung zwischen Produkt- und Trägerscheibe kann dabei über gängige Waferbondverfahren
oder auch ganzflächig
mit Kleber-Verbindungen (z. B. Silikon- oder Polyurethankleber, Spin-On-Glas)
geschehen. Diese Verbindung muss lediglich Temperaturen im Backend
of Line, dem Packaging und dem Betrieb (kurzfristig max. etwa 400°C) widerstehen
können.
Nach dem Verbinden der Wafer wird die Verbindung zwischen den galvanisch
zu entkoppelnden Bauelement-Teilen getrennt, indem ein Graben erzeugt
wird, der bis zum Trägerwafer
reicht. Dieser Graben kann durch Ätzen, durch Sägen oder
durch Lasern erzeugt werden. Dieser Graben wird anschließend mit
einem Isolator aufgefüllt.
Als Isolator eignet sich besonders Fotoimid, das gleichzeitig als
Passivierung der integrierten Schaltung dienen kann und daher im
Scheibenprozess vorher eingespart werden könnte. Eine Imidschicht ist bei
hoch sperrenden Bauelementen zwischen den Pads sinnvoll, um die
Isolationsstrecken auf der Oberseite der integrierten Schaltung
zu verlängern. Die
Mindest-Breite des Grabens hängt
dabei von der geforderten Isolationsfestigkeit ab. Für niedrige
Isolationsfestigkeiten kann es ausreichend sein, diesen Graben nur
mit der Pressmasse beim Packaging zu füllen. In diesem Fall kann ein
Imidprozess auch eingespart werden.
Das
Vereinzeln der integrierten Schaltungen geschieht anschließend in
herkömmlicher
Weise z. B. durch Sägen.
Zur Verhinderung von Überschlägen außen im Sägerahmen
kann es vorteilhaft sein, dass das Bauelement, das nicht auf dem
Potential des Leadframes liegt, mit einem umlaufenden Graben vom
Rest der integrierten Schaltung getrennt wird. Dabei muss allerdings
in Kauf genommen werden, dass zusätzliche Fläche für diesen Graben benötigt wird.
Ein vollkommen isolierendes Substrat wie z. B. eine Glasscheibe
bietet den Vorteil, dass die Tiefenkontrolle des Grabens einfacher
ist, weil die Gefahr der Verletzung einer endlich dicken Isolierschicht wegfällt. Das
Substrat seinerseits kann nochmals gedünnt werden, um den Packageprozess
zu erleichtern. Es kann eine lötbare
oder klebbare Metallisierung auf der Rückseite aufweisen.
Das
Verfahren ist dann wirtschaftlich sinnvoll, wenn die beiden Schaltungsteile
mit der gleichen Technologie gefertigt werden. Bei (kostenmäßig) deutlich
unterschiedlichen Technologien kann der Mehraufwand für den sonst
günstiger
herzustellenden Teil-Chip die ursprünglich etwa 30 bis etwa 50% Kostenvorteile
der Einchip-Montage wieder kompensieren. Ein kleiner Teil des Montage-Kostenvorteils wird
durch erhöhte
Aufwände
im Scheibenprozess und die schlechtere Ausbeute des Dualchips (größere Chipfläche in einem
Stück)
auch beim gleichen Herstellprozess für die beiden einzelnen Chips
wieder aufgebraucht.
Schwerpunkt
möglicher
Applikationen ist hier die Signalübertragung. Hohe Ströme und große Leistungen
können
mit diesem Konzept, das einen hohen vertikalen Stromfluss im Bauelement
durch das isolierende Substrat verhindert, nicht ohne größeren Zusatzaufwand
realisiert werden.
Die
vorliegende Erfindung betrifft insbesondere integrierte Schaltungen
mit galvanisch getrennten Schaltungsteilen auf einem isolierenden
Substrat, erzeugt durch einen Graben zwischen den zu isolierenden
Bereichen der mit einem Isolator gefüllt ist. Auf einem der Schaltungsteile
wird dabei eine Signalübertragung
mit einer vertikal verlaufenden Isolation bereitgestellt.
Nachfolgend
wird die Erfindung anhand bevorzugter Ausführungsformen auf der Grundlage
der beigefügten
Figuren weiter erläutert.
1, 2 sind
schematische Querschnittsansichten zweier Ausführungsformen der erfindungsgemäßen integrierten
Halbleiterschaltungsanordnung.
3-5 sind
schematische Querschnittansichten verschiedener Vorstufen bei der
Produktion der erfindungsgemäßen integrierten
Halbleiterschaltungsanordnung.
Nachfolgend
werden strukturell oder funktionsmäßig ähnliche oder äquivalente
Elemente und Strukturen mit den gleichen Bezugszeichen bezeichnet.
Nicht in jedem Fall ihres Auftretens wird eine detaillierte Beschreibung
der jeweiligen Struktur oder ihrer Funktion wiederholt.
1 ist
eine Querschnittansicht einer ersten Ausführungsform der erfindungsgemäßen integrierten
Halbleiterschaltungsanordnung 1.
Bei
dieser Ausführungsform
der integrierten Halbleiterschaltungsanordnung 1 sind in
einem Gehäuse 30 mit
einer Vergussmasse 60 zur Einbettung ein erstes integriertes
Halbleiterschaltungsmodul 10 oder ein erster Chip 10 sowie
ein zweites integriertes Halbleiterschaltungsmodul 20 oder
ein zweiter Chip 20 vorgesehen. Auf der Vorderseite 10a, 20a der
jeweiligen Chips 10, 20 ist eine nicht-galvanische
Signalübertragungseinrichtung 80 ausgebildet.
Diese besteht in der Ausführungsform
der 1 aus einem Bonddraht 81 und einer kapazitiven
oder magnetischen Ankopplung mit einer ersten und einer zweiten Elektrode 82 bzw. 84 und
einem dazwischen vorgesehenen und galvanisch trennenden Dielektrikum 83.
Auf
den Rückseiten 10b und 20b der
Chips 10, 20 sind ein erstes und ein zweites Isolationselement 41 bzw. 42 ausgebildet,
die auf einem gemeinsamen Leiterrahmen 50 oder Leadframe 50 aufsitzen. Über die
Isolationselemente 41 und 42 werden die ersten
und zweiten Chips 10 bzw. 20 gegenüber dem
Leadframe 50 und somit auch gegeneinander galvanisch und
elektrisch isoliert. Zur Verbesserung der elektrischen Isolation
ist im Zwischenraum oder Graben 70 zwischen dem ersten
und dem zweiten Chip 10 bzw. 20 ein zusätzliches
laterales Isolationselement 43 ausgebildet, und zwar als
Verfüllungsstruktur
des ursprünglichen
Grabens 70 zwischen den Chips 10, 20.
Insgesamt gesehen sind dann sämtliche
Bestandteile der Ausführungsform
der erfindungsgemäßen integrierten
Halbleiterschaltungsanordnung aus 1 in dem
Gehäuse 30 in
der Vergussmasse 60 eingebettet ausgebildet.
Die
Ausführungsform
der 2 unterscheidet sich gegenüber der Ausführungsform
der 1 nur dadurch, dass die separaten ersten und zweiten Isolationselemente 41 und 42 der 1 ersetzt
sind durch ein gemeinsames und sich lateral erstreckendes Isolationselement 40.
3 zeigt
in schematischer Querschnittsansicht eine Vorstufe bei einer Ausführungsform
des erfindungsgemäßen Herstellungsverfahrens
für eine erfindungsgemäße integrierte
Halbleiterschaltungsanordnung. Bei dieser Vorstufe ist ein Wafer 100 aus einem
Halbleitermaterialbereich auf seiner Rückseite 100b mit einer
Klebeschicht oder Haftschicht 101 versehen, an welche sich
ein isolierender Träger 110 anschließt. Im Halbleitermaterialbereich
des Wafers 100 werden erste und zweite Chips oder erste
und zweite integrierte Halbleiterschaltungsmodule 10 bzw. 20 prozessiert
dargestellt. Die Grenzen zwischen den Chips 10, 20 sind
durch gestrichelte vertikale Linien X angedeutet. Die gepunkteten
Bereiche geben die später
auszubildenden Gräben 70 wieder, die
für eine
galvanische Isolation genutzt werden. Auf der Rückseite 110b des isolierenden
Trägers 110, der
später
dann als gemeinsames Isolationselement 40 dienen kann,
ist eine Rückseitenmetallisierung 112 vorgesehen.
An den gestrichelten vertikalen Linien X werden die Chips später im Prozess
vereinzelt.
4 zeigt
eine zur Ausführungsform
der 3 ähnliche
Ausführungsform
für eine
Zwischenstufe eines erfindungsgemäßen Herstellungsverfahrens
für eine
erfindungsgemäße integrierte
Halbleiterschaltungsanordnung, bei welcher im Unterschied zur Ausführungsform
der 3 ein Isolationselement bildender Bereich nicht
als isolierender Träger 110 ausgebildet
ist sondern als in einem Plasmaprozess aufgebrachte Isolatorschicht 111,
an welche sich dann wiederum eine gegebenenfalls lötfähige Rückseitenmetallisierung 112 anschließt.
In 5 ist
in Form einer seitlichen Querschnittsansicht einer Zwischenstufe
einer anderen Ausführungsform
des erfindungsgemäßen Verfahrens
zum Herstellen einer erfindungsgemäßen integrierten Halbleiterschaltungsanordnung
dargestellt. Bei dieser Ausführungsform
ist unter einem eigentlichen Produktchip 10, 20,
also einem ersten bzw. zweiten integrierten Halbleiterschaltungsmodul 10, 20 wiederum
eine Isolatorschicht im Sinne eines Isolationselements 41, 42 vorgesehen.
Es schließt
sich daran jedoch ein lateral seitlich zurückgezogenes Metall 112 als
lötfähige Rückseitenmetallisierung
an, wobei dann zur Verbindung mit einem vorzusehenden Leiterrahmen
oder Leadframe 50 zum seitlich zurückgezogenen Metall 112 der
lötfähigen Rückseitenmetallisierung
noch eine Lötschicht 120 zur
Fixierung der erzeugten Anordnung auf dem Leiterrahmen 50 oder
Leadframe 50 ausgebildet ist. Die seitlich lateral zurückgezogene
Ausführungsform
der Rückseitenmetallisierung
verhindert eine seitliche Berührung
mit dem Lot 120 bzw. mit dem Metall 112 selbst.