DE10361017A1

DE10361017A1 - Taktsteuerschaltungsvorrichtung, Mikrocomputer, Taktsignaloszillationsfrequenzeinstell- verfahren, Oszillationsschaltungsvorrichtung und Speicherschnittstellen-Schaltungsvorrichtung

Info

Publication number: DE10361017A1
Application number: DE10361017A
Authority: DE
Inventors: Toshihiko Kariya Matsuoka; Yoshinori Kariya Teshima; Shinichi Kariya Noda; Susumu Kariya Tsuruta; Hiroshi Kariya Fujii; Hideaki Kariya Ishihara
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2002-12-27
Filing date: 2003-12-23
Publication date: 2004-07-22
Anticipated expiration: 2023-12-24
Also published as: US20040158761A1; JP2004213197A; JP4082211B2; US7216250B2; DE10361017B4

Abstract

Die vorliegende Erfindung betrifft eine Taktsteuerschaltungsvorrichtung, die eine erste Oszillationsschaltung zum Erzeugen eines ersten Taktsignals und eine zweite Oszillationsschaltung zum Erzeugen eines zweiten Taktsignals beinhaltet und imstande ist, die Zuverlässigkeit von Oszillationsbetrieben davon zu verbessern, wenn die zwei Taktsignale zur Verwendung gebracht werden. In der Taktsteuerschaltungsvorrichtung korrigiert eine Untertakt-Korrektureinheit eine Oszillationsfrequenz eines Untertaktsignals auf der Grundlage eines Haupttaktsignals, während eine Haupttakt-Überwachungseinheit einen Oszillationszustand des Haupttaktsignals auf der Grundlage des Untertaktsignals überwacht.

Description

HINTERGRUND DER ERFINDUNG
1) Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine Taktsteuerschaltungsvorrichtung, die mit einer Oszillationsschaltung zum Erzeugen eines ersten Taktsignals durch die Verwendung eines Oszillators und einer CR-Oszillationsschaltung ausgestattet ist, die imstande ist, eine Oszillationsfrequenz eines zweiten Taktsignals einzustellen, und weiterhin einen Mikrocomputer, der mit der Taktsteuerschaltungsvorrichtung ausgestattet ist.
Weiterhin betrifft die vorliegende Erfindung einen Mikrocomputer, der eine Oszillationsschaltung zum Erzeugen eines ersten Taktsignals durch die Verwendung eines Oszillators und eine CR-Oszillationsschaltung beinhaltet, die imstande ist, eine Oszillationsfrequenz eines zweiten Taktsignals einzustellen und eine Funktion aufweist, die Oszillationsfrequenz des zweiten Taktsignals auf der Grundlage des ersten Taktsignals zu korrigieren und weiterhin ein Taktsignaloszillationsfrequenz-Einstellverfahren.
Noch weiterhin betrifft die vorliegende Erfindung eine Oszillationsschaltungsvorrichtung, die imstande ist, einen Oszillationsbetrieb bei einer Frequenz durchzuführen, die in Übereinstimmung mit einem eingestellten Oszillationssteuerzustand bestimmt wird und imstande ist, vorübergehend den Oszillationsbetrieb anzuhalten.
Weiterhin betrifft die vorliegende Erfindung einen Mikrocomputer, der eine Frequenzmultiplikationsschaltung zum Multiplizieren einer Frequenz eines Referenztaktsignals, um ein in der Frequenz multipliziertes Referenztaktsignal auszugeben, und eine CPU beinhaltet, die imstande ist, das multi plizierte Taktsignal als ein Betriebstaktsignal zuzuführen.
Noch weiterhin betrifft die vorliegende Erfindung einen Mikrocomputer, der mit einer CPU versehen ist, die imstande ist, eine Betriebsart einer niedrigen Verlustleistung einzustellen, um seinen Betrieb vorübergehend anzuhalten, während sein interner Zustand aufrechterhalten wird.
Noch weiterhin betrifft die vorliegende Erfindung eine Speicherschnittstellen-Schaltungsvorrichtung, die zwischen einer CPU und einem oder mehreren ROMs angeschlossen ist, die eine Datenbusbreite vorsieht, die größer als die der CPU ist, um das Auslesen der Daten zu steuern, wenn die CPU Daten aus dem ROM ausliest.
2) Beschreibung des Standes der Technik
Die japanischen Patentoffenlegungen Nrn. HEI 6-138975, 6-75827 und 5-165543 offenbaren die Verfahren eines Verbesserns der Zuverlässigkeit bei dem Beginn einer Oszillation durch Erfassen eines Anstiegs (Steigens) eines Takts (stabiler Zustand der Oszillationsfrequenz) oder Überwachen eines Oszillationszustands einer Oszillationsschaltung und Verwenden eines Überwachungszeitgebers und eines Durchführens des Schattens zu einem anderen Taktsignal, wenn ein Taktsignal anhält.
Weiterhin offenbart die japanische Patentoffenlegung Nr. HEI 11-337597 einen Mikrocomputer, der eine Funktion aufweist, um die Frequenz eines Taktsignals zu korrigieren, das von einer CR-Oszillationsschaltung ausgegeben wird.
Im allgemeinen dauert es in einem Fall, in welchem ein Oszillationsbetrieb einer Oszillationsschaltung wieder aufgenommen wird, nachdem er einmal gestoppt worden ist, eine Zeit, bis ihre Oszillationsfrequenz eine eingestellte Oszillationsfrequenz erreicht. Zum Beispiel zeigt 37 eine Anordnung einer analogen PLL-(Phasenregelkreis)-Schaltung, die allgemein mit einem Bezugszeichen 200 bezeichnet ist. In 37 empfängt eine Phasenkomparator 201 ein Referenztaktsignal von einem Referenzoszillator 202 und empfängt weiterhin ein Oszillationsausgangssignal von einem VCO (spannungsgesteuerten Oszillator) 203 durch einen programmierbaren Teiler (Frequenzteiler) 204. Weiterhin gibt der Phasenkomparator 201 ein Spannungssignal, das einer Phasendifferenz dazwischen entspricht, durch eine Ladungspumpenschaltung 205 zu dem VCO 203 aus.
38 ist eine Darstellung eines Beispiels eines Zeitablaufsdiagramms in einem Fall, in welchem der Oszillationsbetrieb der PLL-Schaltung 200 von einem angehaltenen Zustand wieder aufgenommen wird. In einer PLL-Schaltung wird die Zeit, bis ihre Oszillationsfrequenz eine Ziel-Oszillationsfrequenz aufgrund des Betrieb einer Phasenkomparators erreicht, als eine "Sperrzeit" bezeichnet und diese Sperrzeit wird verhältnismäßig lang, wie es durch (e) von 38 angezeigt ist.
Noch weiterhin offenbart die japanische Patentoffenlegung Nr. 2000-357947 ein Verfahren eines Ausbildens einer PLL-Schaltung eines digital gesteuerten Typs in einer DPLL-Schaltung zum Schalten zu einer Betriebsart einer niedrigen Verlustleistung, Anhalten des Oszillationsbetriebs eines Ringoszillators einer Frequenzmultiplikationsschaltung. Bei diesem Verfahren erzielt das Verwenden des Ringoszillators die Verkürzung der Zeit, die für das Schalten von einer Betriebsart einer niedrigen Verlustleistung zu einer normalen Betriebsart benötigt wird.
Bei einem herkömmlichen Mikrocomputer wird zum Schalten der Oszillationsfrequenz eines Taktsignals oder einer Signalquelle die maximale Zeit, die für das Schalten benötigt wird, im voraus geschätzt und wird das Steuern wieder aufgenommen, während diese Zeit gewartet wird. Demgemäß wartet die CPU auf das Verstreichen einer redundanten Bereitschaftszeit, was zu einem Verringern des Verarbeitungswirkungsgrads führt.
Noch weiterhin offenbart die japanische Patentoffenlegung Nr. HEI 6-138975 ein Verfahren eines Ausgebens einer Unterbrechungsanforderung zu einer CPU zu dem Zeitpunkt des Vollendens des Ansteigens eines Taktsignals zum Durchführen einer Unterrichtung in einem Mikrocomputer, der eine Mehrzahl von Taktsignalen gleichzeitig verwendet.
In einem Mikrocomputer wird in dem Fall des Auftretens eines Zu stands, in welchem es keine Notwendigkeit für eine CPU gibt, die Verarbeitung durchzuführen, eine Betriebsart einer niedrigen Verlustleistung, um die Verlustleistung zu verringern, auf eine derartige Weise angenommen, daß der Oszillationsbetrieb in einem Zustand angehalten wird, in dem sein interner Zustand erhalten wird (zum Beispiel japanische Patentoffenlegung Nr. HEI 11-305888).
Ein Mikrocomputer ist aufgebaut, um einen Pegel eines externen Signalausgangsanschluß zum Steuern einer externen Vorrichtung zu ändern, die mit diesem Anschluß verbunden ist. In diesem Fall werden der Ausgangspegel des Anschlusses und die Dauer, für welche der Anschluß aktiv gemacht wird, gemäß einem Programm eingestellt.
Weiterhin wird insbesondere in einem Mikrocomputer, der eine Batterie als eine Betriebsenergieversorgung beinhaltet, in einem Fall, in welchem es für die CPU keine Notwendigkeit gibt, die Verarbeitung durchzuführen, das Schalten zu der Betriebsart einer niedrigen Verlustleistung für das Verringern der Verlustleistung durch Anhalten des Oszillationsbetriebs für ein Taktsignal durchgeführt, während sein innerer Zustand aufrechterhalten wird. In diesem Fall wird die interne Verarbeitung in dem Mikrocomputer, das Steuern einer externen Vorrichtung oder dergleichen geplant, um auf eine derartige Weise periodisch durchgeführt zu werden, daß zum Beispiel die Betriebsart einer niedrigen Verlustleistung und die normale Betriebsart abwechselnd angenommen werden, wie es in 39 gezeigt ist.
Alternativ kann in einem Fall, in welchem es keine Notwendigkeit gibt, die Verarbeitung gemäß irgendeinem Ereignis unregelmäßig durchzuführen, das außerhalb des Mikrocomputers auftritt, das Ereignis als ein Freigabefaktor von der Betriebsart einer niedrigen Verlustleistung verwendet werden, so daß das Schalten zu der normalen Betriebsart als Reaktion auf das Auftreten des Ereignisses zum Durchführen der Verarbeitung durchgeführt wird.
Die CPU liest Anweisungscodes aus, die in einem ROM gespeichert sind, und decodiert die Anweisungscodes für die Durchführung. Weiterhin stimmt in diesem Fall die Datenbusbreite der CPU mit der Anzahl von Bits überein. Weiterhin wird, wenn die CPU ein RISC-(Computer mit verringertem Anweisungssatz)-Typ ist, im allgemeinen das Auslesen der Anweisungscodes gemäß einem Zyklus durchgeführt. Deshalb hängt die Betriebsgeschwindigkeit der CPU (oder des Mikrocomputers) von der Datenauslesegeschwindigkeit des ROM ab.
Jedoch existiert in dem Fall eines Verwendens von zwei Taktsignalen gleichzeitig kein Verfahren auf der Grundlage eines Konzepts eines Verbesserns der Zuverlässigkeit bezüglich des gesamten Betriebs davon. Zum Beispiel wird es in einem Fall, in welchem ein Mikrocomputer mit einem Überwachungszeitgeber (WDT) ausgestattet ist, welcher mit einem Taktsignal arbeitet, das unabhängig von einem Betriebstaktsignal für eine CPU ist, erwogen, zusätzlich das Betriebstaktsignal durch den WDT zu überwachen.
In diesem Fall ist es erwartbar, daß der WDT-Löschzyklus der CPU verlängert wird, da die Frequenz des Betriebstaktsignals sich verringert und der WDT unmittelbar in einen Überlaufzustand fällt, so daß ein Rücksetzen stattfindet. Jedoch wird, da die beabsichtigte Überwachungsfunktion des WDT nicht vorbereitet wird, um den Löschvorgang zu einem genauen Zeitpunkt durchzuführen, eine Schwierigkeit beim zusätzlichen Erwarten zusammen mit einer Taktüberwachungsfunktion hervorgerufen.
Weiterhin wird zum Beispiel eine CR-Oszillationsschaltung, welche mit niedrigen Kosten aufgebaut werden kann, häufig als eine Taktquelle des WDT verwendet. Jedoch ist die CR-Oszillationsschaltung bezüglich einer Temperatur oder Spannung anfällig und daher kann sich die Überwachungszeit der WDT ändern, so daß es eine Möglichkeit gibt, daß der WDT auch dann in einen Überlaufzustand fällt, wenn die CPU den WDT gemäß dem Aufbau löscht, wodurch das Auftreten eines Rücksetzens verursacht wird.
Unterdessen führt das Verfahren, das in der japanischen Patentoffenlegung Nr. HEI 11-337597 offenbart ist, einen Frequenzkorrekturschritt durch einen Schritt in einer minimalen Einheit durch, bis die Frequenz eines Taktsignals gleich einem eingestellten Zielwert wird. Dies braucht eine lange Zeit für die Korrektur.
Weiterhin werden bei dem Verfahren, das in der japanischen Patent- Offenlegung Nr. 2000-357947 offenbart ist, Zyklusmeßdaten bezüglich eines Referenztaktsignals, welche als ein Steuerzustand zum Einstellen einer Oszillationsfrequenz wirken, als Reaktion des Verschiebens zu einer Betriebsart einer niedrigen Verlustleistung zurückgesetzt, und deshalb gibt es in dem Fall des Schaltens von der Betriebsart einer niedrigen Verlustleistung zu der normalen Betriebsart eine Notwendigkeit, erneut die Meßdaten zu messen und zu erfassen. Aus diesem Grund gibt es darin ein Problem, daß die Zeit, bis die Oszillationsfrequenz eine erwünschte Oszillationsfrequenz erreicht, um die Zeit verzögert ist, die für das erneute Messen benötigt wird.
Jedoch ist bisher kein technisches Konzept bekannt gewesen, daß eine CPU letztlich ein Taktsignal verwendet und in einem Mikrocomputer, der hergestellt ist, um das Schalten bezüglich des Taktsignals auszuführen, die Bereitschaftszeit der CPU, die dem Taktschalten zugehörig ist, auf das Äußerste verkürzt wird.
Andererseits wird in dem Fall des herkömmlichen Mikrocomputers, der in der japanischen Patentoffenlegung Nr. 2000-357947 offenbart ist, ein externes Rauschen während des Schaltens zu der Betriebsart einer niedrigen Verlustleistung daran angelegt, wobei es eine Möglichkeit gibt, daß sich der Ausgangspegel eines externen Ausgangssignals ändert. Zum Beispiel wird, wenn der Mikrocomputer aufgebaut ist, um das Ansteuern eines Motors zu steuern, der Pegel des externen Ausgangssignals gesteuert, um die Drehung des Motors bei dem Schalten zu der Betriebsart einer niedrigen Verlustleistung anzuhalten. In diesem Zustand tritt, wenn sich der Ausgangspegel des externen Ausgangsanschlusses aufgrund eines externen Rauschens ändert, die Drehung des Motors auf.
Zum Beispiel stellt, wenn ein Programm in der normalen Betriebsart ausgeführt wird, das Programm den Pegel des externen Ausgangsanschlusses (zum Beispiel Hoch) ein, hält den Pegel während der Ausgangszeitdauer aufrecht und bringt den Pegel als Reaktion auf das Ende der Ausgangszeitdauer (zum Beispiel Niedrig) zu dem ursprünglichen Wert. Weiterhin verwendet das Programm zum Erfassen der Ausgangszeitdauer einen Zeitgeber, der hergestellt ist, um auf der Grundlage eines Betriebstakts (Maschinentakts) oder dergleichen zu arbeiten.
Weiterhin ist, obgleich das Programm eine andere Verarbeitung gleichzeitig während der zuvor erwähnten Ausgangszeitdauer ausführen kann, die Verarbeitung, die gleichzeitig ausführbar ist, nicht immer vorhanden. In diesem Fall wird folglich die CPU lediglich zum Aufrechterhalten des Anschlußausgangspegels aktiviert. Noch weiterhin dauert während der Zeitdauer der Betriebstakt fort, was zu einem Erhöhen eines Verluststroms führt.
Zum Beispiel wird es in einem Fall, in welchem die Auslesegeschwindigkeit des ROM niedrig ist, zum Erhöhen der Verarbeitungsgeschwindigkeit der CPU erwogen, den ROM zu verschachteln. Jedoch erfordert lediglich das einfache Verschachteln einen Wartezyklus für das Auslesen von Anweisungszyklen, da der erste Zugriff auf den ROM von der Auslesegeschwindigkeit des ROM abhängt.
Zum Lösen derartiger Probleme ist ein Verfahren bekannt gewesen, in welchem die Anweisungsausleseadressen der CPU, die einer vorbestimmten Anzahl von Zyklen entsprechen, im voraus ausgegeben werden, um den Wartezyklus zu verringern. Jedoch gibt es in diesem Fall eine Notwendigkeit, eine interne Schaltung der CPU demgemäß aufzubauen und ist es mit der universellen CPU nicht realisierbar.
KURZFASSUNG DER ERFINDUNG
Die vorliegende Erfindung ist mit einem Blick entwickelt worden, diese Probleme zu beseitigen, und es ist deshalb eine erste Aufgabe der Erfindung, eine Taktsteuerschaltungsvorrichtung zu schaffen, die in dem Fall des Verwendens von ersten und zweiten Taktsignalen imstande ist, die Zuverlässigkeit des Oszillationsbetriebs dafür zu verbessern, und weiterhin einen Mikrocomputer zu schaffen, der diese Taktsteuerschaltungsvorrichtung beinhaltet.
Eine zweite Aufgabe der Erfindung ist, einen Mikrocomputer zu schaffen, der in dem Fall des Verwendens von ersten und zweiten Taktsignalen imstande ist, die Oszillationsfrequenz des zweiten Taktsignals für eine kurze Zeitdauer einzustellen, und weiterhin ein Taktsignaloszillationsfrequenz-Ein stellverfahren zu schaffen.
Eine dritte Aufgabe der Erfindung ist, eine Oszillationsschaltungsvorrichtung zu schaffen, die imstande ist, die Oszillationsstabilisierungszeit in dem Fall eines Wiederaufnehmens des Oszillationsbetriebs von einem vorübergehend angehaltenen Zustand auf das äußerste zu verkürzen.
Eine vierte Aufgabe der Erfindung ist, einen Mikrocomputer zu schaffen, der bei einem Schalten eines Betriebstaktsignals imstande ist, die Bereitschaftszeit verglichen mit einer herkömmlichen zu verkürzen.
Eine fünfte Aufgabe der Erfindung ist, einen Mikrocomputer zu schaffen, der, wenn das Einstellen einer Betriebsart einer niedrigen Verlustleistung möglich ist, imstande ist, den Einfluß eines externen Rauschens auf das äußerste zu verringern.
Eine sechste Aufgabe der Erfindung ist, einen Mikrocomputer zu schaffen, der imstande ist, einen Pegel eines externen Ausgangssignals auch in einem Zustand einzustellen, in dem zu einer Betriebsart einer niedrigen Verlustleistung geschaltet ist.
Eine siebte Aufgabe der Erfindung ist, eine Speicherschnittstellenvorrichtung zu schaffen, die auch dann, wenn die ROM-Auslesegeschwindigkeit niedrig ist, imstande ist, die Verarbeitungsgeschwindigkeit in einer CPU durch die Verwendung eines einfachen Aufbaus zu erhöhen.
Für diese Ziele korrigieren in einer Taktsteuerschaltungsvorrichtung gemäß einem Aspekt der vorliegenden Erfindung eine Korrekturschaltung eine Oszillationsfrequenz eines zweiten Taktsignals auf der Grundlage eines Taktsignals und überwacht eine Überwachungsschaltung einen Oszillationszustand des ersten Taktsignals auf der Grundlage des zweiten Taktsignals. Das heißt, die ersten und zweiten Taktsignale werden durch die Verwendung der gleichen zweiten und ersten Taktsignale überwacht und korrigiert, was zu einer Verbesserung der Zuverlässigkeit der Oszillationsbetriebe führt.
In dieser Vorrichtung wird der erste Taktsignal-Überwachungszyklus (Dauer) kürzer als ein Meßzyklus eines Überwachungszeitgebers eingestellt. Deshalb kann die Überwachungsschaltung das Auftreten einer Anomalie erfassen, die in dem Überwachungszyklus des Überwachungszeitgebers nicht auffindbar ist.
Weiterhin verringert in einem Mikrocomputer gemäß einem weiteren Aspekt der vorliegenden Erfindung, wenn die Oszillationsfrequenz einer CR-Oszillationsschaltung unmittelbar nach einem Aktivieren einer CPU eingestellt wird, eine Vergleichseinstelleinrichtung den Absolutwert eines Einstellsignalpegels allmählich gemäß einem Einstellzyklus (bei jedem Einstellzyklus). Das heißt, bei dem Freigeben eines Zurücksetzens einer CPU oder bei dem Aktivieren, wie zum Beispiel dem Schalten von einer Betriebsart einer niedrigen Verlustleistung zu einer normalen Betriebsart, wird der Oszillationszustand der CR-Oszillationsschaltung beträchtlich instabil und es wird erwogen, daß ihre Oszillationsfrequenz beträchtlich fern von einer eingestellten Frequenz ist. Deshalb wird bezüglich des Einstellvorgangs während dieser Zeitdauer der Absolutwert des Einstellsignalpegels eingestellt, um sich allmählich von einem größeren Wert zu einem kleineren Wert gemäß einem Einstellzyklus zu verringern, was daher die Konvergenz zu der eingestellten Frequenz schneller zuläßt.
Bei diesem Mikrocomputer startet die Vergleichseinstelleinrichtung dem Einstellvorgang bei dem Maximalwert eines Einstellbereichs und verringert den Maximalwert davon um 1/2 gemäß einem Einstellzyklus. Das heißt, die Verwendung eines Verfahrens ähnlich einer sogenannten binären Suche bei der Datenabfrage kann die Konvergenz der Oszillationsfrequenz der CR-Oszillationsschaltung zu der eingestellten Frequenz schneller erzielen.
Weiterhin fährt bei dem zuvor erwähnten Mikrocomputer, nachdem der Absolutwert des Einstellsignalpegels einen Minimalwert erreicht, die Vergleichseinstelleinrichtung das Einstellen unter Verwendung des Minimalwerts fort. Dies läßt eine genaue Einstellung zu, wenn sich die Oszillationsfrequenz der Nähe der eingestellten Frequenz annähert.
Noch weiterhin wird bei dem zuvor erwähnten Mikrocomputer bezüglich des Einstellbetriebs unmittelbar, nachdem die CPU zu einer Aktivierung ge setzt worden ist, die Vergleichseinstelleinrichtung eingestellt, um selektiv zu bestimmen, ob der Einstellbetrieb zum Erhöhen des Absolutwerts des Einstellsignalpegels allmählich gemäß einem Einstellzyklus durchzuführen ist oder nicht. Das heißt, in einem Fall, ein welchem die CPU aufgebaut ist, um imstande zu sein, eine Betriebsart einer niedrigen Verlustleistung durchzuführen, kann, wenn das Schalten zu der Betriebsart einer niedrigen Verlustleistung in der Mitte des Einstellbetriebs zum Verringern des Absolutwerts davon allmählich gemäß einem Einstellzyklus durchgeführt wird, das Schalten dazu in einem Zustand stattfinden, wo die Oszillationsfrequenz der CR-Oszillationsschaltung beträchtlich von der eingestellten Frequenz entfernt ist. Aus diesem Grund wird das Einstellverfahren gemäß dem Einstellen des Schaltzyklus zu der Betriebsart einer niedrigen Verlustleistung als ausgewählt vorgesehen, was das Einstellen zuläßt, um die Absicht des Benutzers zu erfüllen.
Weiterhin wird in einer Oszillationsschaltungsvorrichtung gemäß einem weiteren Aspekt der vorliegenden Erfindung, wenn ein digitaler gesteuerter Oszillationsbetrieb vorübergehend angehalten wird, ein Oszillationssteuerzustand, der zu dieser Zeit eingestellt ist, aufrechterhalten und wird der Oszillationsbetrieb gemäß dem aufrechterhaltenen Oszillationssteuerzustand wieder aufgenommen. Deshalb gibt es, anders als bei einem herkömmlichen Verfahren, keine Notwendigkeit, erneut den Oszillationssteuerzustand beim Wiederaufnehmen des Oszillationsbetriebs einzustellen, so daß der Oszillationszustand bei dem Wiederaufnehmen schneller stabil wird. Zusätzlich dazu ist die weitere Verringerung der Verlustleistung erzielbar.
Weiter weist diese Oszillationsschaltungsvorrichtung einen Ringoszillator auf, der durch Verbinden einer Mehrzahl von logisch invertierenden Schaltungen zu einem ringähnlichen Aufbau aufgebaut ist. Dies läßt ein Realisieren eines Aufbaus zum Erzielen eines mehrphasigen Taktsignals, das für den digital gesteuerten Oszillationsbetrieb erforderlich ist, durch die Verwendung einer kleineren Anzahl von Gattern zu, um dadurch die niedrigere Verlustleistung zu erzielen.
Noch weiterhin kann in der Oszillationsschaltungsvorrichtung der Oszillationssteuerbetrieb vor dem Wiederaufnehmen des Oszillationsbetriebs geändert werden, so daß die Oszillationsfrequenz bei der Wiederaufnahme des Oszillationsbetriebs geschaltet werden kann.
Noch weiterhin kann in dieser Oszillationsschaltungsvorrichtung der Oszillationssteuerbetrieb vor dem Stoppen des derzeitigen Oszillationsbetriebs geändert werden. Deshalb kann, zum Beispiel in einem Fall, in welchem die CPU den Oszillationsbetrieb steuert und den Oszillationssteuerzustand einstellt, wenn in einer Phase, bevor die CPU den Oszillationsbetrieb anhält, die Oszillationsfrequenz beim nächsten Mal Wiederaufnehmen des Betriebs geändert wird, der entsprechende Oszillationssteuerzustand im voraus eingestellt werden.
Weiterhin weist diese Oszillationsschaltungsvorrichtung eine Mehrphasentaktsignal-Ausgabeeinrichtung und eine Frequenzmultiplikationsschaltung zum Multiplizieren einer Frequenz eines Referenztaktsignals, das aus einer Referenztakt-Oszillationsschaltung ausgegeben wird, mit n auf, um ein n-multipliziertes Taktsignal zu erzeugen und auszugeben. Deshalb kann in dem digitalen Steuersystem der Oszillationsbetrieb mit einer hohen Genauigkeit durchgeführt werden.
Noch weiterhin wird bei diesem Aufbau, der die Frequenzmultiplikationsschaltung beinhaltet, wenn der Oszillationssteuerzustand zurückgesetzt wird, der Zyklus des Referenztaktsignals auf der Grundlage des Zyklus des Mehrphasentaktsignals gemessen und der Multiplikationsbetrieb wird erneut auf der Grundlage des gemessenen Werts durchgeführt. Andererseits gibt es, wenn der Oszillationssteuerzustand aufrechterhalten wird, keine Notwendigkeit, den Zyklus des Referenztaktsignals erneut zu messen, und daher kann der Oszillationsbetrieb mit einer äußerst hohen Geschwindigkeit stabilisiert werden.
Noch weiterhin hält in der vorhergehenden Oszillationsschaltungsvorrichtung, wenn ein Anhalten des Betriebs einer Taktsynchronisationsschaltung für das Schalten zu einer Betriebsart einer niedrigen Verlustleistung angehalten wird, eine Einrichtung zum Steuern einer niedrigen Verlustleistung den Oszillationsbetrieb der Mehrphasentaktsignal-Ausgabeeinrichtung an und hält die Datenhalteeinrichtung Zyklusmeßdaten bezüglich des Refe renztaktsignals fest. Deshalb ist es als Reaktion auf das Freigeben von der Betriebsart einer niedrigen Verlustleistung möglich, unmittelbar einen Oszillationsbetrieb auf der Grundlage der Zyklusmeßdaten auszuführen, die in der Datenhalteeinrichtung festgehalten werden.
Weiterhin überwacht in einem Mikrocomputer gemäß einem weiteren Aspekt der vorliegenden Erfindung eine Schaltunterrichtungs-Steuereinheit den Oszillationsbetrieb einer Frequenzmultiplikationsschaltung und gibt, wenn die Frequenz eines multiplizierten Taktsignals geschaltet wird, eine Unterbrechungsanforderung zu dem Zeitpunkt zu einer CPU aus, zu dem der Oszillationsbetrieb nach dem Schalten davon stabil wird. Deshalb kann die CPU für das Schalten der Frequenz des multiplizierten Taktsignals den stabilen Zustand des Oszillationsbetriebs von der Unterbrechung finden, was die Notwendigkeit für das Einstellen einer redundanten Bereitschaftszeit beseitigt, was daher den Verarbeitungswirkungsgrad verbessert.
Bei diesem Mikrocomputer überwacht die Schaltunterrichtungs-Steuereinheit den Oszillationsbetrieb der Frequenzmultiplikationsschaltung auf der Grundlage eines Steuersignals, das von einer Sequenzsteuereinrichtung ausgegeben wird, die die Oszillationsbetriebssequenz der Frequenzmultiplikationsschaltung steuert. Deshalb ist der stabile Zustand des Oszillationsbetriebs durch das Steuersignal deutlich erkennbar.
Weiterhin kann in diesem Mikrocomputer ein Taktsignal für den Betrieb der CPU aus einer Mehrzahl von Taktsignalen ausgewählt werden, die das multiplizierte Taktsignal beinhalten. Dies kann die zuvor erwähnten Effekte vorsehen.
Noch weiterhin überwacht in diesem Mikrocomputer die Schaltunterrichtungs-Steuereinheit ebenso den Oszillationsbetrieb eines externen Oszillators und gibt eine Unterbrechungsanforderung zu dem Zeitpunkt zu der CPU aus, zu dem der Oszillationsbetrieb nach dem Betriebsschalten stabil wird. In einem Fall, in welchem ein Taktsignal, das von dem externen Oszillator ausgegeben wird, als ein Referenztaktsignal für die Frequenzmultiplikationsschaltung verwendet wird, kann die CPU den Zeitpunkt, der für den Start des Betriebs der Frequenzmultiplikationsschaltung geeignet ist, durch das Auftreten der Unterbrechungsanforderung finden.
In einem Mikrocomputer gemäß einem weiteren Aspekt der vorliegenden Erfindung setzt eine CPU den Pegel eines externen Signalanschlusses für das Schalten zu einer Betriebsart einer niedrigen Verlustleistung zurück, wann immer ein Freigabezeitgeber periodisch das Freigeben von der Betriebsart einer niedrigen Verlustleistung durchführt. Deshalb wird auch dann, wenn sich der Pegel des externen Signalanschlusses aufgrund des Einflusses eines externen Rauschens während des Schaltens zu der Betriebsart einer niedrigen Verlustleistung ändert, da die CPU den Ausgangsanschlußpegel zurücksetzt, wann immer das Freigeben von der Betriebsart einer niedrigen Verlustleistung periodisch stattfindet, die Zuverlässigkeit verbesserbar.
In einem Mikrocomputer gemäß einem weiteren Aspekt der vorliegenden Erfindung stellt die Anschlußsteuereinrichtung einen externen Signalanschluß auf einen Zustand einer hohen Impedanz ein, wenn eine CPU zu einer Betriebsart einer niedrigen Verlustleistung schaltet. Deshalb wird eine externe Vorrichtung auch dann, wenn die CPU den Einfluß eines externen Rauschens während des Schaltens zu der Betriebsart einer niedrigen Verlustleistung empfängt, da der externe Signalanschluß in dem Zustand einer hohen Impedanz ist, eine externe Vorrichtung nicht durch diesen Anschluß angesteuert, was die Zuverlässigkeit verbessert.
In einem Mikrocomputer gemäß einem weiteren Aspekt der vorliegenden Erfindung ändert eine Signalpegel-Änderungseinrichtung einen Pegel eines Externsignal-Ausgangsanschlusses, während eine CPU in einer Betriebsart einer niedrigen Verlustleistung eingestellt ist. Deshalb ist die Verlustleistung verringerbar, da es keine Notwendigkeit für die CPU gibt, die normale Betriebsart lediglich zum Ändern des Pegels des Externsignal-Ausgangsanschlusses fortzusetzen. In diesem Mikrocomputer ändert die Signalpegel-Änderungseinrichtung den Pegel des Externsignal-Ausgangsanschlusses, wenn eine Vergleichsschaltung einen Vergleich zwischen einem Zählwert des Pegeländerungszeitgebers und eines Werts eines Registers durchführt, in welchem ein Pegeländerungszeitpunkt eingestellt ist, und die Vergleichsergebnisse die Übereinstimmung dazwischen zeigen. Der Pegel des Ausgangsanschlusses kann zu dem Zeitpunkt geändert werden, der in dem Register eingestellt ist.
Weiterhin wird in diesem Mikrocomputer das Register derart aufgebaut, daß ein beliebiger Datenwert darin durch die CPU eingestellt werden kann. Deshalb kann ein Pegeländerungszeitpunkt an einem Benutzerprogramm beliebig eingestellt werden.
Noch weiterhin kann in diesem Mikrocomputer der Pegel des Externsignal-Ausgangsanschlusses durch die CPU nach dem Freigeben von der Betriebsart einer niedrigen Verlustleistung zurückgesetzt werden. Deshalb kann der Pegel des Ausgangsanschlusses zu dem Zeitpunkt unmittelbar zurückgesetzt werden, zu dem die CPU die erforderliche Verarbeitung durchgeführt hat.
Noch weiterhin gibt in diesem Mikrocomputer, wenn das Freigeben von der Betriebsart einer niedrigen Verlustleistung aufgrund des Auftretens eines Freigabefaktors ebenso auftritt, nachdem die Signalpegel-Änderungseinrichtung den Pegel des Externsignal-Ausgangsanschlusses geändert hat, eine Unterbrechungsanforderung zu dem Zeitpunkt zu der CPU aus, zu dem das Freigeben von der Betriebsart einer niedrigen Verlustleistung durch den Freigabezeitgeber durchgeführt wird.
Das heißt, es gibt eine Anforderung zu dem Effekt eines Aufrechterhaltens mindestens des Pegels des Externsignal-Ausgangsanschlusses, der von der Signalpegel-Änderungseinrichtung geändert wird (zum Beispiel eine Anforderung bezüglich des Steuerns einer externen Vorrichtung, die mit dem Externsignal-Ausgangsanschluß verbunden ist). In diesem Fall verliert die CPU, da die Pegel-Aufrechterhaltungszeitdauer in Übereinstimmung mit der Beziehung mit der Zeitdauer des Einstellens der Betriebsart einer niedrigen Verlustleistung bestimmt wird, wenn das Freigeben von der Betriebsart einer niedrigen Verlustleistung früher als geplant aufgrund des Auftretens eines Freigabefaktors auftritt, die ursprüngliche Signalpegel-Aufrechterhaltungszeitdauer.
Demgemäß kann die CPU, wenn die Unterbrechungs-Erzeugungsein richtung eine Unterbrechungsanforderung zu dem zuvor erwähnten Zeitpunkt zu der CPU ausgibt, die CPU die Aufrechterhaltungszeitdauer erkennen und kann den Pegel des Ausgangsanschlusses zurücksetzen, wenn es nach dem Erkennen der Unterbrechungsanforderung erforderlich ist.
In diesem Mikrocomputer kann der Pegeländerungszeitgeber ebenso als der Freigabezeitgeber verwendet werden, um dadurch den Aufbau weiter zu vereinfachen.
Weiterhin wird in diesem Mikrocomputer der Freigabezeitgeber ebenso als ein Überwachungszeitgeber zum Überwachen des Betriebs der CPU oder als ein Freilaufzeitgeber verwendet, um einen Zählbetrieb unabhängig von dem CPU-Betriebstakt durchzuführen, um dadurch den Aufbau weiter zu vereinfachen.
In einer Speicherschnittstellenschaltung gemäß einem weiteren Aspekt der vorliegenden Erfindung erhöht eine Datenfreigabeeinrichtung, wenn eine Adresse, die in einer Adressenhalteeinrichtung festgehalten wird, und eine Adresse, die aus einer CPU in einem Anweisungsauslesezyklus ausgelesen wird, miteinander übereinstimmen, den Wert der Adresse, der in der Adressenhalteeinrichtung festgehalten wird, und liest Daten aus einem ROM aus. Weiterhin puffert ein Anweisungspuffer von den Daten, die aus der Datenausleseinrichtung ausgelesen werden, die Daten, die einem Überschußbetrag über einer Busbreite der CPU entsprechen und dann, wenn die CPU einen Anweisungsauslesezyklus bezüglich des ROM bei einer nachfolgenden Adresse das nächste Mal durchführt, gibt die Auslesesteuereinrichtung die Daten, die in dem Anweisungspuffer festgehalten werden, zu einem Datenbus der CPU aus.
Das heißt, auch in einem Fall, in welchem die Auslesegeschwindigkeit des ROM niedrig ist, wird die Anweisung, wenn die CPU das Anweisungsauslesen bei einer nachfolgenden Adresse durchführt, eine Anweisung, die das nächste Mal von der CPU auszulesen ist, gleichzeitig mit dem vorliegenden Auslesen ausgelesen und in dem Anweisungspuffer gehalten und wird bei dem nächsten Auslesen die Anweisung aus dem Anweisungspuffer ausgelesen. Dies kann den Wartezyklus verringern, welcher bei einem her kömmlichen Verfahren erforderlich gewesen ist, wenn die CPU das Auslesen aus dem ROM durchführt, um dadurch den Verarbeitungswirkungsgrad zu verbessern.
In dieser Speicherschnittstellen-Schaltungsvorrichtung werden die Daten, die aus dem ROM ausgelesen werden, wenn die CPU den Datenauslesezyklus durchführt, mit einem Betrag in einem Datenpuffer gehalten, um welchen eine Busbreite des ROM die Busbreite der CPU überschreitet. Weiterhin wird zu diesem Zeitpunkt die zuvor erwähnte Ausleseadresse in die Adressenspeichereinrichtung gebracht. Noch weiterhin werden diese Daten, wenn die CPU den nächsten Datenauslesezyklus durchführt, wenn die Auslesesteuereinrichtung eine Entscheidung durchführt, daß die Daten, die der Ausleseadresse entsprechen, in dem Datenpuffer gespeichert sind, zu einem Datenbus der CPU ausgegeben.
Das heißt, da der Datenpuffer als ein sogenannter Daten-Cache wirkt, wenn die Datenausleseadresse den Datenpuffer trifft, kann die CPU diese Daten mit einer hohen Geschwindigkeit auslesen. Deshalb wird der Datenauslesewirkungsgrad verbesserbar.
Weiterhin wird in dieser Speicherschnittstellen-Schaltungsvorrichtung eine Busbreite des Puffers größer als eine Datenbusbreite des ROM gemacht. Deshalb ist, wenn die Datenausleseeinrichtung das Auslesen mehrmals durchführt und die Daten in den Puffer bringt, das vorhergehende Auslesen bezüglich mehr Daten realisierbar.
Noch weiterhin führt die Datenausleseeinrichtung in der vorhergehenden Speicherschnittstellen-Schaltungsvorrichtung auch in einem Fall, in welchem ein Stillstand in dem Betrieb der CPU auftritt und erfaßt wird, ob das Datenauslesen von dem ROM durchgeführt wird, die Datenausleseverarbeitung bis zu der Beendigung fort. Das heißt, der Auslesewirkungsgrad wird verbesserbar, da das Auslesen nicht unmittelbar zu der Zeit des Auftretens des Stillstands ausgesetzt wird.
Noch weiterhin unterbricht in der vorhergehenden Speicherschnittstellen-Schaltungsvorrichtung die Auslesesteuereinrichtung den Verluststrom in dem ROM, wenn ein Stillstandzustand in der CPU für eine vorbestimmte Zeitdauer fortbesteht, was daher den sinnlosen Verluststrom verringert.
Weiterhin unterbricht in der vorhergehenden Speicherschnittstellen-Schaltungsvorrichtung die Auslesesteuereinrichtung den anderen Verluststrom als den des ROM, bezüglich welchem die Datenausleseeinrichtung das Auslesen durchführt. Deshalb wird, wenn der ROM mit einer Mehrzahl von Matten aufgebaut ist, die sinnlose Verlustleistung verringerbar.
Noch weiterhin unterbricht in der vorhergehenden Speicherschnittstellen-Schaltungsvorrichtung die Auslesesteuereinrichtung, wenn die CPU zu der Betriebsart einer niedrigen Verlustleistung schaltet, alle der Verlustströme in dem ROM, was daher die sinnlose Verlustleistung verringert.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Andere Aufgaben und Merkmale der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der bevorzugten Ausführungsbeispiele einfacher ersichtlich, die in Verbindung mit den beiliegenden Zeichnungen durchgeführt wird, in welchen:
1 ein funktionales Blockschaltbild ist, das einen elektrischen Aufbau eines Mikrocomputers gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
2 eine Darstellung eines detaillierten Aufbaus einer Untertakt-Korrektureinheit gemäß dem ersten Ausführungsbeispiel ist;
3 ein Flußdiagramm ist, das eine Korrekturverarbeitung in der Untertakt-Korrektureinheit gemäß dem ersten Ausführungsbeispiel zeigt;
4 eine Darstellung eines detaillierten Aufbaus einer Haupttakt-Überwachungseinheit gemäß dem ersten Ausführungsbeispiel zeigt;
5 ein Flußdiagramm ist, das eine Korrekturverarbeitung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
6 ein Flußdiagramm ist, das die Inhalte der Verarbeitung in Schritt S12 von 5 zeigt;
7 ein Flußdiagramm ist, das die Inhalte der Verarbeitung in Schritt S13 von 5 zeigt;
8 eine konzeptionelle Darstellung eines Zustands eines schnellen Korrekturbetriebs ist;
9 ein funktionales Blockschaltbild ist, das einen Aufbau eines Mikrocomputers gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
10 eine Darstellung eines Aufbaus einer Funktion einer Einheit zum Steuern einer niedrigen Verlustleistung zum Ausführen des Steuerns bezüglich einer Ruhebetriebsart gemäß dem dritten Ausführungsbeispiel ist;
11 eine Darstellung eines Aufbaus einer Funktion der Einheit zum Steuern einer niedrigen Verlustleistung zum Ausführen des Steuerns bezüglich eines E/A-Anschlußabschnitts, wenn eine Haltebetriebsart eingestellt ist, gemäß dem dritten Ausführungsbeispiel ist;
12 ein Flußdiagramm ist, das die Verarbeitung zeigt, die durchzuführen ist, wenn eine CPU zu einer Betriebsart einer niedrigen Verlustleistung geschaltet wird;
13 ein Flußdiagramm, das die Verarbeitung zeigt, die durchzuführen ist, wenn die CPU nach dem Freigeben von der Betriebsart einer niedrigen Verlustleistung aktiviert (aufgeweckt) wird, gemäß dem dritten Ausführungsbeispiel ist;
14 ein Blockschaltbild, das eine Funktion bezüglich eines Taktsteuerns in einem Mikrocomputer gemäß einem vierten Ausführungsbeispiel der vorliegende qistn Erfindung zeigt;
15 eine Darstellung eines Übergangszustands eines Taktsignals bei dem Einschalten oder in einem Aufweckzustand zeigt, wenn eine CPU von einer Ruhe/Haltebetriebsart aktiviert wird;
16 ein Diagramm ist, das das Schalten eines Maschinentaktes zeigt, das von einem Benutzerprogramm in einem Zustand durchzuführen ist, in dem ein CPU eine normale Betriebsart durchführt;
17 ein Flußdiagramm ist, das die Verarbeitung zeigt, die durchzuführen ist, wenn die CPU das Schalten eines Maschinentaktsignals auf der Grundlage des Diagramms durchführt, das in 16 gezeigt ist;
18 ein funktionales Blockschaltbild ist, das einen elektronischen Aufbau einer elektronischen Steuereinheit (ECU) gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung zeigt;
19 ein funktionales Blockschaltbild ist, das schematisch einen Aufbau einer Frequenzmultiplikationsschaltung gemäß dem fünften Ausführungsbeispiel zeigt;
20 ein funktionales Blockschaltbild ist, das einen detaillierten Aufbau eines digital gesteuerten Oszillators (DCO) gemäß dem fünften Ausführungsbeispiel zeigt;
21 eine Darstellung eines Aufbaus eines Ringoszillators gemäß dem fünften Ausführungsbeispiel ist;
22 eine Darstellung eines Abschnitts eines internen Aufbaus einer Zählerdaten-Verriegelungsschaltung gemäß dem fünften Ausführungsbeispiel ist;
23 ein Zeitablaufsdiagramm, das einen Fall zeigt, in welchem die Frequenzmultiplikationsschaltung von einer Betriebsart einer niedrigen Verlustleistung aktiviert wird, um einen Oszillationsbetrieb durchzuführen, gemäß dem fünften Ausführungsbeispiel ist;
24 ein Flußdiagramm ist, das die Verarbeitung in einer CPU gemäß einem sechsten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
25 eine Darstellung eines Beispiels eines Aufbaus eines Einchip-Mikrocomputers gemäß einem siebten Ausführungsbeispiel der vorliegenden Erfindung ist;
26 ein Blockschaltbild ist, das einen internen Aufbau einer Anschlußsteuerschaltung gemäß dem siebten Ausführungsbeispiel zeigt;
27 ein Flußdiagramm ist, das die Inhalte der Verarbeitung für das Schalten zu einer Ruhebetriebsart in einer CPU gemäß dem siebten Ausführungsbeispiel zeigt;
28 ein Zeitablaufsdiagramm ist, das das Schalten zu der Ruhebetriebsart gemäß dem siebten Ausführungsbeispiel zeigt;
29 ein Blockschaltbild ist, das einen internen Aufbau einer Anschlußsteuerschaltung gemäß einem achten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
30 ein Zeitablaufsdiagramm ist, das das Schalten zu der Ruhebetriebsart gemäß dem achten Ausführungsbeispiel zeigt;
31 eine Darstellung eines Aufbaus eines Mikrocomputers gemäß einem neunten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
32 ein Blockschaltbild ist, das einen internen Aufbau einer ROM-Steuervorrichtung gemäß dem neunten Ausführungsbeispiel zeigt;
33 ein Flußdiagramm ist, das die Steuerinhalte der ROM-Steuereinrichtung in einem Fall, in welchem eine CPU einen Auslesezyklus bezüglich eines ROM durchführt, gemäß dem neunten Ausführungsbeispiel zeigt;
34 ein Zeitablaufsdiagramm ist, das einen Fall, in welchem eine CPU andauernd einen Anweisungsauslesezyklus durchführt, gemäß dem neunten Ausführungsbeispiel zeigt;
35 eine Darstellung eines Aufbaus eines Mikrocomputers gemäß einem zehnten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
36 ein Flußdiagramm ist, das die Steuerinhalte in einer ROM-Steuervorrichtung in einem Fall, in welchem eine CPU einen Auslesezyklus bezüglich eines ROM durchführt, gemäß dem zehnten Ausführungsbeispiel zeigt;
37 ein funktionales Blockschaltbild ist, das schematisch einen Aufbau einer Frequenzmultiplikationsschaltung gemäß einem herkömmlichen Verfahren zeigt;
38 ein Zeitablaufsdiagramm ist, das das Schalten zu der Ruhebetriebsart gemäß einem herkömmlichen Verfahren zeigt; und
39 ein Zeitablaufsdiagramm ist, das das Schalten zu einer Ruhebetriebsart gemäß einem herkömmlichen Verfahren zeigt.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
Ausführungsbeispiele der vorliegenden Erfindung werden hier im weiteren Verlauf unter Bezugnahme auf die Zeichnungen beschrieben.
(Erstes Ausführungsbeispiel)
Unter Bezugnahme auf die 1 bis 4 wird hier im weiteren Verlauf eine Beschreibung eines Mikrocomputers gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung gegeben. 1 ist ein funktionales Blockschaltbild, das einen elektrischen Aufbau eines Mikrocomputers gemäß dem ersten Ausführungsbeispiel zeigt.
In 1 basiert ein Mikrocomputer, der allgemein mit einem Bezugszeichen 1 bezeichnet ist, auf einer CPU 2 und empfängt die CPU 2 als ein Betriebstaktsignal ein Haupttaktsignal MCLK (zum Beispiel mit einer Fre quenz von 4 MHz; erstes Taktsignal), das aus einem Haupttaktoszillator (Oszillationsschaltung) 3 ausgegeben wird. Obgleich es nicht konkret gezeigt ist, ist der Haupttaktoszillator 3 mit einem Kristalloszillator aufgebaut.
Weiterhin ist der Mikrocomputer 1 mit einem Untertaktoszillator (CR-Oszillationsschaltung) 4 ausgestattet, die eine CR-Oszillationsschaltung aufweist. Ein Untertaktsignal SCLK (zum Beispiel mit einer Frequenz von 25 kHz; zweites Taktsignal), das aus dem Untertaktoszillator 4 ausgegeben wird, wird als ein Taktsignal einem Überwachungszeitgeber 5 zugeführt.
Der Überwachungszeitgeber 5 weist eine Stoß-(Durchgangs)-Überwachungsfunktion für die CPU 2 auf, und läuft über, wenn die CPU den Löschbetrieb nicht periodisch durchführt, um ein Rücksetzsignal zu der CPU 2 auszugeben. Weiterhin gibt in diesem Ausführungsbeispiel der Überwachungszeitgeber 5 ebenso das Rücksetzsignal aus, wenn sein Zählwert einen unteren Grenzwert nicht überschreitet.
Einte Untertakt-Korrektureinheit (Korrekturschaltung) 6 ist aufgebaut, um die Korrektur bezüglich der Oszillationsfrequenz des Untertaktsignals SCLK durch die Verwendung des Haupttaktsignals MCLK durchzuführen. Andererseits überwacht eine Haupttakt-Überwachungseinheit (Überwachungsschaltung) 7 das Haupttaktsignal MCLK durch die Verwendung des Untertaktsignals SCLK, und dann, wenn die Anomalie des Haupttaktsignals MCLK erfaßt wird, gibt sie ein Rücksetzsignal zu der CPU 2 aus.
2 ist eine Darstellung eines detaillierten Aufbaus, der hauptsächlich die Untertakt-Korrektureinheit 6 beinhaltet. Die Untertakt-Korrektureinheit 6 besteht aus einer Flankenerfassungsschaltung 8, einem Pulszähler 9, einem Zählwerteinstellregister 10, einer Vergleichseinstelleinrichtung 11 und einer Widerstandseinstellschaltung 12. Weiterhin besteht der Untertaktoszillator 4 aus einem Stufenwiderstand 13, der als ein veränderbarer Widerstand dient, dessen Widerstandswert in Übereinstimmung mit einem Steuersignal aus der Widerstandseinstellschaltung 12 änderbar ist, einem Kondensator 14, einem Inverter 15 und einem Puffer 16.
In der Untertakt-Korrektureinheit 6 erfaßt die Flankenerfassungsschal tung 8 eine Flanke eines Oszillationsausgangssignals aus dem Untertaktoszillator 4, um ein Erfassungssignal zu erzeugen. Der Pulszähler 9 ist ein digitaler Zähler, um die Ausgangspulse des Haupttaktsignals MCLK zu zählen. Das Zählwerteinstellregister 10 ist zum Speichern einer zweckmäßigen Anzahl von Zählwerten der MCLK-Pulse, die einem Zyklus (Periode) des Untertaktsignals SCLK entsprechen. Das heißt, ein Wert, auf welchem der Oszillationszyklus des Untertaktsignals SCLK einzustellen ist, wird als ein Zählwert eingestellt, der in Übereinstimmung mit der Zeit, für welche die MCLK-Pulse diesen Zählwert erreichen, in dem Zählwerteinstellregister 10 eingestellt wird.
Die Vergleichseinstelleinrichtung 11 vergleicht, wenn sie ein Flankenerfassungssignal von der Flankenerfassungsschaltung 8 empfängt, den Zählwert von Pulsen aus dem Pulszähler 9 mit dem Zählwert, der in dem Register 4 gespeichert ist, um ein Einstellsignal zum Einstellen des Oszillationszyklus des Untertaktsignals SCLK auf der Grundlage des Zählwert-Vergleichsergebnisses auszugeben.
Die Widerstandseinstellschaltung 12 erzeugt ein Steuersignal auf der Grundlage des Einstellsignals aus der Vergleichseinstelleinrichtung 11 und stellt den Widerstandswert des Stufenwiderstands des Untertaktoszillators 4 durch die Verwendung dieses Steuersignals ein.
Im übrigen ist der Betrieb der Untertakt-Korrektureinheit 6 in der japanischen Patentoffenlegung Nr. 2000-111389 offenbart und hier wird im weiteren Verlauf eine Beschreibung einer Kurzfassung von diesem gegeben. Nach dem Verstreichen von einem Zyklus des Untertaktsignals SCLK wird, wenn die Flankenerfassungsschaltung 8 eine Flanke des Taktsignals erfaßt, ein Erfassungssignal zu der Vergleichseinstelleinrichtung 11 ausgegeben. Zu diesem Zeitpunkt liest die Vergleichseinstelleinrichtung 11 den integrierten Pulszählwert von dem letzten Erfassungssignal in dem Pulszähler 9 und den Zählwert, der in dem Zählwert-Einstellregister 10 eingestellt ist, aus, um diese zu vergleichen.
In diesem Fall ist der Zählwert, der in dem Register 10 eingestellt ist, ein zweckmäßiger integrierter Wert (Zahl) von Pulsen, die einem Zyklus des Untertaktsignals SCLK entsprechen. Daher kann die Vergleichseinstelleinrichtung 11 auf der Grundlage der integrierten Zahl von MCLK-Pulsen innerhalb eines Zyklus des Untertaktsignals SCLK eine Entscheidung bezüglich des Grads durchführen, um welchen ein Zyklus des Untertaktsignals SCLK größer oder kleiner als ein zweckmäßiger eingestellter Wert ist. Die Vergleichseinstelleinrichtung 11 erzeugt ein Einstellsignal, das zum Einstellen des Oszillationszyklus des Untertaktsignals SCLK zu verwenden ist, auf der Grundlage des Entscheidungsergebnisses, und die Widerstandseinstellschaltung 12 erzeugt ein Steuersignal auf der Grundlage dieses Einstellsignals und gibt es aus, um den Widerstandwert des Stufenwiderstands 13 einzustellen. 3 ist ein Flußdiagramm, das die zuvor erwähnte Korrekturverarbeitung zeigt.
4 ist eine Darstellung eines detaillierten Aufbaus der Haupttakt-Überwachungseinheit 7. Die Haupttakt-Überwachungseinheit 7 beinhaltet hauptsächlich einen M-Zähler 17 und einen S-Zähler 18. Der M-Zähler 17 zählt die Pulse des Haupttaktsignals MCLK, die durch einen 1/N-Teiler 19 gegeben sind, während der S-Zähler 18 die Pulse des Untertaktsignals SCLK zählt, die durch einen 1/N-Zähler 20 gegeben sind. Weiterhin wird der S-Zähler 18 zurückgesetzt, wenn das MSB der Zähldaten in dem M-Zähler 17 auftritt und er gibt, wenn ein Überlauf ohne zurückgesetzt zu werden, auftritt, ein Rücksetzsignal zu der CPU 2 aus.
Die Divisionswerte der 1/N-Teiler 19 und 20 können durch ein Programm in der CPU 2 eingestellt werden. Weiterhin können die Teiler 19 und 20 diese direkt ohne zu teilen ausgeben.
Das heißt, in der Haupttakt-Überwachungseinheit 7 steht, wenn die Frequenz des Haupttaktsignals MCLK richtig ist, bevor der S-Zähler 18, der die Ausgangspulse des Untertaktsignals SCLK zählt, überläuft, das MSB der Zähldaten in dem M-Zähler 17, um den S-Zähler 18 zurückzusetzen. Weiterhin wird die CPU 2 zurückgesetzt, wenn sich die Frequenz des Haupttaktsignals MCLK verringert, da der S-Zähler 18 überläuft, bevor das MSB in dem M-Zähler 17 auftritt.
Weiterhin wird der Überlaufzyklus des S-Zählers 18 in der Haupttakt- Überwachungseinheit 7 kürzer als der Überlaufzyklus des Überwachungszeitgebers 5 gemacht.
Bei diesem Aufbau bilden der Haupttaktoszillator 3, der Untertaktoszillator 4, die Untertakt-Korrektureinheit 6 und die Haupttakt-Überwachungseinheit 7 eine Taktsteuerschaltungsvorrichtung 21. Obgleich es nicht konkret gezeigt ist, ist der Mikrocomputer 1 weiterhin mit peripheren Schaltungen ausgestattet, die einen ROM, einen RAM, eine E/A und einen A/D-Wandler aufweisen.
Eine Kombination der Funktionen der Untertakt-Korrektureinheit 6 und der Haupttakt-Überwachungseinheit 7 in der Taktsteuerschaltungsvorrichtung 21 und dem Überwachungszeitgeber 5 liefert insgesamt die folgende Überwachungsbetriebsart.
1) MCLK: Normal, SCLK: Frequenzabfall
Die Korrektur wird innerhalb eines Bereichs der Untertakt-Korrektureinheit 6 durchgeführt und, wenn die Korrektur außerhalb des Bereichs ist, setzt der Überwachungszeitgeber 5 die CPU 2 zurück.
2) MCLK: Normal, SCLK: Frequenzanstieg
Die Korrektur wird innerhalb eines Bereichs der Untertakt-Korrektureinheit 6 durchgeführt und, wenn die Korrektur außerhalb des Bereichs ist, setzt die Haupttakt-Überwachungseinheit 7 die CPU 2 zurück.
3) MCLK: Frequenzabfall, SCLK: Normal
Da SCLK verhältnismäßig ansteigt, setzt die Haupttakt-Überwachungseinheit 7 die CPU 2 zurück.
4) MCLK: Frequenzanstieg, SCLK: Normal
Da sich SCLK verhältnismäßig verringert, setzt der Überwachungszeitgeber 5 die CPU 2 zurück.
In diesem Ausführungsbeispiel, das derart angeordnet ist, korrigiert die Untertakt-Korrektureinheit 6 der Taktsteuerschaltungsvorrichtung 21 die Oszillationsfrequenz des Untertaktsignals SCLK auf der Grundlage des Haupttaktsignals MCLK, während die Haupttakt-Überwachungseinheit 7 den Oszillationszustand des Haupttaktsignals MCLK auf der Grundlage des Untertaktsignals SCLK überwacht. Deshalb wird, da die Korrektur und das Überwachen des Untertaktsignals SCLK und des Haupttaktsignals MCLK durch die Verwendung der zwei Taktsignale durchgeführt werden, die Zuverlässigkeit der Oszillationsbetriebe insgesamt verbessert.
Weiterhin wird gemäß diesem Ausführungsbeispiel der Zyklus (Periode), in welcher die Haupttakt-Überwachungseinheit 7 das Haupttaktsignal MCLK überwacht, eingestellt, um kürzer als der Zyklus des Überwachungszeitgebers 5 zu sein. Deshalb kann die Haupttakt-Überwachungseinheit 7 das Auftreten einer Anomalie erfassen, welche in dem Überwachungszyklus des Überwachungszeitgebers 5 nicht erfaßt werden kann. Das heißt, wenn sich das Haupttaktsignal MCLK verlangsamt, führt die Haupttakt-Überwachungseinheit 7 das Zurücksetzen vor dem Zurücksetzen des Überwachungszeitgebers 5 durch.
Noch weiterhin kann aufgrund der Korrektur des Untertaktsignals SCLC die CPU des Überwachungszeitgebers 5 zurückgesetzt werden, wie es entworfen ist.
(Zweites Ausführungsbeispiel)
Unter Bezugnahme auf die 5 bis 7 wird hier im weiteren Verlauf ein zweites Ausführungsbeispiel der vorliegenden Erfindung gegeben.
In den Darstellungen sind die gleichen Teile, wie diejenigen in dem zuvor beschriebenen ersten Ausführungsbeispiel mit den gleichen Bezugszeichen bezeichnet und die Beschreibung von ihnen wird zur Kürze weggelassen. Der Aufbau gemäß dem zweiten Ausführungsbeispiel ist grundlegend ähnlich zu dem des ersten Ausführungsbeispiels, während es einen geringfügigen Unterschied in der Vergleichseinstelleinrichtung 11 dazwischen gibt.
Das heißt, in einem Flußdiagramm, das in 5 gezeigt ist, ist ein Verarbeitungsschritt S11 ("stelle Maximalwert in CV ein") zwischen die Schritte S3 und S4 gebracht. Weiterhin sind die Schritte S7 und S8 durch Schritte S12 und S13 ersetzt. In diesem Fall bezeichnet "CV" Einstellungssignaldaten, die aus der Vergleichseinstelleinrichtung 11 auszugeben sind.
Demgemäß startet das Durchführen des Flußdiagramms, das in 5 gezeigt ist, bei dem Zurücksetzen der CPU oder dem Betätigen nach dem Freigeben von der Betriebsart einer niedrigen Verlustleistung, wie zum Beispiel einer Ruhebetriebsart. In diesem Fall wird in dem Schritt S11 der Anfangswert von Korrekturdaten auf einen Maximalwert (max) eingestellt.
6 zeigt die Inhalte der Verarbeitung in dem Schritt S12. Zuerst führt die Vergleichseinstelleinrichtung 11 einen Vergleich bezüglich dessen durch, ob eine schnelle Korrektur auszuführen ist oder nicht (Schritt A0). Diese Einstellung wird von einem Benutzer durchgeführt. Zum Beispiel wird es in einem Benutzerprogramm oder durch einen DIP-Schalter eingestellt. Wenn die schnelle Korrektur nicht eingestellt ist ("NEIN"), stellt die Vergleichseinstelleinrichtung 11 Vergleichssignaldaten CV bei einer minimalen Einheit (LSB) der Korrekturdaten ein (Schritt A4) und geht der Betriebsfluß zu einem Schritt A3. In diesem Fall wird, da die Korrektur in der minimalen Einheit durchgeführt wird, eine langsame Korrektur wie in dem Fall des ersten Ausführungsbeispiels durchgeführt. In dem Schritt A3 werden die EinStellsignaldaten zu der Widerstandseinstellschaltung 12 ausgeben, um den Widerstandswert des Stufenwiderstands 13 in Übereinstimmung mit den Daten CV zu erhöhen.
Wenn andererseits die schnelle Korrektur in dem Schritt A0 eingestellt ist ("JA"), führt die Vergleichseinstelleinrichtung 11 eine Entscheidung bezüglich dessen durch, ob die Einstellsignaldaten zu dieser Zeit bei der minimalen Einheit eingestellt werden oder nicht. Wenn die Daten CV gleich der minimalen Einheit sind ("JA"), schreitet der Betriebsfluß zu dem Schritt A3 fort.
Wenn der Schritt A1 zeigt, daß die Daten CV nicht gleich der minimalen Einheit sind ("NEIN"), teilt die Vergleichseinstelleinrichtung 11 die Einstellsignaldaten CV durch 2 (Schritt A2), bevor der Betriebsfluß dann zu dem Schritt A3 geht. In der Verarbeitung des Schritts S13, die in 7 gezeigt ist, wird ein Schritt A3' anstelle des Schritts A3 ausgeführt, was daher den Widerstandwert des Stufenwiderstands 13 in Übereinstimmung mit den Daten CV verringert.
8 ist eine konzeptionelle Darstellung eines Zustands eines Betriebs einer schnellen Korrektur (das heißt bezüglich des Schritts S12 wird der Schritt A3 durchgeführt). Das heißt, die erste Korrektur wird mit dem Maximalwert max des Einstellbereichs durchgeführt. Zum Beispiel wird, wenn die Zyklusdaten des Untertaktsignals SCLK größer (in der Frequenz kleiner) als ein eingestellter Wert des Registers 10 ist, die Korrektur durch den Maximalwert max in der Richtung eines Verkürzens des Zyklus durchgeführt (geschwungen).
Da der Zyklus verkürzt wird, wird die nächste Korrektur um 1/2 des Maximalwerts max in einer Richtung eines Verlängerns des Zyklus durchgeführt. Weiterhin wird, da der Zyklus immer noch klein ist, die nachfolgende Korrektur um 1/4 des Maximalwerts in einer Richtung eines Verlängerns des Zyklus durchgeführt. Zu diesem Zeitpunkt wird, da er einen Soll-(erwünschten)-Wert überschreitet, die weitere Korrektur um 1/8 des Maximalwerts max in einer Richtung eines Verkürzens des Zyklus durchgeführt.
Auf diese Weise startet die Korrektur mit dem Maximalwert max und die weiteren Korrekturen werden derart durchgeführt, daß der Absolutwert sich allmählich auf 1/2, 1/4, 1/8 verringert. Anders ausgedrückt basiert es auf dem gleichen Konzept wie die sogenannte binäre Suche in dem Fall des Datenabfrageverfahrens. Das heißt, der Oszillationszustand des Untertaktoszillators 4 wird bei dem Freigeben der CPU 2 von dem Rücksetzzustand oder bei dem Aktivieren in dem Fall des Schattens von der Betriebsart einer niedrigen Verlustleistung zu einer normalen Betriebsart beträchtlich instabil und es wird erwogen, daß die Oszillationsfrequenz stark von einer eingestellten Frequenz abweicht. Deshalb wird während dieser Dauer der Einstellbetrieb gemäß dem Verfahren der binären Suche durchgeführt um dadurch derart eine Korrektur durchzuführen, daß die Zyklusdaten des Untertaktsi gnats SCLK bei einer höheren Geschwindigkeit (die zu einer Sollfrequenz konvergiert) gleich einem eingestellten Wert des Registers 10 werden.
Weiterhin erreichen, wenn die Verarbeitung der Einstellsignaldaten CV, die um 1/2 verringert (halbiert) werden, wiederholt durchgeführt wird, diese den Minimalwert (LSB) der Daten (Schritt A1, "JA"). Deshalb wird die Korrektur kontinuierlich mit diesem Minimalwert durchgeführt.
Der Grund für die Auswahl bezüglich dessen, ob die schnelle Korrektur durchzuführen oder nicht, ist wie folgt. Das heißt, in einem Fall, in welchem die CPU 2 aufgebaut ist, um imstande zu sein, eine Betriebsart einer niedrigen Verlustleistung durchzuführen, gibt es, wenn das Schieben zu der Betriebsart einer niedrigen Verlustleistung während des Ausführens der schnellen Korrektur durchgeführt wird, eine Möglichkeit, daß das Schalten davon in einem Zustand durchgeführt wird, in dem die Oszillationsfrequenz des Untertaktoszillators 4 beträchtlich von einer eingestellten Frequenz abweicht. Deshalb wird das Einstellverfahren in Übereinstimmung mit dem Einstellen des Schaltzyklus zu der Betriebsart einer niedrigen Verlustleistung ausgewählt.
Wie es zuvor beschrieben worden ist, startet gemäß dem zweiten Ausführungsbeispiel, wenn die Oszillationsfrequenz des Untertaktoszillators 4 unmittelbar nach dem Aktivieren der CPU 2 eingestellt wird, die Vergleichseinstelleinrichtung 11 der Untertakt-Korrektoreinheit 6 das Einstellen bei dem Maximalwert des Einstellbereichs und verringert den Absolutwert davon um 1/2 zu jedem Einstellzyklus. Deshalb kann die Frequenz des Untertaktsignals SCLK schneller zu der eingestellten Frequenz konvergiert werden.
Weiterhin fährt die Vergleichseinstelleinrichtung 11, wenn der Absolutwert des Einstellsignalpegels den Minimalwert (LSB) erreicht, danach die Einstellung durch die Verwendung des Minimalwerts fort, und kann daher eine genaue Einstellung durchgeführt werden, wenn sich die Oszillationsfrequenz der Nähe der eingestellten Frequenz nähert. Noch weiterhin kann in dem Einstellbetrieb unmittelbar nach dem Aktivieren der CPU 2 die Vergleichseinstelleinrichtung 11 auswählen, ob die schnelle Korrektur durchzu führen ist oder nicht, und kann die Einstellung gemäß der Absicht des Benutzers durchgeführt werden.
(Drittes Ausführungsbeispiel)
Unter Bezugnahme auf die 9 bis 13 wird hier im weiteren Verlauf eine Beschreibung eines dritten Ausführungsbeispiels der vorliegenden Erfindung gegeben. 9 ist ein funktionales Blockschaltbild, das einen Aufbau eines Mikrocomputers zeigt. Der Mikrocomputer, der allgemein mit einem Bezugszeichen 31 bezeichnet ist, ist unter Verwendung einer CPU 32 als ein wesentliches Teil aufgebaut. Diese CPU 32 empfängt als ein Betriebstaktsignal ein Taktsignal, das von einer Takterzeugungsschaltung 33 erzeugt wird und aus dieser ausgegeben wird. Dieses Taktsignal wird ebenso einem funktionalen Block 34, wie zum Beispiel peripheren Schaltungen, zugeführt.
Eine Einheit (Anschlußsteuereinrichtung) 35 zum Steuern einer Betriebsart einer niedrigen Verlustleistung ist zum Ausführen des Steuerns bezüglich einer Betriebsart einer niedrigen Verlustleistung, wie zum Beispiel sogenannte Ruhe/Haltbetriebsarten, in Übereinstimmung mit einer Steuerweisung, die von der CPU 32 gegeben wird. In diesem Fall bezeichnet die Ruhebetriebsart eine Betriebsart, in welcher der Betrieb der Takterzeugungsschaltung 33 angehalten ist, um die Zufuhr des Betriebsakts zu der CPU 32 auszusetzen, und die CPU 32 unterbricht die Verarbeitung in einem Zustand vorübergehend, in dem die Datenwerte in einem internen Register und dergleichen festgehalten werden. Das Freigeben (Aufwecken) aus der Ruhebetriebsart wird periodisch in einem eingestellten Zeitintervall durchgeführt.
Andererseits wird, obgleich die Haltebetriebsart die Verarbeitung in der CPU 32 wie bei der Ruhebetriebsart anhält, die Haltebetriebsart nicht dem periodischen Freigeben unterzogen und das Freigeben aus der Haltebetriebsart wird lediglich durchgeführt, wenn irgendein Ereignis auftritt, das von der CPU 32 handzuhaben ist.
10 zeigt einen Aufbau eines funktionalen Abschnitts der Einheit 35 zum Steuern einer niedrigen Verlustleistung, welche das Steuern bezüglich der Ruhebetriebsart ausführt. Das heißt, durch die Verwendung eines Übereinstimmungskomparators 38 führt die Einheit 35 zum Steuern einer niedrigen Verlustleistung einen Vergleich zwischen einem Zählwert eines Zeitgebers 36 für eine erneute Aktivierung, der zum Beispiel mit einer CR-Oszillationsschaltung aufgebaut ist, und einem eingestellten Datenwert in einem internen RUHE-Zeiteinstellregisters 7 durch, und wenn diese miteinander übereinstimmen, gibt sie ein Übereinstimmungssignal eines hohen Pegels zu einem Eingangsanschluß eines UND-Gatters 39 aus. Der andere Eingangsanschluß des UND-Gatters 39 empfängt ein RUHE-Signal.
Demgemäß gibt das UND-Gatter 39, wenn der Übereinstimmungskomparator 38 das Übereinstimmungssignal ausgibt, während ein RUHE-Signal eines hohen Pegels zu ihm gegeben wird, ein RUHE-Freigabesignal eines hohen Pegels aus. Zu diesem Zeitpunkt wird der Zeitgeber 36 für ein erneutes Aktivieren zurückgesetzt.
Andererseits zeigt 11 einen Aufbau eines funktionalen Abschnitts für das Steuern einer E/A-Anschlußeinheit 40, wenn die Einheit 35 eines Steuerns (zum Steuern) einer niedrigen Verlustleistung die Ruhebetriebsart einstellt. Ein HALT-Signal und ein Anschlußsteuersignal werden in einen negativen logischen Eingangsanschluß bzw. einem positiven logischen Eingangsanschluß des UND-Gatters 41 der Einheit 35 zum Steuern einer niedrigen Verlustleistung eingegeben. Weiterhin gibt das UND-Gatter 41 ein Steuersignal einer hohem Impedanz zu der E/A-Anschlußeinheit 40 aus.
Die E/A-Anschlußeinheit 40 weist einen Aufbau auf, bei welchem Puffer 43A und 43B bidirektional mit einem Eingangs/Ausgangsanschluß (Externsignalanschluß) 42 verbunden sind. Das Ausgangspuffer 43A wird von dem Steuersignal einer hohen Impedanz gesteuert, das aus dem UND-Gatter 41 ausgegeben wird. Weiterhin werden in der E/A-Anschlußeinheit 40 ein Eingangs/Ausgangsschaltsteuern Anschlußsteuern und ein Ausgangspegelsteuern durch die Verwendung einer E/A-Steuereinheit 44 ausgeführt. Das zuvor erwähnte Anschlußsteuersignal wird aus der E/A-Steuereinheit 44 ausgegeben.
Weiterhin wird unter Bezugnahme auf die 12 und 13 eine Beschreibung eines Betriebs des dritten Ausführungsbeispiels gegeben. 12 ist ein Flußdiagramm, das die Verarbeitung zeigt, die durchzuführen ist, wenn die CPU 32 zu der Betriebsart einer niedrigen Verlustleistung schaltet.
In 12 führt die CPU eine Entscheidung bezüglich dessen durch, ob die Betriebsart einer niedrigen Verlustleistung "RUHE" ist oder nicht (Schritt B1). Wenn sie "RUHE" ist ("JA"), werden Ruhebetriebsart-Schaltzeitdaten in dem RUHE-Zeiteinstellregister 37 eingestellt (Schritt B2). Daraufhin folgend wird eine RUHE-Anweisung zu der Einheit 35 zum Steuern einer niedrigen Verlustleistung ausgegeben (Schritt B3) und diese Verarbeitung endet. In diesem Fall wird der Abschnitt der Einheit 35 zum Steuern einer niedrigen Verlustleistung, der in 9 gezeigt ist, aktiv gemacht, und die Messung der Ruheschaltzeit startet, und nach dem Verstreichen dieser Zeit findet das Freigeben von der Ruhebetriebsart statt.
Andererseits gibt die CPU 32, wenn die Betriebsart einer niedrigen Verlustleistung "HALT" ist (Schritt B1; "NEIN") eine HALT-Anweisung zu der Einheit 35 zum Steuern einer niedrigen Verlustleitung aus (Schritt B4) und diese Verarbeitung endet. In diesem Fall wirkt der Abschnitt der Einheit 35 zum Steuern einer niedrigen Verlustleistung, der in 11 gezeigt ist. Das heißt, das HALT-Signal wechselt zu einem hohen Pegel und das Ausgangssignal des UND-Gatters 41 wird niedrig, um dadurch zu bewirken, daß der Ausgangsanschluß des Ausgangspuffers 43A zu einem Zustand einer hohen Impedanz schaltet.
13 ist ein Flußdiagramm, das die Verarbeitung zeigt, die durchzuführen ist, wenn die CPU 32 zu einer Aktivierung (Aufwecken) versetzt wird. Die CPU 32 führt eine Entscheidung bezüglich dessen durch, ob das Freigeben von der Ruhebetriebsart ist oder nicht (Schritt C1). Wenn sie von der Ruhebetriebsart ist ("JA"), wird der Richtungs-(Eingangs/Ausgangs)-Einstellwert zu diesem Zeitpunkt und der Signalpegel, der auf dem Ausgangsanschluß eingestellt ist, aus einem ROM (nicht gezeigt) ausgelesen, der diese als Daten festhält (Schritt C2). Weiterhin wird der Einstellwert oder der Pegel, der ausgelesen wird, erneut in der E/A-Steuereinheit 44 eingestellt, um den Ausgangssignalpegel in dem Eingangs/Ausgangsanschluß 42 und an dere erneut einzustellen (Schritt C3).
Daraufhin folgend wird eine Entscheidung bezüglich dessen durchgeführt, ob ein Ereignis, das zu verarbeiten ist, zu dieser Zeit auftritt oder nicht (Schritt C4). Wenn es auftritt ("JA"), wird nach der Verarbeitung bezüglich dieses Ereignisses (Schritt C6) die Schaltverarbeitung zu der Betriebsart einer niedrigen Verlustleistung, die in 12 gezeigt ist, durchgeführt (Schritt C5). Andererseits geht, wenn die Entscheidung in dem Schritt C4 kein Ereignis zeigt, das zu verarbeiten ist ("NEIN"), der Betriebsfluß direkt zu einem Schritt C5.
Wie es zuvor beschrieben worden ist, setzt gemäß dem dritten Ausführungsbeispiel die CPU 32 des Mikrocomputers 31 den Signalausgangspegel an dem Eingangs/Ausgangsanschluß 42 zurück, bevor zu der Ruhebetriebsart geschaltet wird, wann immer das Freigeben von der Ruhebetriebsart periodisch von dem Zeitgeber 36 zur erneuten Aktivierung durchgeführt wird. Deshalb wird auch dann, wenn die CPU 32 den Einfluß eines externen Rauschens während des Schattens zu der Ruhebetriebsart derart empfängt, daß sich der Signalausgangspegel des Eingangs/Ausgangsanschlusses 42 ändert, der Ausgangspegel immer dann zurückgesetzt, wenn das Freigeben von der Ruhebetriebsart periodisch stattfindet, was zu der Verbesserung der Zuverlässigkeit des Mikrocomputers 31 führt.
Weiterhin stellt die Einheit 35 zum Steuern einer niedrigen Verlustleistung des Mikrocomputers 31 den Eingangs/Ausgangsanschluß 42 in einen Zustand einer hohen Impedanz ein, wenn die CPU 33 zu der Betriebsart einer niedrigen Verlustleistung schaltet. Deshalb wird auf eine ähnliche Weise auch dann, wenn die CPU 32 den Einfluß eines externen Rauschens während des Verschiebens zu der Haltebetriebsart aufnimmt, da der Eingangs/Ausgangsanschluß 42 in dem Zustand einer hohen Impedanz ist, eine externe Vorrichtung, die mit dem Mikrocomputer 31 verbunden ist, nicht durch diesen Anschluß 42 angesteuert, was die Zuverlässigkeit erhöht.
(Viertes Ausführungsbeispiel)
Unter Bezugnahme auf die 14 bis 17 wird hier im weiteren Verlauf eine Beschreibung eines vierten Ausführungsbeispiels der vorliegenden Erfindung gegeben. 14 ist ein Blockschaltbild, das einen funktionalen Abschnitt bezüglich eines Taktsteuerns in einem Mikrocomputer 51 zeigt. Der Mikrocomputer 51 beinhaltet eine CPU 52 als ein wesentliches Teil. Die CPU 32 wählt über eine Auswahleinrichtung 53 selektiv einen Betriebstakt (Maschinentakt) aus.
Zu der Auswahleinrichtung 53 werden ein ursprüngliches Oszillationssignal von einem externen Oszillator 54, der extern mit dem Mikrocomputer 51 verbunden ist, und ein multipliziertes Taktsignal gegeben, das aus einer DPLL-(digitaler Phasenregelkreis)-Schaltung 55 ausgegeben wird. Das Schalten in der Auswahleinrichtung 53 wird durch eine Taktsteuereinheit (Schaltunterrichtungs-Steuereinheit) 56 durchgeführt.
Weiterhin wird ein Referenztaktsignal durch eine Auswahleinrichtung 57 zu der DPLL-Schaltung (Frequenzmultiplikationsschaltung) 55 gegeben und werden zu der Auswahleinrichtung 57 das ursprüngliche Oszillationssignal aus dem externen Oszillator 54 und ein CR-Taktsignal gegeben, das aus einer CR-Oszillationsschaltung 58 ausgegeben wird. Weiterhin wird das Schalten in der Auswahleinrichtung 57 von der Taktsteuereinheit 56 durchgeführt. Zum Beispiel weist das ursprüngliche Oszillationssignal eine Frequenz von 4 MHz auf und weist das CR-Taktsignal eine Frequenz von 25 KHz auf. Wenn das CR-Taktsignal als eine Taktquelle für die DPLL-Schaltung 55 verwendet wird, hält die Taktsteuereinheit 56 den Oszillationsbetrieb des externen Oszillators 54 an.
Das CR-Taktsignal wird ebenso als ein Zähltakt einem CR-Zähler 59 zugeführt. Zu einem Übereinstimmungskomparator 60 werden Zähldaten aus dem CR-Zähler 59 und eingestellte Daten in einem Oszillationsstabilitätszeit-Einstellregister 61 gegeben. Als diese eingestellten Daten wird der Anfangswert durch eine Hardware zu der Zeit des Einschaltens eingestellt und sie können ebenso durch ein Benutzerprogramm eingestellt werden, das die CPU 52 durchführt. Wenn beide der Daten miteinander verglichen werden und diese miteinander übereinstimmen, gibt der Übereinstimmungskomparator 60 ein Übereinstimmungssignal zu der Taktsteuereinheit 56 aus.
Das heißt, wenn Daten, die einer Oszillationsstabilitätszeit des externen Oszillators 54 entsprechen, in dem Einstellregister 61 eingestellt werden, wird das Verstreichen der Oszillationsstabilitätszeit auf der Grundlage des Zeitpunkts der Ausgabe des Übereinstimmungssignals entschieden. Weiterhin ist es ebenso möglich, daß die Taktsteuereinheit 56 sich auf einen Zählwert eines Zustandzählers (Sequenzsteuereinrichtung) 62 bezieht, der in die DPLL-Schaltung 55 eingebaut ist und zum Steuern der Internoszillationbetriebssequenz zum Lernen des Verstreichens der Oszillationsstabilitätszeit in der DPLL-Schaltung 55 verwendet wird.
In diesem Zusammenhang ist der Zustandszähler 62 zum Beispiel ähnlich einer Steuerschaltung 20 gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung und wird zum Beispiel der Ausgangstakt des externen Oszillators 54 als ein Referenztaktsignal verwendet, wobei 8 Zählwerte als ein Steuerzyklus eingestellt wird. Demgemäß wird bei dem Start des Multiplikationsbetriebs ein multipliziertes Taktsignal als ein erstes arithmetisches Ergebnis zu dem Zeitpunkt des Verstreichens von einem Steuerzyklus ausgegeben und diese Dauer wird eine Oszillationsstabilitätszeit.
Weiterhin gibt zu diesen Erfassungszeitpunkten die Taktsteuereinheit 56 ein Taktschaltbeendigungs-Unterbrechungssignal zu einer Unterbrechungs-Steuervorrichtung 63 der CPU 52 aus. Diese Unterbrechungs-Steuervorrichtung 63 führt ebenso das Freigabesteuern oder das Maskensteuern als Reaktion auf andere Unterbrechungsfaktoren aus, um ein zweckmäßiges Unterbrechungssignal zu der CPU 52 auszugeben.
Als zweites wird unter weiterer Bezugnahme auf die 15 bis 17 hier im weiteren Verlauf eine Beschreibung des Betriebs und von Effekten des vierten Ausführungsbeispiels gegeben. 15 zeigt einen Übergangszustand eines Taktsignals bei dem Einschalten oder dem Aufwecken, d.h. dem Aktivieren der CPU 52 nach einer Ruhe/Haltebetriebsart. Das heißt, in dem Fall des Übergangs zu der Ruhe/Haltebetriebsart hält der Taktsignaloszillationsbetrieb, ausgenommen der CR-Oszillationsschaltung 58 an. Zuerst startet der externe Oszillator 54 seinen Oszillationsbetrieb als Reaktion auf das Einschalten. Bei der Anfangsphase der Oszillation fällt der Oszillationsbetrieb, d.h. die Oszillationsfrequenz, in einen instabilen Zustand und daher sperrt die CPU 52 den Betrieb der DPLL-Schaltung 55.
Weiterhin gibt die Taktsteuereinheit 56, wenn der Zählwert des CR-Zählers 59 mit den eingestellten Daten in dem Oszillationsstabilitätszeit-Einstellregister 61 übereinstimmen und der Übereinstimmungskomparator 60 ein Übereinstimmungssignal zu der Taktsteuereinheit 56 ausgibt, die Taktsteuereinheit 56 ein Unterbrechungssignal durch die Unterbrechungs-Steuervorrichtung 63 zu der CPU 52 aus. Die CPU 52 erkennt aus diesem Unterbrechungssignal die Tatsache, daß der Oszillationsbetrieb des externen Oszillators 54 einen stabilen Zustand erreicht und die DPLL-Schaltung 55 startet den Frequenzmultiplikationsbetrieb.
Noch weiterhin bezieht sich die Taktsteuereinheit 56 auf den Zählerwert des Zustandszählers 62 der DPLL-Schaltung 55 und nimmt einen Bereitschaftszustand an, bis der Betrieb der DPLL-Schaltung 55 stabil wird und gibt, wenn der Betrieb von dieser einen stabilen Zustand erreicht, ein Unterbrechungssignal aus. Deshalb kann die CPU 52 aus diesem Unterbrechungssignal lernen, daß der Betrieb der DPLL-Schaltung 55 einen stabilen Zustand erreicht.
16 ist ein Diagramm, das einen Fall zeigt, in welchem ein Maschinentakt durch die Verwendung eines Benutzerprogramms in einen Zustand geschaltet wird, in dem die CPU 52 einen normalen Betrieb durchführt. In diesem Fall gibt es als Taktquellen drei Typen: den externen Oszillator 54, die DPLL-Schaltung 55 (der externe Oszillator 54 wirkt als eine Quelle) und die DPLL-Schaltung 55 (der CR-Oszillator 58 dient als eine Quelle). und das Schalten wird zwischen diesen drei Quellen durchgeführt. Weiterhin wird das Frequenzschalten, da die DPLL-Schaltung 55 die Frequenz der Taktquelle multiplizieren oder teilen kann, wenn Multiplikations- oder Divisionsdaten von der CPU 52 eingestellt werden, in der DPLL-Schaltung 55 selbst durchgeführt. Diese Muster sind wie folgt.
A: externer Oszillator → DPLL-Schaltung (externe Quelle)
B: externer Oszillator → DPLL-Schaltung (CR-Quelle)
C: DPLL-Schaltung (externe Ouelle) → DPLL-Schaltung (CR-Quelle
D: DPLL-Schaltung (CR-Quelle) → externer Oszillator
E: DPLL-Schaltung (CR-Quelle) → DPLL-Schaltung (externe Quelle
X: Frequenzänderung in der DPLL-Schaltung
17 ist ein Flußdiagramm, das die Verarbeitung zeigt, die durchzuführen ist, wenn die CPU 52 ein Maschinentaktsignal auf der Grundlage des Diagramms schaltet, das in 16 gezeigt ist. Die CPU 52 wählt zuerst ein Schaltmuster aus den zuvor genannten A bis E und X aus (Schritt D1). Wenn die Muster D und E ausgewählt werden (Schritt D2, "JA"), werden die Oszillationsstabilitätszeitdaten des externen Oszillators 54 in dem Einstellregister 61 eingestellt (Schritt D3) und das Taktschalten wird in Übereinstimmung mit den Mustern durchgeführt (Schritt D4).
Das Taktschalten wird durch das Schalten zwischen den Auswahleinrichtungen 53 und 57 auf eine derartige Weise durchgeführt, daß die CPU 52 Daten in ein Einstellregister in dem Inneren der Taktsteuereinheit 56 schreibt. Andererseits geht der Betriebsfluß, wenn die Antwort des Schritts D2 andere als die Muster D und E zeigt ("NEIN") direkt zu dem Schritt D4.
Daraufhin folgend führt die CPU 52 eine Entscheidung bezüglich dessen durch, ob die Schaltmuster D und E sind, wie in dem Fall des Schritts D2 (Schritt D5). Wenn die Schaltmuster D und E sind ("JA"), wartet die CPU 52, bis eine externe Oszillationsunterbrechung auftritt (Schritt D6). Wenn die Unterbrechung auftritt ("JA"), schreitet der Betriebsfluß zu einem Schritt D7 fort. Auf eine ähnliche Weise geht, wenn die Antwort des Schritts D5 andere als die Muster D und E anzeigt, der Betriebsfluß zu dem Schritt D7.
In dem Schritt D7 führt die CPU 52 eine Entscheidung bezüglich dessen durch, ob das Schaltmuster D ist oder nicht, und wenn es nicht D ist ("NEIN"), wartet sie auf das Auftreten einer PLL-Unterbrechung (Schritt D8). Wenn die PLL-Unterbrechung auftritt ("JA"), endet die Verarbeitung. Wenn andererseits die Entscheidung in dem Schritt D7 das Muster D anzeigt ("JA"), endet diese Verarbeitung. Das heißt, in dem Fall des Musters E erkennt die CPU 52 die Taktstabilität durch Warten auf das Auftreten von beiden der externen Oszillationsunterbrechung und der PLL-Unterbrechung. In dem Fall des Musters D erkennt die CPU 52 die Taktstabilität durch Warten auf das Auftreten von lediglich der externen Oszillationsunterbrechung und in dem Fall der anderen Muster erkennt die CPU 52 die Taktstabilität durch Warten auf das Auftreten von lediglich der PLL-Unterbrechung.
Wie es zuvor beschrieben worden ist, überwacht gemäß dem vierten Ausführungsbeispiel die Taktsteuereinheit 56 des Mikrocomputers 51 den Oszillationsbetrieb der DPLL-Schaltung 55 durch die Verwendung des Zustandszählers 62 und, wenn die Frequenz des multiplizierten Taktsignals geschaltet wird, gibt sie eine Unterbrechungsanforderung zu dem Zeitpunkt zu der CPU 52 aus, zu der der Oszillationsbetrieb nach dem Schalten stabil wird.
Demgemäß ist es nicht erforderlich, daß die CPU 52 eine redundante Bereitschaftszeit einstellt, was daher den Verarbeitungswirkungsgrad verbessert. Weiterhin kann die Taktsteuereinheit 56 aus dem Sehen des Sequenzzählers 62 die Tatsache lernen, daß der Oszillationsbetrieb der DPLL-Schaltung 55 einen stabilen Zustand erreicht.
Weiterhin kann das Betriebstaktsignal für die CPU aus einer Mehrzahl von Taktsignalen durch die Verwendung der Auswahleinrichtungen 53 und 57 ausgewählt werden und ist die verschiedenartigere Taktsignalauswahl realisierbar, um dadurch den Steuerbereich zu vergrößern.
Noch weiterhin kann die CPU 52, da die Taktsteuereinheit 56 den Oszillationsbetrieb des externen Oszillators 54 überwacht und eine Unterbrechungsanforderung zu dem Zeitpunkt, zu dem der Oszillationsbetrieb stabil wird, nachdem geschaltet worden ist, eine Unterbrechungsanforderung zu der CPU 52 abgibt, einen zweckmäßigen Zeitpunkt des Starts des Betriebs der DPLL-Schaltung 55 von dem Auftreten der Unterbrechungsanforderung lernen.
(Fünftes Ausführungsbeispiel)
Unter Bezugnahme auf die 18 bis 23 wird hier im weiteren Verlauf eine Beschreibung eines fünften Ausführungsbeispiels gegeben, in welcher die vorliegende Erfindung an einer ECU (elektronischen Steuereinheit) für ein Fahrzeug angewendet wird. Im übrigen ist ein Grundabschnitt dieses Aufbaus in der japanischen Patentoffenlegung Nr. 2000-357947 offenbart.
18 ist ein funktionales Blockschaltbild, das einen elektrischen Aufbau einer ECU (Mikrocomputer) 71 zeigt. Die ECU 71 ist als eine integrierte Halbleiterschaltung (IC) aufgebaut und beinhaltet als interne Schaltungen Taktsynchronisationsschaltungen, wie zum Beispiel eine CPU, einen Speicher 73 und ein Gate-Array 74. Ein Kristalloszillator 75 ist extern mit der ECU 71 verbunden und eine Oszillationsschaltung (Referenztakt-Oszillationsschaltung) 76 legt eine Vorspannung an den Kristalloszillator 75 an, um ein Referenztaktsignal PREF auszugeben, das eine Frequenz von 16 kHz aufweist.
Das Referenztaktsignal PREF wird einer Frequenzmultiplikationsschaltung 77 zugeführt und die Frequenzmultiplikationsschaltung 77 erzeugt ein multipliziertes Taktsignal POUT, das eine Frequenz von 8 MHz aufweist, durch Multiplizieren des Referenztaktsignals PREF mit 512 und gibt es zu dem Takteingangsanschlüssen der CPU 72, dem Speicher 73 und dem Gate-Array 74 aus. Die Frequenzmultiplikationsschaltung 77 ist in der Form einer sogenannten DPLL-(digitaler Phasenregelkreis)-Schaltung aufgebaut und der Multiplizierfaktor (Multiplikationsfaktor) wird in Obereinstimmung mit dem Wert von Multiplizierfaktor-Einstelldaten DV eingestellt, die durch die CPU 72 gegeben sind.
Weiterhin wird zu der Frequenzmultiplikationsschaltung 77 ein Betriebsratensteuersignal PS (Haltesteuern) ausgegeben, das zum Schalten der Betriebsart der ECU 71 zu einer Betriebsart einer niedrigen Verlustleistung oder einer Bereitschaftsbetriebsart mittels einer Schaltung zum Steuern einer niedrigen Verlustleistung (Einrichtung zum Steuern einer niedrigen Verlustleistung) 78 zu verwenden ist.
Ein Schlüsselerfassungsschalter 79 ist zum Erfassen, ob ein Schlüssel (nicht gezeigt) eines Fahrzeugs in einen Schließzylinder (nicht gezeigt) eingeführt ist oder nicht. Wenn der Schlüsselerfassungsschalter 79 kein Schlüsselerfassungssignal zu der Schaltung 78 zum Steuern einer niedrigen Verlustleistung ausgibt, stellt die Schaltung 78 zum Steuern einer niedrigen Verlustleistung ein Betriebsartensteuersignal PA auf einen niedrigen Pegel ein, um die ECU 71 in einer Betriebsart einer niedrigen Verlustleistung (Ruhe/Halt) aufrechtzuerhalten.
Wenn der Schlüsselerfassungsschalter 79 andererseits das Schlüsselerfassungssignal ausgibt, stellt die Schaltung 78 zum Steuern einer niedrigen Verlustleistung das Betriebsartensteuersignal auf einen hohen Pegel ein, um die ECU 71 von der Betriebsart einer niedrigen Verlustleistung zu der Bereitschaftsbetriebsart zu schalten. In diesem Fall bilden die Frequenzmultiplikationsschaltung 77 und die Schaltung 78 zum Steuern einer niedrigen Verlustleistung eine Taktsteuerschaltung (Oszillationsschaltungsvorrichtung) 71a.
19 ist ein funktionales Blockschaltbild, das schematisch einen Aufbau der Frequenzmultiplikationsschaltung 77 zeigt (ein detaillierter Aufbau ist in der japanischen Patentoffenlegung Nr. HEI 8-265111 offenbart). Zu einer Steuerschaltung (Sequenzsteuereinrichtung) 80 wird das Referenztaktsignal PREF gegeben, das aus der Oszillationsschaltung 76 ausgegeben wird. Die Steuerschaltung 80 beinhaltet intern einen Feequenzzähler, der mit drei Flipflops (nicht gezeigt) aufgebaut ist.
Dieser Sequenzzähler zählt die Anzahl von Eingangspulsen des Referenztaktsignals und gibt verschiedene Steuerzeitpunktsignale zu einem DCO (digitalen gesteuerten Oszillator) 81 und einer Zähler/Datenverriegelungsschaltung 82 synchronisiert zu dem Referenztaktsignal PREF in einem Zustand aus, in dem 8 Zyklen des Referenztaktsignals PREF als ein Sequenzsteuerzyklus eingestellt sind.
Die DCO 81 beinhaltet intern einen Ringoszillator (Mehrphasentaktsignal-Ausgabeeinrichtung) 83. Wie es in 21 gezeigt ist, besteht der Ringoszillator 83 aus einem negierten UND-Gatter 84, das als eine logische In vertierungsschaltung dient, und einer Mehrzahl von Inverter-(IVN)-Gattern 85. Die Ausgangsanschlüsse dieser INV-Gatter 84 sind mit Eingangsanschlüssen von diesen einer nächsten Stufe verbunden, um einen ringähnlichen Aufbau auszubilden, und ein Eingangsanschluß des negierten UND-Gatters 84 ist mit dem Ausgangsanschluß des INV-Gatters (nicht gezeigt) der letzten Stufe verbunden, während ein Haltsteuersignal von außen zu dem anderen Eingangsanschluß von diesem gegeben wird. Weiterhin werden Mehrphasen-Taktsignale R1 bis R16 aus den Ausgangsanschlüssen des INV-Gatters 84 ausgegeben.
Unter erneuter Bezugnahme auf 19 werden in die Zähler/Datenverriegelungsschaltung 83 Steuerzeitpunktsignale UCE und CLR gegeben, die aus der Steuerschaltung 80 ausgegeben werden. Diese Steuerzeitpunktsignale UCE und CLR weisen eine Pulsbreite auf, die einem Zyklus des Referenztaktsignals PREF entspricht und werden in den dritten bzw. siebten Zyklen der Sequenzsteuerzyklen in der Steuerschaltung 80 ausgegeben.
Weiterhin werden zu der Zähler/Datenverriegelungsschaltung 82 als der RCK das Taktsignal R13 gegeben, das aus dem Ringoszillator 83 ausgegeben wird. Durch die Verwendung dieses Taktsignals RCK führt sein interner Aufwärtszähler (16 Bits) den Zählbetrieb durch. Noch weiterhin führt der Zähler/Datenverriegelungsschaltung 82 durch, daß der Zähler den Aufwärtszählbetrieb durchführt, während das Steuerzeitpunktsignal UCE ausgegeben wird, wodurch eine Zeit, die einem Zyklus des Referenztaktsignals PREF entspricht, durch die Verwendung des Taktsignals RCK gezählt (gemessen) wird.
Die Zähldaten werden als Reaktion auf ein Verriegelungssignal DLC verriegelt, wenn ein Steuerzeitpunktsignal DLS in dem fünften Zyklus der Sequenzsteuerzyklen aus der Steuerschaltung 80 ausgegeben wird und zu dem DCO 81 gegeben wird, und, wenn ein Steuerzeitpunktsignal CLR daraus ausgegeben wird, werden die verriegelten Daten gelöscht.
Die Zähler/Datenverriegelungsschaltung 82 verschiebt die gezählten 16-Bit-Daten DT16 bis DT1 in der rechten Richtung in Übereinstimmung mit den Multiplizierfaktor-Einstelldaten DV, die von der CPU 72 zugeführt werden, und verriegelt dann die 12-Bit-Daten, nachdem sie verschoben worden sind. Die verriegelten 12-Bit-Daten werden als CD12 bis CD1 zu dem DCO 81 ausgegeben. Ein Multiplikationstaktsignal POUT', das aus dem DCO 81 ausgegeben wird, wird durch eine Teilerschaltung 86 zum Einstellen des Tastverhältnisses in zwei geteilt und wird als ein Multiplikationstaktsignal POUT ausgegeben.
Weiterhin wird ein Betriebsartensteuersignal PA zu der Steuerschaltung 80 gegeben und wird ebenso ein Betriebsstartsignal PSTB durch eine Verzögerungsschaltung 87 zu der Steuerschaltung 80 gegeben, welche eine Verzögerungszeit vorsieht, die ungefähr einem Zyklus des Referenztaktsignals PREF entspricht.
20 ist ein funktionales Blockschaltbild, das einen detaillierten Aufbau des DCO 81 zeigt. Von den verriegelten Daten CD12 bis CD1 werden CD12 bis CD5, die die acht Bits einer Seite einer höheren Wertigkeit ausbilden, zu einem vorbestimmten Zeitpunkt für einen Abwärtszähler 88 als die Zähldaten geladen. Weiterhin zählt der Abwärtszähler 88 die geladenen Zähldaten als Reaktion auf das Taktsignal R13, das aus dem Ringoszillator 83 ausgegeben wird.
Weiterhin werden von den verriegelten Daten CD12 bis CD1, CD4 bis CD1, die die vier Bits einer Seite einer niedrigeren Wertigkeit ausbilden, durch einen Addierer 89 dem Dateneingangsanschluß D1 eines Registers 90 zugeführt. Das Register 90 gibt die Ausgangsdaten des Addierers 89 als Reaktion auf ein Zeitpunktsignal, das aus einer Zeitpunktsteuereinheit 91 ausgegeben wird, als 5-Bit-Daten D5 bis D1 aus und von diesen werden die 3-Bit-Daten D4 bis D1 einer niedrigeren Wertigkeit einer Pulsauswahleinrichtung 92 zugeführt und weiterhin als ein addierter Wert dem Addierer 89 zugeführt. Noch weiterhin sind die Daten D5, die aus dem Register 90 ausgegeben werden, zu einem Trägersignal äquivalent, das sich in Übereinstimmung mit der Addition in dem Addierer 89 entwickelt und zu der Zeitpunktsteuereinheit 91 gegeben wird.
Die Mehrphasen-Taktsignale R16 bis R1, die aus dem Ringoszillator 83 ausgegeben werden, werden zu der Pulsauswahleinrichtung 92 gegeben und von diesen Mehrphasen-Taktsignalen R16 bis R1 wird eines ausgewählt, welches dem Wert der Daten D4 bis D1 entspricht (Zahlen, die (dezimale Ziffer + 1) entsprechen) und wird durch einen von Ausgangsanschlüssen P1 (R8 bis R1) und R2 (R16 bis R9) zu der Zeitpunktsteuereinheit 91 ausgegeben. Zu der Zeitpunktsteuereinheit 91 wird das Taktsignal R5 zugeführt, das aus dem Ringoszillator 83 ausgegeben wird.
Der Abwärtszähler 88 zählt die geladenen Zähldaten abwärts und stellt, wenn der Zählwert "2" erreicht, ein Ausgangssignal CN2 an einem hohen Pegel ein und stellt, wenn der Zählwert "1" erreicht, ein Ausgangssignal CN1 an einem hohen Pegel ein, wobei diese Signale zu der Zeitpunktsteuereinheit 91 ausgegeben werden.
Die Kurzdarstellung des zuvor erwähnten Betriebs ist wie folgt. Das heißt, die Zähldaten DT16 bis DT1, die einem Zyklus des Referenztaktsignals PREF entsprechen, werden bei allen acht Zyklen des Referenztaktsignals PREF gezählt und von diesen werden die 12-Bit-Daten CD12 bis CD1, die in der rechten Richtung in Übereinstimmung mit multiplizierten Daten DV verschoben werden, zu dem DCO 81 gegeben. Weiterhin wird, wenn die 8-Bit-Daten CD12 bis CD5 höherer Wertigkeit abwärts gezählt werden, eines der Mehrphasen-Taktsignale R16 bis R1, das den Werten (+1) der Daten D4 bis D1 niedrigerer Wertigkeit entspricht, als ein multipliziertes Taktsignal POUT' ausgewählt und ausgegeben.
Weiterhin werden, wie es in 21 gezeigt ist, in dem Inneren der Pulsauswahleinrichtung 92 Analogschalter 93 in einem Zustand angeordnet, der den jeweiligen Mehrphasen-Taktsignalen R1 bis R16 zugehörig ist. Noch weiterhin wird einer der Mehrzahl von Analogschaltern 93 durch einen Codierer 99 auf der Grundlage der Steuerdaten D1 bis D4 codiert und abwechselnd eingeschaltet, um dadurch eines der Mehrphasen-Taktsignale R1 bis R16 zu der Zeitpunktsteuereinheit 91 auszugeben.
22 zeigt einen Abschnitt eines internen Aufbaus der Zähler/Datenverriegelungsschaltung 82. Das heißt, die Steuerdaten CD12 bis CD1 (lediglich CD4 bis CD1 sind in der Darstellung gezeigt) werden in einem Doppelverriegelungsaufbau festgehalten, der eine Frequenzeinstellschaltungseinheit 94 und eine Frequenzinformations-Halteschaltungseinheit (Datenhalteeinrichtung) 95 aufweist. Diese Schaltungseinheiten 94 und 95 sind mit Flipflops 96 bzw. Flipflops 97 aufgebaut und Steuertakte 1 und 2 werden den Takteingangsanschlüssen der Flipflops 96 bzw. Takteingangsanschlüssen der Flipflops 97 zugeführt.
Weiterhin wird ein Rücksetzsignal Rücksetzanschlüssen der Flipflops 97 zugeführt, die die Frequenzinformations-Halteschaltungseinheit 95 ausbilden, während ein Rücksetzsignal und ein Haltesteuersignal bei einer Betriebsart einer niedrigen Verlustleistung durch ein ODER-Gatter 98 zu Rücksetzanschlüssen der Flipflops 96 gegeben werden, die die Frequenzeinstellschaltungseinheit 94 aufbauen.
Die Frequenzinformations-Halteschaltungseinheit 95 wird in einem normalen Betrieb für Daten 1 bis 4 zum Steuern eines erneuten Synchronisierens verwendet, die von der Frequenzeinstellschaltungseinheit 94 durch die Verwendung des Steuertakts 1 synchronisiert werden und durch die Verwendung des Steuertakts 2 festgehalten. Eine ähnliche Funktion ist ebenso in der japanischen Patentoffenlegung Nr. 2000-357947 offenbart (jedoch werden die Daten, wenn das Schalten zu einer Betriebsart einer niedrigen Verlustleistung stattfindet, zurückgesetzt und verschwinden).
Als zweites wird unter Bezugnahme auf 23 eine Beschreibung eines Betriebs und von Effekten des fünften Ausführungsbeispiels gegeben. 23 ist ein Zeitablaufsdiagramm, das einen Fall zeigt, in welchem die Frequenzmultiplikationsschaltung 77 von einem Zustand einer Betriebsart einer niedrigen Verlustleistung aktiviert wird, um einen Oszillationsbetrieb durchzuführen.
In 23 sind in einer Betriebsart einer niedrigen Verlustleistung, die durch ein umkreistes Bezugszeichen 1 angezeigt wird, die Oszillationsbetriebe des Ringoszillators 83 und der Oszillationsschaltung 76 in angehaltenen Zuständen und bei dem Freigeben von der Betriebsart einer niedrigen Verlustleistung, das durch ein umkreistes Bezugszeichen 2 angegeben wird, können sie die Oszillationsbetriebe starten.
Weiterhin können die Daten der Frequenzinformations-Halteschaltungseinheit 95 bewahrt werden, obgleich die Daten der Frequenzeinstellschaltungseinheit 94 während der Betriebsart einer niedrigen Verlustleistung zurückgesetzt werden. Die bewahrten Daten sind Daten (Oszillationssteuerzustand), welche für den Oszillationsbetrieb der Frequenzmultiplikationsschaltung 77 vor der Betriebsart einer niedrigen Verlustleistung, der durch das umkreiste Bezugszeichen 1 angezeigt wird, verwendet worden sind, und welche für die Messung des Zyklus des Referenztaktsignals unter Verwendung des Taktsignals des Ringoszillators gewesen sind.
Deshalb kann die Frequenzmultiplikationsschaltung 77, wenn das Freigeben von der Betriebsart einer niedrigen Verlustleistung stattfindet, wie es durch das umkreiste Bezugszeichen 2 angezeigt wird, unmittelbar den Oszillationsbetrieb auf der Grundlage der Daten, die in der Frequenzinformations-Halteschaltungseinheit 97 bewahrt werden, ohne erneutes Durchführen der Messung des Referenztaktsignalzyklus starten. Weiterhin gibt die Frequenzeinstellschaltungseinheit 94, wenn der Steuertakt 1 fällt, wie es durch ein umkreistes Bezugszeichen 3 angezeigt wird, Steuerdaten 1 bis 4, die neu von der CPU 72 nach dem Aufwecken eingestellt worden sind, aus und verriegelt die Frequenzinformations-Halteschaltungseinheit 95 die eingegebenen Steuerdaten 1 bis 4, wenn der Steuertakt ansteigt, und gibt die neu eingestellten Steuerdaten 1 bis 4 bei dem Abfallen aus, wie es durch das umkreiste Bezugszeichen 4 angezeigt wird. Noch weiterhin wird bei dem Fallen, das durch das umkreiste Bezugszeichen 4 angezeigt wird, F_E, das ein Freigabesignal einer Ausgabe des multiplizierten Taktsignals (Oszillationsausgabe) darstellt, aktiv gemacht und wird ein Taktsignal POUT zu der CPU 72 ausgegeben.
Wie es zuvor beschrieben worden ist, werden gemäß dem fünften Ausführungsbeispiel in einem Fall, in welchem der Oszillationsbetrieb der Frequenzmultiplikationsschaltung 77, die als eine DPLL-Schaltung eines digital gesteuerten Typs aufgebaut ist, vorübergehend bei dem Schalten zu der Betriebsart einer niedrigen Verlustleistung angehalten wird, die Steuerdaten CD12 bis CD1, die zu dieser Zeit eingestellt werden, in einer Frequenzinformations-Halteschaltungseinheit 95 derart bewahrt, daß der Oszillati onsbetrieb auf der Grundlage der bewahrten Steuerdaten CD12 bis CD1 wieder aufgenommen wird. Demgemäß kann anders als bei einem herkömmlichen Verfahren, da es keine Notwendigkeit gibt, erneut den Oszillationssteuerzustand bei dem Wiederaufnehmen des Oszillationsbetriebs einzustellen, der Oszillationszustand bei dem Wiederaufnehmen schneller stabilisiert werden. Weiterhin ist die niedrigere Verlustleistung erzielbar.
Weiterhin ist, da die Frequenzmultiplikationsschaltung 77 mit dem Ringoszillator 83 ausgestattet ist, der mit einer Mehrzahl von logischen Inverterschaltungen aufgebaut ist, die in einem ringähnlichen Aufbau verbunden sind, der Aufbau zum Erzielen der Mehrphasen-Taktsignale, die für den Oszillationsbetrieb des digital gesteuerten Typs benötigt werden, mit einer kleineren Anzahl von Gattern realisierbar. Weiterhin ist, da die Schaltung 78 zum Steuern einer niedrigen Verlustleistung den Oszillationsbetrieb des Ringoszillators 83 anhält, wenn ein Betrieb einer Taktsynchronisationsschaltung für das Schalten zu der Betriebsart einer niedrigen Verlustleistung angehalten wird, die niedrigere Verlustleistung erzielbar. Noch weiterhin ist, da die Frequenzmultiplikationsschaltung 77 mit dem DCO ausgestattet ist, welcher ein n-multipliziertes Taktsignal erzeugt und ausgibt, das durch n-Multiplizieren der Frequenz des Referenztaktsignals PREF erzielt wird, das aus der Oszillationsschaltung 76 ausgegeben wird, ein hochgenauer Oszillationsbetrieb gemäß dem digitalen Steuerverfahren realisierbar.
In der Frequenzmultiplikationsschaltung 77 wird unter der Annahme, daß die Steuerdaten erneut eingestellt werden, dann der Zyklus des Referenztaktsignals PREF auf der Grundlage des Zyklus des Mehrphasen-Taktsignals gemessen und wird der Multiplikationsbetrieb auf der Grundlage dieses Meßwerts wieder aufgenommen. Andererseits gibt es mit der Anordnung der Steuerdaten, die bewahrt werden, keine Notwendigkeit, erneut den Zyklus des Referenztaktsignals PREF erneut zu messen, was zuläßt, daß der Oszillationsbetrieb mit einer äußerst hohen Geschwindigkeit stabilisiert wird.
Noch weiterhin ist es in der herkömmlichen PLL-Schaltung 200 eines analogen Typs in dem Fall des ähnlichen vorübergehenden Speicherns des Oszillationsbetriebs erforderlich, daß ein Spannungssignal, das aus dem Phasenkomparator 201 ausgegeben wird, einmal A/D-gewandelt wird, um zum Beispiel die sich ergebenden digitalen Daten derart zu verriegeln und zu bewahren, daß die bewahrten digitalen Daten D/A-gewandelt und bei dem Wiederaufnehmen des Oszillationsbetriebs ausgegeben werden. Andererseits wird in dem Fall der Frequenzmultiplikationsschaltung 77 des digital gesteuerten Typs gemäß dem fünften Ausführungsbeispiel, da die Steuerdaten in der digitalen Form von dem ersten bis zu dem letzten verwendet werden, das Bewahren der Daten äußerst einfach, was, verglichen mit dem analogen Typ, vorteilhaft ist.
(Sechstes Ausführungsbeispiel)
Unter Bezugnahme auf 24 wird hier im weiteren Verlauf eine Beschreibung eines sechsten Ausführungsbeispiels der vorliegenden Erfindung gegeben. In dem sechsten Ausführungsbeispiel ändert eine CPU 52 gleichzeitig mit dem Freigeben von der Betriebsart einer niedrigen Verlustleistung die Frequenz eines n-multiplizierten Taktsignals in einer Frequenzmultiplikationsschaltung 77. Das heißt, die bewahrten Daten in der Frequenzinformations-Halteschaltungseinheit 95 sind von einer CPU 72 lesbar und schreibbar.
In dem Flußdiagramm in 24 liest die CPU 72 zuerst die bewahrten Daten von der Frequenzinformations-Halteschaltungseinheit 95 (Schritt E1). Dann wird der Multiplikationsfaktor bei dem nächsten Aktivieren auf der Grundlage der daraus ausgelesenen Daten bestimmt und werden die Daten gemäß der Frequenz bei dem Aktivieren in die Frequenzinformations-Halteschaltungseinheit 95 geschrieben (Schritt E2). Nachfolgend findet das Schalten zu der Betriebsart einer niedrigen Verlustleistung statt (Schritt E2).
Wie es zuvor beschrieben worden ist, ist es gemäß dem sechsten Ausführungsbeispiel, da die Steuerdaten CD12 bis CD1 vor dem Anhalten des derzeitigen Oszillationsbetriebs zum Beispiel in einem Fall geändert werden können, in welchem die CPU 52 den Oszillationsbetrieb steuert und den Oszillationssteuerzustand einstellt, wenn die Oszillationsfrequenz bei dem nächsten Betriebswiederaufnehmen in einer Phase, bevor die CPU 92 den Oszillationsbetrieb anhält, geändert wird, möglich, einen demgemäßen Oszillationssteuerzustand vorhergehend einzustellen.
(Siebtes Ausführungsbeispiel)
Unter Bezugnahme auf die 25 bis 28 wird hier im weiteren Verlauf eine Beschreibung eines siebten Ausführungsbeispiels der vorliegenden Erfindung gegeben. 25 zeigt ein Beispiel einen Aufbaus eines Einchip-Mikrocomputers, der zum Beispiel an einer Karosserie-ECU (elektronischen Steuereinheit) für ein Fahrzeug anwendbar ist. Der Mikrocomputer, der allgemein mit dem Bezugszeichen 101 bezeichnet ist, beinhaltet eine CPU 102 als ein wesentliches Teil und ist mit einer Hauptoszillationsschaltung 103, einer Taktsteuerschaltung 104, einer CR-Oszillationsschaltung 105, einer Anschlußsteuerschaltung (Signalpegel-Änderungseinrichtung) 106 und anderen rund um die CPU 102 ausgestattet.
Die Hauptoszillationsschaltung 103 betreibt einen Kristalloszillator 107, der extern mit dem Mikrocomputer 101 verbunden ist, um der CPU 102 ein Betriebstaktsignal (Maschinentakt oder Systemtakt) zuzuführen. Die Taktsteuerschaltung 104 gibt, wenn sie eine Anweisung zum Starten einer Ruhe/Haltebetriebsart von der CPU 102 durch einen Adressenbus 108 und einen Datenbus 109 empfängt, ein Takthaltesignal zu der Hauptoszillationsschaltung 103 zum Stoppen der Ausgabe des Taktsignals aus der Hauptoszillationsschaltung 103 und zum Einstellen der CPU (oder des gesamten Mikrocomputers 101, der die CPU 102 enthält) in die Ruhe/Haltebetriebsart aus.
In diesem Fall bezeichnet die Ruhebetriebsart eine Betriebsart, welche, nachdem einmal zu ihr geschaltet worden ist, automatisch zu der Zeit des Verstreichens einer vorbestimmten Zeit, die von einem Zeitgeber erfaßt wird, der in die Taktsteuerschaltung 104 eingebaut ist, beseitigt (freigegeben) wird, während die Haltebetriebsart eine Betriebsart bezeichnet, welche, nachdem einmal zu ihr geschaltet worden ist, lediglich beseitigt wird, wenn ein Aufweckfaktor (Aufwecksignal, welches später erwähnt wird, oder dergleichen) extern auftritt. Das heißt, diese Betriebsarten sind zum Durchführen der Verringerung einer Verlustleistung auf eine derartige Weise, daß der Betrieb der CPU 102 in einen niedrigeren Zustand als normal eingestellt wird.
Weiterhin hält die Taktsteuerschaltung 104, wenn ein Aufwecksignal WKUP in Übereinstimmung mit dem Auftreten eines Aufweckfaktors ausgegeben wird, die Ausgabe des Takthaltesignals an, um die Ausgabe eines Taktsignals von der Hauptoszillationsschaltung 103 wieder aufzunehmen. Im übrigen wird diese Betriebsart auch in dem Fall der Ruhebetriebsart als Reaktion auf die Ausgabe eines Aufwecksignals WKUP beseitigt.
Zum Beispiel ist die Oszillationsfrequenz der Hauptoszillationsschaltung 103 ungefähr 4 MHz und ist die Oszillationsfrequenz der CR-Oszillationsschaltung 105 ungefähr 25 kHz. Weiterhin multipliziert die CPU 102 einen Takt, der eine Frequenz von 4 MHz aufweist, durch die Verwendung ihrer internen PLL-Oszillationsschaltung (nicht gezeigt) mit vier, so daß sie bei einer Taktfrequenz von 16 MHz arbeitet.
Die Anschlußsteuerschaltung 106 ist zum Steuern des Pegels eines Ausgangsanschlusses (Externsignal-Ausgangsanschlusses) des Mikrocomputers 101 in Übereinstimmung mit dem Einstellen eines internen Registers, das von der CPU 102 durchgeführt wird. Weiterhin wird zu der Anschlußsteuerschaltung 106 ein RUHE-Signal gegeben, das während der Ruhebetriebsart aus der Taktsteuerschaltung 104 ausgegeben wird.
Im übrigen weist, obgleich es nicht konkret gezeigt ist, der Mikrocomputer 101 zusätzlich eine Unterbrechungs-Steuereinrichtung, eine DMA-Steuereinrichtung, einen Überwachungszeitgeber, einen A/D-Wandler, einen D/A-Wandler, eine periphere Schaltung, wie zum Beispiel eine Serienkommunikationsschaltung, und anderes auf.
26 ist ein funktionales Blockschaltbild, das einen internen Aufbau der Anschlußsteuerschaltung 106 zeigt. Ein Zeitgeber (Pegeländerungszeitgeber) 111 führt den Zählbetrieb auf der Grundlage eines CR-Taktsignals aus, das aus der CR-Oszillationsschaltung 105 ausgegeben wird, wobei die Zähldaten zu einem Komparator (Vergleichsschaltung) 112 gegeben werden. In dem Zeitgeber 111 wird der Zählvorgang freigegeben, wenn ein RUHE-Signal aktiv ist.
Der Komparator 112 empfängt ebenso Einstelldaten eines Ausgabe zeitpunktregisters 113 und, wenn beide miteinander übereinstimmen, gibt der Komparator 112 ein Übereinstimmungssignal durch eine Übereinstimmungshalteeinheit 114 zu einer Pegeleinstelleinheit 115 aus. Das Ausgabezeitpunktregister 113 ist derart aufgebaut, daß das Datenschreiben durch die CPU 102 durchgeführt werden kann. Die Übereinstimmungshalteeinheit 114 ist ein Flipflop, das aufgebaut ist, um den aktiven Zustand des Übereinstimmungssignals zu halten, das aus dem Komparator 112 ausgegeben wird.
Die Pegeleinstelleinheit 115 gibt ein Signal mit einem Pegel, das in einer Pegelauswahleinheit 116 eingestellt wird, zu einem Externsignal-Ausgangsanschluß 110 des Mikrocomputers 101 auf eine derartige Weise aus, daß das Übereinstimmungssignal, das durch die Übereinstimmungshalteeinheit 114 gegeben ist, als ein Auslöser verwendet wird. Die Pegelauswahleinheit 116 läßt das Datenschreiben durch die CPU 102 wie mit dem Ausgangszeitpunktregister 113 zu. Weiterhin kann ein Ausgangszustand der Übereinstimmungshalteeinheit 114 zurückgesetzt (S/W-zurückgesetz) werden, wenn die CPU 102 das Schreiben in einem getrennt vorgesehenen Rücksetzregister durchführt.
In diesem Zusammenhang ist der Zweck der Funktion dieser Anschlußsteuerschaltung 106 wie folgt. Das heißt, wenn die CPU 102 von der Ruhebetriebsart zu dem Aufwecken schaltet, wird es angenommen, daß es eine Notwendigkeit gibt, irgendeine Verarbeitung bezüglich einer externen Vorrichtung, wie zum Beispiel einem Objekt eines Steuerns, das mit einem Anschluß des Mikrocomputers verbunden ist, durchzuführen. Zu diesem Zeitpunkt dauert es in einem Fall, in welchem es erforderlich ist, daß die Funktion der externen Vorrichtung in einer vorhergehenden Phase der Verarbeitung aktiv gemacht wird (zum Beispiel wird eine Betriebsenergieversorgung eingeschaltet), wenn alle der Verfahren nach dem Aufwecken der CPU 102 durchgeführt werden, eine lange Zeit, bis die Verarbeitung beendet ist.
Aus diesem Grund wird gemäß dem siebten Ausführungsbeispiel ebenso in einem Fall, in welchem die CPU 102 in die Ruhebetriebsart fällt, der Pegel des Ausgangsanschlusses 110 durch eine Hardware in einer Phase gesteuert, bevor freigegeben wird, um dadurch die Funktion der externen Vorrichtung im voraus aktiv zu machen.
Unter Beschreibung auf die 27 und 28 wird hier im weiteren Verlauf eine Beschreibung eines Betriebs und von Effekten des siebten Ausführungsbeispiels gegeben. 27 ist ein Flußdiagramm, das die Inhalte der Ruhebetriebsart-Schaltverarbeitung in der CPU 102 zeigt. In 27 führt zuerst die CPU 102 das Schreiben in der Pegelauswahleinheit 116 durch, um einen Pegel des Ausgangsanschlusses 110, der zu ändern ist, während der Ruhebetriebsart einzustellen (zum Beispiel L * H, Schritt F1). Daraufhin folgend stellt das Durchführen des Schreibens in dem Ausgangszeitpunktregister 113 den Zeitpunkt ein, zu welchem der Pegel des Ausgangsanschlusses 110 während der Ruhebetriebsart geändert wird (Schritt F2).
Danach führt die CPU 102 das Schreiben in ein internes Register (nicht gezeigt) der Taktsteuerschaltung 104 durch, um eine Dauer der Ruhebetriebsart (Schritt F3) einzustellen und gibt eine Ruheanweisung zu der Taktsteuerschaltung 104 aus (Schritt F4). Nach einem Empfangen der Ruheanweisung gibt die Taktsteuerschaltung 104 ein Takthaltesignal zu der Hauptoszillationsschaltung 103 zum Anhalten des Oszillationsbetriebs aus. Gleichzeitig gibt die Taktsteuerschaltung 104 ein RUHE-Signal zu der Anschlußsteuerschaltung 106 aus.
28 ist ein Zeitablaufsdiagramm, das das Schalten zu der Ruhebetriebsart zeigt. Wenn das RUHE-Signal aktiv (hoch) gemacht wird, wie es durch (e) gezeigt ist, hält der Maschinentakt, der von der Hauptoszillationsschaltung 103 ausgegeben wird, an, wie es durch (d) angezeigt wird. Weiterhin startet der Zeitgeber 111 der Anschlußsteuerschaltung 106 seinen Zählbetrieb bei dem Ansteigen des RUHE-Signals, wie es durch (b) angezeigt wird. Zum Beispiel werden Einstelldaten "10" in dem Ausgabezeitpunktregister 113 eingestellt, wie es durch (a) angezeigt wird, und, wenn der Zählwert des Zeitgebers 11 "10" erreicht, gibt der Komparator 112 ein Übereinstimmungssignal aus.
Zu diesem Zeitpunkt ändert die Pegeleinstelleinheit 115 den Signalpegel des Ausgangsanschlusses 110 von L (niedrig) zu H (hoch). Wenn der Signalpegel des Ausgangsanschlusses 110 zu dem hohen Pegel geändert wird, kommt eine externe Vorrichtung, die mit dem Ausgangsanschluß 110 verbunden ist, zu einem aktiven Zustand. Danach kann die CPU 102, wenn die eingestellte Ruhedauer verstreicht und CPU 102 den Aufweckzustand einnimmt, unmittelbar die erforderliche Verarbeitung bezüglich der externen Vorrichtung durchführen. Weiterhin wird nach dem Durchführen der Verarbeitung die Übereinstimmungshalteeinheit 114 S/W-zurückgesetzt, um den Signalpegel des Ausgangsanschlusses 110 zu dem ursprünglichen Pegel zurückzuführen.
Wie es zuvor beschrieben worden ist, ändert gemäß dem siebten Ausführungsbeispiel die Anschlußsteuerschaltung 106 des Mikrocomputers 101 den Pegel des Ausgangsanschlusses 110, während die CPU 102 in der Ruhebetriebsart eingestellt ist. Deshalb ist, da es keine Notwendigkeit für die CPU 102 gibt, die normale Betriebsart lediglich zum Ändern des Pegels des Ausgangsanschlusses 110 fortzusetzen, die Verringerung einer Verlustleistung realisierbar.
Weiterhin kann, da die Anschlußsteuerschaltung 106 den Pegel des Ausgangsanschlusses ändert, wenn der Komparator 112 einen Vergleich zwischen dem Zählwert des Zeitgebers 111 und dem Wert des Ausgabezeitpunktregisters 113 durchführt und ein Freigabesignal ausgibt, wenn diese miteinander übereinstimmen, der Pegel des Ausgangsanschlusses 110 zu dem Zeitpunkt, der in dem Register 113 eingestellt ist, geändert werden. Weiterhin kann, da das Register 113 derart aufgebaut ist, daß ein beliebiger Datenwert von der CPU 102 eingestellt werden kann, der Pegeländerungszeitpunkt beliebig durch ein Benutzerprogramm eingestellt werden.
Noch weiterhin kann, da der Pegel des Ausgangsanschlusses 110 von der CPU 102 zurückgesetzt werden kann, wenn das Freigeben von der Ruhebetriebsart stattfindet, der Ausgangsanschlußpegel zu der Zeit, zu der die CPU 102 die erforderliche Verarbeitung durchgeführt hat, unmittelbar zurückgesetzt werden.
(Achtes Ausführungsbeispiel)
Die 29 und 30 sind Darstellungen, die zum Erläutern eines achten Ausführungsbeispiels der vorliegenden Erfindung nützlich sind. In den Darstellungen sind die gleichen Teile wie diejenigen in dem zuvor beschriebenen siebten Ausführungsbeispiel mit den gleichen Bezugszeichen bezeichnet und die Beschreibung von ihnen wird zur Kürze weggelassen. Eine Anschlußsteuerschaltung 117 gemäß dem achten Ausführungsbeispiel weist eine zusätzliche Funktion, verglichen mit dem Aufbau gemäß dem siebten Ausführungsbeispiel, auf. Das heißt, ein Ruhezeit-Einstellregister 118 ist zusätzlich vorgesehen und die Einstelldaten in dem Register 118 werden mit einem Zählwert eines Zeitgebers 111 in einem Komparator 119 vergleichen.
Der Komparator 119 gibt ein Übereinstimmungssignal zu dem Zeitpunkt, zu dem diese miteinander übereinstimmen, zu einer Unterbrechungserzeugungseinheit 120 aus. Jedoch führt die Unterbrechungserzeugungseinheit 120 in einem Fall, in welchem ein externer Aufweckfaktor vor dem Ausgeben des Übereinstimmungssignals aus dem Komparator 119 auftritt und das Freigeben von der Ruhebetriebsart stattfindet, nach einem Empfangen des Übereinstimmungssignals durch, daß die CPU 102 eine Unterbrechungsanforderung ausgibt. Das heißt, der Zeitgeber 111, das Ruhezeit-Einstellregister 18, der Komparator 119 und die Unterbrechungserzeugungseinheit 120 bilden eine Unterbrechungs-Erzeugungseinrichtung 121.
Als zweites wird hier im weiteren Verlauf unter Bezugnahme auf 30 eine Beschreibung eines Betriebs und von Effekten des achten Ausführungsbeispiels gegeben. Zuallererst startet die Beschreibung bei der Funktion und dem Zweck der Unterbrechungs-Erzeugungseinrichtung 121. Obgleich das Freigeben von der Ruhebetriebsart durch das Auftreten eines externen Faktors auch vor dem Verstreichen der Ruhezeit stattfindet, treten, wenn das Freigeben davon aufgrund des Auftretens eines externen Faktors stattfindet, nachdem die Anschlußsteuerschaltung 106 den Pegel des Ausgangsanschlusses 110 gemäß der Funktion des siebten Ausführungsbeispiels geändert hat, die folgenden Probleme auf.
Das heißt, wie es in dem siebten Ausführungsbeispiel beschrieben ist, ist der Zweck, daß die Anschlußsteuerschaltung 106 den Pegel des Ausgangsanschlusses 110 ändert, daß die CPU 102 unmittelbar die Verarbeitung bezüglich einer externen Vorrichtung nach dem Freigeben von der Ru hebetriebsart durchführt. Deshalb wird im allgemeinen eine Zeitdauer von der Änderung des Pegels des Ausgangssignal 110 bis zu dem Freigeben von der Ruhebetriebsart durch den Zeitgeber auf eine minimale Zeit eingestellt, die zum Aktivmachen der externen Vorrichtung erforderlich ist. Dies ist so, da sich, wenn diese Zeit eine Redundanz aufweist, der Verluststrom erhöht.
In einer derartigen Situation gibt es, wenn das Freigeben von der Ruhebetriebsart vor dem Verstreichen der Ruhezeit stattfindet, da zu der Zeit des Aktivierens der CPU 102 eine erforderlich Zeit nach dem Ändern des Pegels des Ausgangsanschlusses 110 nicht verstreicht, eine Möglichkeit, daß die externe Vorrichtung immer noch in dem inaktiven Zustand ist. Weiterhin kann die CPU 102 zu der Zeit des Aktivierens nicht die verbleibende Zeit bezüglich der erforderlichen Zeit lernen.
Aus diesem Grund ist der Zweck des achten Ausführungsbeispiels ein Unterrichten der ursprünglich erforderlichen Zeit zu der CPU 102 mittels der Unterbrechung. Das heißt, wie es in 30 gezeigt ist, wird die Unterbrechungserzeugungseinheit, nachdem die Anschlußsteuerschaltung 117 den Pegel des Ausgangssignals 110 wie in dem Fall des siebten Ausführungsbeispiels geändert hat, wenn ein externer Faktor auftritt, wie es durch (f) angezeigt wird, und das frühe Freigeben von der Ruhebetriebsart stattfindet, wie es durch (d) und (e) angezeigt wird, aktiv gemacht. Weiterhin wird, wenn die ursprüngliche Ruhezeit verstreicht und der Komparator 119 ein Übereinstimmungssignal ausgibt, eine Unterbrechung bezüglich der CPU 102 zu dieser Zeit erzeugt.
Deshalb kann die CPU 102 aufgrund dieses Unterbrechungssignals die Tatsache erkennen, daß die externe Vorrichtung zu einem aktiven Zustand kommt, und setzt den Pegel des Ausgangsanschlusses 110 nach dem Durchführen der erforderlichen Verarbeitung S/W-zurück.
Wie es zuvor beschrieben worden ist, erzeugt gemäß dem achten Ausführungsbeispiel, nachdem die Anschlußsteuerschaltung 117 den Pegel des Ausgangsanschlusses 110 geändert hat, wenn das Freigeben von der Ruhebetriebsart aufgrund des Auftretens eines Freigabefaktors stattfindet, die Unterbrechungs-Erzeugungseinrichtung 120 eine Unterbrechungsanforderung zu der CPU 102 zu dem Zeitpunkt, zu dem das Freigeben von der Ruhebetriebsart durch einen Freigabezeitgeber (nicht gezeigt) durchgeführt werden sollte. Deshalb kann die CPU 102 die Signalpegel-Aufrechterhaltungszeit erfassen, die bezüglich des Ausgangsanschlusses 110 geändert wird, und kann nach einem Erkennen der Unterbrechungsanforderung den Pegel des Ausgangsanschlusses 110 zurücksetzen, wenn es erforderlich ist.
(Neuntes Ausführungsbeispiel)
Unter Bezugnahme auf die 31 bis 34 wird hier im weiteren Verlauf eine Beschreibung eines neunten Ausführungsbeispiels der vorliegenden Erfindung gegeben. 31 ist eine Darstellung eines Aufbaus eines Mikrocomputers 131. In 31 weist eine CPU zum Beispiel einen 16-Bit-Datenbusaufbau auf und liest vor dem Durchführen ein Programm und Daten aus, die in einem ROM 133 gespeichert sind. Der ROM 133 ist zum Beispiel mit einem Flash-ROM aufgebaut und sein Datenbus weist eine Breite von 32 Bit auf, welche zweimal der der CPU 132 ist.
Eine ROM-Steuereinrichtung (Speicherschnittstellen-Schaltungsvorrichtung 134) ist zwischen der CPU 132 und dem ROM 133 angeordnet und die CPU 132 liest Daten durch die ROM-Steuereinrichtung 134 aus dem ROM 133 aus. Die ROM-Steuereinrichtung 134 gibt eine Adresse ROM_A aus, wodurch ein vorbestimmter Betrieb über einer Ausleseadresse A, die aus der CPU 132 ausgegeben wird, durchgeführt wird, um Daten ROM_D aus dem ROM 133 auszulesen. Diese Daten werden als Daten D zu einem zweckmäßigen Zeitpunkt zu einem Datenbus auf der Seite der CPU 132 ausgegeben.
Das heißt, in dem Mikrocomputer 133 wird, da die Auslesegeschwindigkeit des ROM 133, der mit einem Flash-ROM aufgebaut ist, niedriger als die Verarbeitungsgeschwindigkeit der CPU 132 ist, die Datenbusbreite auf der Seite des ROM 133 auf das Doppelte der CPU 132 eingestellt, und das beliebige Steuern dazwischen wird durch die ROM-Steuervorrichtung 134 ausgeführt.
32 ist ein Blockschaltbild, das einen internen Aufbau der ROM-Steuereinrichtung 134 zeigt. Die ROM-Steuereinrichtung 134 besteht aus einer Steuereinheit (Datenausleseeinrichtung, Auslesesteuereinrichtung) 135, einer Adressenpfadeinheit 136 und einer Datenpfadeinheit (Auslesesteuereinrichtung) 137. Die Steuereinheit 135 beinhaltet eine Adressenpfad-Steuereinheit 160, eine Datenpfad-Steuereinheit 138, eine Adressentreffer-Erfassungseinheit 139, eine ROM-Steuereinheit 140 und eine CPU-Steuereinheit 141.
Die Adressenpfad-Steuereinheit 160 und die Datenpfad-Steuereinheit 138 steuern die Adressenpfadeinheit 136 bzw. die Datenpfadeinheit 137. Die Adressentreffer-Erfassungseinheit 139 erfaßt die Übereinstimmung (Treffer) zwischen einer Adresse, die in der Adressenpfadeinheit 136 festgehalten wird, und einer Adresse, die aus der CPU 132 ausgegeben wird. Die CPU-Steuereinheit 141 gibt eine Auslesesteuersignal (Bestätigungssignal ACKN) zu der CPU 132 aus. Das Auslesesteuersignal ACKN wird in dem Fall eines Wartens auf das Auslesen der ROM-Daten ein hoher Pegel, während ein niedriger Pegel davon anzeigt, daß das Bestätigen aktiv ist. Die ROM-Steuereinheit 140 rechnet das Steuern dieser Betriebe zusammen.
Die Adressenpfadeinheit 136 gibt ein Signal durch einen Multiplexer (MUX) 142 zu dem ROM 133 aus. Eine Eingangsseite des MUX 142 ist mit einem Durchgangspfad 143 verbunden, der direkt mit einem Adressenbus auf der Seite der CPU 132 verbunden ist, und die andere Eingangsseite davon ist mit einem Pfad 144 auf der Seite des Zählers verbunden.
Eine Eingangsseite eines Puffers (Signalspeichers) 145 ist ebenso mit dem Durchgangspfad 143 verbunden und eine Ausgangsseite des Puffers (Adressenspeichereinrichtung) 145 ist mit der Adressentreffer-Erfassungseinheit 139 verbunden. Der Puffer 145 speichert eine Adresse, die ausgegeben wird, wenn die CPU 132 einen Datenauslesezyklus durchführt.
Weiterhin stellt eine Bitausgabeeinheit 146 ein Bit (gültiges Bit) ein, das eine ROM-Auslesefreigabe anzeigt, wenn eine Datenausleseadresse in dem ROM 133 und Daten, die dieser Adresse entsprechen, in dem Puffer 145 und einem Datenpuffer 154 gespeichert sind, welche später erläutert wer den, und die Ausgangsseite der Bitausgabeeinheit 146 ist mit der Adressentreffer-Erfassungseinheit 139 verbunden. Die Bitausgabeeinheit 146 wird durch Hardware zurückgesetzt.
Andererseits gibt es auf der Seite des Zählerpfads 144 einen MUX 147 eine Zählerpufferadressen-Halteeinrichtung) 148 und einen Zähler (+4) 149. Eine Eingangsseite des MUX 147 ist mit dem Durchgangspfad 143 verbunden und die andere Eingangsseite dort ist mit der Ausgangsseite des Zählers 149 verbunden. Weiterhin ist eine Ausgangsseite des MUX 147 durch den Zählerpufter 148 mit der Eingangsseite des Zählers 149 und weiter mit dem Pfad 144 auf der Seite des Zählers verbunden.
Weiterhin ist der Pfad 144 auf der Seite des Zählers wie mit der Seite des Durchgangspfads 143 mit der Eingangsseite eines Puffers 150 verbunden und ist die Ausgangsseite des Puffers 150 mit der Adressentreffer-Erfassungseinheit 139 verbunden. Noch weiterhin ist die Ausgangsseite einer Bitausgabeeinheit 151 ebenso mit der Adressentreffer-Erfassungseinheit 139 verbunden.
Genauso wie die Bitausgabeeinheit 146 stellt die Bitausgabeeinheit 151, wenn eine TOM 133 Anweisungsausleseadresse und eine Anweisung, die dieser Adresse entspricht, in dem Puffer 148 und einem Anweisungspuffer 153 gespeichert sind, welche später erläutert werden, ein Bit ein, das eine ROM-Auslesefreigabe anzeigt. Wenn das Anweisungsauslesen von der CPU 132 bei einer folgenden Adresse durchgeführt wird, werden ein Treffer und ein Nichttreffer abwechselnd auf der Grundlage der Bitausgabeeinheit, des Puffers 153 und der Adresse A auf der Seite der CPU 132 bei jedem Zyklus zwischen der ROM-Steuervorrichtung 143 und dem ROM 133 erfaßt.
Die Datenpfadeinheit 137 besteht aus einem MUX 152, dem Anweisungspuffer 153, einem Datenpuffer 154 und einem MUX 155. Mit der Eingangsseite des MUX 152 sind 32-Bit_ROM-D 16 Bits [31 : 16] höherer Wertigkeit und 16 Bits [15 : 0] niedrigerer Wertigkeit verbunden. Der Anweisungspuffer 153 speichert die 16-Bit-Daten niedrigerer Wertigkeit, wenn die CPU 132 ein Anweisungsauslesen (Anweisungsabruf)-Zyklus bezüglich des ROM 133 durchführt.
Der Datenpuffer 154 speichert die 32-Bit-Daten, wenn die CPU 132 einen Datenauslese-(Datenlade)-Zyklus bezüglich des ROM 133 durchführt. Der MUX 155 wählt einen des MUX 152, des Anweisungspuffers 153, der Seite höherer Wertigkeit des Datenpuffers 154 und der Seite niedrigerer Wertigkeit des Datenpuffers 154 aus, um es zu dem Datenbus auf der Seite der CPU 132 auszugeben.
33 ist ein Flußdiagramm, das die Steuerinhalte in der ROM-Steuervorrichtung 134 zeigt, wenn die CPU 132 einen Auslesezyklus bezüglich des ROM 133 ausführt und die 34 ist ein Zeitablaufsdiagramm, wenn die CPU 132 andauernd Anweisungsauslesezyklen ausführt. Die ROM-Steuervorrichtung 134 ist lediglich durch Hardware aufgebaut und das Flußdiagramm in 33 zeigt einen Betrieb der Hardware.
Eine Beschreibung der Kurzdarstellung des Betriebs, der in 34 gezeigt ist, wird hier im weiteren Verlauf gegeben. Die CPU 132 führt das Anweisungsauslesen in Einheiten von 16 Bits (2 Bytes) durch, wie es durch (a) angezeigt wird. In diesem Fall inkrementiert die ROM-Steuervorrichtung 134 die Adresse, die in dem Puffer 148 festgehalten wird, gemäß 32 Bits der Datenbusbreite des ROM 133 um "4", um eine Anweisung in Einheiten von 32 Bits (4 Bytes) auszulesen, wie es durch (b) angezeigt wird.
Weiterhin gibt die ROM-Steuervorrichtung 134 von der gelesenen 32-Bit-Anweisung die 16 Bits höherer Wertigkeit zu dem Datenbus auf der Seite der CPU 132 gleichzeitig mit dem Auslesen aus und speichert einmal die 16 Bits niedrigerer Wertigkeit in dem Puffer 153, wie es durch (h) angezeigt wird. Weiterhin wird, wenn die CPU 132 den nächsten Auslesezyklus durchführt, die Anweisung, die in dem Puffer 153 gespeichert wird, zu dem zuvor erwähnten Datenbus ausgegeben, wie es durch (i) angezeigt wird.
Weiterhin gibt die Steuereinheit 135 ein Aufwärtssignal zum Erhöhen der Adresse um "4" in dem nächsten Zyklus aus, wenn die CPU-Adresse A mit der Adresse übereinstimmt, die in dem Zählerpuffer 148 festgehalten wird, wie es durch (c) angezeigt wird. Gleichzeitig wird ein Lastsignal derart ausgegeben, daß die Adresse, die in dem Zählerpuffer 148 festgehalten wird, in dem Puffer 150 geladen wird und die Daten, die aus dem ROM 133 ausgelesen werden, in dem Puffer 153 geladen werden, wie es durch (e) angezeigt wird.
In 33 nimmt die Steuereinheit 135 einen Bereitschaftszustand an, bis ein Auslesezyklus von dem ROM 131 in Übereinstimmung mit einem Ausgangszustand eines Decodiersignals von einem externen Decoder (nicht gezeigt) auftritt (Schritt G1). Nachfolgend wird, wenn der zuvor erwähnte Auslesezyklus auftritt ("JA") eine Entscheidung bezüglich dessen durchgeführt, ob der Ausleszyklus ein "Anweisungsauslesen" ist oder nicht (Schritt G2).
A.<Anweisungsauslesen : Adressenfortsetzung>
sDie Steuereinheit 135 bezieht sich auf einen Zugriffscode oder dergleichen in einem Steuersignal, das aus der CPU 132 ausgegeben wird und führt, wenn eine Entscheidung durchgeführt wird, daß es ein "Anweisungsauslesen" ist (Schritt G2; "JA"), weiterhin eine Entscheidung bezüglich dessen durch, ob diese Adresse den Anweisungspuffer 153 trifft oder nicht (Schritt G3).
Wenn die Anweisung, die der zuvor erwähnten Adresse entspricht, in dem Anweisungspuffer 153 vorhanden ist, wird eine Entscheidung durchgeführt, daß sie den Anweisungspuffer 153 trifft ("JA") und die Steuereinheit 135 aktualisiert den Wert des Puffers 148 (durch den MUX 147) auf der Grundlage einer Adresse, die durch Addieren von "4" in dem Zähler 149 erzielt wird. In diesem Zusammenhang führt die Steuereinheit 135, wenn die Bitausgabeeinheit 51 "1" ausgibt und die Adresse, die in dem Puffer 150 gespeichert ist, mit der Adresse A auf der Seite der CPU 132 übereinstimmt, eine Entscheidung durch, daß von der Anweisung die 16 Bits niedrigerer Wertigkeit in einem Trefferzustand sind.
Weiterhin wird die zuvor erwähnte Adresse durch den MUX 142 zu dem Adressenbus auf der Seite des ROM 133 ausgelesen, um eine Anweisung auszulesen, die 4 Bytes entspricht (Schritt G5). Nachfolgend gibt die Steuereinheit 135 die Anweisung, die den Anweisungspuffer 153 auf der Daten pfadseite 137 trifft, von dem Puffer 153 zu dem Datenbus auf der Seite der CPU 132 aus.
In 34 entspricht der vorhergehende Fall dem Zyklus, der durch das umkreiste Bezugszeichen 3 angezeigt wird. Das heißt, wenn die CPU 132 eine Adresse (A + 2) ausgibt, wird eine Anweisung D2, die dieser Adresse entspricht, durch das Auslesen durch die ROM-Steuervorrichtung 134 in den vorhergehenden Zyklen, die durch umkreiste Bezugszeichen 1 und 2 angezeigt sind, gespeichert. Deshalb tritt in diesem Fall der Puffertreffer auf und wird die Anweisung D2 von dem Puffer 153 ausgegeben.
Gleichzeitig dazu wird in dem Fall des Puffertreffers, da die Wahrscheinlichkeit, daß eine Anweisung infolge (A + 4) ausgelesen wird, das nächste Mal hoch ist, das Anweisungsauslesen gemäß der Adresse (A + 4) im voraus in Vorbereitung für das nächste Anweisungsauslesen durchgeführt.
Unter erneuter Bezugnahme auf 33 führt die Steuereinheit 153, wenn die Entscheidung in dem Schritt G3 keinen Puffertreffer zeigt ("NEIN"), eine Entscheidung bezüglich dessen durch, ob die Adresse zu dieser Zeit mit der Adresse, die derzeit ausgelesen wird, übereinstimmt oder nicht (Schritt G7). Wenn sie miteinander übereinstimmen ("JA"), wartet der Betrieb auf das Verstreichen der Einrichtzeit, bis das Auslesen dieser Daten eine Beendigung erreicht (Schritt G8, "JA") und die Inhalte des Puffers werden mit den 16 Bits niedrigerer Ordnung der ausgelesenen Daten aktualisiert (Schritt G9). Weiterhin werden die 16 Bits höherer Wertigkeit der Daten, die ausgelesen werden, unversehrt zu dem Datenbus auf der Seite der CPU 132 ausgegeben (Schritt G10).
Zum Beispiel entspricht der zuvor erwähnte Fall dem Zyklus, der durch das umkreiste Bezugszeichen 4 in 34 angezeigt wird. Das heißt, wenn die CPU 132 eine Adresse (A + 4) ausgibt, obgleich eine Anweisung D4, die dieser Adresse entspricht, nicht in dem Puffer 153 gespeichert ist, und daher ein Nichttrefterpufter auftritt, stimmt die Adresse (A + 4) mit der Adresse (vorhergehend gelesene Adresse) für das Auslesen überein, das in den Zyklen durchgeführt wird, die durch die umkreisten Bezugszeichen 3 und 4 an gezeigt werden. Deshalb gibt die Steuereinheit 135 die Seite D4 höherer Wertigkeit der Daten, die in dem Zyklus ausgelesen werden, die durch das umkreiste Bezugszeichen 4 angezeigt werden, zu dem Datenbus auf der Seite der CPU 132 aus und speichert die Seite D6 niedrigerer Wertigkeit von diesen in dem Puffer 153.
B.<Anweisungsauslesen : Abzweigung>
Weiterhin stimmt in dem Schritt G7, wenn eine Abzweigungsanweisung in dem Programm ausgeführt wird, die Adresse zu dieser Zeit nicht mit der vorhergehenden Leseadresse überein ("NEIN"). Zu dieser Zeit aktualisiert die zweite Steuereinheit 135 die vorhergehende Leseadresse (Zählerpuffer 148) (Schritt G11) und schaltet den Multiplexer MUX 142 zu der Seite des Durchgangspfads 143, um die ROM-Adresse zu aktualisieren (Schritt G12). Daraufhin folgend wird die Verarbeitung, die zu den Schritten G8 bis G10 ähnlich ist, durchgeführt (Schritt G13 bis G15).
C.<Datenauslesen>
In dem Schritt G2 führt die Steuereinheit 135, wenn die CPU 132 den Datenauslesezyklus bezüglich des ROM 133 ausführt, eine "NEIN" Entscheidung durch und schreitet daher den Betriebsfluß zu einem Schritt G16 fort. Für die CPU 132 gibt es zwei Arten eines Bytezugriffs und eines Wort-(16 Bits)-zugriffs, um das Datenladen durchzuführen, und in jedem Fall liest die ROM-Steuervorrichtung 134 gleichzeitig aus dem ROM 133 die Daten aus, die 32 Bits der ausgegebenen Objektdaten entsprechen, zu denen sie gehören. Weiterhin wird die Ausleseadresse in diesem Fall in dem Puffer 145 gespeichert.
Weiterhin werden diese 32-Bit-Daten immer in dem Datenpuffer 154 gespeichert und irgendwelche der 16-Bit-Daten höherer Wertigkeit und 16-Bit-Daten niedrigerer Wertigkeit der Auslesedaten der CPU 132, die dazugehören, werden durch die MUXs 152 und 155 zu dem Datenbus ausgegeben.
Das heißt, in dem Schritt G16 führt die Steuereinheit 135 auf der Grundlage der Adresse, die in dem Puffer 145 gespeichert ist, und des Bits der Bitausgabeeinheit 146 eine Entscheidung bezüglich dessen durch, ob die Ausleseadresse den Datenpuffer 154 trifft oder nicht. Wenn sie den Datenpuffer 154 trifft ("JA"), wählt die Steuereinheit 135 durch den MUX 155 die trefferseitigen 16-Bit-Daten aus dem Datenpuffer 154 aus und gibt sie zu dem Datenbus auf der Seite der CPU 132 aus (Schritt G17). Andererseits wird in dem Schritt G16, wenn die Ausleseadresse nicht den Datenpuffer 154 trifft ("NEIN"), die Verarbeitung ähnlich zu den Schritten G12 bis G15 bezüglich der Daten durchgeführt (Schritte G18 bis G21).
Wie es zuvor beschrieben worden ist, erhöht gemäß dem neunten Ausführungsbeispiel, wenn die Adresse, die von der CPU 132 in dem Anweisungsauslesezyklus ausgegeben wird, mit der Adresse übereinstimmt, die in dem Puffer 148 festgehalten wird, die Steuereinheit 135 der ROM-Steuervorrichtung 134 den Adressenwert, der in dem Puffer 148 festgehalten wird, und liest die Daten aus dem ROM 133 in dem nächsten Zyklus aus. Weiterhin speichert der Anweisungspuffer 153 die Daten, die von der Steuereinheit 135 ausgelesen werden, um einen Überschußbetrag über die Busbreite der CPU 132 und, wenn die CPU 132 einen Anweisungsauslesezyklus bezüglich des ROM 133 bei der nachfolgenden Adresse das nächste Mal durchführt, gibt die Steuereinheit 135 die Daten, die in dem Anweisungspuffer 153 festgehalten werden, zu dem Datenbus der CPU 132 aus.
Das heißt, auch in einem Fall, in welchem die Auslesegeschwindigkeit des ROM 133 niedrig ist, wird, wenn die CPU 132 das Anweisungsauslesen bei einer nachfolgenden Adresse (einer Adresse über der Datenbusbreite der CPU 132) ausführt, eine Anweisung, die das nächste Mal oder danach auszulesen ist, gleichzeitig bei dem derzeitigen Auslesen ausgelesen und in dem Anweisungspuffer 153 gespeichert und wird die Anweisung in dem nächsten Auslesen aus dem Anweisungspuffer 153 ausgelesen. Deshalb ist es möglich, den Wartezyklus zu verringern, der bei dem herkömmlichen Verfahren erforderlich ist, wenn die CPU 132 das Auslesen aus dem ROM 133 ausführt, was zu einer Verbesserung des Verarbeitungswirkungsgrads führt.
Weiterhin werden, wenn die CPU 132 den Datenauslesezyklus bezüglich des ROM 133 ausführt, die Daten, die daraus ausgelesen werden, in den Datenpuffer 154 gespeichert und gibt die Steuereinheit 135, wenn die CPU 132 den nächsten Datenauslesezyklus durchführt und die Ausleseadresse den Datenpuffer 154 trifft, die Daten, die in dem Puffer 154 gespeichert sind, zu dem Datenbus der CPU 132 aus. Das heißt, der Datenpuffer 154 wirkt als ein sogenannter Daten-Cache, was den Wirkungsgrad eines Auslesens von CPU-Daten verbessert.
(Zehntes Ausführungsbeispiel)
Die 35 und 36 zeigen ein zehntes Ausführungsbeispiel der vorliegenden Erfindung. Eine Beschreibung von lediglich einem Abschnitt, der sich von dem zuvor beschriebenen neunten Ausführungsbeispiel unterscheidet, wird hier im weiteren Verlauf gegeben.
Wie es 35 zeigt, weist in dem zehnten Ausführungsbeispiel eine Steuereinheit 135A einer ROM-Steuervorrichtung 135A eine Funktion auf, um zu erfassen, daß eine CPU 132 in einen Stillstandzustand fällt und führt in diesem Fall ein Steuern aus, um einen Strom eines ROM 133 zu sperren.
In einem Zeitablaufsdiagramm, das in 36 gezeigt ist, erfaßt die Steuereinheit 135A auf der Grundlage der Tatsache, daß zum Beispiel Adressenwerte (A + 4) andauernd den gleichen Wert in zwei Zyklen und zu dem Zeitpunkt eines Zyklus annehmen, der durch ein umkreistes Bezugszeichen 5 angezeigt wird, daß ein Stillstand in dem Betrieb der CPU 132 auftritt.
Danach führt die Steuereinheit 135A, wenn der Stillstandzustand der CPU 132 in zwei weiteren Zyklen fortbesteht, das Steuern aus, um den Verluststrom des ROM 133 zu sperren. In diesem Fall beinhaltet der "Stillstand" zusätzlich zu einem Halten eines internen arithmetischen Betriebs der CPU 132 in einem normalen Sinn, einen Nichtzugriffzustand auf den ROM 133 (zum Beispiel, wenn ein Zugriff durch andere Mittel, wie zum Beispiel einen RAM oder E/A durchgeführt wird). In diesem Fall kann eine Entscheidung auf der Grundlage der Tatsache durchgeführt werden, daß der ROM 133 nicht durch ein Decodiersignal von einem externen Decodierer ausgewählt ist. Zum Beispiel kann in einem Schritt G1 in 33 diese Entscheidung durch Messen der Zeit durchgeführt werden, für welche die Entscheidung "NEIN" zeigt.
Wie es zuvor beschrieben worden ist, hält, gemäß dem zehnten Ausführungsbeispiel die Steuereinheit 135 der ROM-Steuervorrichtung 134A, wenn erfaßt wird, daß die CPU 132 in einen Stillstandzustand fällt, das Datenauslesen aus dem ROM 133 an. Weiterhin sperrt die Steuereinheit 135A, wenn der Stillstandzustand der CPU 132 für eine vorbestimmte Zeitdauer fortbesteht, den Verluststrom in dem ROM 133. Deshalb wird die sinnlose Verlustleistung verringerbar.
Es sollte verstanden werden, daß die vorliegende Erfindung nicht auf die zuvor beschriebenen Ausführungsbeispiele beschränkt ist und daß es beabsichtigt ist, alle Änderungen und Ausgestaltungen der Ausführungsbeispiele der Erfindung hierin abzudecken, welche keine Abweichungen von dem Geist und Umfang der Erfindung bilden.
Zum Beispiel können in dem ersten Ausführungsbeispiel 1/N-Teiler 19 und 20 vorgesehen werden, wenn es erforderlich ist. In dem zweiten Ausführungsbeispiel ist die Haupttakt-Überwachungseinheit 7 weglaßbar. Weiterhin sind in dem zweiten Ausführungsbeispiel die Schritte A0 und A4 weglaßbar. Noch weiterhin ist in dem zweiten Ausführungsbeispiel der schnelle Korrekturbetrieb nicht immer auf das Verfahren einer binären Suche beschränkt, sondern es kann ebenso zweckmäßig sein, daß der Betrieb durchgeführt wird, um bei verhältnismäßig großen Einstellungssignaldaten zu starten, so daß der Absolutwert von diesen allmählich verringert wird.
Weiterhin ist in dem fünften Ausführungsbeispiel das Anhalten des Oszillationsbetriebs der Oszillationsschaltungsvorrichtung nicht immer bei dem Durchführen einer Betriebsart einer niedrigen Verlustleistung einbezogen. Das heißt, ein Taktsignal, das aus der Oszillationsschaltungsvorrichtung ausgegeben wird, ist nicht darauf beschränkt, als ein CPU-Betriebstaktsignal zugeführt zu werden, aber keine Beschränkung wird auf Anwendungen auferlegt. Demgemäß ist es in einem Fall, in welchem es, nachdem die Ausgabe eines Taktsignals in Übereinstimmung mit einer Anwendung vorübergehend angehalten worden ist, eine Notwendigkeit gibt, die Ausgabe davon wieder aufzunehmen, an eine breite Anwendung anwendbar.
Noch weiterhin ist es in dem siebten Ausführungsbeispiel ebenso zweckmäßig, daß die Daten, die in dem Ausgabezeitpunktregister 113 eingestellt werden, auf eine hardwaremäßige Weise festgelegt werden. In dem achten Ausführungsbeispiel kann, wenn der Pegeländerungszeitgeber und der Freigabezeitgeber gemeinsam zur Verwendung gebracht werden, der Aufbau weiter vereinfacht werden. In dem achten Ausführungsbeispiel ist es ebenso möglich, daß der Unterbrechungserzeugungszeitgeber unabhängig von dem Pegeländerungszeitgeber vorgesehen ist.
Noch weiterhin wird in einem Fall, in welchem der Mikrocomputer 101 mit einem Überwachungszeitgeber zum Überwachen eines Betriebs der CPU 102 ausgestattet ist, ein Freilaufzeitgeber, welcher einen Zählbetrieb unabhängig von einem Betriebstakt für die CPU 102 durchführt, oder dergleichen, wenn der Pegeländerungszeitgeber und diese anderen Zeitgeber gemeinsam zur Verwendung gebracht werden, der Aufbau einfacher. Jedoch wird in diesem Fall, wenn er als der Pegeländerungszeitgeber verwendet wird, der Zählwert des Überwachungszeitgebers oder dergleichen zu der Zeit des Starts des Zeitgeberbetriebs ausgelesen und wird ein Wert, der durch Addieren eines Zählwerts, der einem Ausgangszeitpunkt entspricht, dazu in dem Ausgabezeitpunktregister eingestellt. Wenn die Zeitgeber gemeinsam zur Verwendung gebracht werden, wird die Softwareherstellung und das Management einfach und die Möglichkeit des Auftretens eines Fehlers ist verringerbar.
Weiterhin ist es in dem neunten Ausführungsbeispiel ebenso zweckmäßig, daß die Busbreite eines Puffers, der in die Speicherschnittstellen-Schaltungsvorrichtung eingebaut ist, breiter als die Datenbusbreite des ROM gemacht wird. In diesem Fall wird, wenn die Datenausleseeinrichtung das Auslesen aus dem ROM mehrere Male durchführt, um die Daten in dem zuvor erwähnten Puffer zu speichern, das vorhergehende Lesen von vielen Daten realisierbar.
Noch weiterhin ist es in den neunten und zehnten Ausführungsbeispielen ebenso zweckmäßig, daß der ROM durch Anordnen von zwei Matten aufgebaut ist, von denen jede einen 16-Bit-Busaufbau aufweist. In diesem Fall ist es ebenso zweckmäßig, daß der ROM der Matte, welche nicht dem Auslesen durch die ROM-Steuervorrichtung 134 unterzogen wird, derart aufgebaut ist, daß der Verluststrom gesperrt wird. Dies läßt zu, daß die sinnlose Verlustleistung verringerbar ist, wenn der ROM mit einer Mehrzahl von Matten aufgebaut ist.
Noch weiterhin ist es in dem zehnten Ausführungsbeispiel ebenso zweckmäßig, daß alle der Verlustströme in dem ROM gesperrt werden, wenn die CPU 132 zu einer Betriebsart einer niedrigen Verlustleistung, wie zum Beispiel Ruhe/Halt, schaltet. Dies läßt ein Verringern der sinnlosen Verlustleistung zu.
Weiterhin ist es in dem zehnten Ausführungsbeispiel ebenso zweckmäßig, daß die ROM-Steuervorrichtung 134A derart aufgebaut ist, daß in einem Fall, in welchem der Stillstanderfassungszeitpunkt in der CPU 132 zum Beispiel in dem Zyklus ist, der durch ein umkreistes Bezugszeichen 4 angezeigt wird, und die Adresse (A + 2) andauernd auftritt, wenn das Auslesen der Anweisungsdaten D2 und D4, welches zu dieser Zeit bezüglich des ROM 133 ausgeführt wird, unter anderen Zuständen fortsetzbar ist, das Auslesen davon andauernd durchgeführt wird, bis es eine Beendigung erreicht. In diesem Fall ist, da die ROM-Steuervorrichtung 134A nicht unmittelbar das Auslesen aus dem ROM 133 anhält, auch wenn der Stillstandzustand erfaßt wird, der Auslesewirkungsgrad verbesserbar.

Claims

Eine Taktsteuerschaltungsvorrichtung, die aufweist: eine Oszillationsschaltung zum Erzeugen eines ersten Taktsignals durch die Verwendung eines Oszillators; eine CR-Oszillationsschaltung zum Erzeugen eines zweiten Taktsignals, das eine Oszillationsfrequenz aufweist, die niedriger als die des ersten Taktsignals ist, wobei die Oszillationsfrequenz des zweiten Taktsignals einstellbar gemacht wird; eine Korrekturschaltung zum Korrigieren der Oszillationsfrequenz des zweiten Taktsignals auf der Grundlage des ersten Taktsignals; und eine Überwachungsschaltung zum Überwachen eines Oszillationszustands des ersten Taktsignals auf der Grundlage des zweiten Taktsignals.
Ein Mikrocomputer, der aufweist: eine Taktsteuerschaltungsvorrichtung, die beinhaltet: eine Oszillationsschaltung zum Erzeugen eines ersten Taktsignals durch die Verwendung eines Oszillators; eine CR-Oszillationsschaltung zum Erzeugen eines zweiten Taktsignals, das eine Oszillationsfrequenz aufweist, die niedriger als die des ersten Taktsignals ist, wobei die Oszillationsfrequenz des zweiten Taktsignals einstellbar gemacht wird; eine Korrekturschaltung zum Korrigieren der Oszillationsfrequenz des zweiten Taktsignals auf der Grundlage des ersten Taktsignals; und eine Überwachungsschaltung zum Überwachen eines Oszillationszustands des ersten Taktsignals auf der Grundlage des zweiten Taktsignals; eine CPU, die ein Betriebstaktsignal empfängt, das auf der Grundlage des ersten Taktsignals erzeugt wird; und einen Überwachungszeitgeber zum Überwachen eines Betriebs der CPU auf der Grundlage des zweiten Taktsignals, wobei ein Zyklus des Überwachens des ersten Taktsignals in der Überwachungsschaltung kürzer als ein Überwachungszyklus des Überwachungszeitgebers eingestellt wird.
Ein Mikrocomputer, der aufweist: eine Oszillationsschaltung zum Erzeugen eines ersten Taktsignals durch die Verwendung eines Oszillators; eine CPU, die ein Betriebstaktsignal empfängt, das auf der Grundlage des ersten Taktsignals erzeugt wird; eine CR-Oszillationsschaltung zum Erzeugen eines zweiten Taktsignals, das eine Oszillationsfrequenz aufweist, die niedriger als die des ersten Taktsignals ist; und eine Korrekturschaltung zum Korrigieren der Oszillationsfrequenz des zweiten Taktsignals auf der Grundlage des ersten Taktsignals, wobei die Korrekturschaltung beinhaltet: eine Flankenerfassungsschaltung zum Erfassen einer Flanke des zweiten Taktsignals; einen Pulszähler zum Ausführen eines Zählbetriebs auf der Grundtage des ersten Taktsignals; ein Zählwert-Einstellregister zum Speichern eines Zählwerts des Pulszählers, der einem Zyklus des zweiten Taktsignals entspricht; eine Vergleichseinstelleinrichtung zum Durchführen eines Vergleichs zwischen einem Zählwert des Pulszählers und dem Zählwert, der in dem Zählwert-Einstellregister gespeichert ist, nach Empfangen eines Flankenerfassungssignals von der Flankenerfassungsschaltung, um ein Einstellungssignal für die Oszillationsfrequenz der CR-Oszillationsschaltung auf der Grundlage einer Differenz zwischen dem Zählwert des Pulszählers und dem Zählwert in dem Zählwert-Einstellregister zu erzeugen; und eine Einstellschaltung zum Einstellen der Oszillationsfrequenz der CR-Oszillationsschaltung auf der Grundlage des Einstellsignals, wobei die Vergleichseinstelleinrichtung in einem Einstellbetrieb unmittelbar nach einem Aktivieren der CPU den Absolutwert eines Pegels des Einstellsignals allmählich bei jedem Einstellzyklus verringert.
Der Mikrocomputer nach Anspruch 3, wobei die Vergleichseinstelleinrichtung den Einstellbetrieb bei dem Maximalwert eines Einstellbereichs startet und den Absolutwert davon allmählich bei jedem Einstellzyklus verringert.
Der Mikrocomputer nach Anspruch 3, wobei, nachdem der Absolutwert des Einstellsignalpegels einen Minimalwert erreicht hat, die Ver gleichseinstelleinrichtung den Einstellbetrieb unter Verwendung des Minimalwerts fortsetzt.
Der Mikrocomputer nach Anspruch 3, wobei die Vergleichseinstelleinrichtung in dem Einstellbetrieb, unmittelbar nachdem die CPU zum Aktivieren gebracht worden ist, selektiv bestimmt, ob der Einstellbetrieb zum Verringern des Absolutwerts des Einstellsignalpegels allmählich bei jedem des Einstellzyklus durchzuführen ist oder nicht.
Ein Verfahren eines Einstellens einer Oszillationsfrequenz eines Taktsignals in einem Mikrocomputer, der eine Oszillationsschaltung zum Erzeugen eines ersten Taktsignals durch die Verwendung eines Oszillators, eine CPU, die ein Betriebstaktsignal empfängt, das auf der Grundlage des ersten Taktsignals erzeugt wird, eine CR-Oszillationsschaltung zum Erzeugen eines zweiten Taktsignals, das eine Oszillationsfrequenz aufweist, die niedriger als die des ersten Taktsignals ist, wobei eine Oszillationsfrequenz des zweiten Taktsignals einstellbar gemacht wird, und eine Korrekturschaltung zum Korrigieren der Oszillationsfrequenz des zweiten Taktsignals auf der Grundlage des ersten Taktsignals aufweist, wobei das Verfahren beim Korrigieren der Oszillationsfrequenz des zweiten Taktsignals in der Korrekturschaltung die Schritte aufweist: Erfassen einer Flanke des zweiten Taktsignals; und Ausführen eines Zählbetriebs auf der Grundlage des ersten Taktsignals; Festhalten eines Zählwerts, der einem Zyklus des zweiten Taktsignals entspricht; Durchführen einer Entscheidung zwischen einem Zählwert, der durch den Zählbetrieb erzielt wird, und dem festgehaltenen Zählwert als Reaktion auf ein Flankenerfassungssignal, das durch Erfassen der Flanke des zweiten Taktsignals erfaßt wird, um ein Einstellsignal für Oszillationsfrequenz der CR-Oszillationsschaltung auf der Grundlage einer Differenz zwischen beiden der Zählwerte zu erzeugen; Einstellen der Oszillationsfrequenz der CR-Oszillationsschaltung auf der Grundlage des Einstellsignals; und Verringern des Absolutwerts eines Pegels des Einstellsignals allmählich bei jedem eines Einstellzyklus in einem Einstellbetrieb unmittelbar nach ei nem Aktivieren der CPU.
Das Verfahren nach Anspruch 7, wobei der Einstellbetrieb bei dem Maximalwert eines Einstellbereichs startet und den Absolutwert davon allmählich bei jedem des Einstellzyklus halbiert.
Das Verfahren nach Anspruch 7, wobei, nachdem der Absolutwert des Einstellsignalpegels einen Minimalwert erreicht hat, der Einstellbetrieb durch die Verwendung des Minimalbetriebs andauernd durchgeführt wird.
Das Verfahren nach Anspruch 7, wobei unmittelbar, nachdem die CPU zur Aktivierung gebracht worden ist, eine Auswahl bezüglich dessen durchgeführt wird, ob der Einstellbetrieb durchgeführt wird, um den Absolutwert des Einstellsignalpegels allmählich bei jedem des Einstellzyklus zu verringern oder nicht.
Eine Oszillationsschaltungsvorrichtung eines digital gesteuerten Typs, die eine Funktion aufweist, um einen Oszillationsbetrieb bei einer Frequenz durchzuführen, die in Übereinstimmung mit einem eingestellten Oszillationssteuerzustand bestimmt wird, und um vorübergehend den Oszillationsbetrieb anzuhalten, wobei, wenn der Oszillationsbetrieb vorübergehend angehalten wird, der Oszillationssteuerzustand, der zu diesem Zeitpunkt eingestellt ist, aufrechterhalten wird, und der Oszillationsbetrieb gemäß dem aufrechterhaltenen Oszillationssteuerzustand wieder aufgenommen wird.
Die Vorrichtung nach Anspruch 11, die einen Ringoszillator aufweist, der durch Verbinden einer Mehrzahl von logischen Inverterschaltungen in einem ringähnlichen Aufbau aufgebaut ist.
Die Vorrichtung nach Anspruch 11, wobei der Oszillationssteuerzustand vor dem Wiederaufnehmen des Oszillationsbetriebs geändert wird.
Die Vorrichtung nach Anspruch 13, wobei der Oszillationssteuerbetrieb vor einem Anhalten des Oszillationsbetriebs geändert wird, welcher derzeit durchgeführt wird.
Die Vorrichtung nach Anspruch 11, die weiterhin aufweist: eine Mehrphasen-Taktsignal-Ausgabeeinrichtung zum Speichern eines Mehrphasen-Taktsignals, das eine vorbestimmte Phasendifferenz aufweist, durch einen Oszillationsbetrieb in Obereinstimmung mit einem digitalen Steuern und zum Ausgeben des erzeugten Mehrphasen-Taktsignals; und eine Frequenzmultiplikationsschaltung zum Messen eines Zyklus eines Referenztaktsignals, das aus einer Referenztakt-Oszillationsschaltung ausgegeben wird, auf der Grundlage eines Zyklus des Mehrphasen-Taktsignals, um ein n-multipliziertes Taktsignal zu erzeugen, das durch Multiplizieren einer Frequenz des Referenztakts mit n auf der Grundlage des Meßwerts in einem Zustand erzielt wird, in dem die vorbestimmte Phasendifferenz als eine Auflösung genommen wird, und um das n-multiplizierte Taktsignal auszugeben.
Die Vorrichtung nach Anspruch 15, die weiterhin aufweist: eine Einrichtung zum Steuern einer niedrigen Verlustleistung zum Anhalten eines Oszillationsbetriebs der Mehrphasen-Taktsignal-Ausgabeeinrichtung in einem Fall, in welchem ein Betrieb eine Taktsynchronisationsschaltung, welche arbeitet, wenn das n-multiplizierte Taktsignal, das aus der Frequenzmultiplikationsschaltung ausgegeben wird, zu ihrem Takteingangsanschluß gegeben wird, zum Schalten zu einer Betriebsart einer niedrigen Verlustleistung geschaltet wird; und eine Datenhalteeinrichtung zum Festhalten der Zyklusmeßdaten bezüglich des Referenztaktsignals.
Ein Mikrocomputer, der aufweist: eine Frequenzmultiplikationsschaltung zum Multiplizieren einer Frequenz eines Referenztaktsignals und Ausgeben des multiplizierten Taktsignals; eine CPU, welcher das multiplizierte Taktsignal, das aus der Frequenzmultiplikationsschaltung ausgegeben wird, als ein Betriebstaktsignal zugeführt wird; und eine Schaltunterrichtungs-Steuereinheit zum Überwachen eines Oszillationsbetriebs der Frequenzmultiplikationsschaltung und Ausgeben einer Unterbrechungsanforderung zu der CPU zu dem Zeitpunkt, zu dem der Oszillationsbetrieb nach dem Schalten davon stabil geworden ist, wenn eine Frequenz des multiplizierten Taktsignals geschaltet wird.
Der Mikrocomputer nach Anspruch 17, wobei die Frequenzmultiplikationsschaltung eine Sequenzsteuereinrichtung zum Ausgeben eines Steuersignals zum Steuern einer Oszillationsbetriebssequenz auf der Grundlage des Referenztaktsignals beinhaltet und die Schaltunterrichtungs-Steuereinheit den Oszillationsbetrieb der Frequenzmultiplikationsschaltung auf der Grundlage des Steuersignals überwacht, das aus der Sequenzsteuereinrichtung ausgegeben wird.
Der Mikrocomputer nach Anspruch 17, wobei zusätzlich zu dem multiplizierten Taktsignal ein oder mehrere Taktsignale, die als das Betriebstaktsignal zuzuführen sind, vorhanden sind, und das Betriebstaktsignal aus der Mehrzahl von Taktsignalen ausgewählt wird.
Der Mikrocomputer nach Anspruch 19, wobei die Schaltunterrichtungs-Steuereinheit weiterhin einen Oszillationsbetrieb eines externen Oszillators überwacht, welcher ein Taktsignal als das Betriebstaktsignal erzeugt, und weiterhin eine Unterbrechungsanforderung zu dem Zeitpunkt zu der CPU ausgibt, zu dem, wenn der Oszillationsbetrieb des externen Oszillators geschaltet wird, ein Oszillationsbetrieb davon nach dem Schalten stabil wird.
Ein Mikrocomputer, der aufweist: eine CPU, die eine Betriebsart einer niedrigen Verlustlerstung erreicht, um vorübergehend ihren Betrieb in einem Zustand anzuhalten, in dem ihr interner Zustand aufrechterhalten wird; und einen Freigabezeitgeber zum periodischen Durchführen einer Freigabe von der Betriebsart einer niedrigen Verlustleistung, wobei als Reaktion auf die Freigabe von der Betriebsart einer niedrigen Verlustleistung die CPU einen Pegel eines Externsignalanschlusses zurücksetzt und danach die Betriebsart einer niedrigen Verlustleistung schaltet.
Ein Mikrocomputer, der aufweist: eine CPU, die eine Betriebsart einer niedrigen Verlustleistung erreicht, um vorübergehend ihren Betrieb in einem Zustand anzuhalten, in dem ihr interner Zustand aufrechterhalten wird, wobei eine Freigabe von der Betriebsart einer niedrigen Verlustleistung stattfindet, wenn ein Freigabefaktor auftritt; und eine Anschlußsteuereinrichtung zum Einstellen eines Externsignalanschlusses in einen Zustand einer hohen Impedanz, wenn die CPU zu der Betriebsart einer niedrigen Verlustleistung schaltet.
Ein Mikrocomputer, der aufweist: eine CPU, die eine Betriebsart einer niedrigen Verlustleistung erreicht, um vorübergehend ihren Betrieb in einem Zustand zu stoppen, in dem ihr interner Zustand aufrechterhalten wird; einen Freigabezeitgeber zum periodischen Durchführen einer Freigabe von der Betriebsart einer niedrigen Verlustleistung; und eine Signalpegel-Änderungseinrichtung zum Ändern eines Pegels eines Externsignal-Ausgangsanschlusses, während die CPU in der Betriebsart einer niedrigen Verlustleistung ist.
Der Mikrocomputer nach Anspruch 23, wobei die Signalpegel-Änderungseinrichtung beinhaltet: ein Register zum Einstellen eines Zeitpunkts, zu welchem der Pegel des Externsignal-Ausgangsanschlusses geändert wird; einen Pegeländerungszeitgeber, welcher einen Zählbetrieb startet, wenn die CPU zu der Betriebsart einer niedrigen Verlustleistung schaltet; und eine Vergleichsschaltung zum Durchführen eines Vergleichs zwischen einem Zählwert des Pegeländerungszeitgebers und eines Werts des Registers, um ein Auslösesignal auszugeben, wenn beide der Werte miteinander übereinstimmen, wobei der Pegel des Externsignal-Ausgangsanschlusses als Reaktion auf das Auslösesignal geändert wird.
Der Mikrocomputer nach Anspruch 24, wobei das Register derart ist, daß ein beliebiger Datenwert darin von der CPU eingestellt wird.
Der Mikrocomputer nach Anspruch 24, wobei der Pegel des Externsignal-Ausgangsanschlusses, der von der Signalpegel-Änderungseinrichtung geändert wird, nach dem Freigeben von der Betriebsart einer niedri gen Verlustleistung von der CPU zurückgesetzt wird.
Der Mikrocomputer nach Anspruch 26, wobei die Freigabe von der Betriebsart einer niedrigen Verlustleistung ebenso aufgrund des Auftretens eines anderen Freigabefaktors als des Freigabezeitgebers auftritt und der Mikrocomputer weiterhin eine Unterbrechungserzeugungseinrichtung zum Abgeben einer Unterbrechungsanforderung zu der CPU zu dem Zeitpunkt aufweist, zu dem die Freigabe von der Betriebsart einer niedrigen Verlustleistung von dem Freigabezeitgeber durchgeführt wird, wenn die Freigabe von der Betriebsart einer niedrigen Verlustleitung aufgrund des Auftretens des Freigabefaktors auftritt, nachdem die Signalpegel-Änderungseinrichtung den Pegel des Externsignal-Ausgabeanschlusses geändert hat.
Der Mikrocomputer nach Anspruch 24, wobei der Freigabezeitgeber ebenso als der Pegeländerungszeitgeber verwendet wird.
Der Mikrocomputer nach Anspruch 24, wobei der Freigabezeitgeber ebenso als einer eines Überwachungszeitgebers, der einen Betrieb der CPU überwacht, und eines Freilaufzeitgebers verwendet wird, der einen Zählbetrieb unabhängig von einem Betriebstakt für die CPU ausführt.
Eine Speicherschnittstellen-Schaltungsvorrichtung, die zwischen einer CPU und einem oder mehreren ROMs angeschlossen ist, der eine Datenbusbreite aufweist, die größer als die der CPU ist, zum Steuern des Auslesens, wenn die CPU Daten aus dem ROM ausliest, wobei die Vorrichtung aufweist: eine Anweisungsadressen-Halteeinrichtung zum Festhalten einer Adresse; eine Datenausleseinrichtung zum Durchführen eines Vergleichs zwischen der Adresse, die in der Adressenhalteeinrichtung festgehalten wird und einer Adresse, die aus der CPU ausgegeben wird, zum Durchführen eines Anweisungsauslesezyklus bezüglich des ROM und zum Erhöhen eines Werts der Adresse, die in der Adressenhalteeinrichtung festgehalten wird, um einen übermäßigen Betrag der Datenbusbreite des ROM über die Datenbusbreite der CPU und Auslesen von Daten aus dem ROM, wenn beide der Adressen miteinander übereinstimmen; einen Anweisungspuffer zum Speichern der Daten, die von der Datenausleseeinrichtung ausgelesen werden, wobei die Daten dem übermäßigen Betrag entsprechen; und eine Auslesesteuereinrichtung zum Ausgeben der Daten, die in dem Anweisungspuffer festgehalten werden, zu einem Datenbus der CPU, wenn die CPU einen Anweisungsauslesezyklus bezüglich des ROM bei einer nachfolgenden Adresse das nächste Mal durchführt.
Die Vorrichtung nach Anspruch 30, die weiterhin aufweist: einen Datenpuffer zum Speichern von Daten, die von der Datenausleseeinrichtung aus dem ROM ausgelesen werden, wenn die CPU einen Datenauslesezyklus bezüglich des ROM durchführt, wobei die Daten den übermäßigen Betrag der Datenbusbreite des ROM über der Datenbusbreite der CPU entsprechen; und eine Adressen-Speichereinrichtung zum Speichern der Adresse, wobei in einem Fall, in welchem die CPU den nächsten Datenauslesezyklus bezüglich des ROM auf der Grundlage der Adresse durchführt, die in der Adressen-Speichereinrichtung gespeichert ist, die Auslesesteuereinrichtung die entsprechenden Daten zu dem Datenbus der CPU ausgibt, wenn sie eine Entscheidung durchführt, daß die Daten, die der Adresse entsprechen, die ausgelesen wird, in dem Datenpuffer gespeichert sind.
Die Vorrichtung nach Anspruch 30, wobei eine Busbreite des Puffers größer als die Datenbusbreite des ROM gemacht wird.
Die Vorrichtung nach Anspruch 30, wobei die Auslesesteuereinrichtung das Auftreten eines Stillstands eines Betriebs der CPU erfaßt und, wenn das Auftreten des Stillstands erfaßt wird und das Datenauslesen aus dem ROM durchgeführt wird, die Datenausleseeinrichtung die Ausleseverarbeitung bis zu der Beendigung fortsetzt.
Die Vorrichtung nach Anspruch 30, wobei, wenn die Auslesesteuereinrichtung das Auftreten des Stillstands in dem Betrieb CPU erfaßt und der Stillstand für eine vorbestimmte Zeitdauer fortbesteht, die Auslesesteuereinrichtung einen Verluststrom in dem ROM sperrt.
Die Vorrichtung nach Anspruch 34, wobei, wenn der ROM mit einer Mehrzahl von Matten aufgebaut ist, die Auslesesteuereinrichtung den anderen Verluststrom als in dem ROM sperrt, auf welchem die Datenausleseeinrichtung das Auslesen ausführt.
Die Vorrichtung nach Anspruch 34, wobei, wenn die CPU eine Betriebsart einer niedrigen Verlustleistung erreicht, um ihren Betrieb vorübergehend in einem Zustand anzuhalten, in dem ihr interner Zustand aufrechterhalten wird, die Auslesesteuereinrichtung die Verlustströme in dem ROM sperrt.