DE10360513B4 - Integrierter Halbleiterschaltungschip mit verbesserter Hochstrom- und Wärmeleitungsfähigkeit - Google Patents

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Abstract

Integrierter Halbleiterschaltungschip mit einem ersten Abschnitt (I), der eine Leistungstransistorstruktur (DMOS) aufweist, und einem zweiten Abschnitt (II), der eine Logikschaltung mit mehreren übereinanderliegenden Signalmetallisierungsebenen (M1 – MK; M1 – MN) aufweist, wobei wenigstens ein Teil der Elektroden der Leistungstransistorstruktur (DMOS) durch vertikal über mehrerere Metallisierungsebenen hinweg reichende Kontaktmittel mit auf der Chipoberseite liegenden dicken Stromzufuhrmetallisierungsbahnen (6, 7) in Kontakt stehen, dadurch gekennzeichnet, dass die Kontaktmittel für jede eine hohe Stromtragefähigkeit erfordernde Elektrode der Leistungstransistorstruktur (DMOS) eine einzige sich vertikal über mehrere Signalmetallisierungsebenen (M1 – MK; M1 – MN) erstreckende zusammenhängende Hochstrom-/Wärmeleitungsmetallschicht (HS-WL) (10, 11, 12) aufweisen, die das zugehörige Elektrodenanschlussgebiet (A1, A2, A3) der Leistungtransistorstruktur (DMOS) über eine große Fläche berührt.

Description

  • Die Erfindung betrifft einen integrierten Halbleiterschaltungschip mit einem ersten Abschnitt, der eine Leistungstransistorstruktur aufweist, und einem zweiten Abschnitt, der eine Logikschaltung mit mehreren übereinanderliegenden Signalmetallisierungsebenen aufweist, wobei wenigstens ein Teil der Elektroden der Leistungstransistorstruktur durch vertikal über mehrerere Metallisierungsebenen hinweg reichende Kontaktmittel mit auf der Chipoberseite liegenden dicken Stromzufuhrmetallisierungsbahnen in Kontakt stehen. Ein derartiger integrierter Halbleiterschaltungstyp ist aus US 5,726,481 A bekannt.
  • Bei BCD-Technologien (BCD: Bipolar-CMOS-DMOS) unterscheidet man zwei verschiedene Kategorien von Metallisierungsebenen. Zum einen werden schmale und eng benachbarte Leitungen benötigt, um Logik- und Analogschaltungen zu verbraten. Zum anderen dienen dicke Metallisierungsebenen dazu, die großen Ströme zu den Leistungstransistoren (zum Beispiel DMOS-Transistoren) zu führen und dort zu verteilen.
  • Bei von der vorliegenden Anmelderin entwickelten Leistungshalbleiterschaltungstechnologien, wie SPT5 und SPT6 (mit SPT: "Smart Power Technology" wird eine jeweilige Technologiereihe bei der vorliegenden Anmelderin bezeichnet) werden zum Beispiel zwei Signalebenen und eine Stromzufuhrmetallisierungsebene eingesetzt. Weil in BCD-Technologien grundsätzlich die Elektroden der Leistungstransistoren (Source, Gate und Drain) auf der Oberseite des Chips liegen, werden die Signalmetallisierungen auch in den Leistungstransistoren benötigt. Zum Beispiel gibt es Situationen, wo der Sourcestrom über die Powermetallisierung geführt wird, während der Drainstrom über die Signalmetallisierungsleitungen unter der Source-Stromzufuhrmetallisierungsleitung fließt. Durch die ständige Verkleinerung von BCD-Technologien müssen auch die Signalmetallisierungsleitungen immer schmaler und dünner werden, um die gewünschten hohen Logikpackungsdichten zu erzielen. Dadurch können diese Metallisierungsleitungen die hohen Ströme von großen Leistungstransistoren lateral nicht mehr tragen. Erschwerend kommt hinzu, dass im Rahmen der Entwicklung der Technologie SPT6 bei der vorliegenden Anmelderin eine ungefähr 20 μm dicke Stromzufuhrmetallisierung aus Kupfer entwickelt wird, auf der es möglich sein wird, zu bonden. Aufgrund ihrer Dicke können solche Bondpads auf aktiven Schaltungen und/oder Transistoren platziert werden, was bei den bisherigen dünnen Metallisierungen nicht erlaubt war. Dadurch lässt sich die Chipfläche reduzieren, ohne dass sich die Prozesskosten erhöhen.
  • Bei der als Nachfolger entwickelten Technologiereihe SPT7 (250 nm oder noch kleiner) wird die Gesamtschichtdicke der Signalmetallisierungsebene nicht mehr ausreichend sein, um den Strom von großen Leistungs-DMOS-Transistorstrukturen über lange Strecken zu transportieren. Dabei wird es zu Spannungsabfällen und Elektromigration längs der Signalmetallisierungsleitungen kommen, was die Zuverlässigkeit mindern und den Einschaltwiderstand erhöhen wird. Ein simples Beispiel hierfür ist der Fall eines Wedge-Bondpads, das in der Regel 300 μm × 700 μm groß ist. Dies wird man bevorzugt direkt auf die Leistungs-DMOS-Transistorstruktur platzieren. Damit müsste der Strom, der für die andere Elektrode bestimmt ist, über die Signalmetallisierung zum anderen Pad fließen.
  • Die beiliegende 5 zeigt in Form eines schematischen Querschnitts durch einen Abschnitt eines integrierten Halbleiterschaltungschips eine typische Verdrahtungstechnik im Falle einer lateralen DMOS-Transistorstruktur. Diese mit DMOS bezeichnete DMOS-Transistorstruktur liegt in einem Bereich I in/über einer Siliziumhalbleiterschicht 1. Damit es nicht zu Elektromigrationsproblemen oder Spannungsabfällen kommt, werden derartige laterale DMOS-Transistorstrukturen möglichst niedrig und breit gebaut. Damit liegt ein Teil des Pads außerhalb der lateralen DMOS-Transistorstruktur. Elektroden des DMOS-Transistors, wie Source-Elektrode und Bodyelektrode sind über mit Wolfram gefüllte Vias 8a, 8b und 8c mit Metallbahnen 3 einer ersten Metallisierungsebene M1 verbunden, die ihrer seits durch Wolframstöpsel 9 mit Metallbahnen 4 weiterer Metallisierungsebenen M2 – MN verbunden sein können. Die oberste Metallisierungslage schließlich ist mit den erwähnten dicken Kupfermetallisierungslagen 6 und 7 (SRC) in Kontakt. Der Anschluss der Gateelektrode ist hinsichtlich Wärmeleistungs- und Stromtragefähigkeit unkritisch, so dass die Gateelektrode über einen Stöpsel 8b mit einer schmalen Metallbahn 3 der untersten Metallisierungsebene M1 in Verbindung steht.
  • Der Vorteil der ab der Technologielinie SPT6 vorhandenen dicken Kupfermetallisierungslage 6, 7 ist deren große Wärmekapazität. Diese wird im Lastwechselfall sehr wichtig, weil der Leistungs-DMOS in dieser Betriebsart mehrmals in der Sekunde induktiv ein- und ausgeschaltet wird. Die dabei frei werdende induktive Leistung wird im DMOS-Transistor zu Wärmeenergie umgewandelt. Dabei können im Silizium Spitzentemperatur von bis zu 300°C auftreten. Ferner können DMOS-Transistoren Temperaturschwankungen von mehr als 100°C mehrmals in der Sekunde durchlaufen.
  • Bei dem in 5 beispielhaft dargestellten integrierten Halbleiterschaltungschip der Technologiereihe SPT6 befindet sich auf dem Chip außerdem ein mit II bezeichneter Logikschaltungsbereich der, da er hinsichtlich Wärmeabfuhr und Stromtragefähigkeit unkritisch ist, über Vias 8d, 9 und beliebige (dünne) Metallisierungsbahnen 3 und 4 mit einem an der Oberseite liegenden dicken Kupferpad 5 verbunden ist.
  • 6 stellt eine ebene Ansicht des DMOS-Leistungstransistorabschnitts I unterhalb der Schnittebene S-S dar. Links und rechts von einer Gatemetallisierung erkennt man die zur Kontaktierung der DMOS-Elektroden mit Ausnahme der Gateelektrode mit den Metallbahnen 3 der untersten Metallisierungsebene M1 dienenden Wolframstöpsel 9.
  • Leider erlauben die modernen Sub-Mikrometertechnologien nur kleine Kontaktlöcher und Vias. Somit ist der thermische Widerstand zwischen heiß werdendem Silizium und der auf der Oberseite liegenden dicken Metallisierungsebene aufgrund der zwischen dem Silizium 1 und dieser Metallisierungsebene liegenden dicken Oxidschicht 2 hoch. Oxid hat einen um Dekaden größeren Wärmewiderstand als Metall. Damit kann die durch die Abschnitte 5, 6 und 7 veranschaulichte dicke Kupferschicht die Wärme nicht schnell genug aufnehmen und das Silizium kühlen.
  • Eine aus EP 714 128 A2 bekannte Leistungstransistorstruktur zeigt eine herkömmliche Verbindung von Elektroden eines lateralen DMOS-Transistors mit einer dicken auf der Oberfläche geführten Kupferschicht (Metall 3) mittels zwei sich in lateraler Richtung erstreckenden Metallisierungsebenen (Metall 1 und Metall 2) (vgl. 1 mit zugehöriger Beschreibung). Die 1 dieser Druckschrift zeigt in Verbindung mit Spalte 6, Zeilen 20 bis 28, dass die zur Verbindung der Leistungstransistorelektroden dienende erste Metallschicht (Metall 1) zunächst von einem Isolationsoxid 19 bedeckt wird, dudrch das dann Fenster (vias) geätzt werden, um die zweite Metallschicht (Metall 2) an gewählten Stellen (am Ort der "back gate contacting region") mit der ersten Metallschicht zu kontaktieren. Weder die erste Metallschicht noch die zweite Metallschicht erstrecken sich in vertikaler Richtung über mehrere Metallisierungsebenen hinweg, sondern bilden jede für sich eine einzige Metallisierungsebene, nämlich Metall 1 und Metall 2.
  • US 5,726,481 A zeigt zum Beispiel in 1, wie bei einer Smart-Power-Anordnung die Elektroden "drain" und "source" eines einen vertikalen MOS-Transistor bildenden Leistungsteils T mittels durch eine Isolationslage geätzten Fenstern mit einer oben liegenden Metallebene verbunden sind. Diese Metallebene (1: 24) ist über den Logikteil D1 hinaus erweitert, so dass sie diesen Logikteil abschirmt. Es ist aus der 1 der Druckschrift ersichtlich, dass die Kontaktmittel, das heißt die mit Metall gefüllten Vias des Leistungsteils T über eine Dicke von mehreren Signalmetallisierungsebenen reichen. Allerdings sind diese Kontaktmittel übliche metallgefüllte Vias in einer Isolationsschicht und bilden keine einzige sich vertikal über mehrere Signalmetallisierungsebenen (des Logikteils) erstreckende zusammenhängende Hochstrom-/Wärmeleitungsmetallschicht.
    •
  • Nach dem oben Gesagten ist es Aufgabe der Erfindung, einen integrierten Halbleiterschaltungschip, der wenigstens einen Abschnitt mit einer Leistungstransistorstruktur aufweist, so zu ermöglichen, dass er eine gute thermische Ankopplung der oberen Metallisierungsschicht an das Silizium aufweist und bei ihm außerdem die laterale Strorntragefähigkeit der Signalmetallisierungen erhöht ist.
  • Die obige Aufgabe wird anspruchsgemäß gelöst.
  • Theoretisch müssten die Signalmetallisierungen um ihre Stromtragefähigkeit zu erhöhen, entweder dicker gemacht oder zusätzliche eingefügt werden. Dickere Signalmetallisierungen lassen sich aber nicht mehr so fein strukturieren, dass eine 250 nm Logikpackungsdichte gewährleistet ist. Zusätzliche Metallisierungsebenen verteuern den Prozess. Beide Ansätze verbessern aber kaum die thermische Ankopplung des Siliziums an die stromzuführende Kupferebene.
  • Aus diesem Grunde schlägt diese Erfindung zur Lösung der obigen Aufgabe einen integrierten Halbleiterschaltungschip vor mit einem ersten Abschnitt, der eine Leistungstransistorstruktur aufweist, und einem zweiten Abschnitt, der eine Logikschaltung mit mehreren übereinanderliegenden Signalmetallisierungsebenen aufweist, wobei wenigstens ein Teil der Elektroden der Leistungstransistorstruktur durch vertikal über mehrerere Metallisierungsebenen hinweg reichende Kontaktmittel mit auf der Chipoberseite liegenden dicken Stromzufuhrmetallisierungsbahnen in Kontakt stehen, dadurch gekennzeichnet, dass die Kontaktmittel für jede eine hohe Stromtragefähigkeit erfordernde Elektrode der Leistungstransistorstruktur eine einzige sich vertikal über mehrere Signalmetallisierungsebenen erstreckende zusammenhängende Hochstrom-/Wärmeleitungsmetallschicht aufweisen, die das zugehörige Elektrodenanschlussgebiet der Leistungtransistorstruktur über eine große Fläche berührt.
  • Um große Ströme auch lateral zu transportieren, ist die Hochstrom-/Wärmeleitungsmetallschicht in lateraler Richtung geführt.
  • Ein wesentliches Merkmal ist, dass die Hochstrom-/Wärmeleitungsmetallschicht die unter der Leistungstransistorstruktur liegende Siliziumhalbleiterschicht großflächig berührt.
  • Gemäß einem erfindungsgemäßen Konzept erstreckt sich die Hochstrom-/Wärmeleitungsmetallschicht vom Elektrodenanschlussgebiet der Leistungstransistorstruktur aus über sämtliche Metallisierungsebenen. Einem alternativen Konzept der Erfindung gemäß erstreckt sich die Hochstrom-/Wärmeleitungsmetallschicht vom Elektrodenanschlussgebiet der Leistungstransistorstruktur aus nur über einen bestimmten Teil der gesamten Metallisierungsebenen. Um die thermische Ankopplung der Hochstrom-/Wärmeleitungsmetallschicht an die oberste Kupferschicht noch weiter zu verbessern, ist vorgesehen, dass die Hochstrom-/Wärmeleitungsmetallschicht an ihrem oberen an die Stromzufuhrmetallisierungsbahnen anschließenden Abschnitt verbreitert ist. Dies kann zum Beispiel durch einen überdimensionalen Dual-Damascene-Prozess erreicht werden, der eine breitere Metallisierung im oberen Bereich der Hochstrom-/Wärmeleitungsmetallschicht erlaubt.
  • Bevorzugt besteht die Hochstrom-/Wärmeleitungsmetallschicht aus Kupfer.
  • Bei einer bevorzugten Ausführungsform weist der erfindungsgemäße integrierte Halbleiterschaltungschip als Leistungstransistorstruktur einen DMOS-Transistor auf. Letzterer kann ein vertikaler DMOS oder ein lateraler DMOS-Transistor sein.
  • Die nachfolgende Beschreibung beschreibt bezogen auf die Zeichnungsfiguren mehrere Ausführungsbeispiele eines erfindungsgemäßen integrierten Halbleiterschaltungschips.
  • 1 zeigt in Form eines schematischen Querschnitts ein erstes Ausführungsbeispiel eines integrierten Halbleiterschaltungschips der Erfindung.
  • 2 zeigt einen schematischen Querschnitt eines zweiten Ausführungsbeispiels eines erfindungsgemäßen integrierten Halbleiterschaltungschips.
  • 3 zeigt einen schematischen Querschnitt eines dritten Ausführungsbeispiels eines erfindungsgemäßen integrierten Halbleiterschaltungschips.
  • 4 zeigt eine schematische Draufsicht auf einen integrierten Halbleiterschaltungschip zum Beispiel gemäß 1.
  • 5 zeigt in einem schematischen Querschnitt die bereits beschriebene Struktur eines bislang üblichen integrierten Halbleiterschaltungschips und
  • 6 zeigt eine schematische ebene Ansicht entlang der Schnittebene S-S von 5.
  • Es ist zu bemerken, dass die nachstehend anhand der 1 bis 4 beschriebenen Ausführungsbeispiele eines integrierten Halbleiterschaltungschips als Leistungstransistorstruktur beispielhaft einen lateralen DMOS-Transistor verwenden. Der Kern der Erfindung, der in der effizienten thermischen und elektrischen Ankopplung des Leistungstransistors an die oberste Metallisierungsebene liegt, ist aber nicht auf DMOS-Transistoren beschränkt.
    •
  • In 1 ist in Form eines schematischen Querschnitts ein Abschnitt eines erfindungsgemäßen integrierten Halbleiterschaltungschips gezeigt. Im rechten Teil der 1 ist ein Abschnitt eines mit II bezeichneten Logikteils der integrierten Halbleiterschaltung dargestellt. Oberhalb einer Siliziumschicht 1 verbinden, von einer Plasmaoxidschicht 2 isoliert, beispielhaft N Metallisierungsebenen M1 – MN Logikelemente des Logikteils II untereinander und mit einem dicken obersten Stromzuführungskupferpad 5. Die Logikschaltungselemente stehen mit den Metallisierungsebenen und die Metallisierungsebenen untereinander durch Wolframstöpsel 8d oder Polysiliziumstöpsel 9 in Verbindung. Im linken Abschnitt der 1 ist eine mit I bezeichnete DMOS-Transistorstruktur vorgesehen, die in diesem Beispiel ein lateraler Leistungs-DMOS-Transistor DMOS ist. Über dem Leistungs-DMOS-Transistor DMOS befindet sich höchstens nur die Signalmetallisierung, die durch die Metallisierungsebene M1 angedeutet ist und die für den Anschluss der Teile des Leistungstransistors notwendig ist, die wenig Strom benötigen. Im Falle des Leistungs-DMOS-Transistors DMOS ist dies das Gate, welches anhand des Feldoxids FOX und der Gateelektrode veranschaulicht ist. Ein Wolframstöpsel 8b dient zur Verbindung der Gateelektrode des DMOS-Leistungstransistors mit der Signal-Metallisierungsebene M1.
  • Der Anschluss der Leistungstransistorelektroden, die einen hohen Strom tragen müssen, wie der Sourceelektrode, der Bodyelektrode und der Drainelektrode erfolgt jeweils über eine dicke zusammenhängende Metallisierungsschicht 10, 11 und 12, die mehrere Signalmetallisierungsebenen dick ist. Diese zusammenhängende Metallisierungsschicht wird im folgenden als Hochstrom-/Wärmeleitungsmetallschicht (HS-WL) bezeichnet. Die HS-WL berührt jeweils über eine möglichst große Fläche A1, A2 und A3 die Leistungstransistoranschlussgebiete, das heißt Source, Body und Drain des Leistungs-DMOS-Transistors DMOS. Wenigstens eine der HS-WL-Schichten 10, 11, 12 zum Beispiel die HS-WL 12 ist auch in lateraler Richtung geführt, d.h. in 1 senkrecht zur Zeichnungsebene, um große Ströme auch lateral zu transportieren. Im Falle der HS-WL 10 und 11 jeweils für die Sourceelektrode und die Bodyelektrode zeigt 1, wie diese HS-WL in gutem elektrischem und Wärmeleitungskontakt mit den oberen dicken Kupfermetallisierungslagen 6 und 7 stehen.
  • Während sich in 1 die HS-WL in vertikaler Richtung über sämtliche Metallisierungsebenen M1 bis MN erstrecken, gehen die HS-WL gemäß dem in 2 gezeigten zweiten Ausführungsbeispiel nicht über sämtliche Metallisierungsebenen sondern nur über einen Teil M1 bis MK derselben. Wesentlich ist bei den in den 1 und 2 gezeigten Ausführungsbeispielen, dass die HS-WL 10, 11 und 12 eine großflächige Wärmeanbindung an die Siliziumschicht 1 haben, was mit den Flächen A1, A2 und A3 veranschaulicht ist.
  • Bei dem in 3 gezeigten dritten Ausführungsbeispiel sind die HS-WL 10, 11 in ihrem oberen Bereich (zum Beispiel über die Metallisierungsebenen M2 – MN) verbreitert. Diese Verbreiterung 13 kann durch einen überdimensionalen Dual-Damascene-Prozess erreicht werden. Selbstverständlich lässt sich diese Verbreiterung 13 auch auf die HS-WL 12 übertragen.
  • 4 zeigt in schematischer ebener Draufsicht einen gemäß dem Ausführungsbeispiel der 1 ausgeführten integrierten Halbleiterschaltungschip. Dargestellt sind in einem SRC-Gebiet mehrere HS-WL-Balken 1-n, die zum Beispiel aus Kupfer bestehen und ein daneben liegender HS-WL-Balken zur guten thermischen und elektrischen Ankopplung der Drainelektrode DR.
  • Nach den obigen Ausführungen liegt der Kern der Erfindung in der effizienten thermischen und elektrischen Ankopplung der Leistungstransistorstruktur an die oberste Metallisierungsebene, zu welchem Zweck mehrere zusammenhängende Hochstrom-/Wärmeleitungsschichten HS-WL, die mehrere Signalmetallisierungsebenen dick sind, die den Leistungstransistor DMOS tragende Siliziumschicht 1 großflächig mit den obersten dicken Kupferbahnen verbinden.
  • Der zur Herstellung der HS-WL einzusetzende Prozess ist recht einfach. Nach Abscheidung der Isolationsschicht (Plasmaoxid) 2 oberhalb der obersten Signalmetallisierung MN werden tiefe Gräben geätzt. Als Ätzstopp lässt sich Polysilizium (laterale HS-WL) oder Silizium (Source und Drain) verwenden. Eine andere Möglichkeit ist silizidiertes Polysilizium und Monosilizium. Würde man auf die laterale HS-WL verzichten, wäre ein selektiver Ätzstopp nicht notwendig. Im Falle von Kupfer als Material für die HS-WL-Schicht muss eine Barriere und ein Seed-Layer gesputtert werden. Danach erfolgt die Kupfergalvanik. Weil die Aspektverhältnisse (Mindestbreite zum Beispiel 1 μm und Mindesthöhe zum Beispiel 6 μm) gering sind, ist dies leicht möglich. Dann erfolgt der CMP-Prozess und eine Passivierung der Kupferschicht, zum Beispiel durch Nitrid. Dann kann eine weitere Isolationsschicht aufgebracht werden und schließlich und endlich die dicke oberste Stromzufuhrmetallisierungslage 5, 6 und 7, die über Vias mit der obersten Signalmetallisierungsebene und den HS-WL-Schichten verbunden sind.

Claims (10)

  1. Integrierter Halbleiterschaltungschip mit einem ersten Abschnitt (I), der eine Leistungstransistorstruktur (DMOS) aufweist, und einem zweiten Abschnitt (II), der eine Logikschaltung mit mehreren übereinanderliegenden Signalmetallisierungsebenen (M1 – MK; M1 – MN) aufweist, wobei wenigstens ein Teil der Elektroden der Leistungstransistorstruktur (DMOS) durch vertikal über mehrerere Metallisierungsebenen hinweg reichende Kontaktmittel mit auf der Chipoberseite liegenden dicken Stromzufuhrmetallisierungsbahnen (6, 7) in Kontakt stehen, dadurch gekennzeichnet, dass die Kontaktmittel für jede eine hohe Stromtragefähigkeit erfordernde Elektrode der Leistungstransistorstruktur (DMOS) eine einzige sich vertikal über mehrere Signalmetallisierungsebenen (M1 – MK; M1 – MN) erstreckende zusammenhängende Hochstrom-/Wärmeleitungsmetallschicht (HS-WL) (10, 11, 12) aufweisen, die das zugehörige Elektrodenanschlussgebiet (A1, A2, A3) der Leistungtransistorstruktur (DMOS) über eine große Fläche berührt.
  2. Integrierter Halbleiterschaltungschip nach Anspruch 1, dadurch gekennzeichnet, dass die Hochstrom-/Wärmeleitungsmetallschicht (10, 11, 12) in lateraler Richtung geführt ist, um große Ströme auch lateral zu transportieren.
  3. Integrierter Halbleiterschaltungschip nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Hochstrom-/Wärmeleitungsmetallschicht (12) die unter der Leistungstransistorstruktur (DMOS) liegende Siliziumhalbleiterschicht großflächig berührt.
  4. Integrierter Halbleiterschaltungschip nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass sich die Hochstrom-/Wärmeleitungsmetallschicht (10, 11, 12) vom Elektrodenanschlussgebiet (A1, A2, A3) der Leistungstransistorstruktur (DMOS) aus nur über einen bestimmten Teil (M1 – MK) der gesamten Metallisierungsebenen (M1 – MN) erstreckt.
  5. Integrierter Halbleiterschaltungschip nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass sich die Hochstrom-/Wärmeleitungsmetallschicht (10, 11, 12) vom Elektrodenanschlussgebiet (A1, A2, A3) der Leistungstransistorstruktur (DMOS) aus über sämtliche Metallisierungsebenen (M1 – MN) erstreckt.
  6. Integrierter Halbleiterschaltungschip nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Hochstrom-/Wärmeleitungsmetallschicht (10, 11, 12) in ihrem oberen an die Stromzufuhrmetallisierungsbahnen (6, 7) anschließenden Abschnitt (13) verbreitert ist.
  7. Integrierter Halbleiterschaltungschip nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Hochstrom-/Wärmeleitungsmetallschicht (10, 11, 12) Kupfer aufweist.
  8. Integrierter Halbleiterschaltungschip nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Leistungstransistorstruktur (DMOS) einen DMOS-Transistor aufweist.
  9. Integrierter Halbleiterschaltungschip nach Anspruch 8, dadurch gekennzeichnet, dass der DMOS-Transistor ein vertikaler DMOS-Transistor ist.
  10. Integrierter Halbleiterschaltungschip nach Anspruch 8, dadurch gekennzeichnet, dass der DMOS-Transistor ein lateraler DMOS-Transistor ist.
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