DE10350036A1 - Verfahren zum Vereinzeln von Halbleiterchips und entsprechende Halbleiterchipanordnung - Google Patents

Verfahren zum Vereinzeln von Halbleiterchips und entsprechende Halbleiterchipanordnung Download PDF

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Abstract

Die vorliegende Erfindung schafft ein Verfahren zum Vereinzeln von Halbleiterchips und eine entsprechende Halbleiterchipanordnung. Das Verfahren umfasst die Schritte: Bereitstellen eines Substrats (1) mit einer oberen Substratebene (1A), einer mittleren Substratebene (1B) und einer unteren Substratebene (1C); wobei in der mittleren Substratebene (1B) eine Mehrzahl von Hohlräumen (H0-H7) oder porösen Bereichen vorgesehen ist, die von einem jeweiligen Substratrahmenbereich (R0-R7) eingefasst sind; wobei die Hohlräume (H0-H7) bzw. porösen Bereiche derart unter einem jeweiligen von einem Halbleiterchip-Peripheriebereich (C0-C7) begrenzten Halbleiterchipbereich (B0-B7) in der oberen Substratebene (1A) angeordnet sind, dass ein jeweiliger Substratrahmenbereich (R0-R7) durch einen lateralen Zwischenraum (Z0-Z7) von einer vertikalen Verlängerung des jeweiligen entsprechenden Halbleiterchip-Peripheriebereichs (C0-C7) beabstandet ist. Im Falle der Hohlräume (H0-H7) ist jeweils mindestens ein Substratstützelement (S0-S7) zum Verbinden der unteren Substratebene (1C) mit einem jeweiligen Halbleiterchipbereich (B0-B7) in der oberen Substratebene (1A) vorgesehen. Ein laterales Trennen der Halbleiterchipbereiche (B0-B7) erfolgt durch Durchtrennen der oberen Substratebene (1A) oberhalb des jeweiligen Zwischenraums (Z0-Z7) entlang des jeweiligen Halbleiterchip-Peripheriebereichs (C0-C7); ein Vereinzeln der Halbleiterchipbereiche (B0-B7) in Halbleiterchips durch Durchtrennen der ...

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zum Vereinzeln von Halbleiterchips und eine entsprechende Halbleiterchipanordnung.
  • Obwohl auf beliebige Halbleiterchipanordnungen anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegende Problematik in bezug auf eine mikromechanische Halbleiterchipanordnung erläutert.
  • Üblicherweise erfolgt die Herstellung von Halbleiterchips im Verbund auf Halbleiterwafern. Diese Halbleiterwafer enthalten je nach Chip- und Wafer-Größe bis zu einige Tausend Bauelemente. Nach der Herstellung der Halbleiterchips im Verbund auf den Halbleiterwafern müssen diese durch Vereinzeln voneinander getrennt werden. Dies erfolgt üblicherweise mittels einer Wafersäge.
  • Eine Wafersäge besitzt ein Kreissägeblatt mit einer Breite von unter 100 μm, das beispielsweise mit einer Umdrehungszahl von 12000 min.–1 rotiert. Die Oberfläche des Sägeblatts ist mit Diamantsplittern besetzt. Zur Kühlung der Wafer-Oberfläche und des Sägeblatts während des Sägevorgangs sowie zur Abreinigung der während des Sägevorgangs entstehenden Partikel wird die Wafer-Oberfläche mit Wasser gespült.
  • Diese Methode ist geeignet, um Halbleiterchips zu vereinzeln, die am Ende des Herstellungsprozesses unempfindlich gegenüber Partikel- und Wassereinwirkung sind. Viele mikromechanische Sensorchips besitzen jedoch Strukturen, die während des Sägeprozesses durch Partikel- und/oder Wassereinwirkung zerstört werden können. Ein übliches Verfahren zum Schutz derartiger empfindlicher Strukturen ist das Bonden einer Verkappung auf die Sensorchips vor der Vereinzelung der Halbleiterchips.
  • Ein Beispiel für derartige mikromechanische Sensorchips sind Inertialsensoren, die als Anwendung Meßgrößen messen, welche kein Meßmedium zur Ausbreitung benötigen bzw. die Verkappung durchdringen können, wie z.B. ein Beschleunigungssensor mit einem kapazitiven Meßprinzip. Eine übliche Ausführungsform des Sensorchips besitzt eine sehr filigrane Fingerstruktur, die unter Wassereinwirkung verkleben würde. Da der Sensorchip seine Funktion auch beibehält, wenn er hermetisch verschlossen ist, wird vor dem Sägen auf den Substratwafer eine Verkappung gebondet.
  • Ein Beispiel für eine mikromechanische Struktur, die nicht hermetisch verschlossen werden kann, ist ein Mikro Total Analysis System (μTAS). In einem solchen System sind Einheiten zur Präparation, Separation und Detektion chemischer bzw. biologischer Lösungen auf einem Mikro Fluidik Chip integriert. Die Fluidikkanäle müssen Zugänge besitzen, um das Analysat infundieren zu können. Die während des Sägeprozesses entstandenen Partikel können sich in den Zugängen anlagern und diese verstopfen. Durch Kapillarkräfte könnte Wasser in das System gelangen und die Funktionalität des μTAS zerstören.
    •
  • VORTEILE DER ERFINDUNG
  • Das erfindungsgemässe Verfahren zum Vereinzeln von Halbleiterchips mit den Merkmalen des Anspruchs 1 bzw. 2 und die entsprechende Halbleiterchipanordnung gemäss Anspruch 11 bzw. 12 weisen gegenüber den bekannten Lösungsansätzen den Vorteil auf, dass Halbleiterchips ohne Generierung von Partikeln bzw. ohne Einwirkung von Wasser vereinzelt werden können. Im Gegensatz zum Sägen werden die Halbleiterchips nicht seriell, sondern parallel vereinzelt. Die Dauer des Prozesses ist somit nicht von der Anzahl der Substratchips pro Substratwafer abhängig, sondern allein von der Dicke der Halbleiterchips. Das Verfahren ermöglicht insbesondere die Herstellung von Substratchips beliebiger Dicke sowie beliebiger Form, wie z.B. runde Substratchips. Insbesondere ist es möglich, Chips mit nadelförmigen Strukturen herzustellen
  • Die der vorliegenden Erfindung zu Grunde liegende Idee besteht darin, in einer mittleren Substratebene eines Substrats eine Mehrzahl von Hohlräumen oder porösen Bereichen mit hoher Porosität vorzusehen, die von einem jeweiligen Substratrahmenbereich eingefasst sind, wobei die Hohlräume derart unter einem jeweiligen von einem Halbleiterchip-Peripheriebereich begrenzten Halbleiterchipbereich in der oberen Substratebene angeordnet sind, dass ein jeweiliger Substratrahmenbereich durch einen lateralen Zwischenraum von einer vertikalen Verlängerung des jeweiligen entsprechenden Halbleiterchip-Peripheriebereichs beabstandet ist. In den Hohlräumen ist jeweils mindestens ein Substratstützelement aus Substratmaterial oder porös gemachtem Substratmaterial zum Verbinden der unteren Substratebene mit einem jeweiligen Halbleiterchipbereich in der oberen Substratebene vorgesehen. Bei porösen Bereichen kann darauf sogar verzichtet werden.
  • Das Vereinzeln erfolgt dann durch einen ersten Trennschritt zum Auftrennen der Halbleiterchip-Peripheriebereiche und einen zweiten Trennschritt zum Auftrennen der Substratstützbereiche.
  • In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der Erfindung.
  • Gemäss einer bevorzugten Weiterbildung sind die Substratstützelemente Säulen, deren Durchmesser wesentlich geringer ist als ein Durchmesser der Substratrahmenbereich.
  • Gemäss einer bevorzugten Weiterbildung sind die porösen Bereiche teilweise oder vollständig oxidiert. Dadurch sind sie leichter durchtrennbar.
  • Gemäss einer weiteren bevorzugten Weiterbildung wird auf der oberen Substratebene eine weitere Substratebene aufgebracht, in der die Halbleiterchips vor dem lateralen Trennen der Halbleiterchipbereiche prozessiert werden. Dies hat den Vorteil, dass die obere Substratebene mechanisch verstärkt wird.
  • Gemäss einer weiteren bevorzugten Weiterbildung wird die weitere Substratebene durch Epitaxie oder Substrat-Substrat-Bonding aufgebracht.
  • Gemäss einer weiteren bevorzugten Weiterbildung wird das laterale Trennen der Halbleiterchipbereiche durch einen Ätzprozess unter Verwendung einer entsprechenden Ätzmaske vollzogen. Dies hat den Voreil, dass die Chipform nicht auf Quadrate beschränkt ist, sondern beliebige Geometrien annehmen kann.
  • Gemäss einer weiteren bevorzugten Weiterbildung ist der Ätzprozess ein anisotroper Trockenätzprozess. Dieser hat den Vorteil geringen Platzbedarfs im Vergleich zum Nassätzen.
  • Gemäss einer weiteren bevorzugten Weiterbildung wird das Durchtrennen der jeweiligen Substratstützelemente durch einen mechanischen Abgreifprozess vollzogen. Dies hat den Vorteil, dass die Halbleiterchips sofort im gleichen Schritt auf ein Schaltungssubstrat oder ein Bauelementgehäuse montiert werden können.
  • Gemäss einer weiteren bevorzugten Weiterbildung ist das Substrat ein Wafersubstrat.
    •
  • ZEICHNUNGEN
  • Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
  • 1 – 4 zeigen eine erste Ausführungsform des erfindungsgemässen Verfahren zum Vereinzeln von Halbleiterchips und einer entsprechenden Halbleiterchipanordnung.
  • BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten.
  • 1 zeigt eine Querschnittsansicht entlang einer Linie I-I'' einer Ausführungsform der erfindungsgemäßen Halbleiterchipanordnung, und 2 zeigt eine Querschnittsansicht durch die mittlere Substratebene 1B von 1 entlang der Linie I-I'.
  • In 1 bezeichnet das Bezugszeichen 1 ein Siliziumwafersubstrat, welches eine obere Substratebene 1A, eine mittlere Substratebene 1B und eine untere Substratebene 1C aufweist.
  • In der mittleren Substratebene 1B ist eine Mehrzahl von Hohlräumen H0 bis H7 vorgesehen, die von einem jeweiligen Substrat-Rahmenbereich R0 bis R7 eingefaßt sind. Wie aus 2 erkennbar, in dem der Querschnitt gemäß 1 durch die Linie I-I' angedeutet ist, sind die Hohlräume derart unter einem jeweiligen von einem Halbleiterchip-Peripheriebereich C0 bis C7 begrenzten Halbleiterchipbereich B0 bis B7 in der Substratebene 1A angeordnet, daß ein jeweiliger Substrat-Rahmenbereich R0 bis R7 durch einen lateralen Zwischenraum Z0 bis Z7 von einer vertikalen Verlängerung des jeweiligen entsprechenden Halbleiterchip-Peripheriebereichs C0 bis C7 beabstandet ist.
  • In den Hohlräumen H0 bis H7 ist jeweils ein Substratstützelement S0 bis S7 zum Verbinden der unteren Substratebene 1C mit einem jeweiligen Halbleiterchipbereich B0 bis B7 in der oberen Substratebene 1A vorgesehen, wobei die Substratstützelemente S0 bis S7 eine Säulenform aufweisen. Der Durchmesser der Substratstützelemente S0 bis S7 ist dabei wesentlich geringer als der Durchmesser der Substrat-Rahmenbereiche R0 bis R7.
  • Zur Herstellung der Hohlräume H0 bis H7 gemäß 1 und 2 gibt es verschiedene bekannte Verfahren.
  • Die Herstellung eines Hohlraums durch Erzeugung einer porösen Silizium-Membran ist veröffentlicht in der WO 02/02458. Ein durch eine Maske strukturierter Bereich wird dabei durch eine Flußsäurelösung elektrochemisch porös geätzt. Dabei entsteht eine poröse Membran. Die Stromdichte wird nach einiger Zeit erhöht, so daß die darunter liegenden Bereiche nahezu komplett herausgelöst werden und ein hochporöser Bereich entsteht. Durch einen anschließenden Temperschritt erfolgt eine Umlagerung des Siliziums, wobei die poröse Membran verschlossen wird und die Hohlraumstruktur gemäß 1 entsteht.
  • Bei einem weiteren bekannten Verfahren, das Y. Tsunashima, T. Sato, I. Mizushima, "A new substrate engineering technique to realize silicon on nothing (SON) structure utilizing transformation of sub-micron trenches to empty space in silicon (ESS) by surface migration", Electrochemical Society Proceedings Vol 2000-17, Seiten 432-545, veröffentlicht haben, wird durch anisotropes Ätzen mit Schwefelhexafluorid durch eine Maskierung schmale Kanäle auf einem Substratwafer hergestellt. In einem anschließenden Temperschritt wird das Silizium derart umgelagert, daß ein Hohlraum mit einer Membran gemäss 1 entsteht.
  • Gemäß noch einem weiteren beispielhaften Verfahren wird eine poröse Schicht in einem Substratwafer erzeugt, die teilweise oxidiert wird. Vor einer anschließenden Epitaxie wird die Oxidschicht auf der Oberfläche durch einen kurzen Ätzschritt entfernt. Dadurch kann die Epitaxie von Silizium einkristallin aufwachsen. Durch das Oxid-Gerüst lagert sich das porös oxidierte Silizium nicht um. Nach einem Temperschritt verbleibt eine vergrabene poröse Oxidschicht. Die Haltestrukturen können durch eine flächige poröse Schicht ersetzt werden. Die Porosität wird so eingestellt, daß die Chips nur beim Ablösen herausgebrochen werden können.
  • Weiter mit Bezug auf 3, welche dem Querschnitt von 1 entspricht, wird dann auf der oberen Substratebene 1A eine weitere Substratebene 1D durch Epitaxie, beispielsweise in Form einer einkristallinen Siliziumschicht, erzeugt. Eine weitere Möglichkeit hierfür liegt im Bonden eines weiteren Substratwafers beliebiger Dicke. Somit läßt sich für die endgültigen Halbleiterchips über der oberen Substratebene 1A eine beliebige Dicke einstellen. Mit dem so hergestellten Substrat können anschließend beliebige Standard-Prozesse der Mikromechanik bzw. Mikroelektronik durchlaufen werden, um die Halbleiterchips in den Halbleiterchipbereichen B0 bis B7 funktionell auszugestalten. Wie aus 3 erkennbar, liegen zwischen den Halbleiterchipbereichen, welche durch die Halbleiterchip-Peripheriebereiche umgeben sind, Restrahmenbereiche RR.
  • Schliesslich mit Bezug auf 4, welche dem Querschnitt von 1 bzw. 3 entspricht, wird dann auf der Oberfläche der fertig prozessierten Halbleiterchips in der Substratebene 1D eine Maskierung M vorzugsweise aus Photolack gebildet, welche Öffnungen aufweist, an denen Grabenbereiche RL0, RL1 RL2, usw. geätzt werden, die ein laterales Trennen der Halbleiterchipbereiche B0 bis B7 bewirken, indem die oberen Substratebenen 1A, 1D oberhalb des jeweiligen Zwischenraumes Z0 bis Z7 entlang des jeweiligen Halbleiterchip-Peripheriebereiches C0 bis C7 durchätzt wird. Ein besonders geeigneter reaktiver Ionen-Ätzprozeß mit Schwefelhexafluorid wurde in der DE 198 26 382 offenbart. Durch die Substratstützelemente S0 bis S7 verbleiben die Halbleiterchips zunächst auf der unteren Substratebene 1C.
  • In einem abschließenden Schritt erfolgt dann ein Vereinzeln der Halbleiterchipbereiche B0 bis B7 in Halbleiterchips durch Durchtrennen der jeweiligen Substratstützelemente S0 bis S7 in einem mechanischen Abgreifschritt (Pick and Place-Verfahren), der eine anschließende Weiterverarbeitung, beispielsweise Montage auf einem Schaltungssubstrat oder einem Bauelementgehäuse, im selben Schritt ermöglicht.
  • Die auf der Rückseite der Halbleiterchips verbleibenden Bruchkanten bzw. Reste der Substratstützelemente S0 bis S7 sind in der Regel nicht störend, da sich ihre Dicke bei zweckmäßiger Einstellung der Höhe der Hohlräume auf einige Mikrometer beschränkt.
  • Obwohl die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels erläutert worden ist, ist sie nicht darauf beschränkt, sondern auch in anderer Weise ausführbar.
  • Insbesondere kann das Substrat auch ein mehrlagiges Substrat sein und ist nicht auf das Wafersubstrat beschränkt.
  • Auch können die Halbleiterchips direkt in der oberen Substratebene prozessiert werden.
  • Statt der Hohlräume können auch leicht trennbare hochporöse Bereiche vorgesehen werden, die vollständig oder teilweise oxidiert werden können. Dies erhöht die Stabilität der Lagerung der Halbleiterchips nach dem lateralen Trennvorgang. BEZUGSZEICHENLISTE:
    Figure 00070001
    •

Claims (12)

  1. Verfahren zum Vereinzeln von Halbleiterchips mit den Schritten: Bereitstellen eines Substrats (1) mit einer oberen Substratebene (1A), einer mittleren Substratebene (1B) und einer unteren Substratebene (1C); wobei in der mitleren Substratebene (1B) eine Mehrzahl von Hohlräumen (H0-H7) vorgesehen ist, die von einem jeweiligen Substratrahmenbereich (R0-R7) eingefasst sind; wobei die Hohlräume (H0-H7) derart unter einem jeweiligen von einem Halbleiterchip-Peripheriebereich (C0-C7) begrenzten Halbleiterchipbereich (B0-B7) in der oberen Substratebene (1A) angeordnet sind, dass ein jeweiliger Substratrahmenbereich (R0-R7) durch einen lateralen Zwischenraum (Z0-Z7) von einer vertikalen Verlängerung des jeweiligen entsprechenden Halbleiterchip-Peripheriebereichs (C0-C7) beabstandet ist; wobei in den Hohlräumen (H0-H7) jeweils mindestens ein Substratstützelement (S0-S7) zum Verbinden der unteren Substratebene (1C) mit einem jeweiligen Halbleiterchipbereich (B0-B7) in der oberen Substratebene (1A) vorgesehen ist; laterales Trennen der Halbleiterchipbereiche (B0-B7) durch Durchtrennen der oberen Substratebene (1A) oberhalb des jeweiligen Zwischenraums (Z0-Z7) entlang des jeweiligen Halbleiterchip-Peripheriebereichs (C0-C7); und Vereinzeln der Halbleiterchipbereiche (B0-B7) in Halbleiterchips durch Durchtrennen der jeweiligen Substratstützelemente (S0-S7).
  2. Verfahren zum Vereinzeln von Halbleiterchips mit den Schritten: Bereitstellen eines Substrats (1) mit einer oberen Substratebene (1A), einer mittleren Substratebene (1B) und einer unteren Substratebene (1C); wobei in der mittleren Substratebene (1B) eine Mehrzahl von porösen Bereichen vorgesehen ist, die von einem jeweiligen Substratrahmenbereich (R0-R7) eingefasst sind; wobei die porösen Bereiche derart unter einem jeweiligen von einem Halbleiterchip-Peripheriebereich (C0-C7) begrenzten Halbleiterchipbereich (B0-B7) in der oberen Substratebene (1A) angeordnet sind, dass ein jeweiliger Substratrahmenbereich (R0-R7) durch einen lateralen Zwischenraum (Z0-Z7) von einer vertikalen Verlängerung des jeweiligen entsprechenden Halbleiterchip-Peripheriebereichs (C0-C7) beabstandet ist; laterales Trennen der Halbleiterchipbereiche (B0-B7) durch Durchtrennen der oberen Substratebene (1A) oberhalb des jeweiligen Zwischenraums (Z0-Z7) entlang des jeweiligen Halbleiterchip-Peripheriebereichs (C0-C7); und Vereinzeln der Halbleiterchipbereiche (B0-B7) in Halbleiterchips durch Durchtrennen der jeweiligen porösen Bereiche.
  3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Substratstützelemente (S0-S7) Säulen sind, deren Durchmesser wesentlich geringer ist als ein Durchmesser der Substratrahmenbereich (R0-R7).
  4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die porösen Bereiche teilweise oder vollständig oxidiert sind.
  5. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass auf der oberen Substratebene (1A) eine weitere Substratebene (1D) aufgebracht wird, in der die Halbleiterchips vor dem lateralen Trennen der Halbleiterchipbereiche (B0-B7) prozessiert werden.
  6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die weitere Substratebene (1D) durch Epitaxie oder Substrat-Substrat-Bonding aufgebracht wird.
  7. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das laterale Trennen der Halbleiterchipbereiche (B0-B7) durch einen Ätzprozess unter Verwendung einer entsprechenden Ätzmaske (M) vollzogen wird.
  8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass der Ätzprozess ein anisotroper Trockenätzprozess ist.
  9. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Durchtrennen der jeweiligen Substratstützelemente (S0-S7) bzw. der porösen Bereiche durch einen mechanischen Abgreifprozess vollzogen wird.
  10. Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Substrat (1) ein Wafersubstrat ist.
  11. Halbleiterchipanordnung zur Verwendung in einem Verfahren nach Anspruch 1 mit: einem Substrats (1) mit einer oberen Substratebene (1A), einer mittleren Substratebene (1B) und einer unteren Substratebene (1C); wobei in der mittleren Substratebene (1B) eine Mehrzahl von Hohlräumen (H0-H7) vorgesehen ist, die von einem jeweiligen Substratrahmenbereich (R0-R7) eingefasst sind; wobei die Hohlräume (H0-H7) derart unter einem jeweiligen von einem Halbleiterchip-Peripheriebereich (C0-C7) begrenzten Halbleiterchipbereich (B0-B7) in der oberen Substratebene (1A) angeordnet sind, dass ein jeweiliger Substratrahmenbereich (R0-R7) durch einen lateralen Zwischenraum (Z0-Z7) von einer vertikalen Verlängerung des jeweiligen entsprechenden Halbleiterchip-Peripheriebereichs (C0-C7) beabstandet ist; und wobei in den Hohlräumen (H0-H7) jeweils mindestens ein Substratstützelement (S0-S7) zum Verbinden der unteren Substratebene (1C) mit einem jeweiligen Halbleiterchipbereich (B0-B7) in der oberen Substratebene (1A) vorgesehen ist.
  12. Halbleiterchipanordnung zur Verwendung in einem Verfahren nach Anspruch 2 mit: einem Substrats (1) mit einer oberen Substratebene (1A), einer mittleren Substratebene (1B) und einer unteren Substratebene (1C); wobei in der mittleren Substratebene (1B) eine Mehrzahl von porösen Bereichen vorgesehen ist, die von einem jeweiligen Substratrahmenbereich (R0-R7) eingefasst sind; wobei die porösen Bereiche derart unter einem jeweiligen von einem Halbleiterchip-Peripheriebereich (C0-C7) begrenzten Halbleiterchipbereich (B0-B7) in der oberen Substratebene (1A) angeordnet sind, dass ein jeweiliger Substratrahmenbereich (R0-R7) durch einen lateralen Zwischenraum (Z0-Z7) von einer vertikalen Verlängerung des jeweiligen entsprechenden Halbleiterchip-Peripheriebereichs (C0-C7) beabstandet ist.
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