DE102009028961A1 - Dünnchip und Verfahren zu dessen Herstellung und Montage - Google Patents

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Robert Bosch GmbH
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Abstract

Es werden Maßnahmen zur elektrischen Kontaktierung und mechanischen Fixierung von Dünnchips vorgeschlagen, deren Funktionalität, ausgehend von der Oberflächenschicht eines Halbleitersubstrats, in einem Schichtaufbau realisiert ist, wobei die Anschlusspads (25) zur elektrischen Kontaktierung eines deratigen Dünnchips (20) in der Chipoberseite ausgebildet sind. Erfindungsgemäß wird die Chipoberfläche mit einer elektrisch leitfähigen Beschichtung (281, 282) versehen, aus der zumindest Anschlussleitungen herausstrukturiert werden, die sich jeweils von einem Anschlusspad (25) auf der Chipoberseite bis über eine Chipseitenfläche erstrecken. Der Dünnchip (20) wird über Lötbumps (23), die im Randbereich des Dünnchips (20) in Kontakt mit der elektrisch leitfähigen Beschichtung (281, 282) angeordnet sind, auf einem mit Verbindungsflächen (22) versehenen Träger (21) mechanisch fixiert und elektrisch kontaktiert.

Description

  • Stand der Technik
  • Die Erfindung betrifft einen Dünnchip, dessen Funktionalität ausgehend von der Oberflächenschicht eines Halbleitersubstrats in einem Schichtaufbau realisiert ist und der mit in der Chipoberseite ausgebildeten Anschlusspads zur elektrischen Kontaktierung ausgestattet ist.
  • Des Weiteren betrifft die Erfindung ein Verfahren zur Herstellung einer Vielzahl derartiger Dünnchips. Im Rahmen dieses Verfahrens wird die Oberflächenschicht mit dem Schichtaufbau strukturiert und mindestens ein Hohlraum unter der Oberflächenschicht erzeugt, so dass die einzelnen Chips durch in den Hohlraum mündende Gräben definiert werden und lediglich über Aufhängestege untereinander und/oder mit dem übrigen Halbleitersubstrat verbunden sind, und/oder so dass die einzelnen Chips über Stützelemente im Bereich des Hohlraums mit der Substratschicht unterhalb des Hohlraums verbunden sind. Beim Vereinzeln der Chips am Ende des Herstellungsprozesses werden die Aufhängestege und/oder Stützstellen aufgetrennt.
  • Schließlich betrifft die Erfindung noch ein Verfahren zur Montage eines erfindungsgemäßen Dünnchips.
  • Üblicherweise erfolgt die Prozessierung der Funktionalität von Halbleiterchips nicht einzeln sondern für eine Vielzahl von Halbleiterchips gleichzeitig, im Waferverbund. Je nach Chipgröße und Wafergröße können auf einem Halbleiterwafer einige tausend Bauelemente angeordnet werden, die dann am Ende des Herstellungsverfahrens vereinzelt werden müssen.
  • In der deutschen Offenlegungsschrift DE 103 50 036 A1 wird ein Verfahren beschrieben, mit dem das Vereinzeln der Chips vereinfacht werden soll. Dieses Verfahren lässt sich insbesondere auch beider Herstellung von abgedünnten Chips einsetzen, deren Funktionalität lediglich in einer Oberflächenschicht des Halbleitersubstrats realisiert wird. Die seitlichen Chipgrenzen dieser Dünnchips werden hier mit Hilfe von Ätzgräben festgelegt, die die Oberflächenschicht des Substrats vollständig durchdringen. Außerdem werden mit oberflächenmikromechanischen Verfahren Hohlräume unterhalb der Oberflächenschicht erzeugt, so dass die einzelnen Chips lediglich über Stützelemente im Bereich eines Hohlraums mit der Substratschicht unterhalb dieses Hohlraums verbunden sind. Zum Vereinzeln der Chips werden diese Stützelemente dann mechanisch aufgetrennt, beispielsweise in einem Abgreifprozess im Rahmen der Einzelchipmontage.
  • Offenbarung der Erfindung
  • Mit der vorliegenden Erfindung werden Maßnahmen zur elektrischen Kontaktierung und mechanischen Fixierung der hier in Rede stehenden Dünnchips vorgeschlagen.
  • Der erfindungsgemäße Dünnchip umfasst dazu eine elektrisch leitfähige Beschichtung, die sich zumindest von einem Anschlusspad auf der Chipoberseite bis über eine Chipseitenfläche erstreckt und als elektrische Anschlussleitung fungiert.
  • Gemäß dem beanspruchten Herstellungsverfahren wird der strukturierte Schichtaufbau mit einer solchen elektrisch leitfähigen Beschichtung versehen, die sich insbesondere auch über die die Chips definierenden Gräben erstreckt. Die elektrisch leitfähige Beschichtung wird dann so strukturiert, dass sie sich auf jedem Chip zumindest von einem Anschlusspad auf der Chipoberseite bis über eine Chipseitenfläche erstreckt und eine elektrische Anschlussleitung bildet. Erfindungsgemäß wird diese elektrisch leitfähige Beschichtung aber nicht nur zur Kontaktierung sondern auch zur mechanischen Fixierung des Dünnchips genutzt. Dazu wird der Dünnchip mit Hilfe von Lötbumps, die im Randbereich des Dünnchips im Kontakt mit der elektrisch leitfähigen Beschichtung angeordnet sind, auf einem mit Verbindungsflächen versehenen Träger mechanisch fixiert und elektrisch kontaktiert.
  • Das der Erfindung zugrundeliegende Konzept zur elektrischen Kontaktierung und Montage von Dünnchips auf Leiterplatten oder Leadframes nutzt die Vereinzelungstrenchs, die im Rahmen des bekannten Chipfilm-Prozesses im Schichtaufbau des Waferverbunds erzeugt werden, zur Realisierung von Anschlussleitungen, die von der Chipoberseite auf die Chiprückseite geführt sind. Im Unterschied zu den bekannten Durchkontakten, die sich durch den Chipkörper erstrecken, verlaufen diese Anschlussleitungen über eine Seitenfläche des Chips an der Chipoberfläche. Erfindungsgemäß werden also die Seitenflächen der Dünnchips mit einer elektrisch leitfähigen Beschichtung versehen, indem die Seitenwandungen der Vereinzelungstrenchs entsprechend beschichtet werden. Die dafür erforderlichen Prozesse lassen sich aufgrund des günstigen Aspektverhältnisses der Vereinzelungstrenchs einfach in das bekannte Chipfilm-Herstellungsverfahren für Dünnchips integrieren. So liegt das Verhältnis von Trenchtiefe zu Trenchbreite üblicherweise in der Größenordnung von 1 zu 4. Die auf die Chiprückseite geführten Anschlussleitungen erweisen sich auch im Hinblick auf die Montage der erfindungsgemäßen Dünnchips als äußerst vorteilhaft. Diese Chips können nämlich einfach aus dem Waferverbund von der Oberseite des Wafers abgepickt werden und im selben Arbeitsschritt mit demselben Werkzeug auf einen Träger, wie eine Leiterplatte oder ein Leadframe, gesetzt werden, der vorab mit Lötbumps zur Kontaktierung des Dünnchips versehen worden ist. Diese Lötbumps reichen in der Regel auch zur mechanischen Fixierung des Dünnchips auf dem Träger aus.
  • In einer vorteilhaften Weiterbildung der Erfindung dient die elektrische leitfähige Beschichtung nicht nur zur Realisierung von Anschlussleitungen des Dünnchips sondern auch zur Realisierung von Montagebereichen, denen keine elektrische Funktion zukommt. Dazu wird die Beschichtung so strukturiert, dass auf den Chipseitenflächen auch beschichtete Bereiche verbleiben, die nicht an Schaltungselemente des Chips angeschlossen sind. Diese beschichteten Bereiche dienen ausschließlich der mechanischen Fixierung. In diesem Fall können sowohl zur Montage als auch zur elektrische Kontaktierung des Dünnchips Lötbumps verwendet werden. Außerdem können die Montage und die elektrische Kontaktierung in einem Verfahrensschritt vorgenommen werden.
  • Die Funktionsfähigkeit des erfindungsgemäßen Dünnchips ist nur dann gewährleistet, wenn die elektrisch leitende Beschichtung gegenüber anderen Chipbereichen elektrisch isoliert ist, so dass die elektrische Funktionalität des Dünnchips nicht kurzgeschlossen wird.
  • In einer vorteilhaften Ausführungsform der Erfindung wird dies mit Hilfe einer Isolationsschicht erreicht, die vor dem Erzeugen der elektrisch leitfähigen Beschichtung auf der prozessierten und strukturierten Waferoberfläche abgeschieden wird und sich insbesondere auch über die die Chips definierenden Gräben und Grabenwandungen erstreckt. Diese Isolationsschicht wird so strukturiert, dass zwar die danach in der elektrisch leitfähigen Beschichtung erzeugten Anschlussleitungen mit den Anschlusspads der Chips verbunden sind, aber ansonsten gegen andere Chipbereiche elektrisch isoliert sind, wie auch die weiteren mit der elektrisch leitfähigen Beschichtung versehenen Bereiche.
  • Eine weitere Möglichkeit besteht darin, die mit der elektrisch leitfähigen Beschichtung versehenen Chipbereiche durch eine Isolationsdotierung, die sich durch den Schichtaufbau erstreckt, gegen weitere Chipbereiche elektrisch zu isolieren.
  • Vorteilhafterweise handelt es sich bei der elektrisch leitfähigen Beschichtung um eine Metallisierung, wofür insbesondere CrNiAu, CrNiAg, Ti/TiN/Cu, TaN/Cu, Al, AlCu oder AlSiCu, in Frage kommen. Diese Materialien lassen sich einfach, beispielsweise durch Sputtern auf die strukturierte Waferoberfläche aufbringen. Aufgrund des geringen Aspektverhältnisses der Trenchgräben, wird dabei eine konforme Abscheidung auch auf den Grabenwänden erreicht. Außerdem lassen sich Anschlussleitungen in Form einer Metallisierung direkt und zuverlässig über Lötbumps kontaktieren. Die Metallisierung wirkt dabei als Lot-Benetzungsschicht, so dass diese Verbindung selbstjustierend ist, was die Montage und elektrische Kontaktierung insgesamt sehr vereinfacht.
  • Alternativ dazu kann die elektrisch leitfähige Beschichtung aber auch in Form einer hochdotierten Halbleiterschicht, insbesondere einer hochdotierten Polysiliziumschicht, realisiert werden.
  • Kurze Beschreibung der Zeichnungen
  • Wie bereits voranstehend erörtert, gibt es verschiedene Möglichkeiten, die Lehre der vorliegenden Erfindung in vorteilhafter Weise auszugestalten und weiterzubilden. Dazu wird einerseits auf die den unabhängigen Patentansprüchen nachgeordneten Patentansprüche verwiesen und andererseits auf die nachfolgende Beschreibung mehrerer Ausführungsbeispiele der Erfindung anhand der Figuren.
  • 1a bis 1d veranschaulichen die Herstellung eines erfindungsgemäßen Dünnchips 10 anhand von schematischen Schnittdarstellungen,
  • 2a bis 2c veranschaulichen eine erste Montagevariante eines Dünnchips 20 auf einem Träger anhand von zwei schematischen Schnittdarstellungen und einer Aufsicht der resultierenden Anordnung,
  • 3a und 3b veranschaulichen eine zweite Montagevariante eines Dünnchips 30 auf einem Träger anhand einer schematischen Schnittdarstellung und einer Aufsicht dieser Anordnung,
  • 4 zeigt eine schematische Schnittdarstellung eines zweiten erfindungsgemäßen Dünnchips 40 im Waferverbund während der Herstellung.
  • Ausführungsformen der Erfindung
  • Wie bereits erwähnt, wird die Funktionalität der hier in Rede stehenden Dünnchips ausgehend von der Oberflächenschicht eines Halbleitersubstrats in einem sogenannten Chipfilm-Prozess realisiert. Das Halbleitersubstrat dient hier lediglich als Träger für eine Vielzahl von Dünnchips, die im Waferverbund in einem Schichtaufbau auf der Oberseite des Halbleitersubstrats realisiert werden. Erst im Zuge der Vereinzelung werden die Dünnchips vom Halbleitersubstrat abgetrennt. Im hier beschriebenen Ausführungsbeispiel handelt es sich bei dem Halbleitersubstrat um einen Siliziumwafer 1. 1a zeigt einen Abschnitt des Siliziumwafers 1, nachdem auf dessen Oberfläche eine Epi-Membran 2 über einer Kaverne 3 erzeugt worden ist. Die Membran 2 ist über Stützstellen 4 mit dem Siliziumsubstrat 1 unterhalb der Kaverne 3 verbunden. Die Membran 2 umfasst eine Vielzahl von Membranbereichen 2a, 2b, die jeweils mit der Funktionalität eines Dünnchips ausgestattet wurden. Dabei kann es sich um elektrische Schaltungsteile handeln oder auch um eine Kombination aus elektrischen und mechanischen Funktionalitäten. Deshalb besteht die Membran 2 in der Regel aus mehreren Schichten, die hier aus Gründen der Übersicht nicht im Einzelnen dargestellt sind. Jeder der Membranbereiche 2a, 2b wurde mit Anschlusspads 5 zur elektrischen Kontaktierung der entsprechenden Dünnchips ausgestattet. Die Anschlusspads 5 sind auf der Chipoberseite angeordnet.
  • Nach der Prozessierung der Membranbereiche 2a, 2b wird die Epi-Membran 2 strukturiert, um die einzelnen Membranbereiche 2a, 2b voneinander abzutrennen. Dazu werden Gräben 6 erzeugt, die in die Kaverne 3 münden. Im hier beschriebenen Ausführungsbeispiel wurden die Gräben 6 in einem Trenchprozess geätzt. Alternativ dazu können die Gräben aber auch mechanisch durch Sägen erzeugt werden. Wesentlich ist, dass das Aspektverhältnis von Grabentiefe zu Grabenbreite relativ gering ist. So beträgt die Grabentiefe typischerweise ca. 24 μm, während der Graben ca. 100 μm breit ist.
  • 1b zeigt die prozessierte und strukturierte Epi-Membran 2, nach dem Abscheiden und Strukturieren einer dielektrischen Schicht 7, beispielsweise aus Siliziumoxid. Aufgrund des günstigen Aspektverhältnisses der Gräben 6 wurde das Siliziumoxid konform auf den Chipoberseiten und den Grabenwandungen abgeschieden, so dass sich die Isolationsschicht 7 nicht nur über die Chipoberseiten sondern auch über die Chipseitenflächen bis auf die Chiprückseite erstreckt. Anschließend wurde die Isolationsschicht 7 mit Hilfe einer Lackmaske strukturiert. Dabei wurde das Siliziumoxid im Bereich der Anschlusspads 5 wieder entfernt.
  • Über der strukturierten Isolationsschicht 7 wird nun eine Metallisierung 8, beispielsweise aus CrNiAu, CrNiAg, Ti/TiN/Cu, TaN/Cu, Al, AlCu oder AlSiCu, auf die strukturierte Epi-Membran 2 aufgebracht. Durch Sputtern kann auch hier eine konforme Abscheidung auf den Chipoberseiten und den Grabenwandungen bzw. Chipseitenflächen erreicht werden. Die Metallisierung 8 wird anschließend ebenfalls mit Hilfe einer Lackmaske strukturiert, um die Nutzchip-Bereiche freizulegen und um Anschlussleitungen 81 sowie Montageflächen 82 zur mechanischen Fixierung der Dünnchips zu erzeugen. Die Anschlussleitungen 81 erstrecken sich von den Anschlusspads 5 bis über eine Chipseitenfläche, während die Metallisierung der Montageflächen 82 im wesentlichen nur in Bereichen der Chipseitenflächen ausgebildet ist. Das Ergebnis des Metallisierungs- und Strukturierungsprozesses ist in 1c dargestellt.
  • An dieser Stelle sei noch angemerkt, dass für die Strukturierung der Isolationsschicht 7 wie auch der Metallisierung 8 vorteilhafterweise Sprühlacke eingesetzt werden können. Aufgrund des günstigen Aspektverhältnisses der Gräben 6 lassen sich derartige Lacke nämlich konform auf die strukturierte Membranoberfläche aufbringen. Die erforderliche Maskenstruktur kann dann beispielsweise in einem Lithographieprozess erzeugt werden. Schließlich kann eine derartige Maske auch wieder einfach mit Standardverfahren entfernt werden.
  • Zur endgültigen Vereinzelung werden die Dünnchips 10 dann mit einem entsprechenden Abgreif-Werkzeug 9 vom Siliziumsubstrat 1 abgepickt, was in 1d dargestellt ist. Dabei werden die Stützstellen 4 aufgebrochen.
  • Die so gefertigten erfindungsgemäßen Dünnchips werden über die Chiprückseite montiert, was beispielhaft für einen Dünnchip 20 in den 2a bis 2c dargestellt ist.
  • Auf der Oberseite des Dünnchips 20 befinden sich zwei Anschlusspads 25 zur elektrischen Kontaktierung. Außerdem wurde die Chipoberfläche mit einer strukturierten Metallisierung 28 versehen. In dieser Metallisierung 28 sind zum einen Anschlussleitungen 281 ausgebildet, die sich von den Anschlusspads 25 über eine Chipseitenfläche bis zur Chiprückseite erstrecken, und zum anderen metallisierte Seitenflächenbereiche 282, die lediglich der mechanischen Fixierung des Dünnchips 20 dienen. Die Anordnung der Anschlusspads 25, der Anschlussleitungen 281 sowie der metallisierten Montageflächen 282 wird insbesondere durch 2c veranschaulicht. Die übrigen Chipbereiche sind durch eine Isolationsschicht 27 gegen die Anschlussleitungen 281 und die metallisierten Montageflächen 282 elektrisch isoliert.
  • In einem ersten Montageschritt wird der Dünnchip 20 mit seiner Rückseite auf eine Leiterplatte 21 mit Leiterbahnen und Verbindungsflächen 22 aufgesetzt, die vorab mit Lotkugeln 23 versehen worden sind. Die Lotkugeln 23 sind in den metallisierten Bereichen 281 und 282 der Chipseitenflächen angeordnet, was in 2a dargestellt ist. 2a veranschaulicht ferner, dass zum Bestücken der Leiterplatte 1 dasselbe Werkzeug 9 verwendet wird, wie zum Abpicken der Dünnchips aus dem Waferverbund. Demnach lassen sich das Vereinzeln und die Montage der erfindungsgemäßen Dünnchips vorteilhaft zu einem Verfahrensschritt zusammenfassen.
  • Es folgt eine Temperaturbehandlung dieser Anordnung, bei der die Lotkugeln 23 geschmolzen werden und sich das Lot entlang der metallisierten Bereiche 281 und 282 an den Chipseitenflächen senkrecht nach oben zieht. Da die metallisierten Bereiche Benetzungsflächen für das flüssige Lot darstellen, justieren sich die Lötbumps 23 praktisch von selbst bezüglich Anschlussleitungen 281 und Montageflächen 282 des Dünnchips 20. Demnach wird mit Hilfe der Lötbumps 23 sowohl die elektrische Kontaktierung der Anschlussleitungen 281 als auch eine mechanische Fixierung des Dünnchips 20 auf der Leiterplatte 21 realisiert. 2b zeigt das Ergebnis dieses zweiten Montageschritts. Die Lage bzw. Höhe des Dünnchips 20 über der Leiterplatte 21 kann über die Größe und Lage der Benetzungsflächen und die Größe der Lotkugeln eingestellt werden.
  • Die Montage der hier in Rede stehenden Dünnchips ist vergleichsweise stressarm, da die Kontaktierung und Fixierung vorwiegend im Randbereich des Chips erfolgt. Eine besonders stressarme Chipaufhängung ist in den 3a und 3b dargestellt. Die metallisierten Montageflächen 382 sind hier nicht symmetrisch zu den metallisierten Anschlussleitungen 381 der Anschlusspads 35 des Dünnchips 30 angeordnet, sondern so, dass sowohl sämtliche Anschlussleitungen 381 als auch sämtliche Montageflächen 382 an den Seitenflächen einer Chiphälfte ausgebildet sind. Diese asymmetrische Anordnung der Anschlusspads 35, Anschlussleitungen 381 und Montageflächen 382 ist in 3b dargestellt. Dementsprechend ist lediglich eine Chiphälfte über Lötbumps 33 mit der Leiterplatte 31 verbunden, während die andere Hälfte frei über der Leiterplatte 31 hängt. Dies wird insbesondere durch 3a veranschaulicht.
  • Wie bereits eingangs erwähnt, ist die Funktionsfähigkeit eines erfindungsgemäßen Dünnchips nur dann gewährleistet, wenn die Anschlussleitungen und die elektrisch leitend beschichteten Montageflächen gegenüber anderen Chipbereichen elektrisch isoliert sind, so dass kein Kurzschluss zwischen den Lötbumps und den übrigen Schaltungsbereichen des Dünnchips auftreten kann. Im CMOS-Prozess bei dem die Funktionalität eines Dünnchips erzeugt wird, können durch tiefe Dotierprofile Isolationsgräben erzeugt werden, durch die ein derartiger Kurzschluss verhindert wird. In diesem Fall ist die Abscheidung einer dielektrischen Schicht unter der elektrisch leitfähigen Beschichtung nicht zwingend erforderlich.
  • 4 zeigt einen Abschnitt eines Siliziumwafers 41, nachdem auf dessen Oberfläche eine Epi-Membran 42 über einer Kaverne 43 erzeugt worden ist, wobei die Membran 42 über Stützstellen 44 mit dem Siliziumsubstrat 41 unterhalb der Kaverne 43 verbunden ist. Die Membran 42 umfasst eine Vielzahl von Membranbereichen 42a, 42b, die jeweils mit der Funktionalität eines Dünnchips ausgestattet wurden. Außerdem wurde jeder der Membranbereiche 42a, 42b mit Anschlusspads 45 zur elektrischen Kontaktierung der entsprechenden Dünnchips ausgestattet. Die Anschlusspads 45 sind auf der Chipoberseite angeordnet. Bei der Prozessierung der Membranbereiche 42a, 42b wurden auch Isolationsdotierungen 49 erzeugt, um einzelne Chipbereiche elektrisch gegeneinander zu isolieren.
  • Danach wurden Trenchgräben 46 in der Epi-Membran 42 erzeugt, um die einzelnen Membranbereiche 42a, 42b voneinander abzutrennen.
  • Schließlich wurde auf die strukturierte Epi-Membran 42 eine Metallisierung 48 aufgebracht und strukturiert, um Anschlussleitungen 481 sowie Montageflächen 482 zur mechanischen Fixierung der Dünnchips zu erzeugen. Die Anschlussleitungen 481 erstrecken sich von den Anschlusspads 45 bis über eine Chipseitenfläche, während die Metallisierung der Montageflächen 482 im wesentlichen nur in Bereichen der Chipseitenflächen ausgebildet ist. Im Fall des in 4 dargestellten Ausführungsbeispiels sind die Chipränder mit den Anschlussleitungen 481 und den Montageflächen 482 durch die Isolationsdotierungen 49 gegen die übrigen Chipbereiche elektrisch isoliert.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • DE 10350036 A1 [0005]

Claims (11)

  1. Dünnchip (10), dessen Funktionalität ausgehend von der Oberflächenschicht eines Halbleitersubstrats in einem Schichtaufbau realisiert ist, mit in der Chipoberseite ausgebildeten Anschlusspads (5) zur elektrischen Kontaktierung, gekennzeichnet durch eine elektrisch leitfähige Beschichtung (8) die sich zumindest von einem Anschlusspad (5) auf der Chipoberseite bis über eine Chipseitenfläche erstreckt und als elektrische Anschlussleitung (81) fungiert.
  2. Dünnchip (10) nach Anspruch 1, dadurch gekennzeichnet, dass die elektrisch leitfähige Beschichtung (8) so strukturiert ist, dass zusätzlich zu der mindestens einen Anschlussleitung (81) mindestens eine Chipseitenfläche mindestens einen mit der elektrisch leitfähigen Beschichtung versehenen Montagebereich (82) aufweist.
  3. Dünnchip (10) nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die einzelnen Bereiche (81, 82) der elektrisch leitfähigen Beschichtung durch eine Isolationsschicht (7) des Schichtaufbaus gegen weitere Chipbereiche elektrisch isoliert sind.
  4. Dünnchip nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass mindestens ein mit der elektrisch leitfähigen Beschichtung (481, 482) versehener Chipbereich durch eine sich durch den Schichtaufbau erstreckende Isolationsdotierung (49) gegen weitere Chipbereiche elektrisch isoliert ist.
  5. Dünnchip (10) nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die elektrisch leitfähige Beschichtung in Form einer Metallisierung (8), insbesondere mit CrNiAu, CrNiAg, Ti/TiN/Cu, TaN/Cu, Al, AlCu oder AlSiCu, realisiert ist.
  6. Dünnchip nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die elektrisch leitfähige Beschichtung in Form einer hochdotierten Halbleiterschicht, insbesondere einer hochdotierten Polysiliziumschicht, realisiert ist.
  7. Verfahren zur Herstellung einer Vielzahl von Dünnchips, insbesondere von Dünnchips gemäß einem der Ansprüche 1 bis 6, deren Funktionalität ausgehend von der Oberflächenschicht (2) eines Halbleitersubstrats (1) in einem Schichtaufbau realisiert wird, wobei in der Chipoberseite eines jeden Chips Anschlusspads (5) zur elektrischen Kontaktierung erzeugt werden, i. bei dem die Oberflächenschicht (2) mit dem Schichtaufbau strukturiert wird und mindestens ein Hohlraum (3) unter der Oberflächenschicht (2) erzeugt wird, so dass die einzelnen Chips durch in den Hohlraum (3) mündende Gräben (6) definiert werden und lediglich über Aufhängestege untereinander und/oder mit dem übrigen Halbleitersubstrat (1) verbunden sind, und/oder so dass die einzelnen Chips über Stützelemente (4) im Bereich des Hohlraums (3) mit dem Substrat (1) unterhalb des Hohlraums (3) verbunden sind, und ii. bei dem die Chips vereinzelt werden, wobei die Aufhängestege und/oder Stützstellen (4) aufgetrennt werden, dadurch gekennzeichnet, dass der strukturierte Schichtaufbau (2) mit einer elektrisch leitfähigen Beschichtung (8) versehen wird, die sich insbesondere auch über die die Chips definierenden Gräben (6) erstreckt, und dass die elektrisch leitfähige Beschichtung (8) so strukturiert wird, dass sie sich auf jedem Chip zumindest von einem Anschlusspad (5) auf der Chipoberseite bis über eine Chipseitenfläche erstreckt und eine elektrische Anschlussleitung (81) bildet.
  8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die elektrisch leitfähige Beschichtung (8) so strukturiert wird, dass zusätzlich zu der mindestens einen Anschlussleitung (81) auf mindestens einer Chipseitenfläche eines jeden Chips mindestens ein mit der elektrisch leitfähigen Beschichtung versehener Montagebereich (82) verbleibt.
  9. Verfahren nach einem der Ansprüche 7 oder 8, dadurch gekennzeichnet, dass der strukturierte Schichtaufbau (2) vor dem Erzeugen der elektrisch leitfähigen Beschichtung (8) mit einer Isolationsschicht (7) versehen wird, die sich insbesondere auch über die die Chips definierenden Gräben (6) erstreckt, und dass diese Isolationsschicht (7) so strukturiert wird, dass die danach erzeugten mit der elektrisch leitfähigen Beschichtung (8) versehenen Chipbereiche gegen weitere Chipbereiche elektrisch isoliert sind.
  10. Verfahren nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, dass eine Isolationsdotierung (49) erzeugt wird, die sich so durch den Schichtaufbau und die Oberflächenschicht erstreckt, dass die mit der elektrisch leitfähigen Beschichtung (481, 482) versehenen Chipbereiche gegen weitere Chipbereiche elektrisch isoliert sind.
  11. Verfahren zur Montage eines Dünnchips (20), dessen Funktionalität ausgehend von der Oberflächenschicht eines Halbleitersubstrats in einem Schichtaufbau realisiert ist, mit in der Chipoberseite ausgebildeten Anschlusspads (25) zur elektrischen Kontaktierung und mit einer elektrisch leitfähigen Beschichtung (281, 282), die sich zumindest von einem Anschlusspad (25) auf der Chipoberseite bis über eine Chipseitenfläche erstreckt und als elektrische Anschlussleitung fungiert, dadurch gekennzeichnet, dass der Dünnchip (20) durch Lötbumps (23), die im Randbereich des Dünnchips (20) im Kontakt mit der elektrisch leitfähigen Beschichtung (281, 282) angeordnet sind, auf einem mit Verbindungsflächen (22) versehenen Träger (21) mechanisch fixiert und elektrisch kontaktiert wird.
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