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Die
Erfindung betrifft das Gebiet der Wafer und insbesondere einen Element-Wafer
und ein Verfahren zum Herstellen des Element-Wafers.
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Jedes
der folgenden Patentdokumente offenbart ein Verfahren zum Ausbilden
eines Halbleiterelements auf einem Halbleiter-Wafer.
- Patentdokument
1: JP-1990-30132-A
- Patentdokument 2: JP-2005-217320-A
- Patentdokument 3: JP-2005-123263-A
- Patentdokument 4: JP-1995-45560-A
- Patentdokument 5: JP-1994-45315-A
- Patentdokument 6: JP-2005-72538-A
- Patentdokument 7: internationale Veröffentlichung Nr.
2002-103808
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Ein
Verfahren zum Ausbilden eines Elements mit einer sehr kleinen Struktur
mit einem beweglichen Abschnitt wie etwa eines Beschleunigungssensors
besteht darin, auf einem Halbleiter-Wafer mehrere Schichten mit
verschiedenen Materialien und Dicken aufzubringen und die Schichten zu
verarbeiten. Die Erfinder haben festgestellt, dass wegen mechanischer
Spannungen in den Schich ten, wenn die Schichten aufgebracht werden,
in den Schichten ein Riss auftreten kann. Falls sich der Riss in
den Halbleiter-Wafer ausbreitet, wird eine Schicht, auf oder über
der das Element ausgebildet werden soll, beschädigt oder
wird das Element selbst beschädigt.
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Nachdem
in den letzten Jahren Elemente wie etwa Beschleunigungssensoren über
Halbleiter-Wafern ausgebildet werden, werden Geschäftstransaktionen
ausgeführt, die Verkäufe der Wafer ohne Trennen
des Wafers umfassen. Somit ist es erwünscht, Maßnahmen
zu ergreifen, um einen solchen Riss in einem Prozess zum Herstellen
eines Halbleiter-Wafers (im Folgenden auch als ein Element-Wafer
bezeichnet) mit einem darauf ausgebildeten Element zu verhindern.
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Der
Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zum Herstellen
eines Element-Wafers zu schaffen, das es ermöglicht, eine
Beschädigung wegen eines Risses in einem Gebiet von Schichten
auf dem Halbleiter-Wafer, in dem ein Element ausgebildet wird, zu
unterdrücken.
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Diese
Aufgabe wird erfindungsgemäß gelöst durch
ein Verfahren zum Herstellen eines Element-Wafers nach Anspruch
1 oder 6 bzw. ein Verfahren zum Herstellen eines Element nach Anspruch 8
bzw. durch einen Element-Wafer nach einem der Ansprüche
9, 14 oder 15 bzw. durch einen abgedeckten Element-Wafer nach Anspruch
13. Weiterbildungen der Erfindung sind in den abhängigen
Ansprüchen angegeben.
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Gemäß einem
Merkmal der Erfindung wird ein Element-Wafer geschaffen, der eine
Beschädigung wegen eines Risses an einem auf dem Halbleiter-Wafer
ausgebildeten Element unterdrücken kann.
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Gemäß einem
ersten Aspekt der Erfindung enthält ein Verfahren zum Herstellen
eines Element-Wafers die folgenden Schritte um fasst: Vorbereiten
eines Halbleiter-Wafers; Aufbringen mehrerer Schichten auf den Halbleiter-Wafer
und gleichzeitiges Verarbeiten jeder der Schichten zum Ausbilden eines
Elements in einem Mittelgebiet der mehreren Schichten auf dem Halbleiter-Wafer;
und Ausbilden eines vertieften Abschnitts und/oder mehrerer Öffnungen
wenigstens in einer der mehreren Schichten, wobei der vertiefte
Abschnitt und die Öffnungen außerhalb des Mittelgebiets
angeordnet sind und das Mittelgebiet umgeben.
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Gemäß einem
zweiten Aspekt der Erfindung enthält ein Verfahren zum
Herstellen eines Element-Wafers die folgenden Schritte: Vorbereiten
eines Halbleiter-Wafers; Aufbringen mehrerer Schichten auf den Halbleiter-Wafer
und gleichzeitiges Verarbeiten jeder der Schichten zum Ausbilden
mehrerer Elemente nebeneinander in einem vorgegebenen Gebiet der
auf dem Halbleiter-Wafer aufgebrachten Schichten; und Ausbilden
vertiefter Abschnitte wenigstens in einer der Schichten mit Ausnahme
der obersten Schicht der mehreren Schichten, um die Elemente voneinander
abzutrennen.
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Gemäß einem
dritten Aspekt der Erfindung enthält ein Element-Wafer:
einen Halbleiter-Wafer; eine Schicht, die auf dem Halbleiter-Wafer
aufgebracht ist; und ein Element, das auf einem Mittelgebiet der
auf dem Halbleiter-Wafer aufgebrachten Schicht bereitgestellt ist.
Ferner sind in dem dritten Aspekt der Erfindung in dem Außengebiet
des Halbleiter-Wafers mehrere Schichten aufgebracht, die die Schicht
enthalten, wobei sich das Außengebiet außerhalb
des Mittelgebiets befindet, und ist/sind wenigstens in einer der
in dem Außengebiet des Halbleiter-Wafers aufgebrachten
Schichten ein vertiefter Abschnitt und/oder mehrere Öffnungen
bereitgestellt. Der vertiefte Abschnitt und/oder die mehreren Öffnungen
ist/sind außerhalb des Mittelgebiets angeordnet und umgeben
das Mittelgebiet.
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Gemäß einem
vierten Aspekt der Erfindung enthält ein Element-Wafer:
einen Halbleiter-Wafer; eine Isolierschicht, die auf dem Halbleiter-Wafer
aufgebracht ist; mehrere Verdrahtungsstücke, die auf einem
Mittelgebiet der auf dem Halbleiter-Wafer aufgebrachten Isolierschicht
bereitgestellt sind; und mehrere Dünnschichtstrukturen,
die auf den jeweiligen Verdrahtungsstücken bereitgestellt
und mit ihnen verbunden sind. Ferner sind in dem vierten Aspekt der
Erfindung in der Isolierschicht vertiefte Abschnitte bereitgestellt,
um die Dünnschichtstrukturen voneinander abzutrennen.
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Gemäß einem
fünften Aspekt der Erfindung enthält ein Element-Wafer:
einen Halbleiter-Wafer; eine Isolierschicht, die auf dem Halbleiter-Wafer
aufgebracht ist; mehrere Verdrahtungsstücke, die auf einem
Mittelgebiet der auf dem Halbleiter-Wafer aufgebrachten Isolierschicht
bereitgestellt sind; eine Opferschicht, die auf der Isolierschicht
und auf der Verdrahtung aufgebracht ist und die mehrere darin ausgebildete Öffnungen
aufweist, wobei die Öffnung die jeweiligen Verdrahtungsstücke
freilegt; und mehrere Dünnschichtstrukturen, die auf der
Opferschicht bereitgestellt und durch die Öffnungen mit
den jeweiligen Verdrahtungsstücken verbunden sind. Ferner sind
in dem fünften Aspekt der Erfindung in der Opferschicht
vertiefte Abschnitte bereitgestellt, um die Dünnschichtstrukturen
voneinander abzutrennen.
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Die
Merkmale und Vorteile der Erfindung können wie folgt zusammengefasst
werden.
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Gemäß dem
ersten Aspekt der Erfindung können ein vertiefter Abschnitt
und/oder mehrere Öffnungen in der Weise ausgebildet werden,
dass sie ein Gebiet mehrerer Schichten auf einem Halbleiter-Wafer,
in dem sich ein Element befindet oder befinden soll, umgeben. Der
vertiefte Abschnitt und/oder die mehreren Öffnungen dienen
dazu zu verhindern, dass sich Risse in das Mittelgebiet ausbreiten,
in dem sich das Element befindet, selbst wenn die Risse in mehreren
der Schichten von der Außenseite des Halbleiter-Wafers
auftreten.
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Gemäß dem
zweiten Aspekt der Erfindung können vertiefte Abschnitte
in der Weise ausgebildet werden, dass sie die über dem
Halbleiter ausgebildeten Elemente voneinander abtrennen. Selbst
wenn in einem Gebiet der Schichten auf dem Halbleiter-Wafer, in
dem sich ein Element befindet, ein Riss auftritt, dienen die vertieften
Abschnitte dazu zu verhindern, dass sich der Riss innerhalb des
Gebiets, in dem sich das Element befindet, ausbreitet.
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Gemäß dem
dritten Aspekt der Erfindung kann sich selbst dann, wenn in einem
Gebiet auf der Außenseite des Element-Wafers ein Riss auftritt,
der Riss nicht in das Gebiet des Halbleiter-Wafers, in dem ein Element
vorhanden ist, ausbreiten.
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Gemäß dem
vierten Aspekt der Erfindung kann sich selbst dann, wenn in dem
Gebiet des Halbleiter-Wafers, in dem ein Element vorhanden ist,
ein Riss auftritt, der Riss nicht innerhalb dieses Gebiets ausbreiten.
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Gemäß dem
fünften Aspekt der Erfindung kann sich selbst dann, wenn
in dem Gebiet des Halbleiter-Wafers, in dem ein Element vorhanden
ist, ein Riss auftritt, der Riss nicht innerhalb dieses Gebiets ausbreiten.
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Weitere
Merkmale und Zweckmäßigkeiten der Erfindung ergeben
sich aus der Beschreibung von Ausführungsformen der Erfindung
anhand der Figuren. Von den Figuren zeigen:
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1 eine
Draufsicht eines Element-Wafers gemäß der ersten
Ausführungsform;
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2 eine
Querschnittsansicht des Element-Wafers längs der Linie
A-A' aus 1;
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3 eine
Querschnittsansicht des Element-Wafers längs der Linie
B-B' aus 1;
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4 eine
Querschnittsansicht des Element-Wafers längs der Linie
X-X' aus 1;
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5 einen
Ablaufplan des Herstellungsverfahrens der ersten Ausführungsform;
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6 eine
Darstellung eines Prozesses zum Ausbilden eines vertieften Abschnitts
der ersten Ausführungsform;
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7 eine
Darstellung eines Prozesses zum Ausbilden des vertieften Abschnitts
der ersten Ausführungsform;
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8–10 Darstellungen
zur Beschreibung eines Abdeckprozesses der ersten Ausführungsform;
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11, 12 Darstellungen
von Änderungen der ersten Ausführungsform;
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13 eine
Draufsicht eines Element-Wafers gemäß der zweiten
Ausführungsform;
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14 eine
Querschnittsansicht des Element-Wafers längs der Linie
A-A' aus 13;
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15 eine
Querschnittsansicht des Element-Wafers längs der Linie
B-B' aus 13;
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16 einen
Ablaufplan des Herstellungsverfahrens der zweiten Ausführungsform;
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17, 18 Darstellungen
von Änderungen der ersten Ausführungsform;
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19–27 Darstellungen
von Prozessen des Herstellungsverfahrens, das als die Voraussetzung
der Ausführungsformen der Erfindung beschrieben wird.
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Herstellungsverfahren als eine Voraussetzung
von Ausführungsformen der Erfindung
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Vor
der Beschreibung der Ausführungsformen der Erfindung wird
ein Herstellungsverfahren eines Beschleunigungssensors als eine
Voraussetzung der Ausführungsformen der Erfindung beschrieben.
In dem Herstellungsverfahren werden mehrere Schichten auf einem
Halbleiter-Wafer aufgebracht und werden an jeder Schicht ein Ätzprozess,
ein Planarisierungsprozess oder dergleichen ausgeführt, um über
dem Halbleiter-Wafer einen Beschleunigungssensor auszubilden. Es
wird angemerkt, dass das Herstellungsverfahren, das hier beschrieben wird,
als die Voraussetzung der Ausführungsformen der Erfindung
dargestellt wird. Somit ist die Erfindung nicht auf die Schritte
und Prozesse des Herstellungsverfahrens, das als die Voraussetzung
der Ausführungsformen der Erfindung beschrieben wird, beschränkt.
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19 bis 27 sind
Darstellungen von Prozessen des Herstellungsverfahrens, das als
die Voraussetzung der Ausführungsformen der Erfindung beschrieben
wird. Ein Beschleunigungssensor, der durch das Herstellungsverfahren
hergestellt werden soll, enthält eine Verdrahtung und eine
auf der Verdrahtung bereitgestellte Dünnschichtstruktur.
Die Dünnschichtstruktur weist einen Trägerabschnitt
und einen schwebenden Abschnitt auf. Der Trägerabschnitt
ist mit der Verdrahtung verbunden. Der schwe bende Abschnitt ist
durch den Trägerabschnitt getragen und beweglich. Obgleich
die folgende Beschreibung für Prozesse zum Ausbilden eines
einzelnen Beschleunigungssensors gegeben wird, werden die tatsächlichen
Prozesse an mehreren Gebieten auf einer oberen Oberfläche
des Halbleiter-Wafers ausgeführt. Somit sollen in den tatsächlichen
Prozessen in einem Mittelgebiet auf der oberen Oberfläche des
Halbleiter-Wafers mehrere der Beschleunigungssensoren nebeneinander
ausgebildet werden.
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Zunächst
wird auf einer oberen Oberfläche eines Halbleiter-Wafers 21 wie
in 19 gezeigt eine erste Isolierschicht 22 aufgebracht.
Die erste Isolierschicht 22 weist eine Dicke von 2 μm
auf. Auf der ersten Isolierschicht 22 wird in einem vorgegebenen Muster
ein leitendes Material ausgebildet, um eine Verdrahtung 26 bereitzustellen.
Nach der Ausbildung des leitenden Materials wird die in 19 gezeigte Struktur
erhalten. Der Halbleiter-Wafer 21 ist aus einem Material
auf Siliciumgrundlage hergestellt. Die erste Isolierschicht 22 ist
eine thermisch oxidierte Schicht.
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Nachfolgend
wird bis auf eine Dicke von 0,5 μm auf der in 19 gezeigten
Struktur eine zweite Isolierschicht 27 aufgebracht. Um
sicherzustellen, dass eine obere Oberfläche der zweiten
Isolierschicht 27 im Wesentlichen bündig mit der
oberen Oberfläche der Verdrahtung 26 ist, wird
die zweite Isolierschicht 27 in einem Planarisierungsprozess verarbeitet.
Nach dem Planarisierungsprozess wird die in 20 gezeigte
Struktur erhalten, in der die Verdrahtung 26 in die zweite
Isolierschicht 27 eingebettet ist. Die zweite Isolierschicht 27 ist
eine Tetraethylorthosilikatschicht (TEOS-Schicht).
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Daraufhin
wird auf der in 20 gezeigten Struktur eine Nitridschicht
aufgebracht, um eine dritte Isolierschicht 23 auszubilden.
Die dritte Isolierschicht 23 weist eine Dicke von 0,2 μm
auf. Diejenigen Abschnitte der dritten Isolierschicht 23,
unter denen die Verdrahtung 26 vorhanden ist, werden entfernt,
um Durchgangslöcher bereitzustellen. Im Ergebnis wird die
obere Oberfläche der Verdrahtung 26 wie in 21 gezeigt
freigelegt. Nach dem Entfernen der Abschnitte der dritten Isolierschicht 23 wird
die in 21 gezeigte Struktur erhalten.
Im Folgenden wird die in 21 gezeigte
Struktur auch als ein Substrat 101 bezeichnet.
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Daraufhin
wird auf der in 21 gezeigten Struktur eine Opferschicht 24 bis
auf eine Dicke von 2 μm aufgebracht. Nach dem Prozess zum
Aufbringen der Opferschicht 24 wird die in 22 gezeigte Struktur
erhalten. Die Opferschicht 24 ist eine Phosphorsilikatglas-Schicht
(PSG-Schicht). Daraufhin werden diejenigen Abschnitte der Opferschicht 24, unter
denen die Verdrahtung 26 vorhanden ist, entfernt, um Durchgangslöcher
bereitzustellen. Nach dem Entfernen der Abschnitte der Opferschicht 24 wird
die in 23 gezeigte Struktur erhalten.
Die in der Opferschicht 24 bereitgestellten Durchgangslöcher
dienen zum Verbinden der Verdrahtung 26 und der Dünnschichtstruktur,
die in einem später beschriebenen nachfolgenden Prozess
ausgebildet wird. Die in der Opferschicht 24 bereitgestellten
Löcher werden auch Verankerungslöcher genannt.
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Daraufhin
wird auf der in 23 gezeigten Struktur eine leitende
Schicht (wobei in diesem Fall eine dotierte Polysiliciumschicht
verwendet wird) bis auf eine Dicke von 8 μm aufgebracht.
Die leitende Schicht wird verarbeitet, um eine Dünnschichtstruktur 28 und
einen Dichtungsabschnitt 31 auszubilden. Nach dem Ausbilden
der Dünnschichtstruktur 28 und des Dichtungsabschnitts 31 wird
die in 24 gezeigte Struktur erhalten.
Die leitende Schicht wird hier auch eine ”Strukturdickschicht” genannt.
Nachdem die Opferschicht 24 entfernt worden ist, dient
die Dünnschichtstruktur 28 schließlich
als ein beweglicher Abschnitt des Beschleunigungssensors. Genauer
dient ein Abschnitt der Dünnschichtstruktur 28,
unter dem die Opfer schicht 24 vorhanden ist, als der bewegliche
Strukturabschnitt (im Folgenden als ein ”schwebender Abschnitt” bezeichnet).
Ein weiterer Abschnitt der Dünnschichtstruktur 28,
der durch das Verankerungsloch mit der Verdrahtung 26 verbunden ist,
dient als ein Strukturabschnitt, der den schwebenden Abschnitt auf
dem Substrat 101 trägt (im Folgenden auch als
ein ”Trägerabschnitt” bezeichnet). In dem
wie oben beschriebenen Herstellungsverfahren als die Voraussetzung
der Ausführungsformen der Erfindung werden die Schichten
auf den Halbleiter-Wafer 21 aufgebracht und den jeweiligen
Prozessen ausgesetzt, um über dem Halbleiter-Wafer 21 einen
Beschleunigungssensor 20 auszubilden.
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Nachdem
die Opferschicht
24 entfernt worden ist, wird an dem Dichtungsabschnitt
31 ein
Deckelement befestigt, das zum Schützen der Dünnschichtstruktur
28 dient.
Mit anderen Worten, der Dichtungsabschnitt
31 dient als
Haftmittel zum Fixieren des Deckelements. Das Deckelement kann aus Silicium
oder Glas ausgebildet werden. Die Strukturen eines solchen Deckelements
und Dichtungsabschnitts sind in
JP-A-2005-172543 offenbart.
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Daraufhin
wird auf der in 24 gezeigten Struktur eine Elektrodenanschlussfläche
ausgebildet. Vor dem Ausbilden der Elektrodenanschlussfläche
wird ein Abschnitt der Opferschicht 24, in dem die Elektrodenanschlussfläche
bereitgestellt werden soll, durch Ätzen entfernt. In diesem
Herstellungsverfahren wird der Abschnitt der Opferschicht 24,
unter dem die rechte äußere Verdrahtung 26 vorhanden
ist, wie in 25 gezeigt entfernt. Daraufhin
wird durch Zerstäuben eine Al-Si-Schicht ausgebildet und
strukturiert, um eine in 26 gezeigte
Elektrodenanschlussfläche 29 auszubilden. Danach
wird ein Prozess zum Entfernen der Opferschicht 24 ausgeführt (wobei
dieser Prozess auch ein Freisetzungsprozess genannt wird). Daraufhin
wird ein Trennprozess ausgeführt, um den Beschleunigungssensor 20 fertigzustellen.
Es wird angemerkt, dass die Struktur unmittelbar vor dem Entfernen
der Opferschicht 24, die der Beschleu nigungssensor 20 werden
soll, zweckmäßigkeitshalber ebenfalls der Beschleunigungssensor 20 genannt
wird.
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Die
oben beschriebenen 19 bis 26 zeigen
die Prozesse zum Ausbilden des Beschleunigungssensors 20 auf
einem Mittelgebiet des Substrats 101. Andererseits werden
die Dünnschichtstruktur 28 und der Dichtungsabschnitt 31 auf
der Außenseite (auf dem Außenrand) des Substrats 101 nicht ausgebildet.
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In
dem wie in 27 gezeigten Herstellungsverfahren
als die Voraussetzung der Ausführungsformen der Erfindung
wird eine Schicht in einem Gebiet auf der Außenseite des
Substrats 101 aufgebracht. 27 zeigt
eine Verbundstruktur, die in dem Außengebiet des Halbleiter-Wafers 21 (auf der
Außenseite des Substrats 101) ausgebildet wird, während
die anhand von 19 bis 26 beschriebenen
Prozesse ausgeführt werden. Während die anhand
von 19 bis 21 beschriebenen Prozesse
ausgeführt werden, werden in dem Außengebiet des
Halbleiter-Wafers 21 die erste bis dritte Isolierschicht 22, 27 und 23 ausgebildet.
Danach wird in dem Außengebiet des Halbleiter-Wafers 21 in
den Prozessen aus 22 und 23 die
Opferschicht 24 nicht ausgebildet. Nachdem die anhand von 24 beschriebenen
Prozesse ausgeführt worden sind, wird auch auf der Außenseite
des Halbleiter-Wafers 21 die Strukturdickschicht aufgebracht. Die
Strukturdickschicht, die wie in 27 gezeigt
auf der dritten Isolierschicht 23 aufgebracht wird, wird zweckmäßigkeitshalber
eine leitende Schicht 25 genannt.
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Wie
oben beschrieben wurde, wird das Deckelement für den Beschleunigungssensor 20 an dem
Dichtungsabschnitt 31 befestigt. Es werden mehrere Deckelemente
bereitgestellt, um eine einzelne Platte auszubilden (die im Folgenden
eine Deckplatte genannt wird). Die Deckplatte wird an dem Halbleiter-Wafer 21 befestigt, über
dem die Beschleunigungssensoren 20 bereitgestellt worden sind.
Die Deckplatte steht in Kontakt mit dem Dichtungs abschnitt 31 jedes
der Beschleunigungssensoren 20 und mit der in dem Außengebiet
des Halbleiter-Wafers 21 bereitgestellten Verbundstruktur
(die in 27 gezeigt ist). Somit dient
die in dem Außengebiet des Halbleiter-Wafers 21 bereitgestellte
Verbundstruktur auch als ein Haftmittel in dem Prozess zum Fixieren
der Deckelemente.
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Der
Dichtungsabschnitt 31 jedes der Beschleunigungssensoren 20 und
die in dem Außengebiet des Halbleiter-Wafers 21 bereitgestellte
Verbundstruktur dienen als Haftmittel. Somit werden der Dichtungsabschnitt 31 jedes
der Beschleunigungssensoren 20 und die Verbundstruktur
in der Weise ausgebildet, dass sie dieselbe Höhe (dieselbe
Dicke) aufweisen. Wie aus einem Vergleich zwischen 26 und 27 hervorgeht,
sind die Dicke D1 des Dichtungsabschnitts 31 und die Dicke
D2 der in 27 gezeigten Verbundstruktur
die Summe der Dicken des Halbleiter-Wafers 21, der ersten
Isolierschicht 22, der zweiten Isolierschicht 27,
der dritten Isolierschicht 23 und der Strukturdickschicht
(der in 27 gezeigten leitenden Schicht 25).
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In
dem oben beschriebenen Herstellungsverfahren als die Voraussetzung
werden die erste Isolierschicht 22, die Opferschicht 24 und
die Strukturdickschicht jeweils in der Weise ausgebildet, dass sie
eine Dicke von 1 μm oder mehr aufweisen. Insbesondere wird
die Strukturdickschicht dick mit mehreren μm bis mehreren
10 μm ausgebildet. Eine solche Dickschicht wird häufig
auf einem Wafer aufgebracht, um ein Element mit einer Struktur mit
einem beweglichen Abschnitt wie etwa den Beschleunigungssensor 20 auszubilden.
Im Gegensatz dazu wird ein typisches Halbleiterelement aus Verbundschichten
ausgebildet, die jeweils eine Dicke von 0,5 μm bis 1 μm aufweisen.
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Jede
der Schichten, die sich zwischen der ersten Isolierschicht 22 und
der Strukturdickschicht befinden, einschließlich jener
Schichten selbst, weist eine innere mechanische Spannung auf.
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Die
Richtungen und die Stärken der mechanischen Spannungen
unterscheiden sich je nach dem Material der Schicht und der in dem
Ausbildungsprozess verwendeten Atmosphäre. Die erste und
die zweite Isolierschicht 22 und 27 und die Strukturdickschicht
weisen mechanische Druckspannungen auf, während die dritte
Isolierschicht 23 und die Opferschicht 24 mechanische
Zugspannungen aufweisen. Eine in einer oxidierenden Atmosphäre
ausgebildete Schicht neigt dazu, eine innere mechanische Druckspannung
aufzuweisen, während eine in einer Nitrieratmosphäre
ausgebildete Schicht dazu neigt, eine innere mechanische Zugspannung
aufzuweisen. Diese mechanischen Spannungen können veranlassen,
dass sich die Schichten biegen. Eine Schicht mit einer mechanischen
Druckspannung und eine Schicht mit einer mechanischen Zugspannung werden
in zueinander entgegengesetzten Richtungen gebogen.
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Während
die Schichten auf den Halbleiter-Wafer 21 aufgebracht werden,
summieren sich die mechanischen Spannungen in den Schichten. Schließlich
wird die gesamte mechanische Spannung der mehreren auf dem Halbleiter-Wafer 21 aufgebrachten
Schichten groß. Somit wird eine Kraft zum Verwerfen der
Schichten ebenfalls groß. Im Ergebnis kann die Kraft veranlassen,
dass sich der Halbleiter-Wafer 21 verwirft. Außerdem
sind in den Prozessen zum Aufbringen der Opferschicht 24 mit einer
Dicke von mehreren μm und der Strukturdickschicht mit einer
größeren Dicke als die Opferschicht 24 die
mechanischen Spannungen in den aufgebrachten Schichten besonders
groß.
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Die
Erfinder haben festgestellt, dass in den aufgebrachten Schichten
ein Riss von der Außenseite des Halbleiter-Wafers 21 auftreten
kann, wenn sich die mechanischen Spannungen in jeder der Schichten
summieren. Wenn sich von der Außenseite des Halbleiter-Wafers 21 ein
Riss zu seiner Mittelseite entwickelt, kann der Riss ein Gebiet
erreichen, in dem sich der Beschleunigungssensor befindet. Der Riss
kann sich weiterentwickeln, um über die erste bis dritte
Isolierschicht 22, 27 und 23 die obere Oberfläche
des Halbleiter-Wafers 21 zu erreichen, wobei der Halbleiter-Wafer 21 beschädigt
wird. Die oben erwähnten Situationen können einen
elektrischen Leckverlust oder dergleichen verursachen, was zu einer
verschlechterten Zuverlässigkeit des Beschleunigungssensors
führt.
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Oben
sind ein Herstellungsverfahren als die Voraussetzung der Ausführungsformen
der Erfindung und die von den Erfindern festgestellten Probleme
beschrieben worden. Nachfolgend werden Ausführungsformen
der Erfindung zur Lösung der Probleme beschrieben.
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Erste Ausführungsform
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Gemäß einer
ersten Ausführungsform der Erfindung wird in den Verbundschichten
ein vertiefter Abschnitt bereitgestellt, der ein Gebiet der Verbundschichten
auf einem Halbleiter-Wafer, in dem ein Element ausgebildet werden
soll, umgibt. Zunächst wird ein Halbleiter-Wafer (auch
ein ”Element-Wafer” genannt) gemäß der
ersten Ausführungsform beschrieben, auf dem ein Beschleunigungssensor
ausgebildet wird. Danach wird ein Verfahren zum Herstellen des Element-Wafers
der ersten Ausführungsform beschrieben.
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Konstruktion des Element-Wafers gemäß der
ersten Ausführungsform
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1 ist
eine Draufsicht eines Element-Wafers 2 gemäß der
ersten Ausführungsform. Wie in 1 gezeigt
ist, sind über dem Element-Wafer 2 mehrere in
den wie oben beschriebenen Prozessen der 19 bis 26 ausgebildete
Beschleunigungssensoren 20 bereitgestellt. Die Beschleunigungssensoren 20 befinden
sich in dem mit dem Bezugszeichen 6 bezeichneten Gebiet.
Das Gebiet des Element-Wafers 2, auf dem die Beschleunigungssensoren 20 bereitgestellt
werden, wird im Folgenden ein Ausbildungsgebiet 6 genannt.
In 1 sind zweckmäßigkeitshalber
zwei der Beschleunigungssensoren 20 gezeigt. Allerdings
werden in dem gesamten Ausbildungsgebiet 6 mehr Beschleunigungssensoren 20 bereitgestellt.
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Ein
Gebiet des Element-Wafers 2 außerhalb des Ausbildungsgebiets 6,
d. h. das Außengebiet des Element-Wafers 2, wird
im Folgenden ein Gebiet C genannt. In den in 19 bis 26 gezeigten
Prozessen werden die Schichten ebenfalls auf das Gebiet C aufgebracht.
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Das
Gebiet C des Element-Wafers 2 ist mit einem vertieften
Abschnitt 10 versehen, der das Ausbildungsgebiet 6 umgibt.
Der vertiefte Abschnitt 10 verhindert, dass ein Riss, der
in dem Außengebiet des Element-Wafers 2 auftritt,
das Ausbildungsgebiet 6 erreicht. Mit anderen Worten, der
vertiefte Abschnitt 10 ist eine Nut, die außerhalb
des Ausbildungsgebiets 6 verläuft und das Ausbildungsgebiet 6 umgibt.
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Die
Bezugszeichen a und b bezeichnen in 1 Trennlinien.
Der Element-Wafer 2 wird schließlich entlang der
Trennlinien a und b getrennt, um in die Beschleunigungssensoren 20 getrennt
zu werden.
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2 ist
eine Querschnittsansicht des Element-Wafers 2 längs
der Linie A-A' aus 1. 2 zeigt
einen Zustand, der erhalten wird, nachdem die Opferschicht 24 entfernt
worden ist und bevor der Trennprozess ausgeführt wird.
In 2 sind für Dinge, die gleich den in dem
Herstellungsverfahren als Voraussetzung der Ausführungsformen
der Erfindung erwähnten sind, dieselben Bezugszeichen verwendet.
In 2 ist ein Teil der Dünnschichtstruktur 28 in
einem schwebenden Zustand zu sehen. Allerdings verläuft
der scheinbar schwebende Abschnitt in Richtung der Linie B-B' aus 1 und
ist mit anderen Abschnitten der Dünnschichtstruktur 28 integriert. Diese
Dünnschichtstruktur ist eine der Strukturen, die in bekannten
Beschleunigungssensoren verwendet werden, wobei ihre ausführliche
Beschreibung somit weggelassen ist. In 2 sind die
Orte der Trennlinien b ebenfalls gezeigt.
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3 ist
eine Querschnittsansicht des Element-Wafers 2 längs
der Linie B-B' aus 1. Die in 3 gezeigte
Struktur repräsentiert einen Querschnitt des Beschleunigungssensors
und wird durch die in 19 bis 26 gezeigten
Prozesse erhalten. In 3 sind der Dichtungsabschnitt 31,
die Dünnschichtstruktur 28 und die Verdrahtung 26 gezeigt.
Außerdem sind in 3 die Orte
der Trennlinien a gezeigt. In der vorliegenden Ausführungsform befindet
sich die Trennlinie a wie in 3 gezeigt entlang
einer Seitenfläche des Dichtungsabschnitts 31.
Bei den Orten der Trennlinien a liegt die dritte Isolierschicht 23 frei.
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4 ist
eine Querschnittsansicht des Element-Wafers 2 längs
der Linie X-X' aus 1. 4 zeigt
eine Querschnittsstruktur des Gebiets C, d. h. des Gebiets auf der
Außenseite des Element-Wafers 2. Wie in 4 gezeigt
ist, wird der vertiefte Abschnitt 10 in dem Gebiet C durch
Entfernen eines Abschnitts der ersten Isolierschicht 22 und
eines Abschnitts der zweiten Isolierschicht 27 ausgebildet. Wieder
anhand von 1 umgibt der vertiefte Abschnitt 10 das
Ausbildungsgebiet 6. Wenn in dem Außengebiet des
Element-Wafers 2 ein Riss auftritt und sich schließlich
zu einer Mittelseite des Element-Wafers 2 ausbreitet, erreicht
der Riss schließlich den vertieften Abschnitt 10.
In diesem Fall kann der vertiefte Abschnitt 10 die Ausbreitung
des Risses verhindern.
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Der
Element-Wafer gemäß der ersten Ausführungsform
kann die Ausbreitung eines Risses in das Ausbildungsgebiet 6 verhindern,
um die Beschleunigungssensoren 20 vor dem Riss zu schützen.
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Herstellungsverfahren der
ersten Ausführungsform
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Nachfolgend
wird das Herstellungsverfahren der ersten Ausführungsform
beschrieben. Das Herstellungsverfahren der ersten Ausführungsform
ist ein Herstellungsverfahren, in dem zu dem als die Voraussetzung
der Ausführungsformen der Erfindung beschriebenen Herstellungsverfahren
ein Prozess zum Ausbilden des vertieften Abschnitts 10 hinzugefügt
worden ist. Durch das Herstellungsverfahren der vorliegenden Ausführungsform
kann der anhand von 1 bis 4 beschriebene
Element-Wafer 2 erhalten werden.
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5 ist
ein Ablaufplan, der das Herstellungsverfahren der ersten Ausführungsform
zeigt. Wie in 5 gezeigt ist, wird zuerst in
Schritt S120 der Halbleiter-Wafer 21 vorbereitet. Nachfolgend
wird in einem Schritt S122 auf den Halbleiter-Wafer 21 die erste
Isolierschicht 22 aufgebracht. Daraufhin wird in Schritt
S124 auf der ersten Isolierschicht 22 die Verdrahtung 26 bereitgestellt.
Danach wird in Schritt S126 die zweite Isolierschicht 27 aufgebracht.
Nachdem auf der resultierenden Struktur ein Planarisierungsprozess
ausgeführt worden ist, wird eine Struktur mit der eingebetteten
Verdrahtung ausgebildet. Die oben erwähnten Prozesse in
den Schritten S120 bis S126 sind dieselben Prozesse, wie sie anhand von 19 und 20 in
dem als die Voraussetzung beschriebenen Herstellungsverfahren beschrieben worden
sind.
-
Nachfolgend
wird in Schritt S128 ein vertiefter Abschnitt ausgebildet. Die 6 und 7 zeigen
einen Prozess zum Ausbilden des vertieften Abschnitts 10 und
sind Querschnittsansichten eines Gebiets des Halbleiter-Wafers 21 längs
der Linie X-X' aus 1. In der vorliegenden Ausführungsform
wird in Schritt S128 in dem Gebiet C der vertiefte Abschnitt 10 ausgebildet, nachdem
in Schritt S126 die zweite Isolierschicht 27 aufgebracht
worden ist.
-
In
der vorliegenden Ausführungsform weist der vertiefte Abschnitt 10 ein
ununterbrochenes lineares Muster auf, das entlang der Außenform
des Ausbildungsgebiets 6 verläuft. Anhand des
in 1 gezeigten Musters des vertieften Abschnitts 10 werden
ein Abschnitt der ersten Isolierschicht 22 und ein Abschnitt
der zweiten Isolierschicht 27 durch Nass- und Trockenätzen
wahlweise entfernt. Durch das Nass- und Trockenätzen wird
der in 6 gezeigte vertiefte Abschnitt 10 ausgebildet.
-
Nach
dem Ausbilden des vertieften Abschnitts 10 wird in Schritt
S130 auf der zweiten Isolierschicht 27 eine Nitridschicht
aufgebracht. Die Nitridschicht dient als die dritte Isolierschicht 23.
In dieser Phase wird in dem Ausbildungsgebiet 6 die in 21 gezeigte
Struktur ausgebildet und wird in dem Gebiet C die in 7 gezeigte
Struktur ausgebildet.
-
Daraufhin
wird in Schritt S132 nur in dem Ausbildungsgebiet 6 die
Opferschicht 24 ausgebildet. In diesem Prozess wird die
Opferschicht 24 zunächst über der gesamten
oberen Oberfläche des Halbleiter-Wafers 21 aufgebracht.
Im Ergebnis wird in dem Ausbildungsgebiet 6 die in 22 gezeigte
Struktur erhalten. Danach wird ein Abschnitt der Opferschicht 24 außerhalb
des Ausbildungsgebiets 6 (d. h. in dem Gebiet C) durch Ätzen
entfernt. In dem Ätzen zum Entfernen des Abschnitts der
Opferschicht 24 in dem Gebiet C wird eine Maske zum Ausbilden
von Verankerungslöchern verwendet. Außerdem wird
in dem Ätzen dasselbe Ätzverfahren wie beim Ausbilden
der Verankerungslöcher verwendet. Somit wird das Ätzen
ebenfalls zum Ausbilden der Verankerungslöcher ausgeführt.
Im Ergebnis der oben erwähnten Prozesse verbleibt die Opferschicht 24 nur
in dem Ausbildungsgebiet 6 und werden wie in 23 gezeigt
die Verankerungslöcher ausgebildet.
-
Daraufhin
werden in Schritt S134 die Dünnschichtstruktur 28,
der Dichtungsabschnitt 31 und die elektrische Anschlussfläche 29 ausgebildet.
In Schritt S134 wird zunächst über dem Halbleiter-Wafer 21 nach
dem Schritt S132 die Strukturdickschicht aufgebracht, die ein Material
der Dickschichtstruktur 28 ist. Genauer wird die Strukturdickschicht
auf der in 23 gezeigten Struktur in dem
Ausbildungsgebiet 6 aufgebracht, während die Strukturdickschicht
auf der in 7 gezeigten Struktur in dem
Gebiet C aufgebracht wird.
-
Die
in dem Ausbildungsgebiet 6 und in dem Gebiet C aufgebrachte
Strukturdickschicht weist eine Dicke von mehreren μm bis
mehreren 10 μm auf. In der Phase, in der die Strukturdickschicht
aufgebracht wird, weisen die Verbundschichten eine besonders große
innere mechanische Spannung auf. In diesem Fall kann es geschehen,
dass sich in irgendeiner der aufgebrachten Schichten von der Außenseite
des Halbleiter-Wafers 21 her ein Riss entwickelt. Allerdings
wird in dem Herstellungsverfahren der ersten Ausführungsform
vor dem Ausbilden der Strukturdickschicht der vertiefte Abschnitt 10 bereitgestellt, der
das Ausbildungsgebiet 6 umgibt. Selbst wenn ein Riss auftritt,
ist das Ausbildungsgebiet 6 durch den vertieften Abschnitt 10 zuverlässig
geschützt.
-
Danach
wird die Strukturdickschicht in dem Ausbildungsgebiet 6 durch Ätzen
oder dergleichen verarbeitet, wodurch die wie in 24 gezeigte Dünnschichtstruktur 28 ausgebildet
wird. Andererseits bedeckt in dem Gebiet C die Strukturdickschicht den
vertieften Abschnitt 10 als die leitende Schicht 25.
Im Ergebnis wird in dem Gebiet C die in 4 gezeigte
Struktur ausgebildet. Anschließend wird in dem Ausbildungsgebiet 6 wie
anhand von 25 und 26 beschrieben
die elektrische Anschlussfläche 29 ausgebildet.
-
Daraufhin
wird in Schritt S136 der Freisetzungsprozess ausgeführt.
In dem Freisetzungsprozess wird die Opferschicht 24 entfernt.
Im Ergebnis des Entfernens wird wie in 1 bis 4 gezeigt der
Element-Wafer 2 ausgebildet. Es wird angemerkt, dass die
dritte Isolierschicht 23 in der ersten Ausführungsform
während des Prozesses zum Entfernen der Opferschicht 24 als
eine Ätzsperre wirkt.
-
In
der ersten Ausführungsform wird in Schritt S138 auf dem
Element-Wafer 2 ein Abdeckprozess ausgeführt. 8 bis 10 sind
Darstellungen, die den Abdeckprozess zeigen. Wie in 8 gezeigt
ist, wird an dem Element-Wafer 2, der erhalten wird, nachdem
in Schritt S136 der Freisetzungsprozess ausgeführt worden
ist, eine Deckplatte 40 befestigt. Die Deckplatte 40 ist
eine Platte, die mehrere ausgerichtete Deckelemente enthält,
von denen jedes einen einzelnen Beschleunigungssensor 20 abdeckt. Wenn
die Deckplatte 40 an dem Element-Wafer 2 befestigt
wird, decken die Deckelemente die jeweiligen in dem Ausbildungsgebiet 6 des
Element-Wafers 2 ausgebildeten Beschleunigungssensoren 20 ab.
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9 ist
eine Querschnittsansicht der Deckplatte 40 und des Element-Wafers 2 längs
der Linie A-A' aus 1 und zeigt den Zustand, in
dem die Deckplatte 40 an dem Element-Wafer 2 befestigt
ist. 10 ist eine Querschnittsansicht der Deckplatte 40 und
des Element-Wafers 2 längs der Linie X-X' aus 1 und
zeigt den Zustand, in dem die Deckplatte 40 an dem Element-Wafer 2 befestigt
ist. Wenn die benachbarten Deckelemente der Deckplatte 40 wie
in 9 in Richtung der Linie B-B' aus 1 betrachtet
werden, sind sie nicht zusammenhängend. Andererseits sind
die benachbarten Deckelemente der Deckplatte 40 zusammenhängend,
wenn sie wie in 10 in Richtung der Linie A-A'
aus 1 betrachtet werden. Mit anderen Worten, jedes
der Deckelemente der Deckplatte 40 ist entlang der Linie B-B' aus 1 verbunden.
Die Struktur der Deckplatte 40 wird in der vorliegenden
Beschreibung nicht ausführlicher beschrieben.
-
Wie
aus 9 und 10 hervorgeht, sind der Dichtungsabschnitt 31 des
Beschleunigungssensors 20 und die Verbundstruktur in dem
Gebiet C mit der Deckplatte 40 in Kontakt. Gemäß dem
Herstellungsverfahren der ersten Ausführungsform können der
Dichtungsabschnitt 31 und die Verbundstruktur in dem Gebiet
C als Haftmittel zum Fixieren der Deckplatte 40 dienen.
-
Danach
werden der Element-Wafer 2 und die Deckplatte 40 entlang
der in 9 und 10 ebenfalls gezeigten Trennlinien
a und b getrennt. Im Ergebnis werden die mit der Deckplatte 40 abgedeckten
Beschleunigungssensoren 20 erhalten.
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Wie
oben beschrieben wurde, wird gemäß dem Herstellungsverfahren
der ersten Ausführungsform der vertiefte Abschnitt 10 ausgebildet,
der das Ausbildungsgebiet 6 umgibt, während die
mehreren Schichten (die erste Isolierschicht 22, die zweite
Isolierschicht 27, die dritte Isolierschicht 23 und
die Strukturdickschicht) auf den Halbleiter-Wafer 21 aufgebracht
werden. Das Ausbildungsgebiet 6 ist ein Gebiet der Schichten,
in dem sich der Beschleunigungssensor 20 befindet (oder
angeordnet werden soll). Der vertiefte Abschnitt 10 soll
verhindern, dass sich selbst dann, wenn sich in zwei oder mehr der Schichten
von der Außenseite des Halbleiter-Wafers 21 her
ein Riss entwickelt, ein Riss in das Ausbildungsgebiet 6 ausbreitet,
in dem die Elemente vorhanden sind. In der ersten Ausführungsform
wird der vertiefte Abschnitt nicht in dem Halbleiter-Wafer 21 selbst,
sondern in den auf dem Halbleiter-Wafer 21 aufgebrachten
Schichten ausgebildet. Diese Technik ermöglicht es, komplizierte
Prozesse zu vermeiden und zu verhindern, dass ein Riss die Elemente
beschädigt.
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Um
eine Dickschichtstruktur mit dem Trägerabschnitt und mit
dem schwebenden Abschnitt auszubilden, müssen die Strukturdickschicht
und die Opferdickschicht eine ausreichende Dicke aufweisen. Somit
werden in den Prozessen zum Ausbilden des Beschleunigungssensors
auf dem Halbleiter-Wafer mehrere Schichten (einschließlich
der Isolierschicht, der leitenden Schicht und der Opferschicht)
mit voneinander verschiedenen Materialien und Dicken aufgebracht.
Insbesondere in dem Prozess zum Aufbringen der Strukturdickschicht
mit einer verhältnismäßig großen
Dicke besteht eine hohe Wahrscheinlichkeit, dass in dem Außengebiet
des Halbleiter-Wafers ein Riss auftreten kann. Gemäß der
ersten Ausführungsform kann der vertiefte Abschnitt 10 vor
dem Prozess zum Aufbringen der Strukturdickschicht ausgebildet werden.
Wenn während oder nach dem Prozess zum Aufbringen der Strukturdickschicht
ein Riss auftritt, kann der vertiefte Abschnitt somit zuverlässig
verhindern, dass der Riss die Struktur jedes Elements beeinflusst.
Somit können die Beschleunigungssensoren mit einer hohen
Ausbeute hergestellt werden.
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Die
aufgebrachte Strukturdickschicht mit einer Dicke von mehreren μm
bis zu mehreren 10 μm besitzt eine hohe mechanische Spannung
und gibt ein Teil der mechanischen Spannung an die unter der Strukturdickschicht
bereitgestellten Schichten ab. Wegen der mechanischen Spannung in
der Strukturdickschicht besteht die Möglichkeit, dass in
der ersten bis dritten Isolierschicht 22, 27 und 23 ein
Riss auftreten kann. Die erste Isolierschicht 22 weist
eine verhältnismäßig große Dicke
von näherungsweise 2 μm auf. Somit wird betrachtet,
dass die erste Isolierschicht 22 dazu neigt, einen Riss
fortzupflanzen; es gibt Bedenken, dass die erste Isolierschicht 22 zu
einem Medium für die Ausbreitung des Risses werden kann.
Allerdings wird gemäß der ersten Ausführungsform
durch Entfernen von Abschnitten der ersten und der zweiten Isolierschicht 22 und 27 durch Ätzen,
bis die Oberfläche des Halbleiter-Wafers 21 freiliegt,
der vertiefte Abschnitt 10 ausgebildet. Somit kann der vertiefte
Ab schnitt 10 zuverlässig verhindern, dass sich
ein Riss von der Außenseite des Halbleiter-Wafers 21 durch
die erste und durch die zweite Isolierschicht 22 und 27 in
das Gebiet ausbreitet, in dem die Elemente vorhanden sind.
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In
der ersten Ausführungsform wird der vertiefte Abschnitt 10 durch Ätzen
der ersten und der zweiten Isolierschicht 22 und 27,
die Oxidschichten sind, ausgebildet. Daraufhin wird nach dem Ätzen
die dritte Isolierschicht 23, eine Nitridschicht, aufgebracht.
Wie oben beschrieben wurde, wirkt die dritte Isolierschicht 23 während
des Prozesses des Entfernens der Opferschicht 24 als eine Ätzsperre.
Falls der vertiefte Abschnitt 10 durch das Ätzen
nach dem Ausbilden der dritten Isolierschicht 23 ausgebildet wird,
kann die dritte Isolierschicht 23, die als eine Ätzsperre
wirken soll, beschädigt werden. Im Gegensatz dazu kann
der vertiefte Abschnitt 10 gemäß der
ersten Ausführungsform eine nachteilige Wirkung eines Risses
auf die Elemente verhindern, ohne zu verhindern, dass die dritte
Isolierschicht 23 als eine Ätzsperre wirkt.
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Gemäß dem
Herstellungsverfahren der ersten Ausführungsform wird der
vertiefte Abschnitt 10 ausgebildet, während Abschnitte
der ersten und der zweiten Isolierschicht 22 und 27 auf
der Außenseite des Halbleiter-Wafers 21 (in dem
Gebiet C) verbleiben. Danach wird auf den verbleibenden Abschnitt der
zweiten Isolierschicht 27 die dritte Isolierschicht 23 aufgebracht
und daraufhin auf der dritten Isolierschicht 23 in dem
Gebiet C die Strukturdickschicht aufgebracht. In dieser Technik
umgibt der vertiefte Abschnitt 10 das Ausbildungsgebiet 6,
um zu verhindern, dass sich ein Riss in das Gebiet ausbreitet, in dem
die Elemente vorhanden sind, während die Schichten in dem
Gebiet C verbleiben, um schließlich als ein Haftmittel
für die Deckplatte 40 zu dienen. Gemäß der
ersten Ausführungsform werden zwei Arten von Anforderungen
erfüllt: eine ist, dass Maßnahmen für
einen in irgendeiner der Schichten auf der Außenseite des Halbleiter-Wafers
auftretenden Riss ergriffen werden müssen; während
die andere ist, dass auf der Außenseite des Halbleiter-Wafers
eine Schicht als ein Haftmittel für die Deckplatte aufgebracht
werden muss.
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Gemäß der
ersten Ausführungsform entspricht der Prozess in Schritt
S120 aus 5 einem ”Prozess zum
Vorbereiten eines Halbleiter-Wafers” gemäß dem
oben beschriebenen ersten Aspekt der Erfindung; entsprechen die
Prozesse in den Schritten S122, S124, S126, S130, S132 und S134 ”einem Prozess
zum Ausbilden eines Elements” gemäß dem erste
Aspekt der Erfindung; entspricht der Prozess in Schritt S128 ”einem
Prozess zum Ausbilden eines vertieften Abschnitts und/oder mehrerer Öffnungen wenigstens
in einer der mehreren Schichten, wobei der vertiefte Abschnitt und
die mehreren Öffnungen außerhalb des Mittelgebiets
angeordnet sind und das Mittelgebiet umgeben” gemäß dem
ersten Aspekt der Erfindung; und entsprechen die erste und die zweite Isolierschicht 22 und 27 ”wenigstens
einer der mehreren Schichten” gemäß dem
ersten Aspekt der Erfindung.
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In
dem Element-Wafer 2 gemäß der ersten Ausführungsform
entspricht der Halbleiter-Wafer 21 ”einem Halbleiter-Wafer” gemäß dem
oben beschriebenen dritten Aspekt der Erfindung; entsprechen die erste,
die zweite und die dritte Isolierschicht 22, 27 und 23 ”einer
auf dem Halbleiter-Wafer aufgebrachten Schicht” gemäß dem
dritten Aspekt der Erfindung; entsprechen die Beschleunigungssensoren 20 ”einem
Element” gemäß dem dritten Aspekt der
Erfindung; entsprechen die Schichten zwischen der ersten Isolierschicht 22 und
der leitenden Schicht 25 einschließlich der in 4 gezeigten
Schichten ”mehreren Schichten” gemäß dem
dritten Aspekt der Erfindung; entspricht der vertiefte Abschnitt 10 ”einem vertieften
Abschnitt” gemäß dem dritten Aspekt der Erfindung;
entspricht das Ausbildungsgebiet 6 ”dem Mittelgebiet” gemäß dem
dritten Aspekt der Erfindung; und ent spricht das Gebiet C ”einem
Gebiet auf der Außenseite des Halbleiter-Wafers” gemäß dem dritten
Aspekt der Erfindung.
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Änderungen der ersten Ausführungsform
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Erste Änderung
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In
der ersten Ausführungsform wird der vertiefte Abschnitt 10 durch Ätzen
der ersten und der zweiten Isolierschicht 22 und 27 ausgebildet.
Allerdings ist die Erfindung nicht auf den obigen Prozess zum Ausbilden
des vertieften Abschnitts 10 beschränkt. In der
ersten Änderung kann der vertiefte Abschnitt in einem oder
in mehreren der Schichten ausgebildet werden, die auf dem Halbleiter-Wafer 21 aufgebracht
sind, um das Ausbildungsgebiet 6 zu umgeben. Zum Beispiel
kann das Ätzen auf der ersten, auf der zweiten und auf
der dritten Isolierschicht 22, 27 und 23 in
der ersten Ausführungsform ausgeführt werden,
nachdem die dritte Isolierschicht 23 ausgebildet worden
ist.
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Zweite Änderung
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In
der ersten Ausführungsform verläuft der vertiefte
Abschnitt 10 entlang der Außenform des Ausbildungsgebiets 6.
Allerdings ist die Erfindung nicht auf die obige Form des vertieften
Abschnitts 10 beschränkt. Anhand von 11A kann der vertiefte Abschnitt 10 durch
einen vertieften Abschnitt 50 mit einer gekrümmten
Linie ersetzt sein, die entlang des Umfangs des Halbleiter-Wafers 21 verläuft.
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In
der ersten Ausführungsform ist der vertiefte Abschnitt 10 relativ
innerhalb des Rands des Halbleiter-Wafers 21 bereitgestellt.
Allerdings kann der vertiefte Abschnitt 10 durch einen
vertieften Abschnitt 60 ersetzt sein, der sich wie in 11B gezeigt entlang des Rands des Halbleiter-Wafers 21 befindet.
In der in 11B gezeigten Struktur ist entlang
des Rands des Halbleiter-Wafers 21 eine Stufe (der vertiefte
Abschnitt 60) ausgebildet. Der vertiefte Abschnitt gemäß der
Erfindung enthält ebenfalls eine Struktur wie die in 11B gezeigte.
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Anhand
von 11C kann der vertiefte Abschnitt 10 durch
einen vertieften Abschnitt 65 ersetzt sein, der entlang
des Umrisses des Ausbildungsgebiets 6 (entlang der Grenze
zwischen dem Ausbildungsgebiet 6 und dem Gebiet C) verläuft.
In diesem Fall befindet sich der vertiefte Abschnitt 65 auf
den Trennlinien, die entlang des Umrisses des Ausbildungsgebiets 6 verlaufen.
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Dritte Änderung
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Anhand
von 12 kann der vertiefte Abschnitt 10 der
ersten Ausführungsform durch mehrere Öffnungen 70 ersetzt
sein, die das Ausbildungsgebiet 6 umgeben. In der dritten Änderung
ist jede der Öffnungen 70 mit einer zu ihr benachbarten
verbunden. Wie bei dem vertieften Abschnitt der ersten Ausführungsform
können die so konfigurierten Öffnungen 70 verhindern,
dass sich ein Riss, der in irgendeiner der Schichten von der Außenseite
des Halbleiter-Wafers 21 auftritt, in das Ausbildungsgebiet 6 ausbreitet,
wenn der Riss die Öffnungen 70 erreicht. Um einen
Halbleiter-Wafer gemäß der dritten Änderung
auszubilden, kann der in 5 gezeigte Prozess in Schritt
S128 durch einen Prozess zum Ausbilden der Öffnungen 70 ersetzt
werden. Genauer muss das Muster einer zum Ätzen zu verwendenden
Maske so entworfen werden, dass die mehreren Öffnungen 70 ausgebildet
werden, die das Ausbildungsgebiet 6 wie in 12 gezeigt
umgeben. In 12 sind die Öffnungen 70 in
einer Gitterform bereitgestellt, die das Ausbildungsgebiet 6 auf
mehrfache Weise umgeben. Allerdings ist die Anordnung der Öffnungen 70 nicht
auf die in 12 gezeigte beschränkt. Zum
Beispiel können die Öffnungen 70 so angeordnet
sein, dass sie das Ausbildungsgebiet 6 einmal umgeben.
Die Kontur jeder der Öffnungen 70 ist nicht auf
die wie in 12 gezeigte Rechteckform beschränkt,
sondern kann eine Vielzahl anderer Formen sein.
-
In
der ersten Ausführungsform werden die Abschnitte der ersten
und der zweiten Isolierschicht 22 und 27 dadurch,
dass zum Ausbilden des vertieften Abschnitts 10 geätzt
wird, bis die Oberfläche des Halbleiter-Wafers 21 freiliegt,
entfernt. Allerdings kann in einem Gebiet, das einer unteren Oberfläche des
vertieften Abschnitts 10 entspricht, ein Teil des Abschnitts
der ersten Isolierschicht 22 verbleiben (mit anderen Worten
kann ein Teil des Abschnitts der ersten Isolierschicht 22 auf
der oberen Oberfläche des Halbleiter-Wafers 21 verbleiben).
-
Nachdem
in den letzten Jahren Elemente wie etwa Beschleunigungssensoren über
Halbleiter-Wafern ausgebildet werden, werden Geschäftstransaktionen
ausgeführt, die Verkäufe der Wafer ohne Trennen
des Wafers umfassen. Der Element-Wafer 2 kann für
solche Geschäftstransaktionen bereitgestellt werden. Gemäß der
ersten Ausführungsform kann der Element-Wafer 2 mit
der daran befestigten Deckplatte 40 ebenfalls für
solche Geschäftstransaktionen bereitgestellt werden.
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In
der ersten Ausführungsform wird der Element-Wafer 2 gemäß dem
in dem Ablaufplan in 5 gezeigten Verfahren hergestellt.
Allerdings kann der Element-Wafer gemäß der Erfindung
gemäß einem anderen Verfahren als dem in dem Ablaufplan
in 5 gezeigten hergestellt werden. Dies ergibt sich
aus der Tatsache, dass der vertiefte Abschnitt, der in der Weise
ausgebildet worden ist, dass er das Ausbildungsgebiet umgibt, unabhängig
von seinen Herstellungsverfahren verhindern kann, dass sich ein
Riss in das Ausbildungsgebiet ausbreitet.
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Zweite Ausführungsform
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In
der ersten Ausführungsform umgibt der vertiefte Abschnitt 10 das
Ausbildungsgebiet 6 und verhindert, dass sich ein Riss
in das Ausbildungsgebiet 6 ausbreitet. In der zweiten Ausführungsform
der Erfindung sind innerhalb des Ausbildungsgebiets weitere vertiefte
Abschnitte bereitgestellt, um zu verhindern, dass sich ein Riss
innerhalb des Ausbildungsgebiets 6 ausbreitet.
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Konstruktion des Element-Wafers gemäß der
zweiten Ausführungsform
-
13 ist
eine Draufsicht eines Element-Wafers 202 gemäß der
zweiten Ausführungsform. In der zweiten Ausführungsform
sind vertiefte Abschnitte 210 entlang der jeweiligen Trennlinien
b bereitgestellt und sind vertiefte Abschnitte 310 entlang
der jeweiligen Trennlinien a bereitgestellt. Die anderen Komponenten
des Element-Wafers 202 sind dieselben wie jene des Element-Wafers 2 in
der ersten Ausführungsform. In 13 ist
nur ein einzelner Beschleunigungssensor 20 gezeigt. Allerdings
werden in dem Ausbildungsgebiet 6 des Element-Wafers 202 mehrere
Beschleunigungssensoren 20 bereitgestellt.
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In
der zweiten Ausführungsform verlaufen mehrere der vertieften
Abschnitte 210 in Richtung der Linie B-B' aus 13 und
verlaufen mehrere der vertieften Abschnitte 310 in Richtung
der Linie A-A' aus 13. Das heißt, die
vertieften Abschnitte 210 verlaufen entlang der jeweiligen
Trennlinien b und die vertieften Abschnitte 310 verlaufen
entlang der jeweiligen Trennlinien a. Es wird angemerkt, dass zweckmäßigkeitshalber
nur zwei der vertieften Abschnitte gezeigt sind. Jeder der Beschleunigungssensoren 20 ist
durch zwei der vertieften Abschnitte 210 und durch zwei
der vertieften Abschnitte 310 vollständig abgetrennt.
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14 ist
eine Querschnittsansicht des Element-Wafers 202 längs
der Linie A-A' aus 13, die den Beschleunigungssensor 20 und
die Trennlinien b, die sich beiderseits des Beschleunigungssensors 20 befinden,
zeigt. In der zweiten Ausführungsform sind die vertieften
Abschnitte 210 längs der jeweiligen Trennlinien
b bereitgestellt. Genauer wird jeder der vertieften Abschnitte 210 durch
Entfernen eines Abschnitts der ersten Isolierschicht 22 und
eines Abschnitts der zweiten Isolierschicht 27 ausgebildet,
die sich beide bei der Trennlinie b befinden.
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15 ist
eine Querschnittsansicht des Element-Wafers 202 längs
der Linie B-B' aus 13 und zeigt den Beschleunigungssensor
und die Trennlinien a, die sich beiderseits des Beschleunigungssensors 20 befinden.
In der zweiten Ausführungsform sind die vertieften Abschnitte 310 entlang
der jeweiligen Trennlinien a bereitgestellt. Genauer wird jeder
der vertieften Abschnitte 310 durch Entfernen eines Abschnitts
der ersten Isolierschicht 22 und eines Abschnitts der zweiten
Isolierschicht 27 ausgebildet, die beide auf der Trennlinie
a ausgebildet sind.
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Die
erste und die zweite Isolierschicht 22 und 27 besitzen
jeweils eine Funktion zum Tragen der Dünnschichtstruktur 28 jedes
der Beschleunigungssensoren 20. Somit besteht das Bestreben,
die erste und die zweite Isolierschicht 22 und 27 jeweils
mit einer Dicke von mehreren μm auszubilden, um ihre Funktionen
als Grundlage der Dünnschichtstruktur 28 sicherzustellen.
Wenn die erste Isolierschicht 22 auf der gesamten Oberfläche
des Halbleiter-Wafers 21 ausgebildet wird und die zweite
Isolierschicht 27 auf der gesamten Oberfläche
der ersten Isolierschicht 22 ausgebildet wird, sind wie
in dem Herstellungsverfahren als die Voraussetzung der Ausführungsformen
der Erfindung die erste und die zweite Isolierschicht 22 und 27 in
dem Gebiet C auf der Außenseite des Halbleiter-Wafers 21 zusammenhängend
mit der ers ten und mit der zweiten Isolierschicht 22 und
bzw. 27 in dem Ausbildungsgebiet 6. Wenn sich
in dieser Struktur ein Riss in das Ausbreitungsgebiet 6 ausbreitet
oder wenn in dem Ausbreitungsgebiet 6 ein Riss auftritt,
kann der Riss die Beschleunigungssensoren 20 in dem Ausbreitungsgebiet 6 wegen
der Ausbreitung des Risses aufeinanderfolgend beschädigen.
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Somit
sind in der zweiten Ausführungsform entlang der jeweiligen
Trennlinien b in dem Ausbildungsgebiet 6 die vertieften
Abschnitte 210 bereitgestellt und entlang der jeweiligen
Trennlinien a in dem Ausbildungsgebiet 6 die vertieften
Abschnitte 310 bereitgestellt. Die vertieften Abschnitte 210 und 310 können
verhindern, dass sich ein Riss, der in einem Gebiet auftritt, in
dem sich ein bestimmter Beschleunigungssensor 20 befindet,
in ein Gebiet ausbreitet, das zu diesem Gebiet benachbart ist, und
einen weiteren Beschleunigungssensor 20 in dem Nachbargebiet
beschädigt.
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Herstellungsverfahren der
zweiten Ausführungsform
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16 zeigt
einen Ablaufplan des Herstellungsverfahrens der zweiten Ausführungsform.
Der Prozess in Schritt S228 des in 16 gezeigten
Ablaufplans unterscheidet sich von dem Prozess in Schritt S128 des
in 5 gezeigten Ablaufplans. Die anderen Prozesse
in dem Ablaufplan in 16 sind dieselben wie die in
dem Ablaufplan in 5. In dem Herstellungsverfahren
der zweiten Ausführungsform werden zunächst wie
in der ersten Ausführungsform die Prozesse in den Schritten
120, 122, 124 und 126 ausgeführt.
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Nachfolgend
werden außerhalb des Ausbildungsgebiets 6 die
vertieften Abschnitte 10 ausgebildet, während
in dem Ausbildungsgebiet 6 (genauer in einem Gebiet, in
dem die Verdrahtung 26 bereitgestellt ist und unter dem
der Halbleiter-Wafer 21 vorhanden ist, da die Beschleunigungssensoren 20 in dieser
Phase nicht fertig gestellt sind) in Schritt S228 die vertieften
Abschnitte 210 und 310 ausgebildet werden. Genauer
werden die Abschnitte der ersten und der zweiten Isolierschicht 22 und 27 an
den Orten der Trennlinien durch Ätzen entfernt. Das Ausbilden
des vertieften Abschnitts 10 in der zweiten Ausführungsform
ist dasselbe wie das des vertieften Abschnitts 10 in der
ersten Ausführungsform. Wie in der ersten Ausführungsform
können somit vor den Prozessen zum Aufbringen von Dickschichten
mit verhältnismäßig großen mechanischen
Spannungen wie etwa der Opferschicht 24 und der Strukturdickschicht
die vertieften Abschnitte 10, 210 und 310 bereitgestellt
werden, um zu verhindern, dass sich ein Riss ausbreitet. Gemäß der
zweiten Ausführungsform werden außerdem in dem
Prozess zum Ausbilden der vertieften Abschnitte 210 und 310 die
erste und die zweite Isolierschicht 22 und 27 dadurch,
dass geätzt wird, bis die Oberfläche des Halbleiter-Wafers 21 freiliegt,
entfernt.
-
Danach
werden wie in der ersten Ausführungsform die Prozesse in
den Schritten S130, S132 und S134 ausgeführt. Nach den
in 16 gezeigten Prozessen in den Schritten S120 bis
S134 wird der in 13 bis 15 gezeigte
Element-Wafer 202 erhalten. Daraufhin werden wie in der
ersten Ausführungsform die Prozesse in den Schritten S136
und S138 ausgeführt. Bei den obigen Prozessen wird schließlich
der Element-Wafer 202 mit der daran befestigten Deckplatte 40 erhalten.
In dem oben erwähnten Herstellungsverfahren der zweiten
Ausführungsform können die vertieften Abschnitte
in dem Element-Wafer 202, die bewirken, dass eine Rissausbreitung
verhindert wird, wie in der ersten Ausführungsform rechtzeitig
ausgebildet werden.
-
Gemäß der
zweiten Ausführungsform entspricht der anhand von 16 beschriebene
Prozess in Schritt S120 ”einem Prozess zum Vorbereiten eines
Halbleiter-Wafers” gemäß dem oben beschriebenen
zweiten Aspekt der Erfindung; entsprechen die Prozesse in den Schritten
S122, S124, S126, S130, S132 und S134 ”einem Pro zess zum
Ausbilden eines Elements gemäß dem zweiten Aspekt
der Erfindung; entspricht der Ätzprozess in Schritt S228 zum
Ausbilden der vertieften Abschnitte 210 und 310 ”einem
Prozess zum Ausbilden vertiefter Abschnitte, um die Elemente voneinander
abzutrennen” gemäß dem zweiten Aspekt
der Erfindung; und entsprechend die erste und die zweite Isolierschicht 22 und 27 ”wenigstens
einer der Schichten” gemäß dem zweiten
Aspekt der Erfindung.
-
In
dem Element-Wafer 202 gemäß der zweiten
Ausführungsform entspricht der Halbleiter-Wafer 21 ”einem
Halbleiter-Wafer” gemäß dem vierten Aspekt
der Erfindung”; entsprechen die erste und die zweite Isolierschicht 22 und 27 ”einer
Schicht” gemäß dem vierten Aspekt der
Erfindung; entspricht die in einem einzelnen Beschleunigungssensor 20 bereitgestellte
Verdrahtung 26 der ”Verdrahtung” gemäß dem vierten
Aspekt der Erfindung; entspricht die Dünnschichtstruktur 28 ”einer
Dünnschichtstruktur” gemäß dem
vierten Aspekt der Erfindung; entsprechen die vertieften Abschnitte 210 und 310 ”vertieften
Abschnitten” gemäß dem vierten Aspekt
der Erfindung; und entspricht das Ausbildungsgebiet 6 ”dem
Mittelgebiet” gemäß dem vierten Aspekt
der Erfindung.
-
Änderungen der zweiten Ausführungsform
-
Erste Änderung
-
17 ist
eine Darstellung einer ersten Änderung der zweiten Ausführungsform.
In der ersten Änderung der zweiten Ausführungsform
sind nur in der Opferschicht 24 vertiefte Abschnitte (die
in 17 gezeigten vertieften Abschnitte 220)
bereitgestellt. Wie oben beschrieben wurde, weist die Opferschicht 24 eine
Dicke von mehreren μm (z. B. 2 μm) auf und dient
als Grundlage zum Tragen der Dünnschichtstruktur 28 vor
dem Freisetzungsprozess. Falls die Opferschicht 24 zwischen
den Be schleunigungssensoren 20 verläuft, die in
Richtung der Linie A-A' aus 13 zueinander
benachbart sind, neigt ein Riss dazu, sich zwischen den zueinander
benachbarten Beschleunigungssensoren 20 über die
Opferschicht 24 mit einer großen Dicke auszubreiten.
Dagegen sind gemäß der ersten Änderung der
zweiten Ausführungsform in der Opferschicht 24 die
vertieften Abschnitte 220 bereitgestellt. Somit können
die vertieften Abschnitte 220 verhindern, dass sich zwischen
den zueinander benachbarten Beschleunigersensoren 20 über
die Opferschicht 24 ein Riss ausbreitet.
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Um
den Element-Wafer gemäß der ersten Änderung
der zweiten Ausführungsform herzustellen, muss der Prozess
zum Ausbilden der vertieften Abschnitte 210 und 310 in
Schritt S228 nach dem Prozess in Schritt S132 des in 16 gezeigten
Ablaufplans ausgeführt werden.
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Zweite Änderung
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18 ist
eine Darstellung einer zweiten Änderung der zweiten Ausführungsform.
Die zweite Änderung der zweiten Ausführungsform
wird durch Kombinieren der zweiten Ausführungsform und
der ersten Änderung der zweiten Ausführungsform
erhalten. Gemäß der zweiten Änderung
der zweiten Ausführungsform werden die vertieften Abschnitte 230 in der
ersten und in der zweiten Isolierschicht 22 und 27 bereitgestellt.
Auf den vertieften Abschnitten 230 werden Abschnitte der
Opferschicht 24 aufgebracht, die eine kleinere Dicke als
die anderen Abschnitte der Opferschicht 24 aufweisen. Somit
liegen die Oberflächen der Abschnitte der Opferschicht 24,
die sich auf den vertieften Abschnitten 230 befinden, tiefer
als die Oberfläche der zweiten Isolierschicht 27. Die
so konfigurierte Struktur kann verhindern, dass sich ein Riss innerhalb
der Opferschicht 24 und innerhalb der ersten und der zweiten
Isolierschicht 22 und 27 ausbreitet.
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Um
den Element-Wafer gemäß der zweiten Änderung
der zweiten Ausführungsform zu erzeugen, wird in Schritt
S228 in dem in 16 gezeigten Ablaufplan der
erste Ätzprozess ausgeführt und wird an demselben
Ort nach dem Prozess zum Aufbringen der Opferschicht 24 in
Schritt S130 der zweite Ätzprozess ausgeführt.
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Der
Element-Wafer 202 gemäß der zweiten Ausführungsform
ist mit dem vertieften Abschnitt 10, der das Ausbildungsgebiet 6 umgibt,
und mit den vertieften Abschnitten 210 und 310,
die innerhalb des Ausbildungsgebiets 6 verlaufen, versehen.
Allerdings ist die Erfindung nicht auf die Struktur des Element-Wafers 202 beschränkt;
der Element-Wafer 202 kann nur mit den vertieften Abschnitten 210 und 310 versehen
sein. Das liegt daran, dass durch die vertieften Abschnitte 210 und 310 weiterhin
Maßnahmen gegen die Rissausbreitung wenigstens innerhalb
des Ausbildungsgebiets 6 ergriffen werden können.
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In
der zweiten Ausführungsform sind die vertieften Abschnitte 210 und 310 an
den Orten der Trennlinien b bzw. a in dem Ausbildungsgebiet 6 bereitgestellt.
Allerdings ist die Erfindung nicht auf die oben erwähnten
Anordnungen der vertieften Abschnitte 210 und 310 beschränkt.
Der Element-Wafer kann mit vertieften Abschnitten versehen sein,
die entlang einer der Trennlinien a oder b verlaufen. Das heißt,
der Element-Wafer 202 kann entweder mit den vertieften
Abschnitten 210 oder mit den vertieften Abschnitten 310 versehen
sein. Wenn nur die vertieften Abschnitte 210 bereitgestellt
sind, verlaufen die erste und die zweite Isolierschicht 22 und 27 zwischen
den in Richtung der Linie B-B' aus 13 zueinander
benachbarten Beschleunigungssensoren 20. In diesem Fall
sind die vertieften Abschnitte 210 zum Abtrennen der Beschleunigungssensoren 20 nur
entlang der Trennlinien b bereitgestellt.
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In
der zweiten Ausführungsform verlaufen die vertieften Abschnitte 210 und 310 gerade
entlang der Trennlinien b bzw. a in dem Ausbildungsgebiet 6. Allerdings
ist die Erfindung nicht auf diese Anordnungen der vertieften Abschnitte 210 und 310 beschränkt. Üblicherweise
schneiden sich in dem Ausbildungsgebiet 6 mehrere Trennlinien.
Somit können die vertieften Abschnitte 210 und 310 so
verlaufen, dass sie ihre Richtungen bei den Schnittpunkten der Trennlinien
a und b ändern. Zum Beispiel können die vertieften
Abschnitte 210 und 310 so verlaufen, dass sie
planar in dem Ausbildungsgebiet 6 eine Rechteckform bilden.
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In
der zweiten Ausführungsform wird der Element-Wafer 202 gemäß dem
in dem Ablaufplan in 16 beschriebenen Verfahren hergestellt.
Der Element-Wafer gemäß der Erfindung kann gemäß einem
anderen als dem in dem Ablaufplan in 16 beschriebenen
Herstellungsverfahren hergestellt werden. Dies ergibt sich aus der
Tatsache, dass die vertieften Abschnitte, die so ausgebildet werden, dass
sie entlang der jeweiligen Trennlinien verlaufen, unabhängig
von ihren Herstellungsverfahren verhindern können, dass
sich ein Riss innerhalb des Ausbildungsgebiets ausbreitet.
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Die
erste und die zweite Ausführungsform beruhen auf der Annahme,
dass die auf dem Halbleiter-Wafer auszubildenden Elemente Beschleunigungssensoren
sind. Allerdings ist die Erfindung nicht auf die Beschleunigungssensoren
beschränkt. In der Erfindung können auf dem Halbleiter-Wafer verschiedene
Elemente mit sehr kleinen Strukturen (so genannte mikroelektromechanische
Systemelemente (MEMS-Elemente)) ausgebildet werden. In dem Herstellungsverfahren
der ersten Ausführungsform wird der vertiefte Abschnitt 10 vor
dem Prozess zum Aufbringen der Strukturdickschicht ausgebildet, da
während des Prozesses zum Aufbringen der Strukturdickschicht,
die das Material der Dickschichtstruktur 28 ist, ein Riss
auftreten kann. Allerdings ist die Erfindung auf ein anderes Verfahren
als das als die Voraussetzung der Ausführungsformen der
Erfindung beschriebene Her stellungsverfahren anwendbar. Zum Beispiel
können die vertieften Abschnitte 10, 210 und 310 ausgebildet
werden, nachdem alle Schichten auf dem Halbleiter-Wafer aufgebracht
worden sind. Wie in den Ausführungsformen beschrieben worden
ist, ist die Erfindung nicht auf das als die Voraussetzung der Ausführungsformen beschriebene
Herstellungsverfahren beschränkt. Die Erfindung ist auf
verschiedene Verfahren anwendbar. In einem typischen der verschiedenen
Verfahren, auf die die Erfindung anwendbar ist, werden mehrere Schichten
auf dem Halbleiter-Wafer aufgebracht und unmittelbar nach dem Prozess
zum Aufbringen jeder Schicht verarbeitet (mit anderen Worten, werden
das Verarbeiten und das Aufbringen der Schichten abwechselnd ausgeführt),
um Elemente mit sehr kleinen Strukturen auszubilden.
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Offensichtlich
sind im Licht der obigen Lehren viele Änderungen und Abwandlungen
der Erfindung möglich. Selbstverständlich kann
die Erfindung somit im Umfang der beigefügten Ansprüche
auf andere Weise als genau beschrieben verwirklicht werden.
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Die
gesamte Offenbarung der
JP2008-067786 ,
eingereicht am 17. März 2008, einschließlich Beschreibung,
Ansprüchen, Zeichnung und Zusammenfassung, auf der die
Priorität der vorliegenden Anmeldung beruht, ist hiermit
in ihrer Gesamtheit durch Literaturhinweis eingefügt.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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erzeugt und ist ausschließlich zur besseren Information
des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen
Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt
keinerlei Haftung für etwaige Fehler oder Auslassungen.
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Zitierte Patentliteratur
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- - JP 1990-30132
A [0002]
- - JP 2005-217320 A [0002]
- - JP 2005-123263 A [0002]
- - JP 1995-45560 A [0002]
- - JP 1994-45315 A [0002]
- - JP 2005-72538 A [0002]
- - JP 2005-172543 A [0042]
- - JP 2008-067786 [0114]