DE102005035057A1

DE102005035057A1 - Verfahren zum Herstellen einer Halbleiterchipanordnung unter Verwendung eines Trägersubstrats und entsprechende Halbleiterchipanordnung

Info

Publication number: DE102005035057A1
Application number: DE200510035057
Authority: DE
Inventors: Hubert Benzel; Christoph Schelling; Tjalf Pirk; Julian Gonska
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2005-07-27
Filing date: 2005-07-27
Publication date: 2007-02-01

Abstract

Die vorliegende Erfindung schafft ein Verfahren zum Herstellen einer Halbleiterchipanordnung unter Verwendung eines Trägersubstrats und eine entsprechende Halbleiterchipanordnung. Das Verfahren weist folgende Schritte auf: Bereitstellen des Trägersubstrats (1), welches eine erste Verbindungsoberfläche (O) aufweist; Bereitstellen eines Funktionsbereichs (3; 3'), welcher eine zweite Verbindungsoberfläche (O') aufweist; Bilden einer Silizium-Germanium-haltigen oder aus Silizium-Germanium bestehenden Adhäsionsschicht (2; 2') auf mindestens einer der ersten und zweiten Verbindungsoberfläche (O; O'); Verbinden der ersten und zweiten Verbindungsoberfläche (O; O') über die Adhäsionsschicht (2; 2'); Bilden einer Mehrzahl von zusammenhängenden Halbleiterchips (C1-C3; C1'-C3') in dem Funktionsbereich (3; 3') und Entfernen der Adhäsionsschicht (2) durch einen Ätzprozess, der gegenüber den Halbleiterchips (C1-C3; C1'-C3') selektiv ist.

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer Halbleiterchipanordnung unter Verwendung eines Trägersubstrats und eine entsprechende Halbleiterchipanordnung.
Bei der Herstellung von mikromechanischen oder mikroelektronischen Chips in Halbleitersubstraten besteht unter bestimmten Vorraussetzungen der Wunsch, den eigentlichen Halbleiterchip temporär auf einen Trägerwafer aufzubonden. Ein Grund ist beispielsweise die zunehmende Flexibilität des für die Halbleiterchips verwendeten Wafers bei abnehmender Waferdicke und die damit verbundenen Schwierigkeiten beim Handling des Wafers.

Die JP 61198747 A offenbart eine temporäre Bond- und Debondmontage, die mit einem Wachs als Adhäsionsschicht arbeitet. Das Wachs wird erhitzt und in einem Spin-On-Prozess auf den Trägerwafer aufgebracht. Anschließend wird der Wafer mit den Halbleiterchips über dem Trägerwafer ausgerichtet und aufgedrückt. Nach dem Abkühlen der Adhäsionsschicht ergibt sich ein stabiler Verbund, der mit üblichem Prozess-Equipment weiterbehandelt werden kann, z.B. zur Trennung der Chips geätzt werden kann. Zum Debonden wird der Verbund zur Verflüssigung des Wachses der Adhäsionsschicht erwärmt und so z.B. die aus dem Wafer hergestellten Halbleiterchips vereinzelt. Da sich das Wachs bereits bei mittleren Temperaturen verflüssigt, können mit einer auf diese Weise hergestellten temporären Bondverbindung nachteiligerweise keine Hochtemperatur-Prozesse durchgeführt werden. Somit ist es unbedingt erforderlich, dass die Funktionselemente vor dem Bonden im Wafer hergestellt werden.

Eine weitere Möglichkeit für das Material der Adhäsionsschicht sind unterschiedliche Polymere, wie z.B. Benzocyclobutene (BCB), Polyimide oder Polydimethylsiloxane (PDMS).

VORTEILE DER ERFINDUNG

Das erfindungsgemäße Verfahren zum Herstellen einer Halbleiterchipanordnung unter Verwendung eines Trägersubstrats mit den Merkmalen des Anspruchs 1 bzw. 2 und die entsprechende Halbleiterchipanordnung gemäss Anspruch 11 weisen gegenüber den bekannten Lösungsansätzen den Vorteil auf, dass dünne Halbleiterchips auch bei Hochtemperaturprozessen sicher prozessiert werden können.

Die der vorliegenden Erfindung zugrunde liegende Idee besteht darin, eine temporäre Verbindung zwischen einem Trägersubstrat und einem Funktionsbereich, in dem die Halbleiterchips ausgebildet bzw. auszubilden sind, zu schaffen, die thermisch und chemisch sehr stabil ist, so dass der Funktionsbereich mit nahezu allen Prozessen bearbeitet werden kann, die in der Mikroelektronik und Mikromechanik angewendet werden. Dabei ist die Adhäsionsschicht CMOS-kompatibel.

Die Silizium-Germanium enthaltende bzw. aus Silizium-Germanium bestehende Adhäsionsschicht ist durch einen chemischen Trockenätzprozess selektiv gegenüber den Halbleiterchips und dem Trägersubstrat entfernbar, insbesondere unter Verwendung des Ätzmediums Chlortrifluorid. Die Haftkraft der Adhäsionsschicht ist wesentlich höher als die Haftkraft der eingangs erwähnten bekannten Wachsschicht oder Polymerschicht. Das Ätzen in Chlortrifluorid hat den Vorteil einer sehr hohen erreichbaren Ätzrate, was zu einer Zeit- und somit Kostenersparnis führt. Die Adhäsionsschicht kann z.B. durch Implantation oder Dotierung durch Belegen erzeugt werden oder durch CVD-Abscheidung des Mischhalbleiters.

Vorzugsweise bestehen sowohl der Funktionsbereich als auch das Trägersubstrat aus Silizium. Das Bonden des Funktionsbereichs kann dann beispielsweise durch Silizium-Direktbonden erfolgen. Es ist aber auch möglich, dass das Trägersubstrat aus Glas und der Funktionsbereich aus Silizium bestehen. Allerdings kann sich bei dieser Ausgestaltung die Adhäsionsschicht nur auf der Rückseite des Funktionsbereichs befinden. Das Anbringen des Funktionsbereichs auf dem Trägersubstrat kann dann vorteilhafterweise durch anodisches Bonden erfolgen.

In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der Erfindung.

Gemäss einer bevorzugten Weiterbildung erfolgt das Bilden einer Mehrzahl von Halbleiterchips in dem Funktionsbereich vor dem Verbinden der ersten und zweiten Verbindungsoberfläche über die Adhäsionsschicht.

Gemäss einer weiteren bevorzugten Weiterbildung erfolgt das Bilden einer Mehrzahl von Halbleiterchips in dem Funktionsbereich nach dem Verbinden der ersten und zweiten Verbindungsoberfläche über die Adhäsionsschicht. Dies hat den Vorteil, dass die Halbleiterchips sicherer prozessiert werden können, wenn die Funktionsschicht sehr dünn ist.

Gemäss einer weiteren bevorzugten Weiterbildung werden die Halbleiterchips vor dem Entfernen der Adhäsionsschicht durch Vorsehen von Trenngräben voneinander getrennt und anschließend durch das Entfernen der Adhäsionsschicht vereinzelt.

Wenn das Vereinzeln und Separieren der Sensoren durch zwei Ätzprozesse statt eines mechanischen Materialabtrags wie beim Sägen erfolgt, können die Halbleiterchips stressfrei vereinzelt werden und somit sehr fragile Funktionselemente, wie z.B. Sensoren, erzeugt werden. Somit können Halbleiterchips ohne Generierung von Partikeln bzw. ohne Einwirkung von Wasser vereinzelt werden. Dies erlaubt die Herstellung von Strukturen, die durch Wasser- bzw. Partikeleinwirkung zerstört werden könnten. Im Gegensatz zum herkömmlichen Sägeprozess werden die Halbleiterchips somit nicht seriell, sondern parallel vereinzelt. Die Dauer des Prozesses ist somit nicht von der Anzahl der Halbleiterchips pro Funktionsbereich abhängig, sondern allein von der Dicke der Halbleiterchips.

Gemäss einer weiteren bevorzugten Weiterbildung werden in der Adhäsionsschicht die Adhäsionsschicht unterbrechende Stegbereiche gebildet, welche die Halbleiterchips mit der ersten Verbindungsoberfläche verbinden und welche beim Entfernen der Adhäsionsschicht zurückbleiben, wobei die Halbleiterchips durch Brechen der Stegbereiche vereinzelt werden. Die Stegbereiche dienen somit als Soll-Bruchstellen bei der Weiterverarbeitung, beispielsweise mit einem Pick-and-Place-Prozess.

Gemäss einer weiteren bevorzugten Weiterbildung ist der Funktionsbereich ein Wafer.

Gemäss einer weiteren bevorzugten Weiterbildung ist der Funktionsbereich ein Abscheidungsbereich. Durch Verwendung eines abgeschiedenen Funktionsbereichs statt eines Wafer-Funktionsbereichs lassen sich nahezu beliebig dünne Halbleiterchips erzeugen.

Gemäss einer weiteren bevorzugten Weiterbildung werden die Stegbereiche vor dem Verbinden der ersten und zweiten Verbindungsoberfläche gebildet.

Gemäss einer weiteren bevorzugten Weiterbildung werden die Stegbereiche beim Abscheiden des Abscheidungsbereichs gebildet.

ZEICHNUNGEN
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
Es illustrieren:
1a–c eine erste Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterchipanordnung unter Verwendung eines Trägersubstrat und einer entsprechenden Halbleiterchipanordnung in seitlicher Querschnittsansicht;
2a–c eine zweite Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterchipanordnung unter Verwendung eines Trägersubstrats und einer entsprechenden Halbleiterchipanordnung in seitlicher Querschnittsansicht;
3 eine ebene Draufsicht auf die Halbleiterchipanordnung gemäss 2c; und
4 eine dritte Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterchipanordnung unter Verwendung eines Trägersubstrats und einer entsprechenden Halbleiterchipanordnung in seitlicher Querschnittsansicht.
BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten.
1a–c zeigen eine erste Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterchipanordnung unter Verwendung eines Trägersubstrats und einer entsprechenden Halbleiterchipanordnung in seitlicher Querschnittsansicht.
In 1 bezeichnet Bezugszeichen 1 ein Trägersubstrat, das aus einem Silizium-Halbleiterwafer besteht. Mit einer ersten Verbindungsoberfläche O des Trägersubstrats 1 ist eine Adhäsionsschicht 2 aus Silizium-Germanium verbunden, welche auf der gegenüberliegenden Seite mit einer zweiten Verbindungsfläche O' eines weiteren, wesentlichen dünneren Silizium-Halbleiterwafers 3 verbunden ist.
Eine derartige Verbindung kann beispielsweise durch Abscheiden der Adhäsionsschicht 2 auf der Verbindungsoberfläche O und/oder der Verbindungsoberfläche O' und anschließendes Silizium-Direktbonden erfolgen.
Der Wafer 3 enthält Halbleiterchips C1, C2, C3, zwischen denen Trennbereiche T1 bzw. T2 liegen, die in einem späteren Prozessschritt zum Trennen der Halbleiterchips C1–C3 entfernt werden.
Beim vorliegenden Beispiel sind die Halbleiterchips C1–C3 erst nach dem Verbinden des Trägersubstrats 1 mit dem Wafer 3 gebildet worden. Allerdings ist es ebenfalls möglich, die Halbleiterchips C1–C3 bereits vor dem Schaffen der Verbindung teilweise bzw. vollständig im Wafer 3 auszubilden.
Falls noch keine Funktionselemente der Halbleiterchips C1–C3 in dem Wafer 3 vor dem Schaffen der Verbindung ausgebildet worden sind, kann der Wafer 3 nach dem Schaffen der Verbindung zuerst mechanische oder chemische Verfahren rückgedünnt werden.
Weiter mit Bezug auf 1b wird eine Maskierung 10 auf die freiliegende Oberfläche des Wafers 3 aufgebracht, welche beispielsweise aus Siliziumdioxid oder Fotolack bestehen kann. Das Material der Maskierung 10 sollte derart gewählt werden, dass die Selektivität eines folgenden Ätzprozesses zum Vorsehen von Trenngräben 11, welche die Halbleiterchips C1–C3 trennen, derart gewählt ist, dass der Wafer 3 mit Sicherheit strukturiert ist, bevor die Maskierung 10 selbst vom Ätzmedium aufgelöst ist. Die Maskierung 10 sollte daher beim Ätzprozess zum Schaffen der Trenngräben 11 auf jeden Fall eine sehr viel geringere Ätzrate aufweisen als der Wafer 3. In der Maskierung 10 vorgesehene Öffnungen definieren dabei die Lage der Trenngräben 11, welche wiederum den Grundriss der Halbleiterchips C1–C3 definieren. Der Ätzprozess zum Bilden der Trenngräben 11 sollte dann beim Erreichen der Adhäsionsschicht 2 gestoppt werden. 1b zeigt den Prozesszustand unmittelbar nach dem Ätzprozess zur Trennung der Halbleiterchips C1–C3.
Im Anschluss daran wird mit Bezug auf 1c ein Trockenätzen in Chlortrifluorid durchgeführt, um die Adhäsionsschicht 2 selektiv gegenüber dem Trägersubstrat 1 und den Halbleiterchips C1–C3 zu entfernen, was zu einer Vereinzelung der Halbleiterchips C1–C3 führt. Bezugszeichen 30 bezeichnet den durch das Entfernen der Adhäsionsschicht 2 entstandenen Zwischenraum.
Die verbleibende Maskierung 10 kann dabei, wie in 1c gezeigt, auf den Halbleiterchips C1–C3 verbleiben und, falls notwendig, später entfernt werden oder alternativ dazu vor dem Ätzen in Chlortrifluorid abgelöst werden.
2a-c zeigen eine zweite Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterchipanordnung unter Verwendung eines Trägersubstrats und einer entsprechenden Halbleiterchipanordnung in seitlicher Querschnittsansicht.
Bei dem in 2 gezeigten zweiten Ausführungsbeispiel ist die Adhäsionsschicht 2' zunächst ganzflächig in die erste Verbindungsoberfläche O des Trägersubstrats 1 implantiert worden und danach photolithographisch teilweise entfernt worden, um in vorbestimmten Gräben die erste Verbindungsoberfläche O freizulegen.
Im Anschluss daran ist ein Funktionsbereich 3' von einer Siliziumschicht auf die Struktur z.B. epitaktisch aufgebracht worden, in welchem wiederum anschließend die Halbleiterchips C1'–C3' mit dazwischenliegenden Trennbereichen T1' bzw. T2' ausgebildet worden ist.
Durch einen derartigen Aufbau sind in der Adhäsionsschicht 2'die Adhäsionsschicht 2' unterbrechende Stegbereiche 12 gebildet worden, welche die Halbleiterchips C1'–C3' mit der ersten Verbindungsoberfläche O verbinden.
Gemäß 2b erfolgt wie bei der obigen ersten Ausführungsform das Vorsehen einer Maskierung 10 auf der freiliegenden Oberseite des Funktionsbereichs 3' und das Herstellen von Trenngräben 11 mittels eines entsprechenden Silizium-Ätzprozesses zur Trennung der Halbleiterchips C1'–C3' in den Trennbereiche T1' bzw. T2'.
Weiter mit Bezug auf 2c wird dann die Adhäsionsschicht 2' durch den besagten Ätzprozess mittels Chlortrifluorid entfernt.
Auf diese Weise bleiben die Halbleiterchips C1'–C3' durch die Stegbereiche 12 mit der ersten Verbindungsoberfläche O des Trägersubstrats 1 verbunden. Die Stegbereiche 12 sind dabei derart dimensioniert, dass sie beim späteren Vereinzeln der Halbleiterchips C1'–C3', beispielsweise durch einen Pick-and-Place-Prozess als Soll-Bruchstellen dienen.
3 zeigt eine ebene Draufsicht auf die Halbleiterchipanordnung gemäss 2c.
Mittels des vorher beschriebenen Verfahrens lassen sich, wie in 3 dargestellt, Chips mit beliebigen Grundrissen herstellen, und zwar simultan. Die in 3 mit Bezugszeichen 20 gekennzeichnete Linie entspricht dem Querschnitt A-A' gemäß 2c. Im vorliegenden Beispiel sind mit den Bezugszeichen 21, 22, 23, 24, 25 bezeichnete verschiedene Halbleiterchip-Grundrisse hergestellt worden. Diese Grundrisse sind rechteckig (21), nadelförmig (22), quadratisch (23), stegartig (24) und rund (25)..
4 zeigt eine dritte Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterchipanordnung unter Verwendung eines Trägersubstrats und einer entsprechenden Halbleiterchipanordnung in seitlicher Querschnittsansicht.
Die in 4 dargestellte dritte Ausführungsform entspricht der ersten Ausführungsform mit Ausnahme der Tatsache, dass vor dem Schaffen der Verbindung zwischen dem Trägersubstrat 1 und dem Wafer 3 Bereiche der Adhäsionsschicht 2 entfernt worden sind und darin Stegbereiche 12' aus Silizium gebildet worden sind. Dies kann durch ein fotolithographisches Strukturierungsverfahren gefolgt von einem Abscheidungsprozess und einem abschließenden chemisch-mechanischen Polierprozess realisiert werden.
Obwohl die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele erläutert worden ist, ist sie nicht darauf beschränkt, sondern auch in anderer Weise ausführbar.
Insbesondere denkbar sind selbstverständlich auch beliebige andere Grundrisse der Halbleiterchips.

1: Trägersubstrat
2: Adhäsionsschicht
2': Adhäsionsschicht
3: Funktionsbereich
3': Funktionsbereich
C1, C2, C3,: Halbleiterchips
C1', C2', C3': Halbleiterchips
T1, T2, T1', T2': Trennbereiche
O, O': erste bzw. zweite Verbindungsoberfläche
10: Maskierung
11: Trenngraben
12, 12': Stegbereich
21, 22, 23, 24, 25: Chip-Designs
30: Zwischenraum

Claims

Verfahren zum Herstellen einer Halbleiterchipanordnung unter Verwendung eines Trägersubstrats (1) mit den Schritten: Bereitstellen des Trägersubstrats (1), welches eine erste Verbindungsoberfläche (O) aufweist; Bereitstellen eines Funktionsbereichs (3; 3'), welches eine zweite Verbindungsoberfläche (O') aufweist; Bilden einer Silizium-Germanium-haltigen oder aus Silizium-Germanium bestehenden Adhäsionsschicht (2; 2') auf mindestens einer der ersten und zweiten Verbindungsoberfläche (O; O'); Verbinden der ersten und zweiten Verbindungsoberfläche (O; O') über die Adhäsionsschicht (2; 2'); Bilden einer Mehrzahl von über Trennbereiche (T1; T2) verbundenen Halbleiterchips (C1–C3; C1'–C3') in dem Funktionsbereich (3; 3'); und Separieren der verbundenen Halbleiterchips (C1–C3; C1'–C3') entlang der Trennbereiche (T1; T2), welche dabei über die Adhäsionsschicht (2) mit dem Trägersubstrat (1) verbunden bleiben; und Entfernen der Adhäsionsschicht (2) durch einen Ätzprozess, der gegenüber den Halbleiterchips (C1–C3; C1'–C3') selektiv ist.
Verfahren zum Herstellen einer Halbleiterchipanordnung unter Verwendung eines Trägersubstrats (1) mit den Schritten: Bereitstellen des Trägersubstrats (1), welches eine erste Verbindungsoberfläche (O) aufweist; Bilden einer Silizium-Germanium-haltigen oder aus Silizium-Germanium bestehenden Adhäsionsschicht (2; 2') auf der ersten Verbindungsoberfläche (O); Abscheiden einer Funktionsbereichs (3; 3') auf der Adhäsionsschicht (2; 2'); Bilden einer Mehrzahl von über Trennbereiche (T1'; T2') verbundenen Halbleiterchips (C1–C3; C1'–C3') in dem Funktionsbereich (3; 3'); und Separieren der verbundenen Halbleiterchips (C1–C3; C1'–C3') entlang der Trennbereiche (T1; T2), welche dabei über die Adhäsionsschicht (2) mit dem Trägersubstrat (1) verbunden bleiben; und Entfernen der Adhäsionsschicht (2) durch einen Ätzprozess, der gegenüber den Halbleiterchips (C1–C3; C1'–C3') selektiv ist.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Bilden einer Mehrzahl von Halbleiterchips (C1–C3; C1'–C3') in dem Funktionsbereich (3; 3') vor dem Verbinden der ersten und zweiten Verbindungsoberfläche (O; O') über die Adhäsionsschicht (2; 2') erfolgt.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Bilden einer Mehrzahl von Halbleiterchips (C1–C3; C1'–C3') in dem Funktionsbereich (3; 3') nach dem Verbinden der ersten und zweiten Verbindungsoberfläche (O; O') über die Adhäsionsschicht (2; 2') erfolgt.
Verfahren nach Anspruch 1, 2, 3 oder 4, dadurch gekennzeichnet, dass die Halbleiterchips (C1–C3; C1'–C3') vor dem Entfernen der Adhäsionsschicht (2) durch Vorsehen von Trenngräben (11) voneinander getrennt werden.
Verfahren nach 5, dadurch gekennzeichnet, dass die Halbleiterchips (C1–C3; C1'–C3') durch das Entfernen der Adhäsionsschicht (2) vereinzelt werden.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass in der Adhäsionsschicht (2; 2') die Adhäsionsschicht (2; 2') unterbrechende Stegbereiche (12; 12') gebildet werden, welche die Halbleiterchips (C1–C3; C1'–C3') mit der ersten Verbindungsoberfläche (O) verbinden und welche beim Entfernen der Adhäsionsschicht (2) zurückbleiben; und dass die Halbleiterchips (C1–C3; C1'–C3') durch Brechen der Stegbereiche (12; 12') vereinzelt werden.
Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Funktionsbereich (3; 3') ein Wafer (3) ist.
Verfahren nach Anspruch 8 in Verbindung mit Anspruch 6, dadurch gekennzeichnet, dass die Stegbereiche (12') vor dem Verbinden der ersten und zweiten Verbindungsoberfläche (O; O') gebildet werden.
Verfahren nach Anspruch 6 in Verbindung mit Anspruch 2, dadurch gekennzeichnet, dass die Stegbereiche (12) beim Abscheiden des Abscheidungsbereichs (3') gebildet werden.
Halbleiterchipanordnung mit: einem Trägersubstrat (1), welches eine erste Verbindungsoberfläche (O) aufweist; einem Funktionsbereich (3; 3'), welcher eine zweite Verbindungsoberfläche (O') aufweist; einer Mehrzahl von Halbleiterchips (C1–C3; C1'–C3') in dem Funktionsbereich (3; 3'); und einer Silizium-Germanium-haltigen oder aus Silizium-Germanium bestehenden Adhäsionsschicht (2; 2') zum Verbinden der ersten und zweiten Verbindungsoberfläche (O; O') über die Adhäsionsschicht (2; 2'), welche durch einen gegenüber den Halbleiterchips (C1–C3; C1'–C3') selektiven Ätzprozess entfernbar ist.
Halbleiterchipanordnung nach Anspruch 11, dadurch gekennzeichnet, dass die Halbleiterchips (C1–C3; C1'–C3') durch Trenngräben (11) voneinander getrennt sind; dass in der Adhäsionsschicht (2; 2') die Adhäsionsschicht (2; 2') unterbrechende Stegbereiche (12; 12') gebildet sind, welche die Halbleiterchips (C1–C3; C1'–C3') mit der ersten Verbindungsoberfläche (O) verbinden; und dass die Halbleiterchips (C1–C3; C1'–C3') durch Brechen der Stegbereiche (12; 12') vereinzelbar sind.