DE10328350A1 - Isolierende Deckschicht und leitende Deckschicht in Halbleiterbauelementen mit magnetischen Materiallagen - Google Patents

Isolierende Deckschicht und leitende Deckschicht in Halbleiterbauelementen mit magnetischen Materiallagen Download PDF

Info

Publication number
DE10328350A1
DE10328350A1 DE10328350A DE10328350A DE10328350A1 DE 10328350 A1 DE10328350 A1 DE 10328350A1 DE 10328350 A DE10328350 A DE 10328350A DE 10328350 A DE10328350 A DE 10328350A DE 10328350 A1 DE10328350 A1 DE 10328350A1
Authority
DE
Germany
Prior art keywords
cover layer
conductor tracks
magnetic
insulating cover
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE10328350A
Other languages
English (en)
Inventor
Greg Costrini
John P. Hummel
Igor Kasko
Kia-Seng Low
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
International Business Machines Corp
Original Assignee
Infineon Technologies AG
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG, International Business Machines Corp filed Critical Infineon Technologies AG
Publication of DE10328350A1 publication Critical patent/DE10328350A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Die vorliegende Erfindung betrifft ein Halbleiterbauelement und ein Verfahren zu dessen Herstellung, wobei mehrere erste Leiterbahnen in einer auf einem Substrat liegenden dielektrischen Schicht ausgebildet werden und wobei eine isolierende Deckschicht auf den ersten Leiterbahnen und auf freiliegenden Anteilen der dielektrischen Schicht aufgebracht wird. Die isolierende Deckschicht wird strukturiert und geätzt, wodurch Stapelbereiche der ersten Leiterbahnen freigelegt werden. Eine leitende Deckschicht wird auf den freiliegenden Bereichen der ersten Leiterbahnen aufgebracht. Ein magnetischer Materialstapel wird auf der isolierenden Deckschicht ausgebildet und anschließend geätzt, wodurch sich Magnetstapel bilden. Während dem Ätzprozess schützen die isolierende Deckschicht und die leitende Deckschicht das darunter liegende Leiterbahnmaterial.

Description

  • Die vorliegende Erfindung betrifft Halbleiterbauelemente und insbesondere Halbleiterbauelemente mit magnetischen Materiallagen.
  • Halbleiterbauelemente werden in einer Vielzahl elektronischer Anwendungen eingesetzt und durch Aufbringen, Strukturieren und Ätzen einer oder mehrerer leitender, isolierender und halbleitender Schichten auf einer Halbleiterscheibe hergestellt. Halbleiterbauelemente können beispielsweise analoge und digitale Schaltungen, Speicherbausteine, Logikschaltungen oder Kombinationen aus diesen umfassen.
  • Eine neuere Entwicklung im Bereich der Halbleiterbauelemente befasst sich mit widerstandsbeständigen Speicherbausteinen, die Magnetstrukturen zum Speichern von Datenbits verwenden und nicht Ladungen, wie dies in Speicherbausteinen aus dem Stand der Technik, beispielsweise bei dynamischen Halbleiterspeichern mit wahlfreiem Zugriff (Dynamic Random Access Memory – DRAM), der Fall ist. Beim Herstellen von resistiven Speicherbausteinen werden magnetische Materialien verwendet. Ein Beispiel für einen solchen resistiven Speicher ist der magnetische Halbleiterspeicher mit wahlfreiem Zugriff (Magnetic Random Access Memory – MRAM), der sich als Speicherbaustein wachsender Beliebtheit erfreut, da er nicht-flüchtig ist, eine dreidimensionale Speicherzellenanordnung möglich ist, weniger Energie verbraucht wird, und da der magnetische Halbleiterspeicher z.B. im Vergleich zu herkömmlichen DRAM-Speichern und nicht-flüchtigen Flash-Speichern einfacher und kostengünstiger hergestellt werden kann.
  • MRAM-Speicher nutzen zum Speichern von Informationen die relative Orientierung der Magnetisierung in ferromagnetischen Materialien. Digitale Informationen in der Form von „0" und „1" können in der Ausrichtung der magnetischen Momente gespeichert werden. Der Widerstand der magnetischen Komponente hängt von der Magnetisierungsrichtung ab. Die gespeicherte Information wird aus dem Speicherelement durch Detektieren des Widerstands der magnetischen Komponente ausgelesen. Die Speicherzelle kann aufgebaut werden, indem Leiterbahnen in einer Speicherzellenfeldstruktur mit Reihen und Spalten angeordnet werden, wobei sich die Speicherzelle an den Kreuzungspunkten der Leiterbahnen befinden.
  • Das Herstellen von MRAM-Speichern ist eine Herausforderung, bei der sich ganz andere Probleme ergeben als bei herkömmlichen Speicherbausteinen. Beispielsweise wird eine Vielzahl magnetischer Materiallagen verwendet, die häufig Eisen oder andere, schnell korrodierende Materialien umfassen. Magnetische Materiallagen können durch ungleichmäßige Oberflächenstrukturen der darunter liegenden Schichten beeinträchtigt werden, was bei der Weiterverarbeitung des Halbleiterbauelements zum Problem werden und außerdem eine sogenannte Neel-Kopplung verursachen kann.
  • Darüber hinaus wird beim Herstellen von MRAM-Speichern häufig Kupfer als Leiterbahnmaterial verwendet, um Zugang z.B. zu Lese- und Schreibdaten in den magnetischen Speicherzellen zu erhalten. Kupfer ist ein schnell korrodierendes Material, das in die angrenzenden Isolierschichten diffundieren und so Betriebsstörungen verursachen kann. Da sich Kupfer nur schwer ätzen lässt, werden die Kupfer-Leiterbahnen üblicherweise mithilfe der Damascene-Technologie ausgebildet. Dabei werden Hohlräume und Gräben in ein Dielektrikum eingebracht und anschließend mit dem Leiterbahnmaterial ausgefüllt. Durch ein nachfolgendes chemisch-mechanisches Polierverfahren (CMP) wird überschüssiges Kupfer von der Oberfläche des Dielektrikums entfernt.
  • Wird ein herkömmliches CMP-Verfahren eingesetzt, haben, wie auf dem Substrat 10 in 1 gezeigt ist, die Kanten strukturierter Elemente, wie z.B. Leiterbahnen 16, tendenziell eine zusätzliche Kantentopografie 11. Die Kantentopografie 11 kann Überstände und Aussparungen umfassen, die über oder unter die Oberfläche der Leiterbahn 16 hinausgehen und die durch Erosion und konkave Einbuchtungen verursacht werden. Die Leiterbahnen 16 können beispielsweise eine metallische Haftschicht umfassen. Diese Kantentopografie 11 kann insbesondere bei MRAM-Speicherelementen die Bauelementleistung beeinträchtigen. Diese Mängel 11 in der Kantentopografie schaffen eine unregelmäßige Oberflächenstruktur. Außerdem können sie die Magnetfelder der darüber liegenden ferromagnetischen Materiallagen verzerren, bzw. einen sogenannten Pinning-Effekt verursachen. Durch Verzerrung und Pinning-Effekte entstehen unerwünschte magnetostatische Felder. Werden nun Magnetlagen über der Kantentopografie aufgebracht, so kann es zu Kurzschlüssen in den schmalen Magnettunnel-Verzweigungen kommen.
  • Ein weiteres Problem bei der Herstellung von MRAM-Speichern ist die Gefahr des Überätzens des magnetischen Stapelmaterials, wodurch die darunter liegende leitende Schicht beschädigt werden kann. Für einen störungsfreien Betrieb des MRAM-Speicherelements ist es üblicherweise notwendig, dass das Magnetstapelmaterial an die darunter liegende Leiterbahn angrenzt oder elektrisch mit ihr gekoppelt ist, wozu z.B. eine Wortleitung oder eine Bitleitung aus dem Speicherzellenfeld erforderlich sein kann. Eine Herausforderung besteht darin, die Magnetstapellagen zu ätzen und den Ätzvorgang an der Zwischenschicht anzuhalten, ohne Korrosion an der Zwischenschicht zu verursachen oder das Metall der Zwischenschicht auf den Magnetstapel zu sputtern.
  • Aufgabe der Erfindung ist es, eine Struktur und ein Verfahren bereitzustellen, die Probleme mit dem magnetischen Material stapel und der Schnittstelle mit dem darunter liegenden Leiterbahnmaterial verhindern.
  • Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 und ein Halbleiterbauelement gemäß Anspruch 12 gelöst. Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
  • Eine isolierende Deckschicht und eine leitende Deckschicht werden erfindungsgemäß zum Verhindern einer direkten Schnittstelle zwischen dem magnetischen Materialstapel und dem darunter liegenden Leiterbahnmaterial eingesetzt. Vor dem Aufbringen des Magnetstapels wird über den Leiterbahnen die isolierende Deckschicht ausgebildet. Die isolierende Deckschicht dient beim Ätzen des Magnetstapels als Ätzstopp.
  • In einer erfindungsgemäßen Ausführungsform umfasst ein Verfahren zum Herstellen eines Halbleiterbauselements die Bereitstellung eines Substrats, das Aufbringen eines Dielektrikums auf dem Substrat und das Ausbilden einer Vielzahl erster Leiterbahnen in dem Dielektrikum. Über den ersten Leiterbahnen und dem Dielektrikum wird eine isolierende Deckschicht aufgebracht, die anschließend strukturiert wird, und Teile der isolierenden Deckschicht werden von den Stapelbereichen der ersten Leiterbahnen entfernt. Über der isolierenden Deckschicht wird ein magnetisches Stapelmaterial aufgebracht.
  • In einer weiteren Ausführungsform umfasst ein Halbleiterbauelement ein Substrat, ein auf dem Substrat aufgebrachtes Dielektrikum und mehrere in dem Dielektrikum ausgebildete erste Leiterbahnen. Die ersten Leiterbahnen umfassen Stapelbereiche, sowie Nicht-Stapelbereiche. Eine isolierende Deckschicht wird mindestens auf den Nicht-Stapelbereichen der ersten Leiterbahnen aufgebracht. Auf jedem Stapelbereich der ersten Leiterbahnen wird ein magnetischer Materialstapel ausgebildet.
  • Zu den Vorteilen der Ausführungsformen der vorliegenden Erfindung gehört der Schutz der ersten Leiterbahn beim Ätzen des Magnetstapels durch die isolierende Deckschicht, sowie das Verhindern von Korrosion und Sputtern des ersten Leiterbahnmaterials beim Ätzen des Materialstapels. Vorteilhafterweise ist die isolierende Deckschicht so ausgerichtet, dass sie als Ätzstopp beim Ätzen des Magnetstapels dient. Die Verwendung einer leitenden Deckschicht auf den Leiterbahnen sorgt dafür, dass die magnetischen Speicherzellen auf einer Oberfläche mit glatter Textur ausgebildet werden, wodurch aufgrund von Neel-Kopplung hervorgerufene Effekte verringert oder ausgeschaltet werden können, die Oberflächentopographie minimiert und die Verlässlichkeit und Leistung des MRAM-Speicherbausteins verbessert werden kann.
    •
  • Die oben genannten Merkmale der vorliegenden Erfindung werden nun anhand der folgenden Figurenbeschreibung näher erläutert. Es zeigen:
  • 1 eine perspektivische Ansicht der zusätzlichen Kantentopographie, die sich im CMP-Verfahren bilden und die Leistung des MRAM-Speichers beeinträchtigen kann; und
  • 2 bis 11 Querschnitte eines Herstellungsverfahrens und einer Struktur gemäß einer Ausführungsform der vorliegenden Erfindung, in der vor dem Aufbringen eines magnetischen Stapelmaterials eine isolierende Deckschicht auf den Leiterbahnen ausgebildet wird.
  • Soweit nicht anders angegeben, entsprechen gleiche Nummerierungen und Symbole gleichen Teilen. Die Zeichnungen dienen zur Verdeutlichung relevanter Aspekte der bevorzugten Ausführungsformen und sind nicht unbedingt maßstabsgetreu.
  • Im folgenden werden bevorzugte Ausführungsformen der vorliegenden Erfindung und einige ihrer Vorteile näher erläutert.
  • Die vorliegende Erfindung erreicht technische Vorteile durch eine Struktur und ein Verfahren zum Schutz von darunter liegenden ersten Leiterbahnen während nachfolgender Ätz- und Strukturierungsverfahren. Eine isolierende Deckschicht wird auf den ersten Leiterbahnen aufgebracht und anschließend oberhalb der Leiterbahnen geöffnet. In die Öffnungen der isolierenden Deckschicht wird ein leitendes Material eingebracht.
  • Die 2 bis 11 zeigen Querschnitte eines resistiven Speicherbausteins 100 in verschiedenen Phasen des Herstellungsprozesses gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung, wobei vor dem Aufbringen von magnetischem Stapelmaterial eine isolierende Deckschicht auf den Leiterbahnen ausgebildet wird.
  • In 2 ist ein Halbleitersubstrat 110 gezeigt. Das Substrat 110 kann Silizium oder andere Halbleitermaterialien umfassen und ist beispielsweise mit einer isolierenden Schicht bedeckt. Das Substrat 110 kann außerdem andere aktive Bauteile oder Schaltungen enthalten, die im FEOL (Front end of line) ausgebildet wurden und in 2 nicht gezeigt sind. Das Substrat kann auf monokristallinem Silizium beispielsweise eine Siliziumdioxidschicht umfassen. Das Substrat 110 kann darüber hinaus weitere leitende Schichten oder weitere Halbleiterbauelemente, wie z.B. Transistoren, Dioden u.s.w. enthalten. Anstelle von Silizium können Halbleiterverbindungen wie z.B. GaAs, InP, Si/Ge oder SiC verwendet werden.
  • Auf dem Substrat 110 wird eine dielektrische Schicht 112 aufgebracht. Die dielektrische Schicht 112 kann einen Isolator, z.B. Siliziumdioxid oder ein Material mit einer niedrigen Dielektrizitätskonstante („low-k"), wie z.B. SILKTM, umfassen.
  • In der dielektrischen Schicht 112 werden mithilfe der Damascene-Technologie Leiterbahnen 116 ausgebildet. In der die lektrischen Schicht 112 wird eine Vielzahl von Gräben 114 ausgebildet. Zum Ausbilden der Leiterbahnen 116 werden die Gräben 114 mit einem leitenden Material aufgefüllt. Die ersten Leiterbahnen 116 umfassen mehrere, im Wesentlichen parallel angeordnete Leitungen und können sowohl Wortleitungen als auch Bitleitungen des Speicherzellenfeldes 100 sein. Die Leiterbahnen 116 können eine auf der dielektrischen Schicht ausgebildete Haftschicht umfassen, die beispielsweise Ta, TaN, Ti, TiN oder WN enthält. Die Leiterbahnen 116 umfassen vorzugsweise ein hochleitendes Material mit geringem Widerstand, wie z.B. Kupfer. Allerdings können auch andere leitende Materialen verwendet werden.
  • Die Halbleiterscheibe wird beispielsweise in einem CMP-Verfahren poliert. Beim Polieren wird überschüssiges Leiterbahnmaterial 116 von der Oberfläche der dielektrischen Schicht 112 entfernt. Die Leiterbahnen 116 werden dadurch im Speicherzellenfeld-Bereich 132 und im Peripheriebereich 134 ausgebildet, wie in 2 gezeigt ist. Die Leiterbahnen 116 umfassen Stapelbereiche, auf denen später Magnetstapel ausgebildet werden (siehe 7). Die Leiterbahnen umfassen außerdem Nicht-Stapelbereiche, auf denen keine magnetischen Stapel ausgebildet werden. Die Leiterbahnen 116 können alternativ auch mit anderen Verfahren als der Damascene-Technologie hergestellt werden.
  • Gemäß einer bevorzugten Ausführungsform der Erfindung wird eine isolierende Deckschicht 140 auf den Leiterbahnen 116 und den freiliegenden Anteilen der dielektrischen Schicht ausgebildet, wie in 3 gezeigt ist. Die isolierende Deckschicht 140 umschließt die Leiterbahnen 116 und schützt die Leiterbahnen 116 während dem nachfolgenden Ätzverfahren und insbesondere beim Ätzen des Magnetstapels. Die isolierende Deckschicht 140 umfasst vorzugsweise ein amorphes Isoliermaterial. Beispielsweise kann die isolierende Deckschicht 140 etwa 100 bis 300 Angström Siliziumnitrid umfassen. Alternativ kann die isolierende Deckschicht 140 andere Isolatormateria- 1ien, wie z.B. SiO2 enthalten. Die isolierende Deckschicht 140 wird strukturiert und geätzt, z.B. in einem Lithographieverfahren unter Verwendung von Fotolack (nicht gezeigt), um einen Teil der isolierenden Deckschicht 140 von den Stapelbereichen der Leiterbahnen 116 (bei Bezugszeichen 142) im Speicherzellenfeld-Bereich 132 zu entfernen, wie in 3 gezeigt ist.
  • Auf der isolierenden Deckschicht 142 wird eine leitende Deckschicht 144 aufgebracht, wie in 4 gezeigt ist. Die leitende Deckschicht umfasst vorzugsweise einen Leiter, z.B.
  • TaN, und kann alternativ z.B. Ta, TiN oder eine Kupferlegierung enthalten. Allerdings können auch andere leitende Materialien verwendet werden. Die leitende Deckschicht 144 ist vorzugsweise amorph und wird in einer Dicke von etwa 400 Angström aufgebracht.
  • Das leitende Deckschichtmaterial 144 kann ein Oberflächenglättendes leitfähiges Material enthalten, wie es in der am 10. Mai 2002 (Low) eingereichten US-Patentanmeldung mit der Seriennummer 10/143,673 und dem Titel „Surface-Smoothing Conductive Layer for Semiconductor Devices with Magnetic Material Layers", auf die in der vorliegenden Anmeldung Bezug genommen wird, beschrieben wurde. In der vorliegenden Ausführungsform umfasst das leitende Deckmaterial 144 vorzugsweise ein leitfähiges Material, dessen Kornstruktur kleiner und dessen Oberflächentextur glatter ist als bei der Oberfläche der darunter liegenden Leiterbahnen 116. Ist das Leiterbahnmaterial 116 Kupfer, so hat das Kupfer z.B. eine große Kornstruktur und das leitfähige Deckmaterial 144 hat vorzugsweise eine kleinere Kornstruktur als das Kupfer.
  • In einem optionalen Verfahrensschritt kann die leitende Deckschicht 144 einem Ausheilverfahren unterzogen werden, indem die Halbleiterscheibe beispielsweise bei Temperaturen von weniger als 300°C etwa 30 Minuten erwärmt wird. Die leitende Deckschicht 144 wird z.B. durch chemisch-mechanisches Polie ren planarisiert, wodurch etwa 100 bis 300 Angström leitende Deckschicht 144 von der Oberfläche der Halbleiterscheibe oberhalb der isolierenden Deckschicht entfernt werden, wie in 5 gezeigt ist. Auf den Stapelbereichen der ersten Leiterbahnen 116 verbleiben etwa 100 bis 300 Angström leitende Deckschicht 144.
  • Eine Magnetstapelschicht 118, die im Rahmen der vorliegenden Erfindung auch als magnetisches Stapelmaterial oder magnetischer Materialstapel bezeichnet wird, wird dann oberhalb der leitenden Deckschicht 144 aufgebracht, wie in 6 gezeigt ist. Die Magnetstapelschicht 118 umfasst üblicherweise eine erste Magnetschicht, in der eine oder mehrere Materiallagen z.B. aus PtMn, NiMn, IrMn, FeMn, CoFe, Ru, Al und NiFe enthalten sind. Die erste Magnetschicht wird häufig als Hartschicht bezeichnet. Der Magnetstapel umfasst auch eine dünne, Al2O3 enthaltende dielektrische Schicht, die auf der ersten Magnetschicht aufgebracht wird. Die dielektrische Schicht wird häufig als Tunnelschicht, Tunnelübergangsschicht oder Barriereschicht bezeichnet. Der Magnetstapel umfasst weiterhin eine zweite Magnetschicht, die eine oder mehrere Materiallagen wie z.B. PtMn, NiMn, IrMn, FeMn, CoFe, Ru, Al und NiFe enthält. Die zweite Magnetschicht wird häufig als Weichschicht bezeichnet. Die Gesamtdicke der Magnetstapelschicht 118 umfasst vorzugsweise etwa 400 Angström.
  • Auf der Magnetstapelschicht 118 wird eine metallische Hartmaske 120 aufgebracht. Die metallische Hartmaske 120 kann TiN oder alternativ auch TaN, Ta, W oder andere Metalle umfassen. Die metallische Hartmaske 120 kann beispielsweise etwa 500 bis 1000 Angström dick sein.
  • Die metallische Hartmaske 120 und die Magnetstapelschicht 118 werden strukturiert, z.B. unter Verwendung eines Fotolacks (nicht gezeigt). Anschließend werden Teile der Magnetstapelschicht 118 zum Ausbilden von Magnetstapeln und magnetischen Speicherzellen 118 oberhalb der Leiterbahnen 116 entfernt, wie in 7 gezeigt ist. Die Magnetstapel 118 haben vorzugsweise eine im Wesentlichen rechteckige bzw. ovale Form. Die isolierende Deckschicht 140 schützt die darunter liegenden Leiterbahnen 116 beim Ätzen des Magnetstapels 118 und verhindert so eine Reaktion der chemischen Ätzstoffe mit dem ersten Leiterbahnmaterial 116, sowie auch ein Korrodieren und Sputtern des darunter befindlichen Leiterbahnmaterials 116.
  • Die Hartmaske 120 kann beispielsweise zum Strukturieren der Magnetstapelschicht 118 verwendet werden. Ein Fotolack (nicht gezeigt) kann zum Strukturieren der Hartmaske verwendet werden. Anschließend wird der Fotolack durch Strippen entfernt. Die Struktur auf der Hartmaske 120 wird dann auf die Magnetstapelschicht 118 übertragen. Die Maskierung führt zu einer Stapelschicht 118 mit freiliegenden und nicht-freiliegenden Bereichen. Nach dem Maskieren wird ein Ätzverfahren durchgeführt, wobei es sich vorzugsweise z.B. um ein Plasmaätzen der Stapelschicht 118 zum Entfernen der freiliegenden Bereiche der Stapelschicht 118 handelt, um die in 7 gezeigte Struktur zu erhalten. Gemäß einer Ausführungsform der vorliegenden Erfindung ist das Ätzen der Magnetstapel 118 vorzugsweise so ausgerichtet, dass es an der isolierenden Deckschicht 140 stoppt. Vorzugsweise wird für die isolierende Deckschicht 140 ein Material ausgewählt, das nicht mit dem beim Ätzen der Magnetstapel 118 eingesetzten Ätzmittel reagiert. Beispielsweise kann ein Plasmagas auf Chlorbasis als Ätzstoff eingesetzt werden. Siliziumnitrid reagiert nicht mit einem Chlor-Ätzgas und ist deshalb ein Beispiel für ein bevorzugtes Material für die isolierende Deckschicht 140.
  • Ein Isolator 122 wird auf die metallische Hartmaske 120 und auf die isolierende Deckschicht 140 aufgebracht, wie in 8 gezeigt ist. Der Isolator 122 kann Siliziumnitrid und al-ternativ Siliziumdioxid umfassen. Der Isolator 122 umfasst vorzugsweise eine Dicke, die mindestens der Dicke der metallischen Hartmaske 120 und der isolierenden Deckschicht 140 entspricht. Überschüssiges Isolatormaterial 122 kann von der Hartmaske durch Polieren, z.B. durch chemisch-mechanisches Polieren entfernt werden.
  • Auf der Hartmaske 120 und dem Isolator 122 wird eine ILD-Zwischenschicht 126 aufgebracht, wie in 9 gezeigt ist. Die ILD-Schicht 126 umfasst vorzugsweise Siliziumdioxid und kann alternativ andere Dielektrika, wie z.B. Materialien mit niedriger Dielektrizitätskonstante, umfassen.
  • Auf der ILD-Schicht wird ein erster Fotolack 130 aufgebracht, der anschließend strukturiert und geätzt wird. Der erste Fotolack 130 wird z.B. in einem Damascene-Verfahren eingesetzt, um die Gräben für die Leiterbahnen 128 in dem ILD-Material 126 im Speicherzellenfeld-Bereich 132 zu ätzen, wie in 10 gezeigt ist. In diesem Ätzschritt werden in der ILD-Schicht 126 auch die Gräben für die Kontaktpfade 136 im Peripheriebereich 134 ausgebildet, wie die Figur zeigt. Anschließend wird der erste Fotolack 130 von der Halbleiterscheibe entfernt.
  • Ein zweiter Fotolack (nicht gezeigt) wird auf der ILD-Schicht 126 aufgebracht und strukturiert, um den zweiten Fotolack von den Bereichen der Kontaktpfade 136 zu entfernen. Der Isolator 122 und die isolierende Deckschicht 140 werden geätzt, wobei der zweite Fotolack zum Maskieren der Speicherzellenfeld-Bereiche 132 der Halbleiterscheibe verwendet wird. Anschließend wird der zweite Fotolack von der Halbleiterscheibe entfernt.
  • In den Gräben zum Ausbilden der zweiten Leiterbahnen 128, die an die metallische Hartmaske 120 des Speicherzellenfeld-Bereichs 132 angrenzen, und der Kontakte 136, die an die Leiterbahnen 116 im Peripheriebereich 134 angrenzen, wird ein leitfähiges Material z.B. durch Abscheiden oder durch Galvanisieren ausgebildet, wie in 11 gezeigt ist. Die zweiten Leiterbahnen 128 umfassen mehrere, im Wesentlichen parallele Leitungen und können beispielsweise Wortleitungen und Bitleitungen des Speicherzellenfeldes 100 umfassen. Die zweiten Leiterbahnen 128 verlaufen vorzugsweise in eine andere Richtung als beispielsweise die ersten Leiterbahnen 116. Eine magnetische Speicherzelle 118 befindet sich an jedem Kreuzungspunkt zwischen den ersten und den zweiten Leiterbahnen 116/128. Die ersten und zweiten Leiterbahnen 116/128 grenzen vorzugsweise an die Ober- und Bodenflächen der Speicherzellen 118 an, z.B. in dem sie elektrisch an die Ober- und Bodenflächen der Speicherzellen 118 gekoppelt sind. Die Halbleiterscheibe wird zur Fertigstellung des MRAM-Speicherbausteins 100 weiteren Bearbeitungsprozessen unterzogen.
  • Die vorliegende Erfindung erreicht technische Vorteile mit einer Struktur und einem Verfahren zum Schutz der ersten Leiterbahnen 116 während eines nachfolgenden Ätzverfahrens. Die isolierende Deckschicht 140 schützt die darunter liegenden ersten Leiterbahnen 116 beim Ätzen des Magnetstapels 118. Deshalb wird ein Sputtern des leitenden Materials 116 während beim Ätzen des Magnetstapels 118 verhindert. In einer Ausführungsform der vorliegenden Erfindung kann die isolierende Deckschicht als Ätzstopp beim Ätzen des Magnetstapels 118 dienen.
  • Darüber hinaus stellt die Verwendung einer leitenden Deckschicht 144 auf den Leiterbahnen 116 sicher, dass die magnetischen Speicherzellen auf einer Oberfläche mit glatter Textur ausgebildet werden. Kommt es beim Aufbringen des Magnetstapels 118 und der leitenden Deckschicht 144 über den Leiterbahnen 116 zu Fehlausrichtungen, oder kommt es z.B. durch Einbuchtung der Haftschicht (sofern die Leiterbahnen 116 eine Haftschicht umfassen) zu Unregelmäßigkeiten in der Oberflächenstruktur, so sorgt die leitende Deckschicht 144 für eine glatte Oberfläche an der Schnittfläche der Materialstapelschicht 132. Ein Aufbringen des magnetischen Stapelmaterials 118 auf der glatteren Oberfläche der leitenden Deckschicht 144 anstatt auf der rauheren Oberfläche der Leiterbahnen 116 verringert bzw, eliminiert die sogenannte Neel-Kopplung. Die leitende Deckschicht 144 umschließt die darunter liegende Kantentopographie der Leiterbahnen 116 und damit jede Art von unregelmäßiger und unebener Topographie, die in den unteren Schichten auftreten kann.

Claims (23)

  1. Verfahren zum Herstellen eines Halbleiterbauelements (100), umfassend: Bereitstellen eines Substrats (10, 110); Aufbringen eines Dielektrikums (112) auf dem Substrat (10, 110); Ausbildung mehrerer erster Leiterbahnen (16, 116) im Dielektrikum (112), wobei die ersten Leiterbahnen (16, 116) Stapelbereiche (142) und Nicht-Stapelbereiche umfassen; Aufbringen einer isolierenden Deckschicht (140) auf den ersten Leiterbahnen (16, 116) und dem Dielektrikum (112); Strukturieren der isolierenden Deckschicht (140); Entfernen von Teilen der isolierenden Deckschicht (140) von den Stapelbereichen (142) über den ersten Leiterbahnen (16, 116); und Aufbringen von magnetischem Stapelmaterial auf der isolierenden Deckschicht (140).
  2. Verfahren nach Anspruch 1, wobei das Aufbringen der isolierenden Deckschicht (140) das Aufbringen eines amorphen Materials umfasst.
  3. Verfahren nach Anspruch 1, wobei das Aufbringen der isolierenden Deckschicht (140) das Aufbringen von Siliziumdioxid und Siliziumnitrid umfasst.
  4. Verfahren nach einem der Ansprüche 1 bis 3, weiter umfassend: Strukturieren des magnetischen Stapelmaterials; und Abätzen von Teilen des magnetischen Stapelmaterials zum Ausbilden magnetischer Stapel (118) auf den Stapelbereichen (142) der ersten Leiterbahnen (16, 116).
  5. Verfahren nach einem der Ansprüche 1 bis 4, das nach dem Entfernen von Teilen der isolierenden Deckschicht (140) von den über den ersten Leiterbahnen (16, 116) liegenden Stapelbereichen (142) folgende weitere Schritte umfasst: Aufbringen einer leitenden Deckschicht (144) auf der isolierenden Deckschicht (140); und Planarisieren der leitenden Deckschicht (144) zum Entfernen der leitenden Deckschicht (144) von der isolierenden Deckschicht (140), wobei die leitende Deckschicht (144) auf den Stapelbereichen (142) der ersten Leiterbahnen (16, 116) verbleibt.
  6. Verfahren nach Anspruch 5, wobei das Planarisieren der leitenden Deckschicht (144) ein chemisch-mechanisches Polierverfahren umfasst.
  7. Verfahren nach Anspruch 5 oder 6, wobei das Aufbringen einer leitenden Deckschicht (144) das Aufbringen eines leitenden Materials umfasst, dessen Oberflächentextur glatter ist als die Oberflächentextur der ersten Leiterbahn (16, 116).
  8. Verfahren nach Anspruch 5 oder 6, wobei das Aufbringen einer leitenden Deckschicht (144) das Aufbringen eines leitenden Materials umfasst, dessen Kornstruktur kleiner ist als die Kornstruktur der ersten Leiterbahn (16, 116).
  9. Verfahren nach Anspruch 5 oder 6, wobei das Aufbringen einer leitenden Deckschicht (144) das Aufbringen von 400 Angström TaN, Ta, TiN oder Kupferlegierung umfasst.
  10. Verfahren nach einem der Ansprüche 5 bis 6, wobei das Verfahren zum Herstellen eines magnetischen Halbleiterspeichers mit wahlfreiem Zugriff (MRAM) dient und weiter den Verfahrensschritt umfassend: Ausbilden von mehreren zweiten Leiterbahnen über den Magnetstapeln (118), wobei die zweiten Leiterbahnen in eine andere Richtung verlaufen als die ersten Leiterbahnen (16, 116).
  11. Verfahren nach Anspruch 10, weiter umfassend: Ausheilen des leitenden Deckmaterials (144); Aufbringen einer metallischen Hartmaske (120) auf dem magnetischen Stapelmaterial nach dem Aufbringen des magnetischen Stapelmaterials; Aufbringen eines Isolators (122) auf der isolierenden Deckschicht (140) nach Ausbilden des Magnetstapels (118); und Ausbilden einer dielektrischen Zwischenschicht (ILD-Schicht) (126) auf dem Isolator (122), wobei die zweiten Leiterbahnen in der dielektrischen Zwischenschicht (112) ausgebildet werden.
  12. Halbleiterbauelement (100), umfassend: ein Substrat (10, 110); ein auf dem Substrat (10, 110) aufgebrachtes Dielektrikum (112); mehrere erste Leiterbahnen (16, 116), die in dem Dielektrikum (112) ausgebildet sind und die sowohl Stapelbereiche (142) als auch Nicht-Stapelbereiche enthalten; eine auf dem Nicht-Stapelbereich mindestens der ersten Leiterbahnen (16, 116) aufgebrachte isolierende Deckschicht (140); und ein magnetisches Stapelmaterial, das auf jedem Stapelbereich der ersten Leiterbahnen (16, 116) aufgebracht wird.
  13. Halbleiterbauelement (100) nach Anspruch 12, wobei die isolierende Deckschicht (140) amorph ist.
  14. Halbleiterbauelement (100) nach Anspruch 12, wobei die isolierende Deckschicht (140) Siliziumdioxid oder Siliziumnitrid umfasst.
  15. Halbleiterbauelement (100) nach einem der Ansprüche 12 bis 14, wobei die isolierende Deckschicht (140) etwa 100 bis 300 Angström dick ist.
  16. Halbleiterbauelement (100) nach einem der Ansprüche 12 bis 15, das weiterhin eine leitende Deckschicht (144) umfasst, die zwischen den magnetischen Materialstapeln (118) und dem Stapelbereich (142) der ersten Leiterbahnen (16, 116) eingebracht wird.
  17. Halbleiterbauelement (100) nach Anspruch 16, wobei die isolierende Deckschicht (140) und die leitende Deckschicht (144) amorphe Materialien umfassen.
  18. Halbleiterbauelement (100) nach Anspruch 16, wobei die isolierende Deckschicht (140) Siliziumdioxid und Siliziumnitrid umfasst und die leitende Deckschicht (144) TaN, Ta, TiN oder eine Kupferlegierung umfasst.
  19. Halbleiterbauelement (100) nach einem der Ansprüche 16 bis 18, wobei die ersten Leiterbahnen (16, 116) und die leitende Deckschicht (144) Oberflächen aufweisen und wobei die Oberflächentextur der leitenden Deckschicht (144) glatter als die Oberflächentextur der ersten Leiterbahnen (16, 116) ist.
  20. Halbleiterbauelement (100) nach Anspruch 16, wobei die leitende Deckschicht (144) ein Material umfasst, dessen Kornstruktur kleiner ist als die Kornstruktur des ersten Leiterbahnmaterials.
  21. Halbleiterbauelement (100) nach einem der Ansprüche 16 bis 20, wobei die leitende Deckschicht (144) etwa 100 bis 300 Angström dick ist.
  22. Halbleiterbauelement (100) nach einem der Ansprüche 16 bis 21, wobei das magnetische Stapelmaterial magnetische Speicherzellen eines MRAM-Speichers umfasst und wobei: mehrere zweite Leiterbahnen auf den magnetischen Speicherzellen vorgesehen sind, wobei jede magnetische Speicherzelle an einer Schnittstelle zwischen der ersten und der zweiten Leiterbahn liegt.
  23. Halbleiterbauelement (100) nach Anspruch 22, weiter umfassend: eine auf den magnetischen Stapeln (118) aufgebrachte metallische Hartmaske (120); einen auf der isolierenden Deckschicht (140) aufgebrachten Isolator (122); eine dielektrische Zwischenschicht (ILD-Schicht) (126) auf der isolierenden Deckschicht (140), wobei die zweiten Leiterbahnen in der dielektrischen Zwischenschicht (126) ausgebildet sind.
DE10328350A 2002-07-31 2003-06-24 Isolierende Deckschicht und leitende Deckschicht in Halbleiterbauelementen mit magnetischen Materiallagen Withdrawn DE10328350A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/210742 2002-07-31
US10/210,742 US6680500B1 (en) 2002-07-31 2002-07-31 Insulating cap layer and conductive cap layer for semiconductor devices with magnetic material layers

Publications (1)

Publication Number Publication Date
DE10328350A1 true DE10328350A1 (de) 2004-02-26

Family

ID=30000144

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10328350A Withdrawn DE10328350A1 (de) 2002-07-31 2003-06-24 Isolierende Deckschicht und leitende Deckschicht in Halbleiterbauelementen mit magnetischen Materiallagen

Country Status (2)

Country Link
US (1) US6680500B1 (de)
DE (1) DE10328350A1 (de)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6985384B2 (en) * 2002-10-01 2006-01-10 International Business Machines Corporation Spacer integration scheme in MRAM technology
GB2424132B (en) * 2003-11-18 2007-10-17 Halliburton Energy Serv Inc High-temperature memory systems
US6969895B2 (en) * 2003-12-10 2005-11-29 Headway Technologies, Inc. MRAM cell with flat topography and controlled bit line to free layer distance and method of manufacture
US7253501B2 (en) * 2004-08-03 2007-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. High performance metallization cap layer
US20060138668A1 (en) * 2004-12-27 2006-06-29 Hung-Wen Su Passivation structure for semiconductor devices
US7172908B2 (en) * 2005-02-15 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic memory cells and manufacturing methods
US7915735B2 (en) 2005-08-05 2011-03-29 Micron Technology, Inc. Selective metal deposition over dielectric layers
US7872292B2 (en) * 2006-02-21 2011-01-18 United Microelectronics Corp. Capacitance dielectric layer and capacitor
US20070238309A1 (en) * 2006-03-31 2007-10-11 Jun He Method of reducing interconnect line to line capacitance by using a low k spacer
US8227351B2 (en) * 2010-03-22 2012-07-24 Qualcomm Incorporated Fabrication of magnetic tunnel junction (MTJ) devices with reduced surface roughness for magnetic random access memory (MRAM)
US8674465B2 (en) 2010-08-05 2014-03-18 Qualcomm Incorporated MRAM device and integration techniques compatible with logic integration
US9406875B2 (en) 2013-12-17 2016-08-02 Qualcomm Incorporated MRAM integration techniques for technology scaling
DE102019115296A1 (de) * 2018-08-29 2020-03-05 Taiwan Semiconductor Manufacturing Co., Ltd. Techniken für eine verbindung zwischen einer oberen elektrode und durchkontaktierung bei mram-mtj
US10950549B2 (en) 2018-11-16 2021-03-16 International Business Machines Corporation ILD gap fill for memory device stack array
US11424292B2 (en) * 2020-06-22 2022-08-23 Western Digital Technologies, Inc. Memory array containing capped aluminum access lines and method of making the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5940319A (en) * 1998-08-31 1999-08-17 Motorola, Inc. Magnetic random access memory and fabricating method thereof
US6440753B1 (en) * 2001-01-24 2002-08-27 Infineon Technologies North America Corp. Metal hard mask for ILD RIE processing of semiconductor memory devices to prevent oxidation of conductive lines
US6709874B2 (en) * 2001-01-24 2004-03-23 Infineon Technologies Ag Method of manufacturing a metal cap layer for preventing damascene conductive lines from oxidation
US6548849B1 (en) * 2002-01-31 2003-04-15 Sharp Laboratories Of America, Inc. Magnetic yoke structures in MRAM devices to reduce programming power consumption and a method to make the same

Also Published As

Publication number Publication date
US20040021188A1 (en) 2004-02-05
US6680500B1 (en) 2004-01-20

Similar Documents

Publication Publication Date Title
DE60301344T2 (de) Materialkombination für tunnelübergangsdeckschicht, hartmaske und stackkeimschicht in der mram-herstellung
DE102005033916B4 (de) Ausrichtung eines MTJ-Stapels an Leiterbahnen in Abwesenheit von Topographie
DE102005036073B4 (de) Verfahren zum Herstellen einer Leiterbahn mit ferromagnetischem Liner einer magnetischen Speichereinrichtung
DE102016114870B4 (de) Halbleiterstruktur und Verfahren zu deren Herstellung
DE102005034386B4 (de) Tiefe Justiermarken auf Rand-Chips zum anschließenden Ausrichten von opaken Schichten
DE102005034665B4 (de) Verfahren zum Herstellen einer Leiterbahn einer resistiven Speichereinrichtung
DE112004001023B4 (de) Verfahren zum Herstellen einer magnetischen Speicherzelle und magnetisches Speicherbauelement
DE60032281T2 (de) Magnetischer dynamischer Direktzugriffspeicher und dessen Herstellungsverfahren
DE102018119672A1 (de) Techniken für mram mtj top elektrode auf metallschicht-interface mit einem abstandhalter
DE10324866B4 (de) Verfahren zum Herstellen eines magnetischen Direktzugriffsspeichers
DE69838202T2 (de) Endpunktfühlung und Apparat
DE102005020060B4 (de) Verfahren zum Strukturieren eines Dielektrikums mit kleinem ε unter Anwendung einer Hartmaske
DE10328350A1 (de) Isolierende Deckschicht und leitende Deckschicht in Halbleiterbauelementen mit magnetischen Materiallagen
DE102005032979A1 (de) Strukturieren eines magnetischen Tunnelübergang-Elements unter Verwendung von Nassätzen einer freien Schicht und unter Verwendung von Lift-Off-Techniken
DE102006001107B4 (de) Verfahren zum Herstellen von MRAM-Zellen
DE102005034667A1 (de) Einkapseln von Leiterbahnen von Halbleiter-Einrichtungen
DE102004034822A1 (de) MRAM und Verfahren zu dessen Herstellung
DE60132152T2 (de) Herstellungsverfahren von einem randlosen Kontakt auf Bitleitungskontaktstutzen mit einer Ätzstopschicht
DE102019127079B4 (de) Tunnelkontaktselektor-MRAM und Verfahren zu dessen Herstellung
DE112018005611T5 (de) OXIDATION VON SEITENWÄNDEN EINER FREIEN SCHICHT UND ABSTANDSHALTERUNTERSTÜTZTES ÄTZEN VON MAGNETISCHEN TUNNEL-ÜBERGÄNGEN (MTJs) FÜR MAGNETORESISTIVE HOCHLEISTUNGS-DIREKTZUGRIFFSSPEICHERVORRICHTUNGEN (MRAM)
DE112021005997T5 (de) Magnetoresistive zwei-bit-direktzugriffsspeicher-zelle
DE102021113390A1 (de) Struktur und verfahren für mram-vorrichtungen mit einer slot-durchkontaktierung
DE112021005963T5 (de) Einheit mit doppeltem magnetischen tunnelübergang
DE112022003125T5 (de) Magnetoresistives spin-orbit-torque-direktzugriffsspeicher-array
DE102020107569A1 (de) Sot-mram mit dielektrischer grenzflächenschicht undverfahren zu seiner herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

Owner name: IBM INTERNATIONAL BUSINESS MACHINES CORPORATIO, US

8139 Disposal/non-payment of the annual fee