DE10318625A1 - Vertikale Speicherzelle und Verfahren zu deren Herstellung - Google Patents

Abstract

Eine vertikale Speicherzelle (1) umfasst einen Speicherkondensator (2), dessen Innenelektrode (4) in einem tiefen Graben (3) ausgebildet ist, und einen vertikalen Auswahltransistor (6). Der Auswahltransistor (6) weist einen oberen Source/Drain-Bereich (7') und einen unteren Source/Drain-Bereich (7) auf, der durch Ausdiffusion eines Dotierstoffs aus der Innenelektrode (4) hervorgegangen ist. Eine jeweils einen Stromfluss zwischen zwei zugeordneten Source/Drain-Bereichen (7, 7') steuernde Gateelektrode (8) ist abschnittsweise als Abschnitt einer in aktiven Gräben (10) zeilenweise angeordneten Adressierungsleitung (11) ausgebildet. Durch das Vorsehen einer Hilfsstruktur (15) in den aktiven Gräben (10) werden die Adressierungsleitungen (11) in den aktiven Gräben (10) unabhängig von einer Tiefe der aktiven Gräben (10) vertikal positionierbar. Leckströme, die in Überlappungsbereichen der Adressierungsleitungen (11) mit der Innenelektrode (4) bzw. dem unteren Source/Drain-Bereich (7) auftreten, werden verringert.

Description

• Die Erfindung betrifft eine Speicherzelle, umfassend einen in einem von einer Substratoberfläche her in ein Halbleitersubstrat eingebrachten tiefen Graben ausgebildeten Speicherkondensator mit einer im tiefen Graben angeordneten Innenelektrode, einen im Wesentlichen zwischen der Substratoberfläche des Halbleitersubstrats und einer Oberkante der Innenelektrode ausgebildeten Auswahltransistor mit einem mit der Innenelektrode verbundenen unteren und einem oberen Source/Drain-Bereich und einer einen Stromfluss zwischen den beiden Source/Drain-Bereichen steuernden und mindestens abschnittsweise als Abschnitte von in sich von der Substratoberfläche her bis unterhalb der Oberkante der Innenelektrode erstreckenden und benachbarte Speicherzellen voneinander isolierenden aktiven Gräben angeordneten Adressierungsleitungen ausgebildeten Gateelektrode.
• Größe und Leistungsfähigkeit von DRAM(Dynamic Random Access Memory)-Speicherzellen hängen wesentlich von Leckströmen einer aus einem Auswahltransistor und einem Speicherkondensator bestehenden Speicherzelle ab. Durch die Leckströme des Speicherkondensators wird eine einen Dateninhalt charakterisierende elektrische Ladung im Speicherkondensator abgebaut. Nach einem von der Höhe der Leckströme abhängigen Zeitintervall ist die gespeicherte elektrische Ladung im Speicherkondensator soweit reduziert, dass der Speicherkondensator zur Bewahrung des Dateninhaltes erneut aufgeladen werden muss. Dieses Zeitintervall wird auch als Retention-Zeit bezeichnet, wobei eine kurze Retention-Zeit ein häufiges Nachladen des Speicherkondensators bedeutet. Je häufiger der Speicherkondensatoren nachgeladen werden müssen, desto mehr Energie wird verbraucht. Durch häufiges Nachladen werden außerdem Zugriffszeiten auf Dateninhalte verzögert. Daher ist man bestrebt, die Retention-Zeit möglichst groß zu halten.
• Die Retention-Zeit ist proportional abhängig von der Speicherkapazität des Speicherkondensators und umgekehrt proportional abhängig zur Höhe der Leckströme. Je höher also die Speicherkapazität des Speicherkondensators ist, desto größer ist die Retention-Zeit und je höher die auftretenden Leckströme, desto geringer ist die Retention-Zeit. Da eine Vergrößerung der Speicherkapazität des Speicherkondensators üblicherweise mit einer Vergrößerung einer Gesamtausdehnung der Speicherzelle einhergeht, ist man bestrebt, die in der Speicherzelle auftretenden Leckströme zu reduzieren.
• In vertikalen Speicherzellen ist der Speicherkondensator in einem tiefen Graben in einem Halbleitersubstrat ausgebildet. Der Auswahltransistor ist vertikal zur Substratoberfläche ausgerichtet und im Wesentlichen zwischen der Substratoberfläche und dem Speicherkondensator angeordnet. Der Anschluss des Speicherkondensators zum Auswahltransistor wird durch eine Ausdiffusion von Dotierstoff aus einem eine Innenelektrode des Speicherkondensators bildenden Polysilizium ausgebildet. Durch die Ausdiffusion entsteht ein unterer Source/Drain-Bereich des Auswahltransistors. Bei einem aus vertikalen Speicherzellen bestehenden DRAM-Speicher sind die einzelnen Speicherzellen nebeneinander in Zeilen angeordnet. Benachbarte Zeilen werden jeweils durch einen aktiven Graben voneinander getrennt. Die aktiven Gräben sind jeweils mindestens so tief vorzusehen, dass untere Source/Drain-Bereiche von Speicherzellen benachbarter Zeilen elektrisch voneinander getrennt werden. Den Auswahltransistoren zugeordnete Gateelektroden sind jeweils mindestens abschnittsweise in den aktiven Gräben ausgebildet, wobei die Gateelektroden von in einer Zeile benachbarten Auswahltransistoren aneinander anschließen und Adressierungsleitungen ausbilden. Die Adressierungsleitungen werden dabei in den aktiven Gräben in bekannter Weise als Spacerstrukturen vorgesehen, die auf einem Boden der aktiven Gräben aufsitzen. Da die aktiven Gräben sich bis unterhalb einer Oberkante der Innenelektroden erstrecken, kommt es zu einer Überlappung von Abschnitten der Gateelektrode, bzw. den Adressierungsleitungen, zur Innenelektrode des Speicherkondensators. Eine solche Überlappung hat einen nachteiligen Leckstrom aus dem Speicherkondensator zur Folge.
• Ein weiterer Leckstrom wird in einem ausgeschalteten Zustand eines Auswahltransistors von der Gateelektrode induziert. Dieser Leckeffekt wird auch als GIDL-Effekt (Gate Induced Drain Leakage) bezeichnet. Der GIDL-Effekt beruht auf einer im ausgeschalteten Zustand des Auswahltransistors auftretenden starken Bandverbiegung in einem Überlappungsbereich zwischen der Gateelektrode und dem Source/Drain-Bereich. Der GIDL-Effekt und damit die Höhe des Leckstromes können durch eine Verminderung eines Source/Drain-Überlappungsbereiches zwischen der Gateelektrode und dem hoch dotierten unteren Source/Drain-Bereich verringert werden.
• Aufgabe der vorliegenden Erfindung ist es, eine aus einem in einem tiefen Graben in einem Halbleitersubstrat angeordneten Speicherkondensator und einem zur Substratoberfläche vertikalen Auswahltransistor bestehende Speicherzelle mit geringem Leckstrom zur Verfügung zu stellen. Außerdem ist es Aufgabe der Erfindung, ein Verfahren zur Herstellung von Speicherzellen zur Verfügung zu stellen.
• Diese Aufgabe wird bei einer Speicherzelle der eingangs genannten Art durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst. Ein die Erfindung lö sendes Verfahren ist im Patentanspruch 9 angegeben. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den jeweiligen Unteransprüchen.
• Die erfindungsgemäße Speicherzelle umfasst in zunächst bekannter Art einen Speicherkondensator, der in einem von einer Substratoberfläche her in ein Halbleitersubstrat eingebrachten tiefen Graben ausgebildet ist und eine im tiefen Graben angeordnete Innenelektrode aufweist, sowie einen im Wesentlichen zwischen der Substratoberfläche des Halbleitersubstrats und einer Oberkante der Innenelektrode des Speicherkondensators ausgebildeten Auswahltransistor. Dabei umfasst der Auswahltransistor einen mit der Innenelektrode verbundenen unteren Source/Drain-Bereich, einen zur Substratoberfläche orientierten oberen Source/Drain-Bereich und eine Gateelektrode, die einen Stromfluss zwischen den beiden Source/Drain-Bereichen steuert und mindestens abschnittsweise als Abschnitt einer Adressierungsleitung ausgebildet ist. Die Adressierungsleitung ist in sich von der Substratoberfläche her bis unterhalb der Oberkante der Innenelektrode erstreckenden und benachbarte Speicherzellen voneinander isolierenden aktiven Gräben angeordnet.
• Erfindungsgemäß ist in den aktiven Gräben nun jeweils eine Hilfsstruktur vorgesehen, die sich im Wesentlichen von einem Boden eines aktiven Grabens bis etwa zur Oberkante der Innenelektroden erstreckt. Die Adressierungsleitungen sind zwischen der Substratoberfläche und der Oberkante der Innenelektrode ausgebildet.
• Ein Elektroden-Überlappungsbereich der Gateelektrode, bzw. der Adressierungsleitung, zur Innenelektrode des Speicherkondensators, der herkömmlicherweise durch eine Tiefe des aktiven Grabens relativ zur Oberkante der Innenelektrode bestimmt ist, ist damit variabel. Durch die erfindungsgemäße Hilfsstruktur wird also in vorteilhafter Weise eine vertikale Positionierung der Adressierungsleitungen und damit die Ausdehnung des Elektroden-Überlappungsbereichs von einer notwendigen Tiefe der aktiven Gräben zur Isolation von in benachbarten Zeilen angeordneten Speicherzellen entkoppelt. In bevorzugter Weise wird eine Höhe der Hilfsstruktur so gewählt, dass der Elektroden-Überlappungsbereich minimiert oder vollständig vermieden wird. Dies führt zu einer deutlichen Verringerung der Leckströme aus dem Speicherkondensator und damit zu einer Erhöhung der Retention-Zeit. Der Energieverbrauch der Speicherzelle ist reduziert und die Zugriffszeiten auf gespeicherte Dateninhalte sind verkürzt.
• Die erfindungsgemäße Speicherzelle weist weiter einen Source/Drain-Überlappungsbereich zwischen der Adressierungsleitung und dem unteren Source/Drain-Bereich auf, der unabhängig von der Tiefe der aktiven Gräben einstellbar ist.
• Da die vertikale Positionierung der Adressierungsleitungen mit der Höhe der Hilfsstruktur steuerbar ist, lässt sich der Überlappungsbereich zwischen dem Source/Drain-Bereich und der Adressierungsleitung verkleinern oder vergrößern. Vorteilhaft ist eine Verringerung des Source/Drain-Überlappungsbereiches, um einen auf dem GIDL-Effekt beruhenden Leckstromanteil zu verringern. Die Verringerung des Source/Drain-Überlappungsbereiches führt jedoch zu einem erhöhten Source/Drain-Widerstand.
• Nach einer besonders bevorzugten Ausführungsform der erfindungsgemäßen Speicherzelle ist es daher vorgesehen, einen auf der Innenelektrode des Speicherkondensators angeordneten Kondensatorabschluss als dotierte Isolatorschicht vorzusehen. Der untere Source/Drain-Bereich der erfindungsgemäßen Spei cherzelle umfasst in der Folge einen durch eine Ausdiffusion aus der dotierten Isolatorschicht erzeugten schwach dotierten Bereich. Der schwach dotierte Bereich verringert einen dem unteren Source/Drain-Bereich zugeordneten Widerstand.
• Die Speicherzellen sind jeweils nebeneinander in Zeilen angeordnet. Die Speicherzellen von jeweils benachbarten Zeilen werden durch die aktiven Gräben voneinander getrennt.
• Innerhalb einer Zeile sind die Speicherzellen erfindungsgemäß in der Art und Weise angeordnet, dass in einem einer ersten Speicherzelle zugeordneten tiefen Graben jeweils ein erster Abschnitt einer der ersten Speicherzelle zugeordneten Gateelektrode und ein zweiter Abschnitt einer einer der ersten Speicherzelle entlang der Adressierungsleitung benachbarten zweiten Speicherzelle zugeordneten Gateelektrode angeordnet sind.
• In den tiefen Gräben sind also jeweils Abschnitte von Gateelektroden ausgebildet, die zwei verschiedenen Speicherzellen zugeordnet sind.
• Zwischen dem ersten Abschnitt der ersten Gateelektrode und dem zweiten Abschnitt der zweiten Gateelektrode ist eine Stützstruktur vorgesehen.
• Die Stützstruktur weist eine hohe Ätzselektivität gegenüber Bor-Silikat-Glas auf. Daraus ergibt sich ein prozesstechnischer Vorteil bei der Erzeugung der Gateelektroden, bzw. der Adressierungsleitungen.
• Das erfindungsgemäße Verfahren ermöglicht die Herstellung von jeweils einen Auswahltransistor und einen in einem aktiven Graben ausgebildeten Speicherkondensator umfassenden Spei cherzellen in einem Halbleitersubstrat, bei dem die tiefen Gräben von einer Substratoberfläche her in das Halbleitersubstrat eingebracht werden. Dabei wird jeweils in einem unteren Bereich eines der tiefen Gräben eine Innenelektrode eines der Speicherkondensatoren angeordnet. Auf den Innenelektroden wird jeweils ein Kondensatorabschluss vorgesehen. Von der Substratoberfläche her werden sich mindestens bis zu den Kondensatorabschlüssen erstreckende und in benachbarten Zeilen angeordnete Speicherzellen voneinander isolierende aktive Gräben eingebracht. In den aktiven Gräben werden Adressierungsleitungen zur Ansteuerung der Auswahltransistoren ausgebildet. Vor dem Ausbilden der Adressierungsleitungen werden die aktiven Gräben erfindungsgemäß bis zu einer Hilfsfüllhöhe mit einer Hilfsstruktur gefüllt und die Adressierungsleitungen dann im Wesentlichen oberhalb der Hilfsfüllhöhe ausgebildet. Dabei wird eine Unterkante der Adressierungsleitungen über die Wahl der Hilfsfüllhöhe justiert.
• Durch die Wahl der Hilfsfüllhöhe wird erfindungsgemäß ein Elektrodenüberlappungsbereich zwischen jeweils einer der Adressierungsleitungen mit der zugeordneten Innenelektrode eingestellt.
• In ähnlicher Weise ist durch die Wahl der Hilfsfüllhöhe ein Source/Drain-Überlappungsbereich zwischen jeweils einer der Adressierungsleitungen mit einem zugeordneten Source/Drain-Bereich einstellbar.
• Der Vorteil des erfindungsgemäßen Verfahrens besteht darin, dass der Elektrodenüberlappungsbereich und der Source/Drain-Überlappungsbereich einstellbar werden und in der Folge in vorteilhafter Weise Leckströme der Speicherzelle minimiert werden können.
• In besonders vorteilhafter Weise werden die aktiven Gräben im Wesentlichen bis zum Kondensatorabschluss mit den Hilfsstrukturen gefüllt.
• Durch das Auffüllen der aktiven Gräben bis zum Kondensatorabschluss wird eine Überlappung der Innenelektrode des Speicherkondensators mit der Adressierungsleitung vermieden. Der Leckstrom aus dem Speicherkondensator wird dadurch minimiert.
• Erfindungsgemäß werden die Kondensatorabschlüsse jeweils als eine dotierte Isolatorschicht vorgesehen. Durch Ausdiffusion aus der dotierten Isolatorschicht werden dann jeweils schwach dotierte Bereiche ausgebildet, die jeweils die unteren Source/Drain-Bereiche in Richtung der oberen Source/Drain-Bereiche erweitern. Dadurch wird eine bessere Ausrichtung des unteren Source/Drain-Bereichs zur Gateelektrode bei gleichzeitiger Minimierung der Leckströme erzielt.
• Nach Vorsehen der Kondensatorabschlüsse werden erfindungsgemäß jeweils oberhalb des Kondensatorabschlusses sich entlang von Seitenwänden der tiefen Gräben erstreckende Opfer-Spacerstrukturen ausgebildet. Die oberhalb des Kondensatorabschlusses mit den Opfer-Spacerstrukturen versehenen tiefen Gräben werden jeweils mit einer Stützstruktur gefüllt. Nach Einbringen der aktiven Gräben werden die Opfer-Spacerstrukturen entfernt, wobei anstelle der Opfer-Spacerstrukturen Leerräume zurückbleiben. In der Folge werden die aktiven Gräben und die Leerräume jeweils mindestens abschnittsweise mit einem Gateoxid ausgekleidet. Danach wird ein Gateelektrodenmaterial aufgebracht, mit dem gleichzeitig die aktiven Gräben und die durch Entfernen der Opfer-Spacerstrukturen entstandenen Leerräume gefüllt werden. Durch eine Spacerätzung werden in den aktiven Gräben in bekannter Art die Adressierungsleitungen ausgebildet, die abschnittsweise zusammen mit in den vormali gen Leeräumen angeordneten Abschnitten Gateelektroden ausbilden.
• Die Stützstruktur besteht vorzugsweise aus Polysilizium, das eine hohe Ätzselektivität zur Opfer-Spacerstruktur, die vorzugsweise aus einem Bor-Silikat-Glas besteht, aufweist. Durch das Vorsehen der Opfer-Spacerstrukturen ist es möglich, nach deren Entfernung sowohl die in den tiefen Gräben als auch die in den aktiven Gräben angeordneten Gateelektrodenabschnitte gleichzeitig auszubilden.
• Vor dem Ausbilden der Opfer-Spacerstrukturen wird erfindungsgemäß mindestens auf die Seitenwände der tiefen Gräben jeweils oberhalb des Kondensatorsabschlusses eine Linerschicht aufgebracht.
• Die Opfer-Spacerstrukturen gehen erfindungsgemäß aus einer Abscheidung eines dielektrischen Materials und einer anisotropen Rückätzung des dielektrischen Materials bis unter die Substratoberfläche hervor.
• Das Material der Adressierungsleitungen wird erfindungsgemäß mittels eines anisotropen Ätzschrittes strukturiert, so dass in jeweils einem der aktiven Gräben einander gegenüberliegende Adressierungsleitungen durch einen Spalt voneinander getrennt werden.
• Da die aktiven Gräben jeweils die in Zeilen angeordneten Speicherzellen voneinander trennen, ist es notwendig, die beiden jeweils in einem aktiven Graben parallel verlaufenden Adressierungsleitungen durch den Spalt voneinander zu isolieren. Der Spalt wird daher mit einem isolierenden Material aufgefüllt.
• Im Weiteren werden die Adressierungsleitungen jeweils bis unter die Substratoberfläche zurückgebildet und im Halbleitersubstrat die oberen Source/Drain-Bereiche bezogen auf eine Oberkante der Adressierungsleitungen ausgebildet.
• Zur Ausbildung der oberen Source/Drain-Bereiche wird eine durch die Oberkante der Adressierungsleitungen justierte Schrägimplantation des Halbleitersubstrats mit einem Dotierstoff durchgeführt.
• Nachfolgend wird die Erfindung anhand der Figuren näher erläutert, wobei für äquivalente Komponenten gleiche Bezugszeichen verwendet werden. Es zeigen jeweils in einer Draufsicht und in zwei zueinander orthogonalen Querschnitten:
• 1 tiefe Gräben für Speicherzellen nach Ausbildung von Speicherkondensatoren,
• 2 tiefe Gräben für Speicherzellen nach Aufbringen von Opfer-Spacerstrukuren,
• 3 tiefe Gräben für Speicherzellen nach Einbringen von Stützstrukturen,
• 4 tiefe Gräben für Speicherzellen nach Einbringen aktiver Gräben,
• 5 tiefe Gräben für Speicherzellen nach einem Auffüllen der aktiven Gräben mit einer Hilfsstruktur,
• 6 tiefe Gräben für Speicherzellen nach Ausbilden von Gateelektroden und
• 7 tiefe Gräben für Speicherzellen nach Erzeugung oberer Source/Drain-Bereiche.
• Ein Halbleitersubstrat 13 wird mit zeilenweise angeordneten tiefen Gräben 3 versehen, in denen Speicherkondensatoren 2 für Speicherzellen 1 ausgebildet werden. In der 1 sind in der Draufsicht und in den mit I und II bezeichneten Schnittebenen zwei in einer Zeile angeordnete benachbarte tiefe Gräben 3 mit Speicherkondensatoren 2 in einem Halbleitersubstrat 13 dargestellt. Die Schnittebene I verläuft längs einer Zeile und zeigt zwei benachbarte tiefe Gräben 3. Die Schnittebene II verläuft senkrecht zur Schnittebene I und zeigt einen tiefen Graben 3, der in diesem Stadium der Prozessierung noch gänzlich vom Halbleitersubstrat 13 umhüllt ist. Eine im tiefen Graben 3 ausgebildete Innenelektrode 4 des Speicherkondensators 2 ist von einer dielektrischen Schicht 28 umgeben. Eine Oberkante 9 der Innenelektrode 4 ist mit einer als Kondensatorabschluss 17 dienenden, dotierten Isolatorschicht abgedeckt. In einem Bereich unterhalb der Oberkante 9 grenzt die vorzugsweise aus Polysilizium bestehende Innenelektrode 4 unmittelbar an das Halbleitersubstrat 13. In diesem Bereich wird durch Ausdiffusion eines Dotierstoffes aus dem Polysilizium ein unterer Source/Drain-Bereich 7 eines Auswahltransistors 6 gebildet. Auf der Substratoberfläche 14 ist eine Hilfsschicht 27 aufgebracht.
• Oberhalb der Kondensatorabschlüsse 17 werden in der Folge Seitenwände der tiefen Gräben 3 mit einer Liner-Schicht 20 versehen. Im Anschluss werden Opfer-Spacerstrukturen 21, etwa durch konforme Abscheidung und anisotrope Rückätzung, ausgebildet.
• In der 2 sind die tiefen Gräben 3 mit den Speicherkondensatoren 2 und den Opfer-Spacerstrukturen 21 dargestellt.
• Die jeweils oberhalb des Kondensatorabschlusses 17 mit den Opfer-Spacerstrukturen 21 ausgekleideten aktiven Gräben 3 werden jeweils mit einer Stützstruktur 19 aufgefüllt. Die Stützstruktur 19 besteht vorzugsweise aus einem Polysilizium, während die Opfer-Spacerstruktur 21 aus einem Bor-Silikat-Glas besteht. Diese beiden Materialien weisen eine hohe Ätzselektivität zueinander auf, was einen Vorteil bei der weiteren Prozessierung mit sich bringt.
• In der 3 ist die Stützstruktur 19 dargestellt. Unmittelbar unter der Substratoberfläche 14 ist die Opfer-Spacerstruktur 21 zurückgeätzt worden. Die Substratoberfläche 14 ist mit einer Schutzschicht 22 versehen, die sich auch über den mit der Opfer-Spacerstruktur 21 und der Stützstruktur 19 aufgefüllten Gräben 3 erstreckt.
• Zur Strukturierung von aktiven Gräben 10, die die jeweils benachbarten Zeilen von Speicherzellen trennen, wird auf die Schutzschicht 22 eine Hartmaske 24 aufgebracht. Anschließend werden die aktiven Gräben 10 in das Halbleitersubstrat 13 hineingeätzt.
• In der 4 ist die Hartmaske 24 dargestellt. Die aktiven Gräben 10 sind in der mit II bezeichneten senkrecht zu den Zeilen verlaufenden Schnittebene zu sehen. Sie erstrecken sich von der Substratoberfläche 14 bis unterhalb der Oberkante 9 der Innenelektrode 4. Der aktive Graben 10 muss eine Mindesttiefe aufweisen, damit die aus dem Polysilizium der Innenelektrode 4 ausdiffundierten unteren Source/Drain-Bereiche 7 von Auswahltransistoren 6, die in benachbarten Zeilen angeordnet sind, sicher voneinander isoliert werden.
• Durch das Einbringen einer Hilfsstruktur 15 in die aktiven Gräben 10 wird eine Positionierung von in den aktiven Gräben 10 auszubildenden Gateelektroden 8 variiert.
• Der ausdiffundierte Source/Drain-Bereich 7 und die Hilfsstruktur 15 sind in der 5 dargestellt. Die Hilfsstruktur 15 reicht in diesem Ausführungsbeispiel bis zur oberen Kante des Kondensatorabschlusses 17.
• Nach Entfernen der Hartmaske 24 und der Opfer-Spacerstrukturen 21 wird in den entstandenen Lücken und in die oberen Teile der aktiven Gräben 10 erst ein Gateoxid 23 vorgesehen und anschließend ein Gateelektrodenmaterial aufgebracht. Anschließend werden in den aktiven Gräben 10 aus dem Gateelektrodenmaterial Adressierungsleitungen 11 und in den durch Entfernung der Opfer-Spacerstrukturen 21 entstandenen Lücken weitere Abschnitte von Gateelektroden 8 erzeugt.
• In der 6 sind in der Schnittzeichnung I die von einem Gateoxid 23 umgebenen Gateelektroden 8, die in einem Bereich unterhalb der Substratoberfläche 14 enden, dargestellt. In den tiefen Gräben 3 liegen sich jeweils ein erster Abschnitt 29 einer Gateelektrode 8 einer ersten Speicherzelle 1 und ein zweiter Abschnitt 30 einer Gateelektrode 8 einer zweiten Speicherzelle 1 gegenüber. Die Abschnitte 29,30 der Gateelektroden 8 sind durch die Stützstruktur 19 voneinander isoliert. Die mit II gekennzeichnete Schnittzeichnung zeigt die im aktiven Graben 10 sich befindlichen, abschnittsweise aus Gateelektroden 8 bestehenden und von einer auf der Hilfsstruktur 15 aufliegenden und bis zum oberen Abschluss der Schutzschicht 22 reichenden Adressierungsleitungen 11. Die Höhe der Adressierungsleitung 11 HWL ist dadurch bestimmt. Benachbarte Adressierungsleitungen 11 werden durch einen Spalt 25 voneinander isoliert. Um eine Überlappung von Gate elektrode 8 und der Innenelektrode 4 des Speicherkondensators 2 zu vermeiden, ist die Höhe der Hilfsstruktur 15 HHS so vorgesehen, dass die Hilfsstruktur 15 vom Boden des aktiven Grabens 10 bis zur oberen Kante des Kondensatorabschlusses 17 reicht. Die Abschnitte 29, 30 der Gateelektroden 8 umschließen zusammen mit zugehörigen Abschnitten der Adressierungsleitungen 11 ein aktives Gebiet eines Auswahltransistors 6.
• Mit der Höhe der Hilfsschicht 15 HHS lässt sich ein Source/Drain-Überlappungsbereich 18 variieren. Wird HHS erhöht, so verringert sich der Source/Drain-Überlappungsbereich 18. Eine Verringerung des Source/Drain-Überlappungsbereiches 18 hat eine Reduzierung von Leckströmen zur Folge. Der Widerstand am unteren Source/Drain-Bereich 7 wird dadurch jedoch erhöht. Diesem Nachteil wird in diesem Ausführungsbeispiel durch die Einführung eines schwach dotierten Bereiches entgegengewirkt. Der schwach dotierte Bereich wird durch Ausdiffusion aus dem Kondensatorabschluss 17 erzeugt. Der schwach dotierte Bereich erweitert den unteren Source/Drain Bereich 7 in Richtung Substratoberfläche 14.
• Aus der 7 geht der Source/Drain Überlappungsbereich 18 zwischen Gateelektrode 8 und dem unteren Source/Drain-Bereich 7 hervor. Nach Entfernen der Schutzschicht 22 erfolgt eine Dotierung von oberen Source/Drain-Bereichen 7' der Auswahltransistoren 6 von Speicherzellen 1 mittels Schrägimplantation. Da die Gateelektroden 8 unterhalb der Substratoberfläche 14 enden, unterstützen sie eine Justierung der Schrägimplantation. Im Anschluss werden die entstandenen Spalten 25 und Lücken mit einem isolierenden Material 26 aufgefüllt.

1

Speicherzelle

2

Speicherkondensator

3

tiefer Graben

4

Innenelektrode

6

Auswahltransistor

7

unterer Source/Drain Bereich

7'

oberer Source/Drain Bereich

8

Gateelektrode

9

Oberkante

10

aktiver Graben

11

Adressierungsleitung

12

Unterkante

13

Halbleitersubstrat

14

Substratoberfläche

15

Hilfsstruktur

16

Boden aktiver Graben

17

Kondensatorabschluss

18

Source/Drain Überlappungsbereich

19

Stützstruktur

20

Liner-Schicht

21

Opfer-Spacerstrukturen

22

Schutzschicht

23

Gateoxid

24

Hartmaske

25

Spalt

16

isolierendes Material

27

Hilfsschicht

28

dielektrische Schicht

29

erster Abschnitt Gateelektrode

30

zweiter Abschnitt Gateelektrode

HHS

Höhe Hilfsstruktur

HWL

Höhe Adressierungsleitung

Claims (19)

1. Speicherzelle (1), umfassend – einen in einem von einer Substratoberfläche (14) her in ein Halbleitersubstrat (13) eingebrachten tiefen Graben (3) ausgebildeten Speicherkondensator (2) mit einer im tiefen Graben (3) angeordneten Innenelektrode (4), – einen im Wesentlichen zwischen der Substratoberfläche (14) des Halbleitersubstrats (13) und einer Oberkante (9) der Innenelektrode (4) ausgebildeten Auswahltransistor (6) mit – einem mit der Innenelektrode (4) verbundenen unteren (7) und einem oberen (7') Source/Drain-Bereich und – einer einen Stromfluss zwischen den beiden Source/Drain-Bereichen (7, 7') steuernden und mindestens abschnittsweise als Abschnitte einer in sich von der Substratoberfläche (14) her bis unterhalb der Oberkante (9) der Innenelektrode (4) erstreckenden und benachbarte Speicherzellen (1) voneinander isolierenden aktiven Gräben (10) angeordneten Adressierungsleitung (11) ausgebildeten Gateelektrode (8), dadurch gekennzeichnet, dass in den aktiven Gräben (10) eine sich im Wesentlichen jeweils von einem Boden der aktiven Gräben (16) bis zur Oberkante (9) der Innenelektrode (4) erstreckende Hilfsstruktur (15) angeordnet ist und die Adressierungsleitung (11) im Bereich zwischen der Substratoberfläche (14) und der Oberkante (9) der Hilfsstruktur (15) ausgebildet ist.
2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass durch Wahl einer Höhe der Hilfsstruktur (15) ein Source/Drain-Überlappungsbereich (18) zwischen der Adressierungsleitung (11) und dem unteren Source/Drain-Bereich (7) einstellbar ist.
3. Speicherzelle nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass auf der Innenelektrode (4) eine dotierte Isolatorschicht als Kondensatorabschluss (17) vorgesehen ist.
4. Speicherzelle nach Anspruch 3, dadurch gekennzeichnet, dass der untere Source/Drain-Bereich (7) einen durch eine Ausdiffusion aus der dotierten Isolatorschicht (17) erzeugten schwach dotierten Bereich umfasst.
5. Anordnung von Speicherzellen, gekennzeichnet durch eine Mehrzahl von in durch die aktiven Gräben (10) voneinander getrennten Zeilen angeordneten Speicherzellen (1) nach einem der Ansprüche 1 bis 4.
6. Anordnung von Speicherzellen nach Anspruch 5, dadurch gekennzeichnet, dass in einem einer ersten Speicherzelle (1) zugeordneten tiefen Graben (3) jeweils ein erster Abschnitt (29) einer der ersten Speicherzelle (1) zugeordneten Gateelektrode (8) und ein zweiter Abschnitt (30) einer einer der ersten Speicherzelle (1) in der selben Zeile benachbarten zweiten Speicherzelle (1') zugeordneten Gateelektrode (8) angeordnet sind.
7. Anordnung von Speicherzellen nach Anspruch 6, dadurch gekennzeichnet, dass zwischen dem ersten Abschnitt (29) der ersten Gateelektrode (8) und dem zweiten Abschnitt (30) der zweiten Gateelektrode (8') eine Stützstruktur (19) vorgesehen ist.
8. Anordnung von Speicherzellen nach Anspruch 7, dadurch gekennzeichnet, dass die Stützstruktur (19) eine hohe Ätzselektivität gegenüber Bor-Silikat-Glas aufweist.
9. Verfahren zur Herstellung von jeweils einen Auswahltransistor (6) und einen in einem tiefen Graben (3) ausgebildeten Speicherkondensator (2) umfassenden Speicherzellen (1) in einem Halbleitersubstrat (13), bei dem – die tiefen Gräben (3) von einer Substratoberfläche (14) her in das Halbleitersubstrat (13) eingebracht werden, – in einem unteren Bereich der tiefen Gräben (3) jeweils eine Innenelektrode (4) eines der Speicherkondensatoren (2) angeordnet wird, – auf den Innenelektroden (4) jeweils ein Kondensatorabschluss (17) vorgesehen wird – von der Substratoberfläche (14) her in benachbarten Zeilen angeordnete Speicherzellen (1) voneinander isolierende aktive Gräben (10) eingebracht werden und – in den aktiven Gräben (10) Adressierungsleitungen (11) zur Ansteuerung der Auswahltransistoren (6) ausgebildet werden, dadurch gekennzeichnet, dass – vor dem Ausbilden der Adressierungsleitungen (11) die aktiven Gräben (10) bis zu einer Hilfsfüllhöhe mit einer Hilfsstruktur (15) gefüllt werden und – die Adressierungsleitungen (11) im Wesentlichen oberhalb der Hilfsfüllhöhe ausgebildet werden, wobei eine Unterkante der Adressierungsleitungen (11) über eine Wahl der Hilfsfüllhöhe einstellbar wird.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass durch die Wahl der Höhe der Hilfsstruktur (15) ein Elektrodenüberlappungsbereich zwischen jeweils einer der Ad ressierungsleitungen (11) und einer zugeordneten Innenelektrode (4) eingestellt wird.
11. Verfahren nach einem der Ansprüche 9 oder 10, dadurch gekennzeichnet, dass durch die Wahl der Höhe der Hilfsstruktur 15 ein Source/Drain-Überlappungsbereich (18) zwischen jeweils einer der Adressierungsleitungen (11) mit einem mit der zugeordneten Innenelektrode (4) verbundenen unteren Source/Drain-Bereich (7) eines der Auswahltransistoren (6) eingestellt wird.
12. Verfahren nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, dass die aktiven Gräben (10) im Wesentlichen bis zum Kondensatorabschluss (17) mit den Hilfsstrukturen (15) gefüllt werden.
13. Verfahren nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, d ss – die Kondensatorabschlüsse (17) jeweils als eine dotierte Isolatorschicht vorgesehen werden und – durch Ausdiffusion aus der dotierten Isolatorschicht jeweils die unteren Source/Drain-Bereiche (7) erweiternde schwach dotierte Bereich ausgebildet werden.
14. Verfahren nach einem der Patentansprüche 9 bis 13, dadurch gekennzeichnet, dass – nach Vorsehen der Kondensatorabschlüsse (17) jeweils oberhalb der Kondensatorabschlüsse (17) sich entlang von Seitenwänden der tiefen Gräben (3) erstreckende Opfer-Spacerstrukturen (21) ausgebildet werden, – die jeweils oberhalb der Kondensatorabschlüsse (17) mit den Opfer-Spacerstrukturen (21) versehenen tiefen Gräben (3) jeweils mit einer Stützstruktur (19) gefüllt werden, – die Opfer-Spacerstrukturen (21) nach Einbringen der aktiven Gräben (10) entfernt werden, wobei an Stelle der Opfer-Spacerstrukturen (21) Leerräume zurückbleiben, – ein die aktiven Gräben (10) und die Leerräume jeweils mindestens abschnittsweise auskleidendes Gateoxid (23) vorgesehen wird und – gleichzeitig mit einem Aufbringen eines Materials der Adressierungsleitungen (11) die durch Entfernen der Opfer-Spacerstrukturen (21) entstandenen Leerräume gefüllt werden, wobei in den gefüllten Leerräumen Abschnitte (29,30) der Gateelektroden (8) ausgebildet werden.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass vor dem Ausbilden der Opfer-Spacerstrukturen (21) mindestens auf die Seitenwände der tiefen Gräben (3) jeweils oberhalb des Kondensatorabschlusses (17) eine Liner-Schicht (20) aufgebracht wird.
16. Verfahren nach einem der Ansprüche 14 oder 15, dadurch gekennzeichnet, dass die Opfer-Spacerstrukturen (21) aus – einer Abscheidung eines dielektrischen Materials und – einer anisotropen Rückätzung des dielektrischen Materials bis unter die Substratoberfläche (14) hervorgehen.
17. Verfahren nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnet, dass das Material der Adressierungsleitungen (11) mittels eines anisotropen Ätzschrittes strukturiert wird, so dass in jeweils einem der aktiven Gräben (10) einander gegenüberliegende Adressierungsleitungen (11) durch einen Spalt (25) voneinander getrennt werden.
18. Verfahren nach einem der Ansprüche 14 bis 17, dadurch gekennzeichnet, dass – der Spalt (25) mit einem isolierenden Material (26) aufgefüllt wird, – die Adressierungsleitungen (11) bis unter die Substratoberfläche (14) zurückgebildet werden und – im Halbleitersubstrat (13) die oberen Source/Drain-Bereiche (7') bezogen auf eine Oberkante der Adressierungsleitungen (11) ausgebildet werden.
19. Verfahren nach einem der Ansprüche 14 bis 18, dadurch gekennzeichnet, dass zur Ausbildung der oberen Source/Drain Bereiche (7') eine durch die Oberkante der Adressierungsleitungen (11) justierte Schrägimplantation des Halbleitersubstrats (13) mit einem Dotierstoff durchgeführt wird.