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Die Erfindung betrifft eine Schaltungsanordnung mit asynchron
getakteten Logikbausteinen und mit wenigstens einem digitalen
Resetfilter zum Rücksetzen der Logikbausteine. Weiter
betrifft die Erfindung ein Verfahren zur Filterung von Signalen
in Schaltungsanordnungen mit asynchron getakteten
Logikbausteinen, bei dem ein digitales Resetfilter aus einem von
außen zugeführten Resetsignal ein gefiltertes Resetsignal
erzeugt, welches den Logikbausteinen zur Rücksetzung
zugeführt wird.
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Beim Betrieb integrierter Schaltkreise werden empfindliche
Eingänge durch externe Filterschaltungen, beispielsweise
durch RC-Glieder, vor EMV-Störungen geschützt. Bei asynchron
arbeitenden integrierten Schaltkreisen (ASICs) werden solche
externe Filterschaltungen aus Kosten- und Toleranzgründen
durch digitale Filterschaltungen im IC realisiert, die in der
Regel nach folgendem Prinzip arbeiten: Das am Eingang
anliegende Signal wird mit dem Bausteintakt abgefragt. Hat es
während der Filterzeit seinen Logikpegel nicht geändert, so
wird dieser Pegel übernommen, was auch als digitaler Tiefpass
bezeichnet wird. Änderungen des Logikpegels, im überwiegenden
Fall sind dies Störungen, die kürzer als die Filterzeit sind,
werden nicht übernommen.
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Um interne digitale Filter, im Folgenden als digitale
Resetfilter bezeichnet, lange genug nach Netz-Ein und rechtzeitig
vor Netz-Aus in einen definierten Zustand zu schalten, müssen
sie asynchron mit einem Resetsignal in den jeweils inaktiven
Zustand versetzt werden. Dies lässt sich jedoch nicht einfach
realisieren, da dieses Resetsignal während der Filterzeit
noch nicht zur Verfügung steht. Grund dafür ist, dass das
Resetsignal in aller Regel selbst zu den störungsanfälligen
Signalen gehört und daher selbst über eine wie oben
beschriebene digitale Filterschaltung in die integrierte Schaltung
geführt werden muss. Dadurch ist der Resetausgang des
digitalen Resetfilters nach einem Einschalten für die
Filterlaufzeit undefiniert, wodurch in der nachgeschalteten Logik
eines komplexen Systems erhebliche Fehlfunktionen und
Störungen hervorgerufen werden können.
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Um dieses Problem zu vermeiden, wurden bisher externe
Resetfilter eingesetzt. Diese sind jedoch im Verhältnis groß zu
der folgenden Logikschaltung und aufwendiger zu
implementieren.
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Alternativ werden interne Resetfilter benutzt, die nach dem
Einschalten einen undefinierten Zustand aufweisen. Dieser
undefinierte Zustand führt für die Filterlaufzeit auch an den
Ausgängen der nachgeschalteten Logikbausteine zu
undefinierten Zuständen. Um das zu vermeiden, werden teure und
aufwendige externe Logikschaltungen beispielsweise als
Trenntreiber eingesetzt, mit deren Hilfe die kritischen Ausgänge
der Logikbausteine für die Einschaltzeit auf inaktivem oder
definiertem Pegel gehalten werden. Diese Trenntreiber werden
für alle relevanten Ausgänge zwischen ASIC und anzusteuernder
Schaltung eingebaut. Diese Trenntreiber werden mit dem
Resetsignal von Resetbaustein im benötigten Resetzustand gehalten.
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Aufgabe der Erfindung ist es deshalb, eine Anordnung
anzugeben, die undefinierte Zustände insbesondere im
Einschaltmoment verhindert und einfach implementierbar ist.
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Diese Aufgabe wird durch die Merkmale des Anspruchs 1 gelöst.
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Das digitale Resetfilter wird durch ein ASIC-internes
Einschaltelement asynchron rückgesetzt. Hierdurch ist
gewährleistet, dass der Filterausgang des digitalen Resetfilters
spätestens nach Erreichen der Mindestbetriebsspannung den
aktiven Pegel einnimmt. Damit werden die Logikbausteine im
ASIC rückgesetzt und alle Ausgänge nehmen den inaktiven
definierten Pegel ein. Dieser definierte Anfangszustand wird
erst nach einem inaktiven und definierten Pegel am
Reseteingang und nach Ablauf der eingestellten Filterlaufzeit
verlassen. Ab dann werden die ASIC-Ausgänge entsprechend der
implementierten Logik bedient. Im laufenden Betrieb kann der
Logikbaustein dann fehlerfrei durch das externe Resetsignal
rückgesetzt werden. Das ASIC-interne Einschaltelement ist
gegen externe Störungen unempfindlich, da seine einzige
Verbindung nach außen durch die Versorgungsspannung gegeben ist.
Diese wird durch Stützkondensatoren oder funktionsähnliche
Komponenten gepuffert und ist unempfindlich gegen
EMV-Störungen.
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Dadurch erreicht man ein sofortiges systemgerechtes Verhalten
nach dem Einschalten und behält gleichzeitig den Vorteil,
dass das externe Resetsignal über ein kostengünstiges und
zeitgenaues, ASIC-internes, digitales Resetfilter geführt
wird. Gleichzeitig sind die Eingänge des ASIC-Bausteins durch
einfache und kostengünstig zu implementierende digitale
Resetfilter gegen EMV-Störungen geschützt. Ein Rücksetzen der
Pegel der Logikbausteine nur mit dem Einschaltelement ist
möglich, beinhaltet jedoch den Nachteil, dass der
Logikbaustein nicht während des laufenden Betriebes rückgesetzt
werden kann. Das digitale Resetfilter allein hat den
Nachteil, dass sowohl das digitale Resetfilter als auch die
Logikbausteine beim Einschalten bis zu einer Filterlaufzeit
im µs-ms-Bereich in einem undefinierten Zustand verbleiben.
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Die Aufgabe wird auch durch ein Verfahren zur Filterung von
Signalen in Schaltungsanordnungen mit asynchron getakteten
Logikbausteinen gelöst, bei dem ein digitales Resetfilter aus
einem von außen zugeführten Resetsignal ein gefiltertes
Resetsignal erzeugt, welches den Logikbausteinen zur
Rücksetzung zugeführt wird, und bei dem ein von einem
Einschaltelement in Abhängigkeit einer Versorgungsspannung Vcc
erzeugtes Rücksetzsignal dem digitalen Resetfilter zugeführt wird,
um das Resetfilter zurückzusetzen und damit das Resetsignal
für die Logikbausteine während des Einschaltens in einen
definierten Zustand zu versetzen.
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Weitere Vorteile und Einzelheiten ergeben sich aus der
nachfolgenden Beschreibung eines Ausführungsbeispiels.
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Die Erfindung wird nachstehend ohne Beschränkung des
allgemeinen Erfindungsgedankens anhand eines
Ausführungsbeispieles unter Bezugnahme auf die Zeichnungen exemplarisch
beschrieben.
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Es zeigen:
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Fig. 1 Blockschaltbild mit erfindungsgemäßem
Einschaltelement,
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Fig. 2 Aufbau eines digitalen Resetfilters und
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Fig. 3 Signalverlaufdiagramm der Signale.
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Fig. 1 zeigt ein Blockschaltbild für einen ASIC-Baustein 1.
In diesen ASIC-Baustein 1 sind ein digitales Resetfilter 4,
ein Einschaltelement 3 und die asynchron getakteten
Logikbausteine 2 integriert. Die Logikbausteine 2 stellen logische
Verknüpfungen dar, die asynchron getaktet werden. Dem
Einschaltelement 3 wird die Versorgungsspannung Vcc zugeführt.
Die Versorgungsspannung Vcc wird über eine RC-Kombination 32
zum Abpuffern von Störungen einem negierenden Einschalter 31
zugeführt, der das Reset_PO-Signal erzeugt, welches dem
digitalen Resetfilter 4 zugeführt wird. Dem digitalen Resetfilter
4 wird neben dem Reset_PO-Signal ein von außen zugeführtes
Reset_P-Signal zugeführt, welches ungefiltert ist und von
einem externen, hier nicht dargestellten Resetbaustein
erzeugt wird. Außerdem wird ein Taktsignal Cl von einem nicht
dargestellten externen Taktgenerator zugeführt. Das digitale
Resetfilter 4 erzeugt ein gefiltertes Resetsignal Reset_F,
welches den Logikbausteinen 2 zugeführt wird.
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In Fig. 2 ist in beispielhafter Ausgestaltung der interne
Aufbau eines digitalen Resetfilters 4 gezeigt. Die Filterzeit
für dieses dargestellte Beispiel beträgt drei Takte. Über die
drei beispielsweise D-Flip-Flops 21, 22 und 23 wird ein
ungefiltertes Resetsignal Reset_P mit drei aufeinander
folgenden Takten Cl durch das digitale Resetfilter durchgeschoben.
Die Ausgänge der D-Flip-Flops werden einem AND-Glied 24
zugeführt, welches an seinem Ausgang das gefilterte Reset_F-
Signal abgibt, welches den nachgeschalteten, hier nicht
dargestellten Logikbausteinen zugeführt wird.
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Das AND-Glied 24 gibt das am Eingang des digitalen
Resetfilters 4 anliegende Reset_P-Signal nur als Reset_F-Signal
weiter, wenn an allen drei Ausgängen der D-Flip-Flops der
gleiche Pegel anliegt, d. h., wenn sich das Reset_P-Signal
über die Filterzeit in seinem Pegel nicht verändert hat. Wenn
Störungen den Pegel des Reset P-Signals verändern und ein
Pegelwechsel auftritt, der weniger als drei Taktzyklen
anliegt, wird dieser aufgrund der unterschiedlichen am AND-
Glied anliegenden Pegel nicht durchgeschaltet, so dass das
Reset_F-Signal seinen ursprünglichen Pegel behält. Im
Einschaltmoment sind die Ausgangspegel der D-Flip-Flops
undefiniert, so dass auch am AND-Glied 24 undefinierte Pegel
anliegen, die möglicherweise Fehlfunktionen in den
nachgeschalteten Logikbausteinen hervorrufen könnten. Durch das
erfindungsgemäß zusätzlich zugeführte Reset_PO-Signal werden
die D-Flip-Flops sofort nach dem Einschalten zurückgesetzt
oder auf einen definierten Pegel gesetzt. Dadurch wird es
ermöglicht, dass nach dem Einschalten keine Fehlfunktionen
durch undefinierte Pegel in den ASIC-Komponenten und
insbesondere in den Logikbausteinen 2 hervorgerufen werden
können.
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Fig. 3 zeigt ein Signalverlaufdiagramm der Signale. Das
Resetsignal Reset_F am Eingang der Logikbausteine 2 kann die
logischen Pegel 0 und 1 annehmen. Ist dieser Eingang als
einsaktiv definiert, so bedeutet dies, dass bei einem
logischen Pegel 1 die Logikbausteine rückgesetzt werden sollen.
Ist der Eingang als nullaktiv definiert, so bedeutet dies,
dass bei Anliegen des logischen Pegels 0 die Logikbausteine
rückgesetzt werden sollen. Je nach Festlegung wird der ASIC
jeweils mit 1 oder 0 rückgesetzt. Beim einsaktiven Signal ist
der aktive Pegel die logische 1 und der inaktive Pegel die
logische 0. Beim nullaktiven Signal ist der aktive Pegel die
logische 0 und der inaktive Pegel die logische 1. Im
Signalverlaufdiagramm nach Fig. 3 sind alle verwendeten Signale
einsaktiv: 0 = inaktiver Pegel, 1 = aktiver Pegel.
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Nachdem die Versorgungsspannung Vcc an den
Stromversorgungsanschlüssen des ASICs 1 einen definierbaren
Schwellspannungswert, beispielsweise 5 V überschritten hat, schaltet das
interne Einschaltelement 3 seinen Resetausgang Reset_PO von 1
auf 0 (a). Bis zu diesem Zeitpunkt ist das digitale
Resetfilter 4 definiert rückgesetzt, das von ihm ausgegebene
gefilterte Resetsignal Reset F ist 1. Nach dem Einschalten
bleibt das Signal Reset_PO auf dem logischen Pegel 0. Beim
Ausschalten der Versorgungsspannung Vcc wechselt das
Reset_PO-Signal wieder auf einen Pegel 1, der das digitale
Resetfilter 4 definiert rücksetzt. Beim wiederholten
Einschalten findet wieder nach Überschreiten des
Schwellspannungswertes ein Wechsel des Pegels von Reset_PO von 1 auf 0
statt.
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Sind alle beteiligten Spannungen im System nach dem
Einschalten frei von Störungen, schaltet ein externer, hier
nicht dargestellter Resetbaustein das Signal Reset_P von 1
auf 0 (b). Das digitale Resetfilter 4 schaltet mit der
nächsten Taktflanke seinen Ausgang (Reset_F) ebenfalls auf 0
(c). Dabei werden Flanken von 1 auf 0 nicht gefiltert,
sondern nur einsynchronisiert.
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Tritt im laufenden Betrieb ein externer Resetimpuls kleiner
der Filterzeit (Filterzeit im Beispiel = drei Takte) auf (d),
so wird dieser ausgefiltert, d. h., der Ausgang (Reset_F) des
digitalen Resetfilters 4 bleibt 0, da die drei Ausgänge der
D-Flip-Flops unterschiedliche Pegel aufweisen.
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Tritt im laufenden Betrieb ein externer Resetimpuls größer
der Filterzeit auf (e), so wird dieser nach drei Takten am
Ausgang (Reset_F) des digitalen Resetfilters 4 ausgegeben.
Die Rückflanke wird nicht gefiltert.
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Der Signalverlauf 30 stellt den Ausgang eines digitalen
Resetfilters nach dem Stand der Technik dar, welches beim
Einschalten nicht rückgesetzt wird. Es bleibt so lange
undefiniert (f), bis eine der Filterzeit entsprechende Anzahl
von Takten erkannt wird. Erst dann ist gewährleistet, dass
dessen Filterausgang die 1 ausgibt. Dies hat zur Folge, dass
auch die rückzusetzenden Schaltungsteile der Logikbausteine 2
im undefinierten Zustand verbleiben und deren Ausgänge
Zufallswerte annehmen und Fehlfunktionen hervorrufen.