DE102023100133A1 - Grabenisolation mit drei Abschnitten verschiedener Materialien und LDMS-FET mit selbiger - Google Patents

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Man Gu
Jeffrey B. Johnson
Wang Zheng
Jagar Singh
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Abstract

Eine IC-Struktur, die eine Grabenisolation (TI) in einem Substrat mit drei Abschnitten aus unterschiedlichen dielektrischen Materialien umfasst. Die Abschnitte können auch unterschiedliche Breiten aufweisen. Die TI kann einen unteren Abschnitt mit einem ersten dielektrischen Material und einer ersten Breite, einen mittleren Abschnitt mit dem ersten dielektrischen Material und einem äußeren zweiten dielektrischen Material und einen oberen Abschnitt mit einem dritten dielektrischen Material und einer zweiten Breite, die größer ist als die erste Breite, umfassen. Das erste, zweite und dritte dielektrische Material sind unterschiedlich.

Description

  • Hintergrund
  • Die vorliegende Erfindung betrifft eine Struktur einer integrierten Schaltung und insbesondere eine IC-Struktur und einen Transistor mit einer Grabenisolation mit drei Abschnitten aus unterschiedlichen Materialien.
  • Zusammenfassung
  • Ein Aspekt der Erfindung betrifft eine integrierte Schaltungsstruktur (IC-Struktur), umfassend: eine Grabenisolation (TI) in einem Substrat, wobei die TI umfasst: einen unteren Abschnitt, der ein erstes dielektrisches Material umfasst und eine erste Breite aufweist; einen mittleren Abschnitt, der das erste dielektrische Material und ein äußeres zweites dielektrisches Material umfasst; und einen oberen Abschnitt, der ein drittes dielektrisches Material umfasst und eine zweite Breite aufweist, die größer ist als die erste Breite, wobei das erste, das zweite und das dritte dielektrische Material verschieden sind.
  • Ein weiterer Aspekt der Erfindung ist auf einen Transistor gerichtet, umfassend: einen ersten Source/Drain-Bereich in einem Halbleitersubstrat und einen zweiten Source/Drain-Bereich in dem Halbleitersubstrat; eine Grabenisolation (TI) in dem Halbleitersubstrat, wobei die TI den ersten Source/Drain-Bereich und den zweiten Source/Drain-Bereich trennt, wobei sich die TI näher an einem von dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich befindet, wobei die TI umfasst: einen unteren Abschnitt, der ein erstes dielektrisches Material umfasst und eine erste Breite aufweist, einen mittleren Abschnitt, der das erste dielektrische Material und ein äußeres zweites dielektrisches Material umfasst, und einen oberen Abschnitt, der ein drittes dielektrisches Material umfasst und eine zweite Breite aufweist, die größer ist als die erste Breite; und eine Gate-Elektrode über dem Halbleitersubstrat, wobei die Gate-Elektrode den oberen Abschnitt der TI überlagert.
  • Ein weiterer Aspekt der Erfindung umfasst ein Verfahren, umfassend: ein Bilden einer Grabenisolation (TI) durch: ein Bilden eines Paars beabstandeter erster Gräben in einem Halbleitersubstrat; ein Bilden eines mittleren Abschnitts der TI durch ein Füllen des Paars beabstandeter erster Gräben mit einem ersten dielektrischen Material, wobei ein Paar beabstandeter Tl-Abschnitte gebildet wird; ein Bilden eines zweiten Grabens durch einen verbleibenden Abschnitt des Halbleitersubstrats zwischen dem Paar beabstandeter TI-Abschnitte und durch einen inneren Abschnitt von jedem des Paars beabstandeter TI-Abschnitte in dem Halbleitersubstrat; ein Bilden eines unteren Abschnitts der TI durch ein Füllen des zweiten Grabens mit einem zweiten dielektrischen Material; ein Bilden eines dritten Grabens in einem oberen Abschnitt des mittleren Abschnitts der TI, des unteren Abschnitts der TI und des Halbleitersubstrats neben dem mittleren Abschnitt der Tl; und ein Bilden eines oberen Abschnitts der TI durch ein Füllen des dritten Grabens mit einem dritten dielektrischen Material, wobei das erste, das zweite und das dritte dielektrische Material verschieden sind.
  • Die vorstehenden und andere Merkmale der Erfindung gehen aus der folgenden genaueren Beschreibung von Ausführungsformen der Erfindung hervor.
  • Figurenliste
  • Die Ausführungsformen der vorliegenden Erfindung sind mit Bezug auf die folgenden Figuren im Detail beschrieben, wobei gleiche Bezeichnungen gleiche Elemente bezeichnen und wobei:
    • 1 zeigt gemäß Ausführungsformen der Erfindung eine Querschnittsansicht einer anfänglichen Struktur und eine Bildung eines Paares von beabstandeten ersten Gräben.
    • 2 zeigt eine Querschnittsansicht einer Bildung eines mittleren Abschnitts einer Grabenisolierung gemäß Ausführungsformen der Erfindung.
    • 3 zeigt eine Querschnittsansicht einer Bildung eines zweiten Grabens durch den mittleren Abschnitt der Grabenisolation gemäß Ausführungsformen der Erfindung.
    • 4 zeigt eine Querschnittsansicht einer Bildung eines unteren Abschnitts der Grabenisolation gemäß Ausführungsformen der Erfindung.
    • 5 zeigt eine Querschnittsansicht einer Bildung von Wannen in einem Halbleitersubstrat gemäß Ausführungsformen der Erfindung.
    • 6 zeigt eine Querschnittsansicht einer Bildung eines dritten Grabens über dem mittleren Abschnitt der Grabenisolation gemäß Ausführungsformen der Erfindung.
    • 7 zeigt eine Querschnittsansicht einer Bildung eines oberen Abschnitts der Grabenisolation gemäß Ausführungsformen der Erfindung.
    • 8 zeigt eine Querschnittsansicht einer IC-Struktur, eines Transistors, einer Grabenisolation und einer Bildung einer Gate-Elektrode und von Source/Drain-Bereichen für den Transistor gemäß Ausführungsformen der Erfindung.
  • Es wird darauf hingewiesen, dass die Zeichnungen der Erfindung nicht unbedingt maßstabsgetreu sind. Die Zeichnungen sollen nur typische Aspekte der Erfindung darstellen und sind daher nicht als den Umfang der Erfindung beschränkend anzusehen. In den Zeichnungen bezeichnet eine gleiche Nummerierung gleiche Elemente in den Zeichnungen.
  • Detaillierte Beschreibung
  • In der folgenden Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die einen Abschnitt davon bilden und in denen zur Veranschaulichung bestimmte Ausführungsformen gezeigt sind, in denen die vorliegende Erfindung angewendet werden kann. Diese Ausführungsformen sind hinreichend detailliert beschrieben, um dem Fachmann die Anwendung der vorliegenden Erfindung zu ermöglichen. Es können auch andere Ausführungsformen verwendet und Änderungen vorgenommen werden, ohne den Anwendungsbereich der vorliegenden Erfindung zu verlassen. Die folgende Beschreibung dient daher nur der Veranschaulichung.
  • Wenn ein Element wie eine Schicht, ein Bereich oder ein Substrat als „auf“ oder „über“ einem anderen Element bezeichnet wird, kann es sich direkt auf dem anderen Element befinden oder es können auch dazwischenliegende Elemente vorhanden sein. Wird ein Element dagegen als „direkt auf“ oder „direkt über“ einem anderen Element bezeichnet, so Zwischenelemente nicht unbedingt vorhanden sein. Wenn ein Element als mit einem anderen Element „verbunden“ oder „gekoppelt“ bezeichnet wird, kann es mit dem anderen Element direkt verbunden oder gekoppelt sein oder es können Zwischenelemente vorhanden sein. Wird ein Element hingegen als mit einem anderen Element „direkt verbunden“ oder „direkt gekoppelt“ bezeichnet, sind keine Zwischenelemente vorhanden.
  • Eine Bezugnahme in der Beschreibung auf „eine Ausführungsform“ oder „eine Ausführungsform“ der vorliegenden Erfindung sowie andere Varianten davon bedeutet, dass ein bestimmtes Merkmal, eine bestimmte Struktur, eine bestimmte Eigenschaft usw., die im Zusammenhang mit der Ausführungsform beschrieben werden, in mindestens einer Ausführungsform der vorliegenden Erfindung enthalten sind. Daher beziehen sich die Ausdrücke „in einer Ausführungsform“ sowie alle anderen Variationen, die an verschiedenen Stellen in der Beschreibung erscheinen, nicht notwendigerweise alle auf dieselbe Ausführungsform. Es ist zu verstehen, dass die Verwendung von „/“, „und/oder“ und „mindestens eines von“, z. B. in den Fällen von „A/B“, „A und/oder B“ und „mindestens eines von A und B“, nur die Auswahl der ersten aufgeführten Option (A) oder nur die Auswahl der zweiten aufgeführten Option (B) oder die Auswahl beider Optionen (A und B) umfassen soll. Ein weiteres Beispiel: In den Fällen „A, B und/oder C“ und „mindestens eine der Optionen A, B und C“ soll diese Formulierung nur die erste aufgeführte Option (A) oder nur die Auswahl der zweiten aufgeführten Option (B) oder nur die Auswahl der dritten aufgeführten Option (C) umfassen, oder die Auswahl der ersten und der zweiten aufgeführten Option (A und B), oder die Auswahl der ersten und der dritten aufgeführten Option (A und C), oder die Auswahl der zweiten und der dritten aufgeführten Option (B und C), oder die Auswahl aller drei Optionen (A und B und C). Dies kann, wie für den Fachmann leicht ersichtlich ist, für beliebig viele aufgelistete Optionen erweitert werden.
  • Darüber hinaus werden hier regelmäßig verschiedene beschreibende Begriffe verwendet, die im Folgenden beschrieben sind. Die Begriffe „erster“, „zweiter“ und „dritter“ können austauschbar verwendet werden, um eine Komponente von einer anderen zu unterscheiden, und sind nicht dazu gedacht, die Lage oder Bedeutung der einzelnen Komponenten zu bezeichnen.
  • Ausführungsformen der Erfindung umfassen eine integrierte Schaltungsstruktur (IC-Struktur), die eine Grabenisolation (TI) in einem Substrat mit drei Abschnitten aus unterschiedlichen dielektrischen Materialien aufweist. Die Abschnitte können auch unterschiedliche Breiten aufweisen. Die TI kann einen unteren Abschnitt, der ein erstes dielektrisches Material umfasst und eine erste Breite aufweist; einen mittleren Abschnitt, der das erste dielektrische Material und ein äußeres zweites dielektrisches Material umfasst; und einen oberen Abschnitt umfassen, der ein drittes dielektrisches Material umfasst und eine zweite Breite aufweist, die größer ist als die erste Breite. Das erste, zweite und dritte dielektrische Material sind unterschiedlich. Der TI kann mit jeder Art von Transistor verwendet werden, ist aber im Vergleich zu einem lateral diffundierten Metall-Oxid-Halbleiter (LDMOS) -FET besonders vorteilhaft, der zum Beispiel in Hochfrequenzanwendungen wie WiFi-Leistungsverstärkern verwendet wird. Der TI reduziert in diesem Fall die Gate-Drain-Kapazität (Cgd) und kann so beispielsweise WiFi-Leistungsverstärkeranwendungen unter sechs Gigahertz (6 GHz) ermöglichen. Die TI-Bildung erfordert nur minimale Änderungen bei der Herstellung.
  • Mit Bezug auf die 1 bis 8 wird zunächst ein Verfahren zur Herstellung einer integrierten Schaltungsstruktur (IC-Struktur) 90 (8) mit einer Grabenisolation 92 (8) (im Folgenden „TI 92“) gemäß den Ausführungsformen der Erfindung beschrieben. Die IC-Struktur 90 kann auch einen Transistor 94 (8), z. B. einen LDMOS-FET, umfassen, der die TI 92 verwendet.
  • 1 zeigt eine Querschnittsansicht einer anfänglichen Struktur 102, die ein Substrat 104 mit einer strukturierten Maske 106 darüber umfasst. Die anfängliche Struktur 102 kann einer Vielzahl bekannter Halbleiterherstellungsprozesse unterzogen worden sein, die zu diesem Stadium führen, aber für die vorliegende Erfindung nicht relevant sind. Das Substrat 104 kann alle heute bekannten oder später entwickelten Halbleitersubstrate umfassen, z. B. Bulk-Halbleitersubstrate. Für die Zwecke der Beschreibung kann das Substrat 104 einen oberen Abschnitt 110 umfassen, der eine obere Oberfläche eines Bulk-Halbleitersubstrats sein kann (wenn die Schicht 112 ein Bulk-Halbleitersubstrat ist), oder eine Halbleiterfinne über einer Basis-Halbleiterschicht 112 darstellen. Handelt es sich bei dem oberen Abschnitt 110 um eine Halbleiterfinne, ist die Finne in die Seite eingelassen und erstreckt sich von Seite-zu-Seite auf der Seite, weshalb sie mit einer gestrichelten Linie gekennzeichnet ist. Eine Maske 106 kann jedes heute bekannte oder später entwickelte Maskenmaterial umfassen, wie z. B. Schichten aus Siliziumnitrid und Oxid, ohne darauf beschränkt zu sein. Abschnitte des Substrats 104 können mit einem geeigneten Dotierstoff für die gewünschte Polarität des darauf zu bildenden FET dotiert sein, z. B. mit einem Dotierstoff vom p-Typ. Eine Deckschicht 113 kann sich über dem Substrat 104, z. B. dem oberen Abschnitt 110, befinden. Gemäß der Darstellung in 1 kann das Verfahren ein Bilden eines Paares von beabstandeten ersten Gräben 120 in dem Halbleitersubstrat 104 umfassen. Die ersten Gräben 120 können sich durch den oberen Abschnitt 110, d.h. zu einer oberen Oberfläche 122, erstrecken. Die ersten Gräben 120 können beispielsweise durch Strukturierung der Maske 106 mit Öffnungen 124 und einer anschließenden Anwendung eines geeigneten Ätzverfahrens, z. B. eines reaktiven lonenätzens (RIE), für die zu entfernenden Materialien gebildet werden. Die Maske 106 kann verwendet werden, um eine Länge des oberen Abschnitts 110 zu definieren, z. B. um Diffusionsunterbrechungen in einer Halbleiterfinne oder anderen Halbleitersubstraten an anderen als den hier gezeigten Stellen zu bilden. Daher stellt dieser in 1 gezeigte Schritt außer dem Öffnen der Maske 106 an zusätzlichen Stellen für erste Gräben 120 keine weiteren Verarbeitungsschritte dar. Die Maske 106 kann weitere Öffnungen (nicht dargestellt) für Diffusionsunterbrechungen im oberen Abschnitt 110 umfassen, z. B. eine Halbleiterfinne. Der Abstand zwischen den Außenkanten der Gräben 120 kann so gesteuert werden, dass die Breite W1 eines mittleren Abschnitts 130 (8) der TI 92 (8) bestimmt wird. Nachdem die ersten Gräben 120 gebildet wurden, verbleibt ein verbleibender Abschnitt 126 des Halbleitersubstrats 104 (z. B. der obere Abschnitt 110 als Rippe) zwischen den ersten Gräben 120.
  • 2 zeigt eine Querschnittsansicht einer Bildung eines mittleren Abschnitts 130 der TI 92 durch ein Füllen eines Paares von beabstandeten ersten Gräben 120 (1) mit einem dielektrischen Material 132, wodurch ein Paar von beabstandeten TI-Abschnitten 134 erzeugt wird. Der Schritt der Bildung kann ein Abscheiden eines dielektrischen Materials 132 in einem Paar von beabstandeten ersten Gräben 120 (1) umfassen, d. h. unter Verwendung einer beliebigen geeigneten Abscheidungstechnik, wie z. B. ohne Beschränkung eine Atomlagenabscheidung (ALD) und chemische Gasphasenabscheidung (CVD). Das dielektrische Material 132 kann z. B. undotiertes Silikatglas (USG) oder ein anderes dielektrisches Material sein, das typischerweise für Diffusionsunterbrechungen verwendet wird. Das dielektrische Material 132 kann auch verwendet werden, um Diffusionsunterbrechungen an anderen Stellen (nicht gezeigt) auf der IC-Struktur 90 zu bilden. Vor Abscheidung des dielektrischen Materials 132 kann eine Oxidschicht 136 in den Gräben 120 (1) gebildet werden. Die Oxidschicht 136 kann z. B. aus einem in-situ-dampferzeugten (ISSG) Oxid gebildet sein. Zur Entfernung von überschüssigem Material kann ein beliebiger Planarisierungsprozess durchgeführt werden und die Maske 106 kann mit einem beliebigen geeigneten Verfahren, z. B. einem Veraschungsprozess, entfernt werden.
  • 3 zeigt eine Querschnittsansicht einer Bildung eines zweiten Grabens 140 durch den verbleibenden Abschnitt 126 (2) des Halbleitersubstrats 104 (z. B. oberer Abschnitt 110) zwischen einem Paar von beabstandeten TI-Abschnitten 134 und durch einen inneren Abschnitt 144 eines jeden Paares beabstandeter TI-Abschnitte 134 in dem Halbleitersubstrat 104, d. h. die Basis-Halbleiterschicht 112. Der zweite Graben 140 kann z. B. durch Verwendung einer strukturierten Maske 142 und Ätzen, z. B. mittels RIE, durch den verbleibenden Abschnitt 126 (2) des Halbleitersubstrats 104 (z. B. den oberen Abschnitt 110) gebildet werden, wobei die inneren Abschnitte 144 der TI-Abschnitte 134 entfernt werden. Die Maske 142 kann verwendet werden, um „regelmäßige“ flache oder tiefe Grabenisolationen (nicht dargestellt) in der gesamten IC-Struktur 90 (8) zu bilden, um verschiedene Bauelemente elektrisch zu isolieren. Daher stellt dieser Schritt keine zusätzlichen Verarbeitungsschritte dar, außer dem Öffnen der Maske 142 an zusätzlichen Stellen für den zweiten Graben/die zweiten Gräben 140. Der zweite Graben 140 erstreckt sich durch den oberen Abschnitt 110, z. B. die Halbleiterfinne, und in die darunterliegende Halbleiterschicht. Der zweite Graben 140 kann eine Breite (W2) und eine beliebige Tiefe aufweisen, die typischerweise für flache Grabenisolationen oder tiefe Grabenisolationen vorgesehen sind. Die Breite W2 ist geringer als die Breite W1 des zuvor gebildeten mittleren Abschnitts 130 (7) von TI 92 (8). Die Maske 142 kann mit jedem geeigneten Verfahren entfernt werden, z. B. mit einem Veraschungsprozess.
  • 4 zeigt eine Querschnittsansicht einer Bildung eines unteren Abschnitts 150 von TI 92 durch ein Füllen des zweiten Grabens 140 mit einem dielektrischen Material 152. Der Schritt der Bildung kann ein Abscheiden eines dielektrischen Materials 152 im zweiten Graben 140 umfassen, d.h. unter Verwendung einer geeigneten Abscheidungstechnik, wie z.B. ohne Beschränkung eine Atomlagenabscheidung (ALD) und chemische Gasphasenabscheidung (CVD). Das dielektrische Material 152 kann beispielsweise ein fließfähiges Oxid aus der chemischen Gasphasenabscheidung (FCVD) oder ein anderes Dielektrikum sein, das typischerweise für flache oder tiefe Grabenisolationen verwendet wird. Da sich der zweite Graben 140 (3) durch den mittleren Abschnitt 130 erstreckt, umfasst der nun wieder aufgefüllte mittlere Abschnitt 130 einen inneren Abschnitt 154 aus dem dielektrischen Material 152 (an seiner Innenseite) und einen äußeren Abschnitt 156 aus dem dielektrischen Material 132. Zur Entfernung von überschüssigem dielektrischen Material 152 kann ein beliebiges Planarisierungsverfahren durchgeführt werden.
  • 5 zeigt eine Querschnittsansicht einer Bildung einer ersten Wanne 160 und einer zweiten Wanne 162 im Halbleitersubstrat 104. Die erste Wanne 160 und die zweite Wanne 162 können mit jedem bekannten oder später entwickelten Dotierungsprozess, z. B. Ionenimplantation, hergestellt werden. Die erste Wanne 160 und die zweite Wanne 162 umfassen unterschiedliche Dotierstoffe. Beispielsweise kann die erste Wanne 160 einen Dotierstoff vom p-Typ und die zweite Wanne 162 einen Dotierstoff vom n-Typ umfassen. Die verwendeten Dotierstofftypen und Dotierstoffkonzentrationen können je nach Polarität des zu bildenden Transistors 94 (8) variieren. Die erste Wanne 160 und die zweite Wanne 162 bilden einen Übergang 164. Der untere Abschnitt 150 und der mittlere Abschnitt 130 des TI 92 (8) befinden sich in der zweiten Wanne 162.
  • 6 zeigt eine Querschnittsansicht einer Bildung eines dritten Grabens 170 in einem oberen Abschnitt 172 des mittleren Abschnitts 130 und des Halbleitersubstrats 104 neben dem mittleren Abschnitt 130. Der dritte Graben 170 kann z. B. durch Verwendung einer strukturierten Maske 174 und Ätzen, z. B. mit einem RIE, in den oberen Abschnitt 172 des mittleren Abschnitts 130 und des Halbleitersubstrats 104 neben dem mittleren Abschnitt 130 gebildet werden. Eine Öffnung 175 der Maske 174 weist eine Breite W3 auf, die größer ist als die Breite W1 des mittleren Abschnitts 130, wodurch Abschnitte des Halbleitersubstrats 104, z. B. der obere Abschnitt 110, freigelegt werden. Bei der Maske 174 kann es sich um die Maske handeln, die für die Freilegung des oberen Abschnitts 110 und/oder die Bildung einer Diffusionsunterbrechung verwendet wird, und daher stellt dieser Schritt außer der Bildung der zusätzlichen Öffnung 175 keine weiteren Verarbeitungsschritte dar. Der dritte Graben 170 erstreckt sich in den oberen Abschnitt 110 und legt eine Seitenwand 176 des oberen Abschnitts 110 und die oberseitigen Oberflächen 178, 180 des mittleren Abschnitts 130 frei, d. h. die oberseitigen Oberflächen 178 des äußeren Abschnitts 156 und die oberseitige Oberfläche 180 des inneren Abschnitts 154 des mittleren Abschnitts 130. Der zweite Graben 140 kann eine Breite W3 und eine beliebige Tiefe aufweisen, die typischerweise für die Freilegung von Halbleiterfinnen vorgesehen ist. Die Maske 174 kann durch ein beliebiges geeignetes Verfahren, z. B. ein Veraschungsverfahren, entfernt werden.
  • 7 zeigt eine Querschnittsansicht einer Bildung eines oberen Abschnitts 190 von TI 92 ( 8) durch Füllen des dritten Grabens 170 mit einem dielektrischen Material 192. Der Schritt der Bildung kann eine Abscheidung eines dielektrischen Materials 192 im dritten Graben 170 umfassen, d. h. unter Verwendung einer geeigneten Abscheidungstechnik, wie z. B. ohne Beschränkung der plasmaunterstützten chemischen Gasphasenabscheidung (PE-CVD). Das dielektrische Material 192 kann z. B. ein Oxid mit einer hohen Plasmadichte (HDP) oder ein anderes Dielektrikum sein, das typischerweise zum Füllen von Öffnungen an den Enden des oberen Abschnitts 110 verwendet wird, z. B. eine Halbleiterfinne, wo dies vorgesehen ist. Daher sind das dielektrische Material 132, das dielektrische Material 152 und das dielektrische Material 192 unterschiedlich, d.h. sie sind alle unterschiedliche Materialien und/oder unterschiedliche Konfigurationen eines Materials. Der obere Abschnitt 190 kann die Breite W3 aufweisen, d.h. die gleiche wie der dritte Graben 170 (6). Da der dritte Graben 170 (6) die oberseitige Oberfläche 178, 180 der dielektrischen Materialien 132, 152 im mittleren Abschnitt 130 freilegt, befindet sich das darin abgeschiedene dielektrische Material 192 auf den dielektrischen Materialien 132, 152, d.h. das dielektrische Material 192 berührt die dielektrischen Materialien 132, 152 der inneren und äußeren Abschnitte 154, 156 des mittleren Abschnitts 130. Zur Entfernung von überschüssigem Material kann ein beliebiger Planarisierungsprozess durchgeführt werden. In diesem Fall wird durch die Planarisierung eine oberseitige Oberfläche 194 des oberen Abschnitts 110 des Substrats 104, z. B. eine Halbleiterfinne, freigelegt. Eine oberseitige Oberfläche 196 des dielektrischen Materials 192 kann zu der oberseitigen Oberfläche 194 des oberen Abschnitts 110 des Substrats 104, z. B. der Halbleiterfinne, koplanar sein.
  • 8 zeigt eine Querschnittsansicht einer Bildung einer Gate-Elektrode 200 über dem Halbleitersubstrat 104 und einer Bildung eines ersten Source/Drain (S/D)-Bereichs 202 im Halbleitersubstrat 104 und eines zweiten Source/Drain (S/D)-Bereichs 204 im Halbleitersubstrat 104. Die Gate-Elektrode 200 und die ersten und zweiten S/D-Bereiche 202, 204 können mit jedem bekannten oder später entwickelten Verfahren zur Herstellung von Halbleiterbauelementen hergestellt werden. In einem nicht beschränkenden Beispiel kann ein RMG (Replacement Metal Gate) -Verfahren verwendet werden, bei dem ein Dummy-Gate-Material über dem Halbleitersubstrat 104 gebildet wird, gefolgt von einem Dotieren der Enden des oberen Abschnitts 110 (z. B. der Halbleiterfinne 110), um Teile der S/D-Bereiche 202, 204 zu bilden, einem epitaktischen Aufwachsen von Halbleitermaterial auf den Enden des oberen Abschnitts 110 für andere Teile der S/D-Bereiche 202, 204 und einer Durchführung aller erforderlichen Anneal-Prozesse, um die S/D-Bereiche 202, 204 zu erzeugen. Anschließend kann das Dummy-Gate-Material durch ein oder mehrere geeignete Metall-Gate-Materialien ersetzt werden, um die Gate-Elektrode 200 wie dargestellt zu bilden. Es sind ebenfalls andere Verfahren zur Bildung von Gate-Elektroden und S/D-Bereichen möglich. Gemäß der Darstellung in 8 kann die Gate-Elektrode 200 den oberen Abschnitt 190 der TI 92 überlagern und sie befindet sich an einer Seitenwand 206 des oberen Abschnitts 190 der TI 92, d. h. an dem dielektrischen Material 192. Die Verbindungsstelle 164 zwischen der ersten Wanne 160 und der zweiten Wanne 162 befindet sich unter der Gate-Elektrode 200. In 8 sind ebenfalls einige nachfolgende und herkömmliche Verarbeitungen von Verbindungen dargestellt, z. B. eine Abscheidung eines Zwischenschichtdielektrikums 210 und eine Bildung von Kontakten 212 zur Gate-Elektrode 200 und den S/D-Bereichen 202, 204.
  • 8 zeigt auch eine Querschnittsansicht der IC-Struktur 90 mit der TI 92 und Transistor 94 gemäß den Ausführungsformen der Erfindung. Die TI 92 umfasst den unteren Abschnitt 150 mit dem dielektrischen Material 152. Der untere Abschnitt 150 weist die gleiche Breite W2 wie der zweite Graben 140 (3) auf. Die TI 92 umfasst auch den mittleren Abschnitt 130 mit dem dielektrischen Material 132 (innerer Abschnitt 154) und dem äußeren dielektrischen Material 152 (äußerer Abschnitt 156). Die TI 92 kann auch einen oberen Abschnitt 190 umfassen, der ein dielektrisches Material 192 umfasst und eine Breite W3 aufweist, die größer ist als die Breite W1 des unteren Abschnitts 150. Der äußere Abschnitt 156 des dielektrischen Materials 132 des mittleren Abschnitts 130 weist eine Breite W1 auf, die in der Größe zwischen der Breite W2 des unteren Abschnitts 150 und der Breite W3 des oberen Abschnitts 190 liegt. Die dielektrischen Materialien 132, 152 und 192 sind unterschiedlich. Das dielektrische Material 192 liegt auf den dielektrischen Materialien 132, 152 des mittleren Abschnitts 130, d. h. sie berühren sich.
  • Der Transistor 94 kann ferner eine Gate-Elektrode 200 über dem Substrat 104 umfassen. Die Gate-Elektrode 200 überlagert den oberen Abschnitt 190 von TI 92 und liegt an der Seitenwand 206 des dielektrischen Materials 192 des oberen Abschnitts 190 von TI 92 an. Der Transistor 94 umfasst auch einen ersten S/D-Bereich 202 und einen zweiten S/D-Bereich 204 im Substrat 104, z. B. im oberen Abschnitt 110. Die TI 92 und die Gate-Elektrode 200 befinden sich zwischen dem ersten S/D-Bereich 202 und dem zweiten S/D-Bereich 204. Der erste S/D-Bereich 202 befindet sich in der ersten Wanne 160 des Substrats 104 und der zweite S/D-Bereich 204 befindet sich in der zweiten Wanne 162 des Substrats 104, die an die erste Wanne 160 angrenzt. Die TI 92 befindet sich in der zweiten Wanne 162 und die erste Wanne 160 und die zweite Wanne 162 bilden den Übergang 164 unterhalb der Gate-Elektrode 200. In bestimmten Ausführungsformen kann das Substrat 104 der IC-Struktur 90 den oberen Abschnitt 110 als Halbleiterfinne über einer Basis-Halbleiterschicht, d. h. der Schicht 112, umfassen. In diesem Fall kann die TI 92 teilweise im oberen Abschnitt 110 (z. B. Halbleiterfinne) angeordnet sein, wie in 8 gezeigt ist. Der untere Abschnitt 150 von TI 92 erstreckt sich in die Basis-Halbleiterschicht 112.
  • Der Transistor 94 gemäß den Ausführungsformen der Erfindung kann einen LDMOS-FET umfassen. Transistor 94 umfasst einen ersten S/D-Bereich 202 im Halbleitersubstrat 104 und einen zweiten S/D-Bereich 204 im Halbleitersubstrat 104 sowie eine Gate-Elektrode über dem Halbleitersubstrat 104, z. B. den oberen Abschnitt 110. Der erste S/D-Bereich 202 befindet sich in der ersten Wanne 160 im Halbleitersubstrat 104 und der zweite S/D-Bereich 204 befindet sich in der zweiten Wanne 162 im Halbleitersubstrat 104 neben der ersten Wanne 160. Die erste Wanne 160 und die zweite Wanne 162 bilden einen Übergang 164 unterhalb der Gate-Elektrode 200 und die TI 92 befindet sich in der zweiten Wanne 162. Daher umfasst der Transistor 94 auch die TI 92, die sich näher am zweiten S/D-Bereich 204 befindet als am ersten S/D-Bereich 202, wodurch eine Drain-Erweiterung 220 erzeugt wird. Die Gate-Elektrode 200 überlagert den oberen Abschnitt 190 von TI 92. Die Gate-Elektrode 200 kann sich auch an der Seitenwand 206 des dielektrischen Materials 192 des oberen Abschnitts 190 von TI 92 befinden. Die TI 92 und die Gate-Elektrode 200 befinden sich (seitlich) zwischen dem ersten S/D-Bereich 202 und dem zweiten S/D-Bereich 204. Der Transistor 94 weist einen Kanal 222 unter der Gate-Elektrode 200 auf. Eine Position des Übergangs 164 der ersten und zweiten Wannen 160, 162 kann eine Länge des Kanals 222 festlegen und eine Position der TI 92 kann eine Länge der Drain-Erweiterung 220 festlegen.
  • Die IC-Struktur 90 mit dem Transistor 94, der die TI 92 aufweist, eignet sich beispielsweise als LDMOS-FET zur Verwendung in Hochfrequenz (HF) -Anwendungen wie WiFi-Leistungsverstärkern. Die TI in dieser Einstellung reduziert die Gate-Drain-Kapazität (Cgd) und kann zum Beispiel WiFi-Leistungsverstärkeranwendungen unter sechs Gigahertz (6 GHz) ermöglichen. Die IC-Struktur 90 kann auch die Leistung zwischen Schwellenfrequenz und Höchstfrequenz (Ft/Fmax) verbessern. Die Bildung der TI 92 erfordert gemäß der Beschreibung jedoch nur minimale Änderungen an der Herstellung. Obwohl die TI 92 hier als auf einen Transistor 94 in Form eines LDMOS-FET anwendbar beschrieben wurde, kann die TI 92 auch für andere Transistoren als LDMOS-FETs verwendet werden. Die TI 92 kann an mehreren Stellen in der IC-Struktur 90 gebildet sein.
  • Die oben beschriebene Struktur und das Verfahren werden bei der Herstellung von integrierten Schaltungschips verwendet. Die daraus resultierenden integrierten Schaltungschips können vom Hersteller in Form von Rohwafern (d. h. als einzelne Wafer mit mehreren ungehausten Chips), als nackter Chip oder in gehauster Form vertrieben werden. Im letzteren Fall wird der Chip in ein Einzelchipgehäuse (z. B. einen Kunststoffträger mit Anschlüssen, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt sind) oder in ein Multichip-Gehäuse (z. B. einen Keramikträger mit Oberflächenverbindungen und/oder vergrabenen Verbindungen) eingebaut. In jedem Fall wird der Chip dann mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungsgeräten als Abschnitt entweder (a) eines Zwischenprodukts, wie einer Hauptplatine, oder (b) eines Endprodukts integriert. Bei dem Endprodukt kann es sich um jedes beliebige Produkt handeln, das integrierte Schaltkreis-Chips umfasst, angefangen bei Spielzeug und anderen einfachen Anwendungen bis hin zu fortgeschrittenen Computerprodukten mit einem Bildschirm, einer Tastatur oder einem anderen Eingabegerät und einem Zentralprozessor.
  • Die hier verwendete Terminologie dient nur der Beschreibung bestimmter Ausführungsformen und ist nicht als die Erfindung beschränkend anzusehen. Die hier verwendeten Singularformen „ein“, „eine“ und „der“, „die“, „das“ schließen auch die Pluralformen ein, sofern aus dem Kontext nicht eindeutig etwas anderes hervorgeht. Es versteht sich ferner, dass die Begriffe „umfasst“ und/oder „enthaltend“, wenn sie in dieser Beschreibung verwendet werden, das Vorhandensein bestimmter Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente und/oder Komponenten spezifizieren, aber das Vorhandensein oder Hinzufügen eines oder mehrerer anderer Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen davon nicht ausschließen. „Optional“ bedeutet, dass das nachfolgend beschriebene Ereignis oder der beschriebene Umstand eintreten oder nicht eintreten kann und dass die Beschreibung Fälle umfasst, in denen das Ereignis eintritt und Fälle, in denen es nicht eintritt.
  • Eine ungenaue Formulierung, wie sie hier in der Beschreibung und den Ansprüchen verwendet wird, kann zur Modifizierung einer jeden quantitativen Darstellung verwendet werden, die zulässigerweise variieren kann, ohne dass dies zu einer Änderung der Grundfunktion führt, auf die sie sich bezieht. Dementsprechend ist ein Wert, der durch einen oder mehrere Begriffe wie „ungefähr“, „etwa“ und „im Wesentlichen“ modifiziert wird, nicht auf den genau angegebenen Wert beschränkt. Zumindest in einigen Fällen kann die annähernde Formulierung der Genauigkeit eines Instruments zur Messung des Wertes entsprechen. Hier und in der gesamten Spezifikation und in den Ansprüchen können Bereichsbegrenzungen kombiniert und/oder ausgetauscht werden; solche Bereiche sind gekennzeichnet und schließen alle darin enthaltenen Unterbereiche ein, es sei denn, aus dem Kontext oder der Sprache geht etwas anderes hervor. Der Begriff „ungefähr“, der auf einen bestimmten Wert eines Bereichs angewandt wird, bezieht sich auf beide Werte und kann, sofern nicht anders von der Genauigkeit des Messgeräts abhängig, +/- 10 % des angegebenen Werts/der angegebenen Werte bedeuten.
  • Die entsprechenden Strukturen, Materialien, Handlungen und Äquivalente aller Mittel- oder Schritt-plus-Funktions-Elemente in den nachstehenden Ansprüchen sollen jede Struktur, jedes Material oder jede Handlung zur Durchführung der Funktion in Kombination mit anderen beanspruchten Elementen umfassen, wie sie speziell beansprucht werden. Die Beschreibung der vorliegenden Erfindung dient der Veranschaulichung und Beschreibung, soll aber nicht vollständig oder die Erfindung in der beschriebenen Form beschränkend sein. Viele Modifizierungen und Variationen sind für den Fachmann auf dem Gebiet der Technik ersichtlich, ohne dass dadurch Umfang und Wesen der Erfindung beeinträchtigt werden. Die Ausführungsform wurde gewählt und beschrieben, um die Prinzipien der Erfindung und die praktische Anwendung bestmöglich zu erläutern und es anderen als dem Fachmann zu ermöglichen, die Erfindung für verschiedene Ausführungsformen mit verschiedenen Modifizierungen zu verstehen, die für die jeweilige Anwendung geeignet sind.

Claims (20)

  1. Integrierte Schaltungsstruktur (IC-Struktur), umfassend: eine Grabenisolation (TI) in einem Substrat, wobei die TI umfasst: einen unteren Abschnitt, der ein erstes dielektrisches Material umfasst und eine erste Breite aufweist; einen mittleren Abschnitt mit dem ersten dielektrischen Material und einem äußeren zweiten dielektrischen Material; und einen oberen Abschnitt, der ein drittes dielektrisches Material umfasst und eine zweite Breite aufweist, die größer ist als die erste Breite, wobei das erste, zweite und dritte dielektrische Material unterschiedlich sind.
  2. IC-Struktur nach Anspruch 1, wobei das äußere zweite dielektrische Material eine dritte Breite aufweist, die in der Größe zwischen der ersten Breite und der zweiten Breite liegt.
  3. IC-Struktur nach Anspruch 1, wobei das dritte dielektrische Material auf dem ersten und zweiten dielektrischen Material angeordnet ist.
  4. IC-Struktur nach Anspruch 1, ferner umfassend eine Gate-Elektrode über dem Substrat, wobei die Gate-Elektrode den oberen Abschnitt der Grabenisolation überlagert und sich an einer Seitenwand des dritten dielektrischen Materials des oberen Abschnitts der Grabenisolation befindet.
  5. IC-Struktur nach Anspruch 4, ferner umfassend einen ersten Source/Drain-Bereich und einen zweiten Source/Drain-Bereich in dem Substrat, und wobei sich die TI und die Gate-Elektrode zwischen dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich befinden.
  6. IC-Struktur nach Anspruch 5, wobei der erste Source/Drain-Bereich in einer ersten Wanne im Substrat angeordnet ist und der zweite Source/Drain-Bereich in einer zweiten Wanne im Substrat neben der ersten Wanne angeordnet ist.
  7. IC-Struktur nach Anspruch 6, wobei die TI in der zweiten Wanne angeordnet ist und die erste Wanne und die zweite Wanne einen Übergang unterhalb der Gate-Elektrode festlegen.
  8. IC-Struktur nach Anspruch 1, wobei das Substrat eine Halbleiterfinne über einer Basis-Halbleiterschicht aufweist und die TI teilweise in der Halbleiterfinne angeordnet ist.
  9. IC-Struktur nach Anspruch 8, wobei sich der untere Abschnitt der TI in die Basis-Halbleiterschicht erstreckt.
  10. Transistor, umfassend: einen ersten Source/Drain-Bereich in einem Halbleitersubstrat und einen zweiten Source/Drain-Bereich in dem Halbleitersubstrat; eine Grabenisolation (TI) in dem Halbleitersubstrat, wobei die TI den ersten Source/Drain-Bereich und den zweiten Source/Drain-Bereich trennt, wobei sich die TI näher an einem der ersten Source/Drain-Bereiche und dem zweiten Source/Drain-Bereich befindet, wobei die TI umfasst: einen unteren Abschnitt, der ein erstes dielektrisches Material umfasst und eine erste Breite aufweist, einen mittleren Abschnitt, der das erste dielektrische Material und ein äußeres zweites dielektrisches Material umfasst, und einen oberen Abschnitt, der ein drittes dielektrisches Material umfasst und eine zweite Breite aufweist, die größer ist als die erste Breite; und eine Gate-Elektrode über dem Halbleitersubstrat, wobei die Gate-Elektrode den oberen Abschnitt der TI überlappt.
  11. Transistor nach Anspruch 10, wobei das äußere zweite dielektrische Material eine dritte Breite aufweist, die sich in der Größe zwischen der ersten Breite und der zweiten Breite befindet.
  12. Transistor nach Anspruch 10, wobei das dritte dielektrische Material das erste dielektrische Material und das zweite dielektrische Material kontaktiert und das dritte dielektrische Material eine oberseitige Oberfläche aufweist, die zu einer oberseitigen Oberfläche des Halbleitersubstrats koplanar ist.
  13. Transistor nach Anspruch 10, wobei sich die Gate-Elektrode an einer Seitenwand des dritten dielektrischen Materials des TI befindet.
  14. Transistor nach Anspruch 10, wobei das TI und die Gate-Elektrode zwischen dem ersten Source/Drain-Gebiet und dem zweiten Source/Drain-Gebiet angeordnet ist.
  15. Transistor nach Anspruch 10, wobei der erste Source/Drain-Bereich in einer ersten Wanne im Halbleitersubstrat positioniert ist und der zweite Source/Drain-Bereich in einer zweiten Wanne im Halbleitersubstrat neben der ersten Wanne positioniert ist, wobei die erste Wanne und die zweite Wanne einen Übergang unterhalb der Gate-Elektrode festlegen und die Grabenisolation in der zweiten Wanne positioniert ist.
  16. Transistor nach Anspruch 10, wobei das Halbleitersubstrat eine Halbleiterfinne über einer Basis-Halbleiterschicht aufweist und sich der untere Abschnitt in die Basis-Halbleiterschicht erstreckt.
  17. Verfahren umfassend: ein Bilden einer Grabenisolation (TI) durch: ein Bilden eines Paares von beabstandeten ersten Gräben in einem Halbleitersubstrat; ein Bilden eines mittleren Abschnitts der TI durch ein Füllen des Paars von beabstandeten ersten Gräben mit einem ersten dielektrischen Material, wodurch ein Paar von beabstandeten TI-Abschnitten erzeugt wird; ein Bilden eines zweiten Grabens durch einen verbleibenden Abschnitt des Halbleitersubstrats zwischen dem Paar von beabstandeten TI-Abschnitten und durch einen inneren Abschnitt eines jeden von dem Paar von beabstandeten TI-Abschnitten in das Halbleitersubstrat; ein Bilden eines unteren Abschnitts der TI durch ein Füllen des zweiten Grabens mit einem zweiten dielektrischen Material; ein Bilden eines dritten Grabens in einem oberen Abschnitt des mittleren Abschnitts der TI und des Halbleitersubstrats neben dem mittleren Abschnitt der Tl; und ein Bilden eines oberen Abschnitts des TI durch ein Füllen des dritten Grabens mit einem dritten dielektrischen Material, wobei das erste, zweite und dritte dielektrische Material unterschiedlich sind.
  18. Verfahren nach Anspruch 17, wobei der untere Abschnitt der TI eine erste Breite aufweist, der mittlere Abschnitt der TI eine zweite Breite aufweist und der obere Abschnitt der TI eine dritte Breite aufweist, wobei die erste, zweite und dritte Breite unterschiedlich sind.
  19. Verfahren nach Anspruch 17, wobei der obere Abschnitt der TI den mittleren Abschnitt der TI und den unteren Abschnitt der TI berührt.
  20. Verfahren nach Anspruch 17, ferner umfassend: ein Bilden einer ersten Wanne und einer zweiten Wanne in dem Halbleitersubstrat, wobei die erste und die zweite Wanne unterschiedliche Dotierstoffe umfassen; ein Bilden einer Gate-Elektrode über dem Halbleitersubstrat, wobei die Gate-Elektrode den oberen Abschnitt der TI überlagert und sich an einer Seitenwand des oberen Abschnitts der TI befindet, und die erste Wanne und die zweite Wanne einen Übergang unter der Gate-Elektrode bilden; und ein Bilden eines ersten Source/Drain-Bereichs in dem Halbleitersubstrat und eines zweiten Source/Drain-Bereichs in dem Halbleitersubstrat, wobei sich die TI und die Gate-Elektrode zwischen dem ersten Source/Drain-Gebiet und dem zweiten Source/Drain-Gebiet befinden und die TI entweder in der ersten Wanne oder in der zweiten Wanne angeordnet ist.
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