KR20230114181A - 상이한 재료들을 가진 세 개의 부분들을 갖는 트렌치 격리, 및 이를 포함하는 ldmos fet - Google Patents

상이한 재료들을 가진 세 개의 부분들을 갖는 트렌치 격리, 및 이를 포함하는 ldmos fet Download PDF

Info

Publication number
KR20230114181A
KR20230114181A KR1020220184036A KR20220184036A KR20230114181A KR 20230114181 A KR20230114181 A KR 20230114181A KR 1020220184036 A KR1020220184036 A KR 1020220184036A KR 20220184036 A KR20220184036 A KR 20220184036A KR 20230114181 A KR20230114181 A KR 20230114181A
Authority
KR
South Korea
Prior art keywords
dielectric material
well
source
drain region
width
Prior art date
Application number
KR1020220184036A
Other languages
English (en)
Inventor
롱-팅 리우
만 구
제프리 비 존슨
왕 젱
자가르 싱
하이팅 왕
Original Assignee
글로벌파운드리즈 유.에스. 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 글로벌파운드리즈 유.에스. 인크. filed Critical 글로벌파운드리즈 유.에스. 인크.
Publication of KR20230114181A publication Critical patent/KR20230114181A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

상이한 유전체 재료들의 세 개의 부분들을 갖는 트렌치 격리(TI)를 기판에 포함하는 IC 구조체. 그 부분들은 또한 상이한 폭들을 가질 수 있다. TI는 제1 유전체 재료를 포함하고 제1 폭을 갖는 하부 부분, 제1 유전체 재료 및 외부 제2 유전체 재료를 포함하는 중간 부분, 및 제3 유전체 재료를 포함하고 제1 폭보다 큰 제2 폭을 갖는 상부 부분을 포함할 수 있다. 제1, 제2 및 제3 유전체 재료들은 상이하다.

Description

상이한 재료들을 가진 세 개의 부분들을 갖는 트렌치 격리, 및 이를 포함하는 LDMOS FET{TRENCH ISOLATION HAVING THREE PORTIONS WITH DIFFERENT MATERIALS, AND LDMOS FET INCLUDING SAME}
본 개시는 집적 회로 구조체에 관한 것이고, 더 상세하게는, 상이한 재료들의 세 개의 부분들을 갖는 트렌치 격리를 가지는 IC 구조체 및 트랜지스터에 관한 것이다.
본 개시의 일 양태는 집적 회로(IC) 구조체에 관한 것이며, IC 구조체는 기판 내의 트렌치 격리(trench isolation)(TI)를 포함하며, TI는, 제1 유전체 재료를 포함하고 제1 폭을 갖는 하부 부분; 제1 유전체 재료와 외부 제2 유전체 재료를 포함하는 중간 부분; 및 제3 유전체 재료를 포함하고 제1 폭보다 큰 제2 폭을 갖는 상부 부분을 포함하며, 제1, 제2 및 제3 유전체 재료들은 상이하다.
본 개시의 다른 양태는 트랜지스터에 관한 것이며, 그 트랜지스터는, 반도체 기판 내의 제1 소스/드레인 영역과 반도체 기판 내의 제2 소스/드레인 영역; 반도체 기판 내의 트렌치 격리(TI) ― TI는 제1 소스/드레인 영역과 제2 소스/드레인 영역을 분리하며, TI는 제1 소스/드레인 영역 및 제2 소스/드레인 영역 중 하나에 더 가까우며, TI는, 제1 유전체 재료를 포함하고 제1 폭을 갖는 하부 부분, 제1 유전체 재료와 외부 제2 유전체 재료를 포함하는 중간 부분, 및 제3 유전체 재료를 포함하고 제1 폭보다 큰 제2 폭을 갖는 상부 부분을 포함함 ―; 및 반도체 기판 위의 게이트 전극 ― 게이트 전극은 상기 TI의 상기 상부 부분과 중첩함 ― 을 포함한다.
본 개시의 다른 양태는, 한 쌍의 이격된 제1 트렌치들을 반도체 기판 내로 형성하는 단계; 한 쌍의 이격된 제1 트렌치들을 제1 유전체 재료로 충전하여, 한 쌍의 이격된 TI 섹션들을 생성함으로써 TI의 중간 부분을 형성하는 단계; 한 쌍의 이격된 TI 섹션들 사이의 반도체 기판의 나머지 부분을 통해 그리고 한 쌍의 이격된 TI 섹션들 중 각각의 것의 내부 부분을 통해 반도체 기판 내로 제2 트렌치를 형성하는 단계; 제2 트렌치를 제2 유전체 재료로 충전함으로써 TI의 하부 부분을 형성하는 단계; 제3 트렌치를 TI의 중간 부분의 상부 섹션, TI의 하부 부분 및 TI의 중간 부분에 인접한 반도체 기판 내로 형성하는 단계; 및 제3 트렌치를 제3 유전체 재료로 충전함으로써 TI의 상부 부분을 형성하는 단계에 의해, 트렌치 격리(TI)를 형성하는 단계를 포함하는 방법에 관한 것이며, 제1, 제2 및 제3 유전체 재료들은 상이하다.
본 개시의 전술한 및 다른 특징들은 본 개시의 실시예들의 다음의 더 특정한 설명으로부터 명확해질 것이다.
본 개시의 실시예들은 유사한 지정들(designations)이 유사한 엘리먼트들을 나타내는 다음 도면들을 참조하여 상세히 설명될 것인데, 도면들 중:
도 1은 본 개시의 실시예들에 따른, 초기 구조 및 한 쌍의 이격된 제1 트렌치들의 형성의 단면도를 도시한다.
도 2는 본 개시의 실시예들에 따른, 트렌치 격리의 중간 부분을 형성하는 단면도를 도시한다.
도 3은 본 개시의 실시예들에 따른, 트렌치 격리의 중간 부분을 통해 제2 트렌치를 형성하는 단면도를 도시한다.
도 4는 본 개시의 실시예들에 따른, 트렌치 격리의 하부 부분을 형성하는 단면도를 도시한다.
도 5는 본 개시의 실시예들에 따른, 반도체 기판 내에 웰들을 형성하는 단면도를 도시한다.
도 6은 본 개시의 실시예들에 따른, 트렌치 격리의 중간 부분 위에 제3 트렌치를 형성하는 단면도를 도시한다.
도 7은 본 개시의 실시예들에 따른, 트렌치 격리의 상부 부분을 형성하는 단면도를 도시한다.
도 8은 본 개시의 실시예들에 따른, IC 구조체, 트랜지스터, 트렌치 격리, 및 트랜지스터를 위한 게이트 전극 및 소스/드레인 영역들의 형성의 단면도를 도시한다.
본 개시의 도면들은 반드시 축척대로는 아니라는 것에 주의한다. 도면들은 본 개시의 전형적인 양태들만을 묘사하려는 의도이고, 그러므로 본 개시의 범위를 제한하는 것으로서 간주되지 않아야 한다. 도면들에서, 유사한 번호부여는 도면들 사이의 유사한 엘리먼트들을 나타낸다.
다음 설명에서, 본 개시의 일부를 형성하고 본원의 교시들이 실시될 수 있는 특정 예시적인 실시예들을 예로서 도시되는 첨부 도면들이 참조된다. 이들 실시예들은 본 기술분야의 통상의 기술자들이 본원의 교시들을 실시하는 것을 가능하게 하기 위해 충분히 상세히 설명되고, 다른 실시예들이 사용될 수 있고 변경들이 본원의 교시들의 범위로부터 벗어남 없이 이루어질 수 있다는 것이 이해되어야 한다. 다음 설명은, 그러므로, 예시적인 것일 뿐이다.
층, 영역, 또는 기판과 같은 엘리먼트가 다른 엘리먼트 "상에(on)" 또는 위에(over)" 있는 것으로서 언급될 때, 이는 다른 엘리먼트 상에 곧바로 있을 수 있거나 또는 개재 엘리먼트들이 또한 존재할 수 있다는 것이 이해될 것이다. 반면에, 엘리먼트가 다른 엘리먼트 “상에 곧바로(directly on)” 또는 “위에 곧바로(directly over)” 있는 것으로서 언급될 때, 개재 엘리먼트들이 존재하지 않을 수 있다. 엘리먼트가 다른 엘리먼트에 "연결된" 또는 "커플링된" 것으로 지칭될 때, 그 엘리먼트는 다른 엘리먼트에 직접 연결 또는 커플링될 수 있거나 또는 개재하는 엘리먼트들이 존재할 수 있다는 것이 또한 이해될 것이다. 반면에, 엘리먼트가 다른 엘리먼트에 "직접 연결된" 또는 "직접 커플링된" 것으로 지칭될 때, 개재 엘리먼트들은 존재하지 않는다.
본 개시의 "하나의 실시예" 또는 "일 실시예", 뿐만 아니라 그것들의 다른 변형들에 대한 명세서에서의 언급은, 실시예에 관련하여 설명되는 특정 특징부, 구조, 특성 등이 본 개시의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, “하나의 실시예에서” 또는 “일 실시예에서”라는 문구들 뿐만 아니라 명세서 전체에 걸쳐 다양한 장소들에서 보이는 임의의 다른 변형들은 반드시 모두가 동일한 실시예를 언급하는 것은 아니다. 예를 들어, “A/B", “A 및/또는 B” 및 “A 및 B 중 적어도 하나"의 경우들에서, 다음의 “/", “및/또는", 및 “중 적어도 하나" 중 어느 것의 사용은 첫 번째 나열된 옵션 (a)만의 선택, 또는 두 번째 나열된 옵션 (B)만의 선택, 또는 양 옵션들(A 및 B)의 선택을 포함하도록 의도된다는 것이 이해되어야 한다. 추가의 예로서, “A, B, 및/또는 C” 및 “A, B, 및 C 중 적어도 하나"의 경우들에서, 이러한 문구화는 첫 번째 나열된 옵션 (A)만, 또는 두 번째 나열된 옵션 (B)만의 선택, 또는 세 번째 나열된 옵션 (C)만의 선택, 또는 첫 번째 및 두 번째 나열된 옵션들(A 및 B)의 선택, 또는 첫 번째 및 세 번째 나열된 옵션들(A 및 C)만의 선택, 또는 두 번째 및 세 번째 나열된 옵션들(B 및 C)만의 선택, 또는 모든 세 개의 옵션들(A 및 B 및 C)의 선택을 포함하도록 의도된다. 이는 나열된 많은 아이템들에 대해, 본 기술분야의 통상의 기술자에 의해 쉽게 명확한 것으로서 확장될 수 있다.
추가적으로, 여러 설명적인 용어들은, 아래에서 설명되는 바와 같이, 본 개시에서 규칙적으로 사용될 수 있다. “제1”, “제2”, 및 “제3”이라는 용어들은 하나의 컴포넌트를 다른 컴포넌트로부터 구별하기 위해 교환적으로 사용될 수 있고 개개의 컴포넌트들의 로케이션 또는 중요도를 보여주기 위해 의도되지 않았다.
본 개시의 실시예들은 상이한 유전체 재료들의 세 개의 부분들을 갖는 기판 내에 트렌치 격리(TI)를 포함하는 집적 회로(IC) 구조체를 포함한다. 그 부분들은 또한 상이한 폭들을 가질 수 있다. TI는 제1 유전체 재료를 포함하고 제1 폭을 갖는 하부 부분; 제1 유전체 재료 및 외부 제2 유전체 재료를 포함하는 중간 부분; 및 제3 유전체 재료를 포함하고 제1 폭보다 큰 제2 폭을 갖는 상부 부분을 포함할 수 있다. 제1, 제2 및 제3 유전체 재료들은 상이하다. TI는 임의의 형태의 트랜지스터와 함께 사용될 수 있지만, 예를 들어 WiFi 전력 증폭기들과 같은 라디오 주파수 애플리케이션들에서 사용되는, 측방향으로 확산된 금속-산화물 반도체(laterally diffused metal-oxide semiconductor)(LDMOS) FET에 비해 특별한 장점을 발견한다. 이 설정에서의 TI는 게이트-드레인 커패시턴스(Cgd)를 감소시키고, 예를 들어, 6 기가헤르츠(6 GHz) 미만 WiFi 전력 증폭기 애플리케이션들을 가능하게 할 수 있다. TI 형성은 최소 제작 변경들을 제시한다.
도 1 내지 도 8을 참조하면, 본 개시의 실시예들에 따른 트렌치 격리(92)(도 8)(이하 “TI(92)”)를 포함하는 집적 회로(IC) 구조체(90)(도 8)를 형성하는 방법이 처음에 설명될 것이다. IC 구조체(90)는 TI(92)를 사용하여, LDMOS FET와 같은 트랜지스터(94)(도 8)를 또한 포함할 수 있다.
도 1은 패터닝된 마스크(106)를 위에 갖는 기판(104)을 포함하는 초기 구조체(102)의 단면도를 도시한다. 초기 구조체(102)는 본 개시에 관련되지 않지만 이 스테이지로 이어지는 다양한 널리 공지된 반도체 제작 공정들을 거칠 수 있다. 기판(104)은 임의의 현재 알려진 또는 나중에 개발되는 반도체 기판들, 예컨대, 벌크 반도체 기판들을 포함할 수 있다. 설명의 목적으로, 기판(104)은 벌크 반도체 기판(여기서 층(112)은 벌크 반도체 기판임)의 상부 표면일 수 있는 상부 부분(110), 또는 베이스 반도체 층(112) 위에 반도체 핀(semiconductor fin)을 포함할 수 있다. 상부 부분(110)이 반도체 핀인 경우, 핀은 페이지 내로 설정되고 페이지 상에서 좌우로 연장되고, 그래서, 파선으로 표시된다. 마스크(106)는 임의의 현재 알려진 또는 나중에 개발되는 마스크 재료, 예컨대 실리콘 질화물 및 산화물의 층들을 포함할 수 있지만 이로 제한되지 않는다. 기판(104)의 부분들은 그 위에 형성될 FET의 원하는 극성을 위한 적절한 도펀트, 예컨대 p형 도펀트로 도핑될 수 있다. 캡 층(113)이 기판(104), 예컨대 상부 부분(110) 위에 있을 수 있다. 도 1에 도시된 바와 같이, 방법은 한 쌍의 이격된 제1 트렌치들(120)을 반도체 기판(104) 내로 형성하는 단계를 포함할 수 있다. 제1 트렌치들(120)은 상부 부분(110)을 통해, 즉, 상부 표면(122)까지 연장할 수 있다. 제1 트렌치들(120)은, 예를 들어 개구부들(124)을 그 안에 갖도록 마스크(106)를 패터닝한 다음, 재료들이 제거되도록 임의의 적절한 에칭 공정, 예컨대, 반응성 이온 에칭(reactive ion etch)(RIE)을 사용함으로써 형성될 수 있다. 마스크(106)는, 예컨대 여기서 도시된 것과는 다른 로케이션들에서 반도체 핀 또는 다른 벌크 반도체 기판들 내에 확산 차단물들(diffusion breaks)을 형성하는데 사용될 바와 같이, 상부 부분(110)의 길이를 정의하는데 사용되는 것일 수 있다. 그래서, 도 1에 도시된 이 단계는 제1 트렌치들(120)에 대한 추가적인 로케이션들에서 마스크(106)를 개방하는 것 이외의 임의의 추가적인 가공 단계들을 나타내지 않는다. 마스크(106)는 상부 부분(110), 예컨대 반도체 핀에서, 확산 차단물들을 위한 다른 개구부들(도시되지 않음)을 포함할 수 있다. 트렌치들(120)의 외부 에지들 사이의 거리는 TI(92)(도 8)의 중간 부분(130)(도 8)의 폭(W1)의 크기를 정하도록 제어될 수 있다. 제1 트렌치들(120)이 형성된 후, 반도체 기판(104)의 나머지 부분(126)(예컨대, 핀으로서의 상부 부분(110))이 제1 트렌치들(120) 사이에 남게 된다.
도 2는 한 쌍의 이격된 제1 트렌치들(120)(도 1)을 유전체 재료(132)로 충전하여, 한 쌍의 이격된 TI 섹션들(134)을 생성함으로써 TI(92)의 중간 부분(130)을 형성하는 단면도를 도시한다. 형성 단계는, 즉, 예컨대 원자 층 퇴적(atomic layer deposition)(ALD)과 화학 증착(chemical vapor deposition)(CVD)으로 제한되지 않는 임의의 적절한 퇴적 기법을 사용하여 한 쌍의 이격된 제1 트렌치들(120)(도 1)에 유전체 재료(132)를 퇴적하는 단계를 포함할 수 있다. 유전체 재료(132)는, 예를 들어, 비도핑된 실리케이트 유리(undoped silicate glass)(USG) 또는 확산 차단물들을 위해 일반적으로 사용되는 임의의 다른 유전체 재료를 포함할 수 있다. 유전체 재료(132)는 IC 구조체(90) 상의 다른 로케이션들(도시되지 않음)에 확산 차단물들을 형성하는데 또한 사용될 수 있다. 유전체 재료(132)를 퇴적하기 전에, 산화물 라이너(136)가 트렌치들(120)(도 1) 내에 형성될 수 있다. 산화물 라이너(136)는, 예를 들어, ISSG(in-situ steam generated) 산화물을 포함할 수 있다. 임의의 요구된 평탄화 공정이 과잉 재료를 제거하기 위해 수행될 수 있고, 마스크(106)는 임의의 적절한 공정, 예컨대, 애싱 공정을 사용하여 제거될 수 있다.
도 3은 한 쌍의 이격된 TI 섹션들(134) 사이의 반도체 기판(104)의 나머지 부분(126)(도 2)(예컨대, 상부 부분(110))을 통해 그리고 한 쌍의 이격된 TI 섹션들(134) 중 각각의 것의 내부 부분(144)을 통해 반도체 기판(104), 즉, 베이스 반도체 층(112) 내로 제2 트렌치(140)를 형성하는 단면도를 도시한다. 제2 트렌치(140)는, 예를 들어, 패터닝된 마스크(142)를 사용하여 반도체 기판(104)(예컨대, 상부 부분(110))의 나머지 부분(126)(도 2)을 통해 에칭, 예컨대, RIE하여, TI 섹션들(134)의 내부 부분들(144)을 제거함으로써 형성될 수 있다. 마스크(142)는 다양한 디바이스들을 전기적으로 격리시키기 위해 IC 구조체(90)(도 8)의 전체에 걸쳐 ‘규칙적인(regular)’ 얕은 또는 깊은 트렌치 격리들(도시되지 않음)을 형성하는데 사용되는 것일 수 있다. 그래서, 이 단계는 제2 트렌치(들)(140)에 대한 추가적인 로케이션들에서 마스크(142)를 개방하는 것 이외의 다른 임의의 추가적인 가공 단계들을 나타내지 않는다. 제2 트렌치(140)는 상부 부분(110), 예컨대, 반도체 핀을 통해 그리고 아래의 반도체 층 내로 연장된다. 제2 트렌치(140)는 얕은 트렌치 격리들 또는 깊은 트렌치 격리들을 위해 일반적으로 제공되는 폭(W2) 및 임의의 깊이를 가질 수 있다. 폭(W2)은 TI(92)(도 8)의 이전에 형성된 중간 부분(130)(도 7)의 폭(W1) 미만이다. 마스크(142)는 임의의 적절한 공정 예컨대, 애싱 공정을 사용하여 제거될 수 있다.
도 4는 제2 트렌치(140)를 유전체 재료(152)로 충전함으로써 TI(92)의 하부 부분(150)을 형성하는 단면도를 도시한다. 형성 단계는 즉, 예컨대 원자 층 퇴적(ALD) 및 화학 증착(CVD)으로 제한되지 않는 임의의 적절한 퇴적 기법을 사용하여, 제2 트렌치(140)에 유전체 재료(152)를 퇴적하는 단계를 포함할 수 있다. 유전체 재료(152)는, 예를 들어, 얕은 또는 깊은 트렌치 격리들을 위해 일반적으로 사용되는 FCVD(flowable chemical vapor deposited) 산화물 또는 다른 유전체를 포함할 수 있다. 도시된 바와 같이, 제2 트렌치(140)(도 3)가 중간 부분(130)을 통해 연장되기 때문에, 현재 다시 채워진 중간 부분(130)은 유전체 재료(152)의 (그 내부의) 내부 부분(154)과 유전체 재료(132)의 외부 부분(156)을 포함한다. 임의의 요구된 평탄화 공정은 과잉 유전체 재료(152)를 제거하도록 수행될 수 있다.
도 5는 반도체 기판(104) 내에 제1 웰(160) 및 제2 웰(162)을 형성하는 단면도를 도시한다. 제1 웰(160) 및 제2 웰(162)은 임의의 현재 알려진 또는 나중에 개발되는 도핑 공정, 예컨대 이온 주입을 사용하여 형성될 수 있다. 제1 웰(160)과 제2 웰(162)은 상이한 도펀트들을 포함한다. 예를 들어, 제1 웰(160)은 p형 도펀트를 포함할 수 있고, 제2 웰(162)은 n형 도펀트를 포함할 수 있다. 사용되는 도펀트 유형들 및 도펀트 농도들은 형성될 트랜지스터(94) (도 8)의 극성에 의존하여 가변할 수 있다. 제1 웰(160)과 제2 웰(162)은 접합부(164)를 생성한다. 도시된 바와 같이, TI(92)(도 8)의 하부 부분(150) 및 중간 부분(130)은 제2 웰(162) 내에 있다.
도 6은 제3 트렌치(170)를 중간 부분(130)의 상부 섹션(172)과 중간 부분(130)에 인접한 반도체 기판(104) 내로 형성하는 단면도를 도시한다. 제3 트렌치(170)는, 예를 들어, 패터닝된 마스크(174)를 사용하여 중간 부분(130)의 상부 섹션(172)과 중간 부분(130)에 인접한 반도체 기판(104) 내로 에칭, 예컨대, RIE함으로써 형성될 수 있다. 마스크(174)의 개구부(175)는 반도체 기판(104)의 부분들, 예컨대, 상부 부분(110)을 노출시키는 중간 부분(130)의 폭(W1)보다 큰 폭(W3)을 갖는다. 마스크(174)는 상부 부분(110) 노출 및/또는 확산 차단물 형성을 위해 사용되는 것일 수 있으며, 그래서, 이 단계는 추가적인 개구부(175)를 형성하는 것 이외의 임의의 추가적인 가공 단계들을 나타내지 않는다. 제3 트렌치(170)는 상부 부분(110) 내로 연장되어, 상부 부분(110)의 측벽(176)과 중간 부분(130)의 상부 표면들(178, 180), 즉 외부 부분(156)의 상부 표면들(178)과 중간 부분(130)의 내부 부분(154)의 상부 표면(180)을 드러낸다. 제2 트렌치(140)는 폭(W3)과, 드러내어진 반도체 핀을 위해 일반적으로 제공되는 임의의 깊이를 가질 수 있다. 마스크(174)는 임의의 적절한 공정, 예컨대, 애싱 공정을 사용하여 제거될 수 있다.
도 7은 제3 트렌치(170)를 유전체 재료(192)로 충전함으로써 TI(92)(도 8)의 상부 부분(190)을 형성하는 단면도를 도시한다. 형성 단계는, 즉, 예컨대 플라즈마 강화 화학 증착(plasma-enhanced chemical vapor deposition)(PE-CVD)로 제한되지 않지만 임의의 적절한 퇴적 기법을 사용하여, 제3 트렌치(170)에 유전체 재료(192)를 퇴적하는 단계를 포함할 수 있다. 유전체 재료(192)는, 예를 들어 상부 부분(110)의 단부들에 인접한 개구부들을 충전하는데 일반적으로 사용되는 고밀도 플라즈마(high density plasma)(HDP) 산화물 또는 다른 유전체, 예컨대, 그렇게 제공된 반도체 핀을 포함할 수 있다. 그래서, 유전체 재료(132), 유전체 재료(152) 및 유전체 재료(192)는 상이하며, 즉 그것들은 모두가 상이한 재료들 및/또는 상이한 구성들의 재료이다. 상부 부분(190)은 폭(W3), 즉, 제3 트렌치(170)(도 6)와 동일한 폭을 가질 수 있다. 제3 트렌치(170)(도 6)가 중간 부분(130)의 유전체 재료들(132, 152)의 상부 표면(178, 180)을 각각 노출시키기 때문에, 여기에 퇴적된 유전체 재료(192)는 유전체 재료들(132, 152) 상에 있으며, 즉 유전체 재료(192)는 중간 부분(130)의 내부 및 외부 부분들(154, 156) 각각의 유전체 재료들(132, 152)과 접촉한다. 임의의 요구된 평탄화 공정이 과잉 재료를 제거하도록 수행될 수 있다. 여기서, 평탄화는 기판(104)의 상부 부분(110), 예컨대 반도체 핀의 상부 표면(194)을 드러낸다. 유전체 재료(192)의 상부 표면(196)이 기판(104)의 상부 부분(110), 예컨대 반도체 핀의 상부 표면(194)과 동일 평면(coplanar)일 수 있다.
도 8은 반도체 기판(104) 위로 게이트 전극(200)을 형성하고 반도체 기판(104)에 제1 소스/드레인(S/D) 영역(202)을 그리고 반도체 기판(104)에 제2 소스/드레인(S/D) 영역(204)을 형성하는 단면도를 도시한다. 게이트 전극(200) 그리고 제1 및 제2 S/D 영역들(202, 204)은 임의의 현재 알려진 또는 나중에 개발되는 반도체 디바이스 제작 공정들을 사용하여 형성될 수 있다. 하나의 비제한적 예에서, 더미 게이트 재료가 반도체 기판(104) 위로 형성되며, 뒤이어 상부 부분(110)(예컨대, 반도체 핀(110))의 단부를 도핑하여 S/D 영역들(202, 204)의 부분들을 형성하며, S/D 영역들(202, 204)의 다른 부분들에 대해 상부 부분(110)의 단부들에 반도체 재료를 에피택셜 성장시키고, 임의의 필요한 어닐들을 수행하여 S/D 영역들(202, 204)을 생성하는 RMG(replacement metal gate) 공정이 사용될 수 있다. 그 뒤에, 더미 게이트 재료는 예시된 바와 같이 게이트 전극(200)을 형성하기 위해 임의의 적절한 금속 게이트 재료(들)로 대체될 수 있다. 다른 게이트 전극 및 S/D 영역 형성 공정들이 또한 가능하다. 도 8에 도시된 바와 같이, 게이트 전극(200)은 TI(92)의 상부 부분(190)과 중첩할 수 있고 TI(92)의 상부 부분(190), 즉 유전체 재료(192)의 측벽(206)에 인접하다. 제1 웰(160)과 제2 웰(162) 사이의 접합부(164)는 게이트 전극(200) 아래에 있다. 일부 후속 및 기존의 상호연결 가공, 예컨대 층간 유전체(210)를 퇴적하고 게이트 전극(200) 및 S/D 영역들(202, 204)에 접촉들(212)을 형성하는 것이 또한 도 8에서 도시된다.
도 8은 또한 본 개시의 실시예들에 따른, TI(92)와 트랜지스터(94)를 포함하는 IC 구조체(90)의 단면도를 도시한다. TI(92)는 유전체 재료(152)를 포함하는 하부 부분(150)을 포함한다. 하부 부분(150)은 제2 트렌치(140)(도 3)와 동일한 폭(W2)을 갖는다. TI(92)는 또한 유전체 재료(132)(내부 부분(154))와 외부 유전체 재료(152)(외부 부분(156))를 포함하는 중간 부분(130)을 포함한다. TI(92)는 또한 유전체 재료(192)를 포함하고 하부 부분(150)의 폭(W1)보다 큰 폭(W3)을 갖는 상부 부분(190)을 포함할 수 있다. 중간 부분(130)의 유전체 재료(132)의 외부 부분(156)은 크기가 하부 부분(150)의 폭(W2)과 상부 부분(190)의 폭(W3) 사이의 폭(W1)을 갖는다. 언급된 바와 같이, 유전체 재료들(132, 152 및 192)은 상이하다. 유전체 재료(192)는 중간 부분(130)의 유전체 재료들(132, 152) 상에 있으며, 즉, 그것들은 접촉한다.
트랜지스터(94)는 기판(104) 위로 게이트 전극(200)을 더 포함할 수 있다. 게이트 전극(200)은 TI(92)의 상부 부분(190)과 중첩하고 TI(92)의 상부 부분(190)의 유전체 재료(192)의 측벽(206)에 인접하다. 트랜지스터(94)는 또한 기판(104)에서, 예컨대 상부 부분(110)에 제1 S/D(202) 및 제2 S/D 영역(204)을 포함한다. TI(92) 및 게이트 전극(200)은 제1 S/D 영역(202)과 제2 S/D 영역(204) 사이에 있다. 제1 S/D 영역(202)은 기판(104) 내의 제1 웰(160)에 위치하고 제2 S/D 영역(204)은 제1 웰(160)에 인접한 기판(104) 내의 제2 웰(162)에 위치한다. TI(92)는 제2 웰(162)에 위치하고, 제1 웰(160) 및 제2 웰(162)은 게이트 전극(200) 밑의 접합부(164)를 정의한다. 특정한 실시예들에서, IC 구조체(90)의 기판(104)은 상부 부분(110)을 베이스 반도체 층, 즉 층(112) 위에 반도체 핀으로서 포함할 수 있다. 이 경우, TI(92)는, 도 8에 도시된 바와 같이, 상부 부분(110)(예컨대, 반도체 핀)에 부분적으로 위치할 수 있다. TI(92)의 하부 부분(150)은 베이스 반도체 층(112) 내로 연장된다.
본 개시의 실시예들에 따른 트랜지스터(94)는 LDMOS FET을 포함할 수 있다. 트랜지스터(94)는 반도체 기판(104)의 제1 S/D 영역(202)과 반도체 기판(104)의 제2 S/D 영역(204), 및 반도체 기판(104) 위에 게이트 전극, 예컨대, 상부 부분(110)을 포함한다. 제1 S/D 영역(202)은 반도체 기판(104) 내의 제1 웰(160)에 위치하고 제2 S/D 영역(204)은 제1 웰(160)에 인접한 반도체 기판(104) 내의 제2 웰(162)에 위치한다. 제1 웰(160) 및 제2 웰(162)은 게이트 전극(200) 밑의 접합부(164)를 정의하고, TI(92)는 제2 웰(162)에 위치한다. 그래서, 트랜지스터(94)는 또한 제1 S/D 영역(202)보다 제2 S/D 영역(204)에 더 가까운 TI(92)를 포함하여, 드레인 확장부(220)를 생성한다. 게이트 전극(200)은 TI(92)의 상부 부분(190)과 중첩한다. 게이트 전극(200)은 TI(92)의 상부 부분(190)의 유전체 재료(192)의 측벽(206)에 또한 인접할 수 있다. TI(92) 및 게이트 전극(200)은 제1 S/D 영역(202)과 제2 S/D 영역(204) 사이에 (측방향으로) 있다. 트랜지스터(94)는 게이트 전극(200) 아래의 채널(222)을 갖는다. 제1 및 제2 웰들(160, 162)의 접합부(164)의 위치가 채널(222) 길이를 정의할 수 있고, TI(92)의 위치는 드레인 확장부(220)의 길이를 정의할 수 있다.
TI(92)를 갖는 트랜지스터(94)를 포함하는 IC 구조체(90)는, 예를 들어, WiFi 전력 증폭기들과 같은 라디오 주파수(RF) 애플리케이션들에서의 사용을 위해 LDMOS FET으로서 적용 가능하다. 이 설정에서의 TI는 게이트-드레인 커패시턴스(Cgd)를 감소시키고, 예를 들어, 6 기가헤르츠(6 GHz) 미만 WiFi 전력 증폭기 애플리케이션들을 가능하게 할 수 있다. IC 구조체(90)는 또한 임계 주파수를 최대 주파수(Ft/Fmax) 성능으로 개선할 수 있다. 그러나, 설명된 바와 같이, TI(92) 형성은 최소 제작 변경들을 제시한다. TI(92)가 본 명세서에서 트랜지스터(94)에 LDMOS FET 형태로 적용 가능한 것으로서 설명되었지만, TI(92)는 또한 LDMOS FET들과는 다른 트랜지스터들에 적용 가능하다는 것이 인식될 것이다. TI(92)는 IC 구조체(90)에서의 다수의 로케이션들에 형성될 수 있다.
위에서 설명된 바와 같은 구조체 및 방법은 집적 회로 칩들의 제작에 사용된다. 결과적인 집적 회로 칩들은 원시 웨이퍼 형태로 제작자에 의해 (다수의 언패킹된 칩들을 갖는 단일 웨이퍼로서), 베어 다이로서, 또는 패키징된 형태로 배포될 수 있다. 후자의 경우 칩은 단일 칩 패키지(이를테면, 마더보드 또는 다른 상위 레벨 캐리어에 부착되는 리드들을 갖는 플라스틱 캐리어)에 또는 멀티칩 패키지(이를테면 표면 상호연결들 또는 매립된 상호연결들 중 어느 하나 또는 양쪽 모두를 갖는 세라믹 캐리어)에 실장된다. 어느 경우에나 칩은 그 다음에 (a) 마더보드와 같은 중간 제품, 또는 (b) 최종 제품 중 어느 하나의 일부로서 다른 칩들, 개별 회로 엘리먼트들, 및/또는 다른 신호 프로세싱 디바이스들과 통합된다. 최종 제품은 장난감들 및 다른 로엔드(low-end) 애플리케이션들부터 디스플레이, 키보드 또는 다른 입력 디바이스, 및 중앙 프로세서를 갖는 고급 컴퓨터 제품들까지의 범위의 집적 회로 칩들을 포함하는 임의의 제품일 수 있다.
본 명세서에서 사용되는 용어들은 특정 실시예들만을 설명하기 위한 것이고, 본 개시를 한정할 의도는 아니다. 본 명세서에서 사용되는 바와 같이, "a", "an", 및 "the"의 사용에 해당하는 단수 표현들은, 문맥이 그렇지 않다고 분명히 나타내지 않는 한, 복수의 형태들 또한 포함하는 것으로 의도된다. "포함한다", 및/또는 "포함하는"이란 용어들은, 본 명세서에서 사용될 때, 언급된 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 및/또는 컴포넌트들의 존재를 명시하지만, 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들, 및/또는 그 그룹들의 존재 또는 추가를 배제하지는 않는다는 것이 추가로 이해될 것이다. "옵션적인(optional)" 또는 "옵션으로(optionally)"는 그 뒤에 설명되는 이벤트 또는 상황이 일어날 수 있거나 일어나지 않을 수 있다는 것과, 설명이 상기 이벤트가 일어나는 경우들 및 그렇지 않은 경우들을 포함한다는 것을 의미한다.
근사화하는 언어표현은, 발명의 설명과 청구범위의 전체에 걸쳐 사용되는 바와 같이, 그것이 관련되는 기본 기능에서의 변경을 초래하는 일 없이 허용적으로 가변할 수 있는 임의의 정량적 표현을 수정하기 위해 적용될 수 있다. 따라서, "약", "대략" 및 "실질적으로"와 같은 용어 또는 용어들에 의해 수정된 값이, 특정된 정확한 값으로 제한되는 것은 아니다. 적어도 일부 사례들에서, 근사화하는 언어표현은 값을 측정하기 위한 장비의 정밀도에 대응할 수 있다. 여기서 그리고 발명의 설명과 청구범위의 전체에 걸쳐, 범위 제한들은 결합되며 그리고/또는 교환될 수 있으며; 이러한 범위들은 식별되고 맥락 또는 언어표현이 달리 나타내지 않는 한 본 개시에 포함된 모든 서브-범위들을 포함한다. 범위의 특정 값에 적용되는 바와 같은 “대략”은 양 값들에 적용되고, 값을 측정하는 기구의 정밀도에 달리 의존하지 않는 한, 언급된 값(들)의 +/- 10%를 나타낼 수 있다.
청구범위에서의 모든 수단 또는 단계 더하기 기능 엘리먼트들의 대응하는 구조들, 재료들, 액트들, 및 동등물들은 구체적으로는 청구되는 바와 같은 다른 청구된 엘리먼트들과 조합하여 기능을 수행하기 위한 임의의 구조, 재료, 또는 액트를 포함하도록 의도된다. 본 개시의 설명은 예시 및 설명의 목적으로 제시되었지만, 본 개시를 개시된 형태로 포함하거나 제한하는 것으로 의도되지 않는다. 많은 변형들 및 개조들이 본 개시의 범위 및 정신으로부터 벗어남 없이 본 기술분야의 통상의 기술자에게 명백할 것이다. 실시예는 본 개시의 원리들과 실제 응용을 가장 잘 설명하기 위하여, 그리고 본 기술분야의 다른 통상의 기술자들이 숙고된 특정 용도에 적합한 다양한 변형들로 다양한 실시예들에 대해 본 개시를 이해할 수 있도록 하기 위해 선택되고 설명되었다.

Claims (20)

  1. 집적 회로(IC) 구조체로서,
    기판 내의 트렌치 격리(TI)
    를 포함하며, 상기 TI는,
    제1 유전체 재료를 포함하고 제1 폭을 갖는 하부 부분;
    상기 제1 유전체 재료와 외부 제2 유전체 재료를 포함하는 중간 부분; 및
    제3 유전체 재료를 포함하고 상기 제1 폭보다 큰 제2 폭을 갖는 상부 부분
    을 포함하며,
    상기 제1, 제2 및 제3 유전체 재료들은 상이한, IC 구조체.
  2. 제1항에 있어서, 상기 외부 제2 유전체 재료는 크기가 상기 제1 폭과 상기 제2 폭 사이의 제3 폭을 갖는, IC 구조체.
  3. 제1항에 있어서, 상기 제3 유전체 재료는 상기 제1 및 제2 유전체 재료들 상에 있는, IC 구조체.
  4. 제1항에 있어서, 상기 기판 위에 게이트 전극을 더 포함하며, 상기 게이트 전극은 상기 트렌치 격리의 상부 부분과 중첩하고, 상기 트렌치 격리의 상부 부분의 제3 유전체 재료의 측벽에 인접하는, IC 구조체.
  5. 제4항에 있어서, 상기 기판에 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 더 포함하고, 상기 TI 및 상기 게이트 전극은 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에 있는, IC 구조체.
  6. 제5항에 있어서, 상기 제1 소스/드레인 영역은 상기 기판 내의 제1 웰에 위치하고, 상기 제2 소스/드레인 영역은 상기 제1 웰에 인접한 상기 기판 내의 제2 웰에 위치하는, IC 구조체.
  7. 제6항에 있어서, 상기 TI는 상기 제2 웰에 위치하고, 상기 제1 웰 및 상기 제2 웰은 상기 게이트 전극 밑의 접합부(junction)를 정의하는, IC 구조체.
  8. 제1항에 있어서, 상기 기판은 베이스 반도체 층 위에 반도체 핀을 포함하고, 상기 TI는 상기 반도체 핀에 부분적으로 위치하는, IC 구조체.
  9. 제8항에 있어서, 상기 TI의 하부 부분은 상기 베이스 반도체 층 내로 연장되는, IC 구조체.
  10. 트랜지스터로서,
    반도체 기판 내의 제1 소스/드레인 영역과 상기 반도체 기판 내의 제2 소스/드레인 영역;
    상기 반도체 기판 내의 트렌치 격리(TI) ― 상기 TI는 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역을 분리하며, 상기 TI는 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 중 하나에 더 가까우며, 상기 TI는,
    제1 유전체 재료를 포함하고 제1 폭을 갖는 하부 부분,
    상기 제1 유전체 재료와 외부 제2 유전체 재료를 포함하는 중간 부분, 및
    제3 유전체 재료를 포함하고 상기 제1 폭보다 큰 제2 폭을 갖는 상부 부분
    을 포함함 ―; 및
    상기 반도체 기판 위의 게이트 전극 ― 상기 게이트 전극은 상기 TI의 상부 부분과 중첩함 ―
    을 포함하는, 트랜지스터.
  11. 제10항에 있어서, 상기 외부 제2 유전체 재료는 크기가 상기 제1 폭과 상기 제2 폭 사이의 제3 폭을 갖는, 트랜지스터.
  12. 제10항에 있어서, 상기 제3 유전체 재료는 상기 제1 및 제2 유전체 재료들과 접촉하고, 상기 제3 유전체 재료는 상기 반도체 기판의 상부 표면과 동일 평면인 상부 표면을 갖는, 트랜지스터.
  13. 제10항에 있어서, 상기 게이트 전극은 상기 TI의 제3 유전체 재료의 측벽에 인접하는, 트랜지스터.
  14. 제10항에 있어서, 상기 TI 및 상기 게이트 전극은 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에 있는, 트랜지스터.
  15. 제10항에 있어서, 상기 제1 소스/드레인 영역은 상기 반도체 기판 내의 제1 웰에 위치하고, 상기 제2 소스/드레인 영역은 상기 제1 웰에 인접한 상기 반도체 기판 내의 제2 웰에 위치하며, 상기 제1 웰 및 상기 제2 웰은 상기 게이트 전극 밑의 접합부를 정의하고, 상기 트렌치 격리는 상기 제2 웰에 위치하는, 트랜지스터.
  16. 제10항에 있어서, 상기 반도체 기판은 베이스 반도체 층 위에 반도체 핀을 포함하고, 상기 하부 부분은 상기 베이스 반도체 층 내로 연장되는, 트랜지스터.
  17. 방법으로서,
    한 쌍의 이격된 제1 트렌치들을 반도체 기판 내로 형성하는 단계;
    상기 한 쌍의 이격된 제1 트렌치들을 제1 유전체 재료로 충전하여, 한 쌍의 이격된 TI 섹션들을 생성함으로써 상기 TI의 중간 부분을 형성하는 단계;
    상기 한 쌍의 이격된 TI 섹션들 사이의 상기 반도체 기판의 나머지 부분을 통해 그리고 상기 한 쌍의 이격된 TI 섹션들 중 각각의 것의 내부 부분을 통해 상기 반도체 기판 내로 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치를 제2 유전체 재료로 충전함으로써 상기 TI의 하부 부분을 형성하는 단계;
    제3 트렌치를 상기 TI의 중간 부분의 상부 섹션 및 상기 TI의 중간 부분에 인접한 상기 반도체 기판 내로 형성하는 단계; 및
    상기 제3 트렌치를 제3 유전체 재료로 충전함으로써 상기 TI의 상부 부분을 형성하는 단계,
    에 의해 트렌치 격리(TI)를 형성하는 단계
    를 포함하며,
    상기 제1, 제2 및 제3 유전체 재료들은 상이한, 방법.
  18. 제17항에 있어서, 상기 TI의 하부 부분은 제1 폭을 가지며, 상기 TI의 중간 부분은 제2 폭을 갖고, 상기 TI의 상부 부분은 제3 폭을 가지며, 상기 제1, 제2 및 제3 폭들은 상이한, 방법.
  19. 제17항에 있어서, 상기 TI의 상부 부분은 상기 TI의 중간 부분 및 상기 TI의 하부 부분과 접촉하는, 방법.
  20. 제17항에 있어서,
    상기 반도체 기판에 제1 웰 및 제2 웰을 형성하는 단계 ― 상기 제1 및 제2 웰은 상이한 도펀트들을 포함함 ― ;
    상기 반도체 기판 위에 게이트 전극을 형성하는 단계 ― 상기 게이트 전극은 상기 TI의 상부 부분과 중첩하고 상기 TI의 상부 부분의 측벽에 인접하고, 상기 제1 웰 및 상기 제2 웰은 상기 게이트 전극 아래에 접합부를 형성함 ―; 및
    상기 반도체 기판에 제1 소스/드레인 영역을 그리고 상기 반도체 기판에 제2 소스/드레인 영역을 형성하는 단계
    를 더 포함하며,
    상기 TI와 상기 게이트 전극은 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에 있고, 상기 TI는 상기 제1 웰 및 상기 제2 웰 중 하나에 있는, 방법.
KR1020220184036A 2022-01-24 2022-12-26 상이한 재료들을 가진 세 개의 부분들을 갖는 트렌치 격리, 및 이를 포함하는 ldmos fet KR20230114181A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/582,550 US20230238428A1 (en) 2022-01-24 2022-01-24 Trench isolation having three portions with different materials, and ldmos fet including same
US17/582,550 2022-01-24

Publications (1)

Publication Number Publication Date
KR20230114181A true KR20230114181A (ko) 2023-08-01

Family

ID=87068766

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220184036A KR20230114181A (ko) 2022-01-24 2022-12-26 상이한 재료들을 가진 세 개의 부분들을 갖는 트렌치 격리, 및 이를 포함하는 ldmos fet

Country Status (5)

Country Link
US (1) US20230238428A1 (ko)
KR (1) KR20230114181A (ko)
CN (1) CN116487433A (ko)
DE (1) DE102023100133A1 (ko)
TW (1) TW202347606A (ko)

Also Published As

Publication number Publication date
DE102023100133A1 (de) 2023-07-27
US20230238428A1 (en) 2023-07-27
CN116487433A (zh) 2023-07-25
TW202347606A (zh) 2023-12-01

Similar Documents

Publication Publication Date Title
US10573726B2 (en) Replacement metal gate structures
US20190363160A1 (en) Sealed cavity structures with a planar surface
KR101447320B1 (ko) 다중 게이트 유전체 계면에 대한 더미 구조 및 방법
US10833153B2 (en) Switch with local silicon on insulator (SOI) and deep trench isolation
US10164006B1 (en) LDMOS FinFET structures with trench isolation in the drain extension
US11810812B2 (en) Single diffusion cut for gate structures
CN109585558B (zh) 具有多个栅极结构的ldmos finfet结构
US10083873B1 (en) Semiconductor structure with uniform gate heights
CN107359167B (zh) 共本体化场效晶体管
US11239315B2 (en) Dual trench isolation structures
KR20230114181A (ko) 상이한 재료들을 가진 세 개의 부분들을 갖는 트렌치 격리, 및 이를 포함하는 ldmos fet
US10741685B2 (en) Semiconductor devices having a fin channel arranged between source and drift regions and methods of manufacturing the same
CN113224137A (zh) 具有不对称设置的源/漏区的晶体管
CN113990917A (zh) 具有在体衬底中的嵌入的隔离层的晶体管
US11205701B1 (en) Transistors with sectioned extension regions
US20240030343A1 (en) Transistor structure with hybrid gate dielectric structure and asymmetric source/drain regions
US20240178290A1 (en) Ic structure with gate electrode fully within v-shaped cavity
US20230317815A1 (en) Laterally diffused metal-oxide semiconductor with gate contact
CN118016712A (zh) 具有金属场板接触件的晶体管
CN113270484A (zh) 具有不对称的源极与漏极的晶体管
US20130154003A1 (en) Asymmetric anti-halo field effect transistor