DE102021104338A1 - Transistoren mit source/drain-bereichen, die sektionen von epitaktischem halbleitermaterial aufweisen - Google Patents

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Abstract

Strukturen für einen Feldeffekttransistor und Verfahrens zum Bilden einer Struktur für einen Feldeffekttransistor. Erste und zweite Gate-Strukturen erstrecken sich über dem Halbleiterkörper. Ein Source-/Drain-Bereich ist lateral zwischen der ersten Gate-Struktur und der zweiten Gate-Struktur positioniert. Der Source-/Drain-Bereich umfasst eine Halbleiterschicht, die eine erste Sektion, eine zweite Sektion und eine dritte Sektion aufweist. Ein erster Abschnitt des Halbleiterkörpers ist zwischen der ersten Sektion der Halbleiterschicht und der zweiten Sektion der Halbleiterschicht positioniert. Ein zweiter Abschnitt des Halbleiterkörper ist zwischen der zweiten Sektion der Halbleiterschicht und der dritten Sektion der Halbleiterschicht positioniert.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtungsfertigung und integrierte Schaltungen und insbesondere Strukturen für einen Feldeffekttransistor und Verfahren zum Bilden einer Struktur für einen Feldeffekttransistor.
  • Komplementär-Metall-Oxid-Halbleiter (complementary-metal-oxide-semiconductor; CMOS)-Prozesse können verwendet werden, um eine Kombination von p-Typ- und n-Typ-Feldeffekttransistoren zu bauen, die als Vorrichtungen verwendet werden, um beispielsweise Logikzellen aufzubauen. Feldeffekttransistoren umfassen im Allgemeinen eine Source, einen Drain, einen Kanalbereich zwischen der Source und dem Drain, und eine mit dem Kanalbereich überlappte Gate-Elektrode. Wenn eine Steuerspannung, die eine charakteristische Schwellenspannung überschreitet, an die Gate-Elektrode angelegt wird, tritt ein Trägerfluss in dem Kanalbereich zwischen der Source und dem Drain auf, um einen Vorrichtungsausgangsstrom zu erzeugen. Ein Feldeffekttransistor kann mehrere Gates umfassen, die mit mehreren Kanalbereichen überlappen.
  • Ein Ansatz zum Bilden einer Source und eines Drains eines Feldeffekttransistors besteht darin, Ionen, die einen p-Typ-Dotierstoff oder einen n-Typ-Dotierstoff enthalten, in Bereiche eines Halbleiterkörpers zu implantieren, um die Source und den Drain bereitzustellen. Ein anderer Ansatz besteht darin, Sektionen eines Halbleitermaterials von Bereichen des Halbleiterkörpers epitaktisch aufzuwachsen, um die Source und den Drain bereitzustellen. Das Halbleitermaterial kann während eines Epitaxialwachstums mit entweder einem p-Typ-Dotierstoff oder einem n-Typ-Dotierstoff in situ dotiert werden.
  • Ein Problem, das mit breiten Gate-Pitches in einem Multi-Gate-Feldeffekttransistor zusammenhängt, ist ein Unterfüllen des Halbleitermaterials, das in Hohlräumen epitaktisch aufgewachsen wird, um die Sources und Drains bereitzustellen. Das Unterfüllen kann die Vorrichtungs-Performance herabsetzen, wie etwa ein Herabsetzen von Radiofrequenz-Performance-Metriken wie Leistungsverstärkung. Das Unterfüllen kann auch andere Performance-Metriken herabsetzen. Beispielsweise kann der Drain-Strom, wenn der Transistor im Sättigungsbereich (Idsat) vorgespannt ist, reduziert werden. Ein Kontaktwiderstand mit den Sources und Drains kann erhöht sein, und ein Unterfüllen kann auch Probleme eines offenen Kontakts verursachen.
  • Verbesserte Strukturen für einen Feldeffekttransistor und Verfahren zum Bilden einer Struktur für einen Feldeffekttransistor werden benötigt.
  • KURZER ABRISS
  • Bei einer Ausführungsform der Erfindung wird eine Struktur für einen Feldeffekttransistor bereitgestellt. Die Struktur umfasst erste und zweite Gate-Strukturen, die sich über dem Halbleiterkörper erstrecken, und einen Source-/Drain-Bereich, der lateral zwischen der ersten Gate-Struktur und der zweiten Gate-Struktur positioniert ist. Der Source-/Drain-Bereich umfasst eine Halbleiterschicht, die eine erste Sektion, eine zweite Sektion und eine dritte Sektion aufweist. Ein erster Abschnitt des Halbleiterkörpers ist zwischen der ersten Sektion der Halbleiterschicht und der zweiten Sektion der Halbleiterschicht positioniert. Ein zweiter Abschnitt des Halbleiterkörpers ist zwischen der zweiten Sektion der Halbleiterschicht und der dritten Sektion der Halbleiterschicht positioniert.
  • Bei einer Ausführungsform der Erfindung wird ein Verfahren zum Bilden einer Struktur für einen Feldeffekttransistor bereitgestellt. Das Verfahren umfasst ein Bilden von ersten und zweiten Gate-Strukturen, die sich über einem Halbleiterkörper erstrecken, und ein Bilden einer ersten Sektion, einer zweiten Sektion und einer dritten Sektion einer Halbleiterschicht lateral zwischen der ersten Gate-Struktur und der zweiten Gate-Struktur. Ein Abschnitt des Halbleiterkörpers wird zwischen der ersten Sektion der Halbleiterschicht und der zweiten Sektion der Halbleiterschicht positioniert. Ein zweiter Abschnitt des Halbleiterkörpers wird zwischen der zweiten Sektion der Halbleiterschicht und der dritten Sektion der Halbleiterschicht positioniert. Die erste Sektion, die zweite Sektion und die dritte Sektion der Halbleiterschicht sind Komponenten eines Source-/Drain-Bereichs des Feldeffekttransistors.
  • Figurenliste
  • Die beigefügten Zeichnungen, die in diese Beschreibung einbezogen sind und einen Teil von ihr darstellen, veranschaulichen verschiedene Ausführungsformen der Erfindung und dienen, zusammen mit einer oben gegebenen allgemeinen Beschreibung der Erfindung und der nachstehend gegebenen detaillierten Beschreibung der Ausführungsformen, dazu, die Ausführungsformen der Erfindung zu erläutern. In den Zeichnungen beziehen sich gleiche Bezugszeichen auf gleiche Merkmale in den verschiedenen Ansichten.
    • 1-4 sind Querschnittsansichten einer Struktur für einen Feldeffekttransistor in aufeinanderfolgenden Fertigungsstadien eines Prozessierungsverfahrens gemäß Ausführungsformen der Erfindung.
    • 5 ist eine Querschnittsansicht der Struktur in einem Fertigungsstadium des auf 4 folgenden Prozessierungsverfahrens.
    • 5A, 5B, 5C sind Querschnittsansichten von verschiedenen Abschnitten der Struktur von 5, die insgesamt parallel zu den Längsachsen der Gate-Strukturen gesehen sind.
    • 6 ist eine Querschnittsansicht der Struktur in einem Fertigungsstadium des auf 5 folgenden Prozessierungsverfahrens.
    • 7 ist eine Querschnittsansicht einer Struktur gemäß alternativen Ausführungsformen der Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • Unter Bezugnahme auf 1 und gemäß Ausführungsformen der Erfindung umfasst eine Struktur 10 für einen Feldeffekttransistor eine Finne 12, die über einem Substrat 14 angeordnet ist und von diesem weg nach oben vorsteht. Die Finne 12 und das Substrat 14 können aus einem einkristallinen Halbleitermaterial, wie etwa einkristallinem Silizium, zusammengesetzt sein. Die Finne 12 kann durch Strukturieren des Substrats 14 mit Lithographie- und Ätzprozessen oder durch einen selbstausgerichteten Multi-Strukturierungsprozess gebildet sein. Eine Flachgrabenisolation 16 (5A, 5B, 5C) kann eine untere Sektion 60 der Finne 12 umgeben. Eine obere Sektion 62 der Finne 12 ist über einer oberen Oberfläche der Flachgrabenisolation 16 freigelegt. Die Finne 12 definiert einen Halbleiterkörper, der verwendet werden kann, um einen Feldeffekttransistor zu bilden. Die obere Sektion 62 der Finne 12 umfasst eine obere Oberfläche 11 und Seitenoberflächen 13.
  • Gate-Strukturen 18 erstrecken sich lateral entlang jeweiliger Längsachsen über und quer zu der Finne 12 und auf der Flachgrabenisolation 16. Jede Gate-Struktur 18 ist quer zu der Finne 12 ausgerichtet und überlappt mit der, und hüllt sich um die, obere Oberfläche 11 und Seitenoberflächen 13 der oberen Sektion 62 der Finne 12. Jede Gate-Struktur 18 kann ein Dummy-Gate 20, das aus einem Leiter, wie etwa polykristallinem Silizium (d.h. Polysilizium), zusammengesetzt ist, und eine dielektrische Schicht 22 umfassen, die aus einem dielektrischen Material, wie etwa Siliziumdioxid, zusammengesetzt ist. Eine Gate-Kappe 21 kann über jeder Gate-Struktur 18 angeordnet sein.
  • Seitenwand-Spacer 24 sind angrenzend an die Seitenoberflächen oder Seitenwände 19 jeder Gate-Struktur 18 angeordnet. Die Seitenwand-Spacer 24 können durch Abscheiden einer konformen Schicht, die aus einem dielektrischen Material, wie etwa einem Low-k-Dielektrikumsmaterial, zusammengesetzt ist, und Ätzen der abgeschiedenen konformen Schicht mit einem anisotropen Ätzprozess, wie etwa reaktivem Ionenätzen, gebildet sein.
  • Dotierte Bereiche 26, 28 können in der Finne 12 gebildet sein und sind lateral zwischen den Seitenwand-Spacern 24 auf angrenzenden Paaren der Gate-Strukturen 18 angeordnet. Die dotierten Bereiche 26, 28 enthalten eine Konzentration von entweder einem n-Typ- oder p-Typ-Dotierstoff. Die dotierten Bereiche 26, 28 können durch einen Ionenimplantationsprozess gebildet sein, der energetische Ionen, wie in der Zeichnung durch die Pfeile mit einfacher Spitze angezeigt, mit Ionenbahnen einführt, die über einer Tiefenspanne in der Finne 12 stoppen. Die Ionen können aus einem geeigneten Quellengas erzeugt und in die Finne 12 mit gegebenen Implantationsbedingungen unter Verwendung eines Ionen-Implantationswerkzeugs implantiert werden. Die Implantationsbedingungen (z.B. Ionenspezies, Dosis, kinetische Energie, Neigungswinkel) können ausgewählt werden, um die Charakteristika (z.B. Tiefenprofil) der dotierten Bereiche 26, 28 abzustimmen. Eine Implantationsmaske kann temporär über Bereichen (nicht gezeigt) des Substrats 14 gebildet werden, die zum Bilden anderer Typen von Feldeffekttransistoren verwendet werden. Die dotierten Bereiche 26, 28 erstrecken sich bis zu einer Tiefe, d, relativ zu der oberen Oberfläche 11 der Finne 12.
  • Bei einer Ausführungsform können durch Implantieren von Ionen eines p-Typ-Dotierstoffs (z.B. Bor), der eine elektrische p-Typ-Leitfähigkeit bereitstellt, die dotierten Bereiche 26, 28 gleichzeitig in der Finne 12 gebildet werden. Bei einer alternativen Ausführungsform können durch Implantieren von Ionen eines n-Typ-Dotierstoffs (z.B. Phosphor und/oder Arsen), der eine elektrische n-Typ-Leitfähigkeit bereitstellt, die dotierten Bereiche 26, 28 gleichzeitig in der Finne 12 gebildet werden. Bei einer Ausführungsform können die Dotierstoffkonzentrationen der dotierten Bereiche 26, 28 gleich oder im Wesentlichen gleich sein. Die Gate-Strukturen 18 und Seitenwand-Spacer 24 können dazu fungieren, den Ionen-Implantations-Prozess, der die dotierten Bereiche 26, 28 in der Finne 12 bildet, selbst auszurichten.
  • Bei einer alternativen Ausführungsform können die dotierten Bereiche 26, 28 von dem Vorrichtungsbau weggelassen werden, so dass die ursprüngliche Dotierung der Finne 12, wenn überhaupt, nicht modifiziert wird.
  • Unter Bezugnahme auf 2, in der gleiche Bezugszeichen sich auf gleiche Merkmale in der 1 beziehen, und in einem nachfolgenden Fertigungsstadium, ist eine konforme Schicht 30 als ein Liner über den Gate-Kappen 21 auf den Gate-Strukturen 18, dem Seitenwand-Spacer 24 und der oberen Oberfläche 11 der Finne 12 über den dotierten Bereichen 26, 28 abgeschieden. Die konforme Schicht 30 kann aus einem Metall, wie etwa z.B. Tantal, Tantalnitrid, Titan, oder Titannitrid, zusammengesetzt sein, und kann beispielsweise durch Atomlagenabscheidung abgeschieden werden. Das Material der konformen Schicht 30 kann so gewählt sein, dass es sich von den Materialien der Gate-Kappen 21 und Seitenwand-Spacer 24 unterscheidet, um nachfolgende Ätzprozesse zu erleichtern. Die konforme Schicht 30 kann mit einer konformen Dicke, t, abgeschieden werden, die ortsunabhängig ist.
  • Spacer 32 werden durch Abscheiden einer konformen Schicht über der konformen Schicht 30 auf den Gate-Kappen 21 auf den Gate-Strukturen 18, dem Seitenwand-Spacer 24 und den dotierten Bereichen 26, 28, und Ätzen mit einem anisotropen Ätzprozess gebildet. Die Spacer 32 können beispielweise aus amorphem Kohlenstoff, Siliziumdioxid, Siliziumnitrid, oder einem Metalloxid, zusammengesetzt sein, und beispielsweise durch Atomlagenabscheidung abgeschieden werden. Der Ätzprozess kann ein reaktiver Ionenätzprozess sein, der das Material, aus dem die Spacer 32 zusammengesetzt sind, selektiv bezüglich des Materials, aus dem die konforme Schicht 30 zusammengesetzt ist, ätzt. Wie hierin verwendet, bedeuten die Begriffe „selektiv“ und „Selektivität“ in Bezug auf einen Materialentfernungsprozess (z.B. Ätzen), dass, die Materialentfernungsrate (d.h. Ätzrate) für das anvisierte Material höher als die Materialentfernungsrate (d.h. Ätzrate) für wenigstens ein anderes Material ist, das der Materialentfernung ausgesetzt wird. Die Spacer 32 weisen eine Breite auf, die durch die Dicke der geätzten konformen Schicht geschaffen wird.
  • Unter Bezugnahme auf 3, in der gleiche Bezugszeichen sich auf gleiche Merkmale in der 2 beziehen, und in einem nachfolgenden Fertigungsstadium, wird die konforme Schicht 30 (2) mit einem anisotropen Ätzprozess geätzt. Der Ätzprozess kann ein reaktiver Ionenätzprozess sein, der das die konforme Schicht 30 bildende Material selektiv bezüglich der Materialien der Finne 12, Gate-Kappen 21, Seitenwand-Spacer 24 und Spacer 32 ätzt. Die Spacer 32, die temporäre Komponenten sind und durch den Ätzprozess verkürzt werden können, maskieren darunterliegende Abschnitte der konformen Schicht 30. Die konforme Schicht 30 wird, abgesehen von den maskierten Abschnitten der konformen Schicht 30, durch den Ätzprozess entfernt. Die nicht-entfernten Abschnitte der konformen Schicht 30 können eine Breite, w1, aufweisen, die gleich oder im Wesentlichen gleich der Breite der Spacer 32 ist.
  • Zwischen den Spacern 32 und den Seitenwand-Spacern 24 sind Öffnungen 34 definiert. Die Öffnungen 34 erstrecken sich in einer vertikalen Richtung zu der oberen Oberfläche 11 der Finne 12 über jedem der dotierten Bereiche 26, 28. Die obere Oberfläche 11 der Finne 12 ist aufgrund der vollständigen Entfernung der darüberliegenden Abschnitte der konformen Schicht 30 durch den Ätzprozess am Boden der Öffnungen 34 exponiert.
  • Unter Bezugnahme auf 4, in der gleiche Bezugszeichen sich auf gleiche Merkmale in der 3 beziehen, und in einem nachfolgenden Fertigungsstadium, sind Hohlräume 36, 38, 40 in der Finne 12 zwischen jedem benachbarten Paar von Gate-Strukturen 18 gebildet. Die Hohlräume 36, 38, 40 können sich bis zu einer gegebenen Tiefe, d2, in die Finne 12 erstrecken. Die Hohlräume 36, 38, 40 können durch einen Ätzprozess gebildet werden, der selektiv bezüglich der Materialien der Gate-Kappen 21, Seitenwand-Spacer 24 und Spacer 32 ist. Die Spacer 32 fungieren als Schutzkappen während des Ätzprozesses, so dass Abschnitte 41, 43 der Finne 12 maskiert und erhalten werden. Der Abschnitt 41 der Finne 12 befindet sich lateral zwischen dem Hohlraum 36 und dem Hohlraum 38, and der Abschnitt 43 der Finne 12 befindet sich lateral zwischen dem Hohlraum 38 und dem Hohlraum 40. Die Spacer 32 können während des Ätzprozesses teilweise verbraucht und dadurch verkürzt werden. Die Abschnitte 41, 43 der Finne 12 können gleiche oder im Wesentlichen gleiche Breiten, w2, aufweisen. Ein Abschnitt der konformen Schicht 30 ist auf der oberen Oberfläche 11 der Finne 12 über jedem der Abschnitte 41, 43 der Finne 12 positioniert, und die Breite, w2, der Abschnitte 41, 43 kann gleich oder im Wesentlichen gleich der Breite, w1, der darüberliegenden Abschnitte der konformen Schicht 30 sein.
  • Die Bildung der Hohlräume 36, 38, 40 entfernt Abschnitte der dotierten Bereiche 26, 28 angrenzend an die Abschnitte 41, 43 der Finne 12. Abschnitte des dotierten Bereichs 26 innerhalb der jeweiligen Abschnitte 41, 43 der Finne 12 zwischen einem Paar von Gate-Strukturen 18 bleiben intakt, und Abschnitte des dotierten Bereichs 28 innerhalb der jeweiligen Abschnitte 41, 43 der Finne 12 zwischen dem anderen Paar von Gate-Strukturen 18 bleiben intakt. Die Abschnitte der dotierten Bereiche 26, 28 können im Wesentlichen gleiche Dicken aufweisen, die gleich der Tiefe, d1, sind (1). Bei einer Ausführungsform kann die Tiefe, d2, der Hohlräume 38, 40 größer als die Dicke der dotierten Bereiche 26, 28 sein.
  • Unter Bezugnahme auf 5, 5A, 5B, 5C, in der gleiche Bezugszeichen sich auf gleiche Merkmale in der 4 beziehen, und in einem nachfolgenden Fertigungsstadium, werden die Spacer 32 mit einem Ätzprozess selektiv bezüglich der Materialien der Finne 12, Gate-Kappen 21, Seitenwand-Spacer 24 und konformen Schicht 30 entfernt. Der selektive Ätzprozess kann ein reaktiver Ätzprozess sein. Die Abschnitte der konformen Schicht 30, die durch die Entfernung der Spacer 32 exponiert sind, werden nicht entfernt und bleiben stattdessen auf der oberen Oberfläche 11 über den Abschnitten 41, 43 der Finne 12.
  • Eine Schicht 42, die ein epitaktisches Halbleitermaterial enthält, wird in jeweiligen Sektionen von den an die Hohlräume 36, 38, 40 angrenzenden Oberflächen der Finne 12 und insbesondere von den Seitenoberflächen 13 der Abschnitte 41, 43 der Finne 12 zwischen den Hohlräumen 38, 40 aufgewachsen. Die Sektionen der epitaktischen Halbleiterschicht 42 wachsen unabhängig innerhalb von jedem der Hohlräume 36, 38, 40, die zusammen einen signifikant größeren Oberflächenbereich für Epitaxiewachstum bieten als ein einzelner großer Hohlraum. Die epitaktische Halbleiterschicht 42 kann sich lateral von dem Raum zwischen den Gate-Strukturen 18 erstrecken. Jede Sektion der epitaktischen Halbleiterschicht 42 befindet sich zum Teil in einer der Hohlräume 36, 38, 40, und erstreckt sich zum Teil über der oberen Oberfläche 11 der Finne 12. Die unterschiedlichen Sektionen der epitaktischen Halbleiterschicht 42 gehen über den Abschnitten 41, 43 der Finne 12 und den Abschnitten der konformen Schicht 30 über den Abschnitten 41, 43 der Finne 12 ineinander über. Die Abschnitte der konformen Schicht 30 können innerhalb der epitaktischen Halbleiterschicht 42 eingekapselt werden.
  • Der Epitaxiewachstumsprozess kann dadurch selektiv sein, dass das Halbleitermaterial nicht von dielektrischen Oberflächen aufwächst, wie etwa den Oberflächen der Flachgrabenisolation 16, der Gate-Kappen 21 und der Seitenwand-Spacer 24. Die epitaktische Halbleiterschicht 42 kann während des Epitaxiewachstums in situ mit einer Konzentration eines Dotierstoffs dotiert werden. Bei einer Ausführungsform kann die epitaktische Halbleiterschicht 42 den gleichen Leitfähigkeitstyp wie die dotierten Bereiche 26, 28 haben. Bei einer Ausführungsform kann die epitaktische Halbleiterschicht 42 während des Epitaxiewachstums in situ mit einem n-Typ-Dotierstoff, wie Phosphor und/oder Arsen, dotiert werden, der eine n-Typ-Leitfähigkeit bereitstellt. Bei einer alternativen Ausführungsform kann die epitaktische Halbleiterschicht 42 während des Epitaxiewachstums in situ mit einem p-Typ-Dotierstoff, wie Bor, dotiert werden, der eine p-Typ-Leitfähigkeit bereitstellt. Die epitaktische Halbleiterschicht 42 kann eine Zusammensetzung aufweisen, die Germanium und Silizium enthält, und bei einer Ausführungsform kann die epitaktische Halbleiterschicht 42 aus Silizium-Germanium zusammengesetzt sein. Bei einer Ausführungsform kann die epitaktische Halbleiterschicht 42 aus Silizium-Germanium zusammengesetzt sein und einen Dotierstoff vom p-Typ (z.B. Bor) enthalten. Bei einer alternativen Ausführungsform kann die epitaktische Halbleiterschicht 42 aus Silizium zusammengesetzt sein und einen n-Typ-Dotierstoff (z.B. Phosphor) enthalten.
  • Die Sektionen der epitaktischen Halbleiterschicht 42 in jeder Gruppe von Hohlräumen 36, 38, 40 kontaktieren den Abschnitt 41 der Finne 12 zwischen dem Hohlraum 36 und dem Hohlraum 38, sowie den Abschnitt 43 der Finne 12 zwischen dem Hohlraum 38 und dem Hohlraum 40. Die Sektion der epitaktischen Halbleiterschicht 42 in jedem Hohlraum 36 kann in direktem Kontakt mit einer Seitenoberfläche 13 des Abschnitts 41 der Finne 12 stehen, die Sektion der epitaktischen Halbleiterschicht 42 in jedem Hohlraum 38 kann in direktem Kontakt mit einer Seitenoberfläche 13 des Abschnitts 41 der Finne 12 und einer Seitenoberfläche 13 des Abschnitts 43 der Finne 12 stehen, und die Sektion der epitaktischen Halbleiterschicht 42 in jedem Hohlraum 40 kann in direktem Kontakt mit einer Seitenoberfläche 13 des Abschnitts 43 der Finne 12 stehen. Abschnitte des dotierten Bereichs 26 oder Abschnitte des dotierten Bereichs 28 sind in den Abschnitten 41, 43 der Finne 12 unterhalb der Abschnitte der konformen Schicht 30 umfasst. Der Abschnitt 41 der Finne 12 definiert eine Trennung zwischen der Sektion der epitaktischen Halbleiterschicht 42 in dem Hohlraum 36 und der Sektion der epitaktischen Halbleiterschicht 42 in dem Hohlraum 38. Der Abschnitt 43 der Finne 12 definiert eine Trennung zwischen der Sektion der epitaktischen Halbleiterschicht 42 in dem Hohlraum 38 und der Sektion der epitaktischen Halbleiterschicht 42 in dem Hohlraum 40.
  • Unter Bezugnahme auf 6, in der gleiche Bezugszeichen sich auf gleiche Merkmale in der 5 beziehen, und in einem nachfolgenden Fertigungsstadium, wird ein Ersatz-Gate-Prozess durchgeführt, um die Gate-Strukturen 18 durch Gate-Strukturen 46, 47, 48 zu ersetzen und die Struktur 10 für den Feldeffekttransistor zu vervollständigen. Die Gate-Strukturen 46, 47, 48 können eine Elektrodenschicht 64, die aus einem oder mehreren metallischen Gate-Materialien, wie etwa Austrittsarbeitsmetallen, zusammengesetzt ist, und eine Gate-Dielektrikums-Schicht 66 umfassen, die aus einem dielektrischen Material, wie etwa einem High-k-Dielektrikums-Material wie Hafniumoxid, zusammengesetzt ist. The Gate-Strukturen 46, 47, 48 weisen gegenüberliegende Seitenoberflächen 49 auf, und die Seitenwand-Spacer 24 befinden sich angrenzend an die Seitenoberflächen 49.
  • Die Struktur 10 umfasst einen Source-/Drain-Bereich 50, der durch die Sektionen der epitatischen Halbleiterschicht 42, die Abschnitte 41, 43 der Finne 12 und den dotierten Bereich 26 in den Abschnitten 41, 43 der Finne 12 bereitgestellt wird. Die Struktur 10 umfasst einen Source-/Drain-Bereich 52, der durch die Sektionen der epitaktischen Halbleiterschicht 42, die Abschnitte 41, 43 der Finne 12 und den dotierten Bereich 28 in den Abschnitten 41, 43 der Finne 12 bereitgestellt wird. Wie hierin verwendet, bedeutet der Begriff „Source-/Drain-Bereich“ einen dotierten Bereich eines Halbleitermaterials, der entweder als eine Source oder als ein Drain eines Feldeffekttransistors fungieren kann. Bei einer Ausführungsform kann der Source-/Drain-Bereich 50 eine Source in der Struktur 10 bereitstellen, und der Source-/Drain-Bereich 52 kann einen Drain in der Struktur 10 bereitstellen. Bei einer alternativen Ausführungsform kann der Source-/Drain-Bereich 50 einen Drain in der Struktur 10 bereitstellen, und der Source-/Drain-Bereich 52 kann eine Source in der Struktur 10 bereitstellen. Die Source-/Drain-Bereiche 50, 52 sind derart dotiert, dass sie einen Leitfähigkeitstyp mit derselben Polarität aufweisen.
  • Der Source-/Drain-Bereich 50 befindet sich zwischen einer Seitenoberfläche 49 der Gate-Struktur 46 und einer Seitenoberfläche 49 der Gate-Struktur 47, und der Source-/Drain-Bereich 52 befindet sich zwischen einer Seitenoberfläche 49 der Gate-Struktur 47 und einer Seitenoberfläche 49 der Gate-Struktur 48. Die Finne 12 stellt einen Halbleiterkörper bereit, der verwendet wird, um die Source-/Drain-Bereiche 50, 52 zu bilden. Ein Kanalbereich 55 ist in einem Abschnitt der Finne 12 zwischen dem Source-/Drain-Bereich 50 und dem Source-/Drain-Bereich 52 und unter der darüberliegenden Gate-Struktur 47 angeordnet.
  • Eine Middle-of-Line-Prozessierung und eine Back-End-of-Line-Prozessierung folgen, was eine Bildung von Kontakten, Durchkontaktierungen, und einer Verdrahtung für eine Zwischenverbindungsstruktur umfasst, die mit den Feldeffekttransistor gekoppelt ist. Kontakte 56, die sich in einer dielektrischen Zwischenlagenschicht 58 der Interconnect-Struktur befinden, sind mit den Source-/Drain-Bereichen 50, 52 gekoppelt.
  • Die Source-/Drain-Bereiche 50, 52 können Verbesserungen beim Füllen durch das epitaktische Halbleitermaterial der epitaktischen Halbleiterschicht 42 aufweisen. Ein Rückgriff auf eine Gruppe von kleineren Hohlräume 38, 40, anstatt auf einen einzigen größeren Hohlraum, stellt kleinere durch epitaktisch aufgewachsenes Halbleitermaterial zu füllende Volumina bereit und kann größere Gate-Pitches ausgleichen, um ein Unterfüllen abzuschwächen. Die Source-/Drain-Bereiche 50, 52 können als Folge der sektionierten Bildung und der Abschwächung eines Unterfüllens ein größeres Gesamtvolumen an epitaktischem Halbleitermaterial umfassen. Die Struktur 10 kann zusätzliche Gate-Strukturen mit dem breiteren Gate-Pitch umfassen, und die Source-/Drain-Bereiche 52, 54 können für die Paare der Gate-Strukturen wiederholt werden, um einen Multi-Gate-Feldeffekttransistor zur Verwendung in einem integrierten Radiofrequenzschaltkreis zu bilden. Die Hinzufügung der Abschnitte der konformen Schicht 30, die aus einem Metall zusammengesetzt sind, zu den Source-/Drain-Bereichen 50, 52 kann so funktioneren, dass der Kontaktwiderstand der der Source-/Drain-Bereiche 50, 52 gesenkt wird.
  • Unter Bezugnahme auf 7, in der gleiche Bezugszeichen sich auf gleiche Merkmale in der 6 beziehen, und gemäß alternativen Ausführungsformen, kann die Breite der Spacer 32 und/oder die Dicke der konformen Schicht 30 verwendet werden, um die Breiten der individuellen Sektionen der epitaktischen Halbleiterschicht 42 in jeder Gruppe von Hohlräumen 36, 38, 40 und die Breiten der Abschnitte 41, 43 der Finne 12 anzupassen. Beispielsweise und wie in 7 für den Source-/Drain-Bereich 50 gezeigt, kann die Breite der Spacer 32 vergrößert werden und kann die Dicke der konformen Schicht 30 auch vergrößert werden, um einen breiteren Gate-Pitch aufzunehmen. Obwohl nicht gezeigt, kann der Source-/Drain-Bereich 52 in einer zu dem Source-/Drain-Bereich 50 ähnlichen Weise modifiziert werden. Die Breite der Spacer 32 und die Dicke der konformen Schicht 30 kann abgestimmt werden, um die Bildung der Source-/Drain-Bereiche 50, 52 an unterschiedliche Gate-Pitches der Gate-Strukturen 46, 47, 48 anzupassen.
  • Die oben beschriebenen Verfahren werden bei der Fertigung von Chips mit integriertem Schaltkreis verwendet. Die resultierenden Chips mit integriertem Schaltkreis können durch den Fertiger in Roh-Wafer-Form (das heißt, als einzelner Wafer, der mehrere ungehäuste Chips aufweist), als nackter Chip (bare die), oder in einer gehäusten Form vertrieben werden. Im letzteren Fall ist der Chip in einer Einzelchipbaugruppe (z.B. ein Kunststoffträger, mit Leitern, die an einem Motherboard oder einem anderen Träger eines höheren Levels befestigt werden) oder in einer Multichip-Baugruppe montiert (wie etwa ein keramischer Träger, der einen oder beide Oberflächenzwischenverbindungen oder vergrabene Zwischenverbindungen aufweist). In jedem Fall kann der Chip mit anderen Chips, diskreten Schaltelementen und/oder anderen Signalverarbeitungsvorrichtungen als Teil von entweder einem Zwischenprodukt oder einem Endprodukt integriert sein.
  • Bezugnahmen hierin auf Ausdrücke wie „vertikal“, „horizontal“, etc. erfolgen beispielhaft und nicht zur Beschränkung, um einen Referenzrahmen zu schaffen. Der Ausdruck „horizontal“ wie hierin verwendet, ist als eine Ebene definiert, die parallel zu einer konventionellen Ebene eines Halbleitersubstrats ist, ungeachtet seiner tatsächlichen dreidimensionalen räumlichen Ausrichtung. Die Begriffe „vertikal“ and „normal“ beziehen sich auf eine Richtung, die senkrecht zur Horizontalen, wie gerade definiert, ist. Der Begriff „lateral“ bezieht sich auf eine Richtung innerhalb der horizontalen Ebene.
  • Bezugnahmen hierin auf Ausdrücke, die durch eine Näherungssprache modifiziert sind, wie „etwa“, „ungefähr“, und „im Wesentlichen“, sollen nicht auf den spezifizierten präzisen Wert beschränkt sein. Die Näherungssprache kann der Präzision eines Instruments entsprechen, das verwendet wird, um den Wert zu messen, und kann, falls nicht anderweitig abhängig von der Präzision des Instruments, +/- 10% des (der) angegebenen Werts (Werte) sein.
  • Ein Merkmal „verbunden“ oder „gekoppelt“ an ein anderes oder mit einem anderen Merkmal kann an das oder mit dem anderen Merkmal direkt verbunden oder gekoppelt sein oder stattdessen kann eines oder können mehrere dazwischenkommende Merkmale vorhanden sein. Ein Merkmal kann an ein anderes oder mit einem anderen Merkmal „direkt verbunden“ oder „direkt gekoppelt“ sein, falls dazwischenkommende Merkmale nicht vorhanden sind. Ein Merkmal kann an ein anderes oder mit einem anderen Merkmal „indirekt verbunden“ oder „indirekt gekoppelt“ sein, falls wenigstens ein dazwischenkommendes Merkmal vorhanden ist. Ein Merkmal „an“ einem anderen Merkmal oder es „kontaktierend“ kann direkt an oder in direktem Kontakt mit dem anderen Merkmal sein, oder stattdessen kann eines oder können mehrere dazwischenkommende Merkmale vorhanden sein. Ein Merkmal kann „direkt an“ oder in „direktem Kontakt“ mit einem anderen Merkmal sein, falls dazwischenkommende Merkmale nicht vorhanden sind. Ein Merkmal kann „indirekt an“ oder in „indirektem Kontakt“ mit einem anderen Merkmal sein, falls wenigstens ein dazwischenkommendes Merkmal vorhanden ist.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung wurden zum Zwecke der Veranschaulichung präsentiert, sollen aber nicht erschöpfend oder auf die offenbarten Ausführungsformen beschränkt sein. Viele Modifikationen und Variationen sind für die gewöhnlichen Fachleute offensichtlich, ohne vom Umfang und der Idee der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder technische Verbesserung gegenüber auf dem Markt erhältlichen Technologien am besten zu erklären, oder es anderen gewöhnlichen Fachleuten zu ermöglichen, die hierin offenbarten Ausführungsformen zu verstehen.

Claims (20)

  1. Struktur für einen Feldeffekttransistor, wobei die Struktur umfasst: einen Halbleiterkörper; eine erste Gate-Struktur, die sich über dem Halbleiterkörper erstreckt; eine zweite Gate-Struktur, die sich über dem Halbleiterkörper erstreckt; und einen ersten Source-/Drain-Bereich lateral zwischen der ersten Gate-Struktur und der zweiten Gate-Struktur, wobei der erste Source-/Drain-Bereich eine erste Halbleiterschicht umfasst, die eine erste Sektion, eine zweite Sektion und eine dritte Sektion aufweist, wobei der Halbleiterkörper einen ersten Abschnitt und einen zweiten Abschnitt umfasst, der erste Abschnitt des Halbleiterkörpers zwischen der ersten Sektion der ersten Halbleiterschicht und der zweiten Sektion der ersten Halbleiterschicht positioniert ist, und der zweite Abschnitt des Halbleiterkörpers zwischen der zweiten Sektion der ersten Halbleiterschicht und der dritten Sektion der ersten Halbleiterschicht positioniert ist.
  2. Struktur nach Anspruch 1, wobei der Halbleiterkörper einen ersten Hohlraum, einen zweiten Hohlraum und einen dritten Hohlraum umfasst, die erste Sektion der ersten Halbleiterschicht in dem ersten Hohlraum positioniert ist, die zweite Sektion der ersten Halbleiterschicht in dem zweiten Hohlraum positioniert ist, und die dritte Sektion der ersten Halbleiterschicht in dem dritten Hohlraum positioniert ist.
  3. Struktur nach Anspruch 2, wobei die zweite Sektion der ersten Halbleiterschicht in dem zweiten Hohlraum in direktem Kontakt mit dem zweiten Abschnitt des Halbleiterkörpers und in direktem Kontakt mit dem ersten Abschnitt des Halbleiterkörpers ist.
  4. Struktur nach Anspruch 3, wobei die erste Sektion der ersten Halbleiterschicht in dem ersten Hohlraum in direktem Kontakt mit dem ersten Abschnitt des Halbleiterkörpers ist, und die dritte Sektion der ersten Halbleiterschicht in dem dritten Hohlraum in direktem Kontakt mit dem zweiten Abschnitt des Halbleiterkörpers ist.
  5. Struktur nach Anspruch 2, wobei der Halbleiterkörper eine Halbleiter-Finne ist.
  6. Struktur nach Anspruch 2, wobei der Halbleiterkörper eine obere Oberfläche aufweist, und die erste Sektion, die zweite Sektion und die dritte Sektion der ersten Halbleiterschicht jeweilige Abschnitte umfassen, die über der oberen Oberfläche des Halbleiterkörpers ineinander übergehen.
  7. Struktur nach Anspruch 1, wobei der erste Abschnitt des Halbleiterkörpers einen ersten dotierten Bereich umfasst, der einen ersten Dotierstoff enthält, der zweite Abschnitt des Halbleiterkörpers einen zweiten dotierten Bereich umfasst, der den ersten Dotierstoff enthält, und der erste dotierte Bereich und der zweite dotierte Bereich im Wesentlichen gleiche Dicken aufweisen.
  8. Struktur nach Anspruch 1, wobei der Halbleiterkörper eine obere Oberfläche aufweist, und ferner umfasst: eine zweite Schicht, die einen ersten Abschnitt auf der oberen Oberfläche des Halbleiterkörpers über dem ersten Abschnitt des Halbleiterkörpers und einen zweiten Abschnitt auf der oberen Oberfläche des Halbleiterkörpers über dem zweiten Abschnitt des Halbleiterkörpers aufweist.
  9. Struktur nach Anspruch 8, wobei die erste Sektion, die zweite Sektion und die dritte Sektion der ersten Halbleiterschicht jeweilige Abschnitte umfassen, die über der oberen Oberfläche des Halbleiterkörpers, dem ersten Abschnitt der zweiten Schicht und dem zweiten Abschnitt der zweiten Schicht ineinander übergehen.
  10. Struktur nach Anspruch 8, wobei die zweite Schicht von einem Metall umfasst ist.
  11. Struktur nach Anspruch 8, wobei der erste Abschnitt und der zweite Abschnitt der zweiten Schicht direkt auf der oberen Oberfläche des Halbleiterkörpers positioniert sind.
  12. Struktur nach Anspruch 1, ferner umfassend: ein Halbleitersubstrat, wobei der Halbleiterkörper eine Halbleiter-Finne ist, die von dem Halbleitersubstrat weg vorsteht.
  13. Struktur nach Anspruch 1, ferner umfassend: einen Kontakt, der mit dem ersten Source-/Drain-Bereich verbunden ist.
  14. Struktur nach Anspruch 1, ferner umfassend: einen zweiten Source-/Drain-Bereich umfassend eine zweite Halbleiterschicht, die eine erste Sektion, eine zweite Sektion und eine dritte Sektion aufweist, wobei der Halbleiterkörper einen dritten Abschnitt und einen vierten Abschnitt umfasst, der dritte Abschnitt des Halbleiterkörpers zwischen der ersten Sektion der zweiten Halbleiterschicht und der zweiten Sektion der zweiten Halbleiterschicht positioniert ist, der vierte Abschnitt des Halbleiterkörpers zwischen der zweiten Sektion der zweiten Halbleiterschicht und der dritten Sektion der zweiten Halbleiterschicht positioniert ist, und die erste Gate-Struktur lateral zwischen dem ersten Source-/Drain-Bereich und dem zweiten Source-/Drain-Bereich positioniert ist.
  15. Verfahren zum Bilden einer Struktur für einen Feldeffekttransistor, wobei das Verfahren umfasst: Bilden einer ersten Gate-Struktur, die sich über einem Halbleiterkörper erstreckt; Bilden einer zweiten Gate-Struktur, die sich über dem Halbleiterkörper erstreckt; Bilden einer ersten Sektion, einer zweiten Sektion und einer dritten Sektion einer Halbleiterschicht lateral zwischen der ersten Gate-Struktur und der zweiten Gate-Struktur, wobei der Halbleiterkörper einen ersten Abschnitt und einen zweiten Abschnitt umfasst, der erste Abschnitt des Halbleiterkörpers zwischen der ersten Sektion der Halbleiterschicht und der zweiten Sektion der Halbleiterschicht positioniert ist, der zweite Abschnitt des Halbleiterkörpers zwischen der zweiten Sektion der Halbleiterschicht und der dritten Sektion der Halbleiterschicht positioniert ist, und die erste Sektion, die zweite Sektion und die dritte Sektion der Halbleiterschicht Komponenten eines Source-/Drain-Bereichs des Feldeffekttransistor sind.
  16. Verfahren nach Anspruch 15, ferner umfassend: Bilden eines ersten Hohlraums, eines zweiten Hohlraums und eines dritten Hohlraums in dem Halbleiterkörper, wobei die erste Sektion der Halbleiterschicht in dem ersten Hohlraum epitaktisch aufgewachsen wird, die zwei Sektion der Halbleiterschicht in dem zweiten Hohlraum epitaktisch aufgewachsen wird, und die dritte Sektion der Halbleiterschicht in dem dritten Hohlraum epitaktisch aufgewachsen wird.
  17. Verfahren nach Anspruch 16, wobei das Bilden der ersten Sektion, der zweiten Sektion und der dritten Sektion der Halbleiterschicht lateral zwischen der ersten Gate-Struktur und der zweiten Gate-Struktur umfasst: Bilden eines ersten Spacers und eines zweiten Spacers auf dem Halbleiterkörper an jeweiligen Positionen lateral zwischen der ersten Gate-Struktur und der zweiten Gate-Struktur.
  18. Verfahren nach Anspruch 17, wobei das Bilden des ersten Hohlraums, des zweiten Hohlraums und des dritten Hohlraums in dem Halbleiterkörper umfasst: Ätzen des Halbleiterkörpers mit dem erste Spacer und dem zweiten Spacer auf dem Halbleiterkörper, um den ersten Hohlraum, den zweiten Hohlraum und den dritten Hohlraum in dem Halbleiterkörper zu bilden.
  19. Verfahren nach Anspruch 18, wobei der erste Abschnitt des Halbleiterkörpers unter dem ersten Spacer positioniert ist und der zweite Abschnitt des Halbleiterkörpers unter dem zweiten Spacer positioniert ist.
  20. Verfahren nach Anspruch 18, wobei der erste Hohlraum in dem Halbleiterkörper lateral zwischen der ersten Gate-Struktur und dem ersten Spacer gebildet wird, der zweite Hohlraum in dem Halbleiterkörper lateral zwischen dem ersten Spacer und dem zweiten Spacer gebildet wird, und der dritte Hohlraum in dem Halbleiterkörper lateral zwischen dem zweiten Spacer und der zweiten Gate-Struktur gebildet wird.
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