DE102022209975A1 - Chip-Anordnung, Verfahren zum Bilden einer Chip-Anordnung, Dokumentenstruktur und Verfahren zum Bilden einer Dokumentenstruktur - Google Patents

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Jens Pohl
Uwe Wagner
Kristof Bothe
Andreas Kohl
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Infineon Technologies AG
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Abstract

Eine Chip-Anordnung (200) wird bereitgestellt, die einen Träger (120) mit einer Kavität (114) und mindestens einem Trägerkontakt (LA, LB), einen in der Kavität (114) angeordneten Chip (100) mit mindestens einem Chipkontakt (108), und einen Wirebond-Draht (222) aufweist, der den mindestens einen Chipkontakt (108) mit dem mindestens einen Trägerkontakt (LA, LB) elektrisch leitend verbindet, wobei der Wirebond-Draht in mindestens einem Teilbereich flachgedrückt ist.

Description

  • Die Erfindung betrifft eine Chip-Anordnung, ein Verfahren zum Bilden einer Chip-Anordnung, eine Dokumentenstruktur und ein Verfahren zum Bilden einer Dokumentenstruktur.
  • Für verschiedene Anwendungen, wie beispielsweise (z.B. Krypto-)Banknoten, Dokumente, usw. ist es erstrebenswert, einen Chip in Papierlagen einzubetten.
  • Der Chip sollte eine Kontaktlos-Kommunikation bereitstellen können, beispielsweise als Nahfeldkommunikation (NFC), beispielsweise als passives Element, das Energie mittels der Nahfeldkommunikation bereitgestellt bekommt, z. B. von einem Smartphone, und - je nach geplanter Nutzung - eingerichtet sein, anwendungsbezogene Funktionen auszuführen, z. B. Transaktionen zu signieren (z. B. mittels Elliptische-Kurven-Kryptographie, z.B. eines so genannten Elliptic Curve Digital Signature Algorithm (ECDSA)).
  • Gegenwärtige Chip-Anordnungen sind allerdings typischerweise zu dick oder sind konstruktionsbedingt nicht robust genug, so dass sie beim Fertigungsprozess oder bei der späteren Nutzung beschädigt werden und elektrisch ausfallen.
  • Wenn man von einer herkömmlichen Banknote mit einer Dicke zwischen etwa 90 µm und 110 µm ausgeht, und davon, dass zwei Lagen von je etwa 35 µm dickem Papier zum Bereitstellen der Banknoten-Funktionalität vorhanden sein sollten (z.B. zum Befestigen/Halten des Chips und um eine mechanische Manipulation zu erschweren oder zu verhindern), verbleiben zwischen 20 µm und 40 µm für eine Schicht, in welcher der Chip mit der beschriebenen Funktionalität unterzubringen ist, möglicherweise etwas mehr, beispielsweise bis zu etwa 70 µm oder zumindest deutlich dünner als 100 µm, wenn eine etwas dickere Banknote akzeptabel ist.
  • Der Chip selbst ist typischerweise zu klein, um eine für NFC geeignete Antenne direkt auf dem Chip unterzubringen, sondern es könnte nötig sein, die Antenne auf einem Träger anzuordnen, auf/in welchem der Chip angeordnet und mit der Antenne verbunden wird.
  • Allerdings sind Standard-Verbindungstechnologien wie Drahtbonden oder eine Flip-Chip-Verbindung nicht geeignet, weil sie zu einer zu großen Dicke der Chip-Anordnung führen würden.
  • Herkömmliches Drahtbonden beispielsweise benötigt eine minimale Höhe des Drahtbogens, welcher verkapselt wird („Globtop“), Flip-Chip ist unattraktiv, weil es Verbindungen in einer Kavität eines Trägers benötigt, was das Träger komplex und teuer in der Fertigung macht, und Lötmittel müssten in der Lage sein, Lücken von etwa 200 µm bis 300 µm zwischen benachbarten Kontakten zu überbrücken, was wegen der Oberflächenspannung des Lötmittels während des Aufschmelzens nicht möglich ist (stattdessen würde das Lötmittel sich an beiden Kontakten sammeln, ohne die Lücke zu überbrücken).
  • Beim Verwenden von leitfähigen Pasten, z. B. Leitklebern, werden diese typischerweise aufgetragen, beispielsweise indem mittels Nadeln Zeit/Druck gesteuert dispensiert wird oder mittels Tintenstrahl- oder Schablonendrucks gedruckt wird. Auch diese Vorgehensweise führt dazu, dass die Chip-Anordnung zu dick wird. Denn die Dicke der Pastenschicht wird typischerweise durch Materialeigenschaften wie beispielsweise thixotropische Eigenschaften bestimmt, welche bewirken, dass das Verbindungsmaterial sich typischerweise über den Anschlussflächen signifikant in die Höhe erstreckt. Das hat zur Folge, dass Chip-Anordnungen, die gemäß dem Stand der Technik gefertigt werden unter der Verwendung leitfähiger Pasten zu dick sind für die Verwendung in Banknoten und sonstigen (Papier-)Dokumenten.
  • In verschiedenen Ausführungsbeispielen wird eine Chip-Anordnung bereitgestellt, bei welcher eine Verbindungsstruktur zwischen einem Chip und einer Leiterbahn (die beispielsweise eine Antenne aufweisen kann) so dünn bzw. flach ausgeführt ist, dass die Chip-Anordnung in einer Banknote oder einem vergleichbar dünnen (Papier-)Dokument verwendbar ist.
  • Die Verbindungsstruktur kann in verschiedenen Ausführungsbeispielen als in mindestens einem Teilbereich flachgedrückter Wirebond-Draht gebildet sein. Das Flachdrücken kann mittels eines Stempels ausgeführt werden oder sein, der beispielsweise eine ebene Pressfläche aufweisen kann.
  • Der Wirebond-Draht kann nach einem Anbringen an einem Chipkontakt und einem Trägerkontakt (z. B. einem Antennenkontakt) zu einer geringeren Höhe (bzw. Dicke) umgeformt werden, beispielsweise flachgedrückt werden, beispielsweise mittels eines Stempels, der eingerichtet ist, eine Kaltverformung auszuführen, oder beispielsweise mittels einer heißen Thermode, oder beispielsweise mit einer Ultraschall-Sonotrode.
  • Nach dem Umformen kann der Wirebond-Draht in dem mindestens einen flachgedrückten Teilbereich eine planare Oberfläche aufweisen.
  • Ferner kann der Wirebond-Draht einen elektrisch leitenden Kontakt zwischen einem Chipkontakt und dem Trägerkontakt bilden, wobei der Trägerkontakt mit einer auf dem Träger angeordneten Leiterbahn, z. B. einer Antenne, elektrisch leitend verbunden sein kann. Der Wirebond-Draht kann so gebildet sein, dass er sich im flachgedrückten Teilbereich nur unwesentlich über die Oberfläche des jeweiligen Kontakts (also des Chipkontakts oder des Trägerkontakts) hinaus in die Höhe (z. B. vom Chip bzw. Träger weg) erstreckt, beispielsweise um maximal 10 µm oder maximal 5 µm.
  • In einem Teilbereich, der sich an den mindestens einen flachgedrückten Teilbereich anschließt (z. B. zwischen zwei flachgedrückten Teilbereichen) kann der Wirebond-Draht flexibel (z. B. biegbar) sein und kann beispielsweise innerhalb der Kavität verlaufen, beispielsweise so, dass seine auf der dem Träger entgegengesetzten Seite liegende Manteloberfläche nicht über eine Oberfläche des freiliegenden Teilbereichs hinausragt oder ohne Beschädigung des Wirebond-Drahts in eine solche Position bringbar ist.
  • In verschiedenen Ausführungsbeispielen wird eine Chip-Anordnung bereitgestellt, die ein Träger mit mindestens einem Trägerkontakt und einer Kavität, einen in der Kavität angeordneten Chip mit mindestens einem Chipkontakt und mindestens einen Wirebond-Draht aufweist, welcher den mindestens einen Chipkontakt mit dem mindestens einen Trägerkontakt elektrisch leitend verbindet, wobei der Wirebond-Draht in mindestens einem Teilbereich flachgedrückt ist.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert.
  • Es zeigen
    • 1A eine schematische Darstellung eines Chips zur Verwendung bei einer Chip-Anordnung gemäß verschiedenen Ausführungsbeispielen;
    • 1B eine schematische Darstellung eines Trägers mit mindestens einem Trägerkontakt zur Verwendung bei einer Chip-Anordnung gemäß verschiedenen Ausführungsbeispielen;
    • 2A bis 2E eine Veranschaulichung eines Verfahrens zum Bilden einer Chip-Anordnung gemäß verschiedenen Ausführungsbeispielen;
    • 3A und 3B schematische Detailansichten von Chip-Anordnungen gemäß verschiedenen Ausführungsbeispielen;
    • 4A bis 4C eine Veranschaulichung eines Verfahrens zum Bilden einer Chip-Anordnung gemäß verschiedenen Ausführungsbeispielen;
    • 5 schematische Detailansichten von Chip-Anordnungen gemäß verschiedenen Ausführungsbeispielen;
    • 6A eine Explosionszeichnung einer Dokumentenstruktur gemäß verschiedenen Ausführungsbeispielen;
    • 6B eine schematische Darstellung einer Dokumentenstruktur gemäß verschiedenen Ausführungsbeispielen;
    • 7 ein Flussdiagramm eines Verfahrens zum Bilden einer Chip-Anordnung gemäß verschiedenen Ausführungsbeispielen; und
    • 8 ein Flussdiagramm eines Verfahrens zum Bilden einer Dokumentenstruktur gemäß verschiedenen Ausführungsbeispielen.
  • In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die Teil dieser bilden und in denen zur Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeübt werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „oben“, „unten“, „vorne“, „hinten“, „vorderes“, „hinteres“, usw. mit Bezug auf die Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen in einer Anzahl verschiedener Orientierungen positioniert werden können, dient die Richtungsterminologie zur Veranschaulichung und ist auf keinerlei Weise einschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Es versteht sich, dass die Merkmale der hierin beschriebenen verschiedenen beispielhaften Ausführungsformen miteinander kombiniert werden können, sofern nicht spezifisch anders angegeben. Die folgende ausführliche Beschreibung ist deshalb nicht in einschränkendem Sinne aufzufassen, und der Schutzumfang der vorliegenden Erfindung wird durch die angefügten Ansprüche definiert.
  • Im Rahmen dieser Beschreibung werden die Begriffe „verbunden“, „angeschlossen“ sowie „gekoppelt“ verwendet zum Beschreiben sowohl einer direkten als auch einer indirekten Verbindung, eines direkten oder indirekten Anschlusses sowie einer direkten oder indirekten Kopplung. In den Figuren werden identische oder ähnliche Elemente mit identischen Bezugszeichen versehen, soweit dies zweckmäßig ist.
  • 2A bis 2E veranschaulichen ein Verfahren zum Bilden einer Chip-Anordnung 200 gemäß verschiedenen Ausführungsbeispielen. Das Verfahren wird typischerweise als Rolle-zu-Rolle-Verfahren unter Verwendung eines für Chipkarten Module typischen 35-mm-Bandes ausgeführt. Der Einfachheit halber wird hier jeweils nur ein einzelnes Modul dargestellt.
  • Bei dem Verfahren wird ein Chip 100 in eine Kavität 114 einer Leiterbahnanordnung 102 eingefügt. Um zu vermeiden, dass Figuren, die der Veranschaulichung des Verfahrens bzw. von Eigenschaften der Chip-Anordnung 200 gemäß verschiedenen Ausführungsbeispielen dienen, zu unübersichtlich werden, sind in 1A ein beispielhafter Chip 100 und in 1B eine beispielhafte Leiterbahn-Anordnung 102 (beispielhaft eine Antennen-Anordnung 102), welche jeweils Teil der Chip-Anordnung 200 gemäß verschiedenen Ausführungsbeispielen sein können, mit ausführlichen Bezugszeichen dargestellt. In den nachfolgenden Figuren sind teilweise Bezugszeichen weggelassen. Dafür können ggf. 1A bzw. 1B herangezogen werden.
  • Die Chip-Anordnung 200 kann einen Träger 120 mit einer Kavität 114 aufweisen. Ein solcher Träger 120 ist beispielhaft in 2A dargestellt.
  • Der Träger 120 kann mindestens einen Trägerkontakt LA, LB aufweisen.
  • Auf mindestens einer Oberfläche des Trägers 120 kann eine Leiterbahn 116 aufgebracht sein. Die Leiterbahn 116 kann elektrisch leitend mit dem mindestens einen Trägerkontakt LA, LB verbunden sein.
  • Die Leiterbahn 116 kann beispielsweise eine so genannte Coilon-Module-Antenne (CoM-Antenne) für eine Kontaktlos- (CL)Kommunikation bilden, und der mindestens eine Trägerkontakt LA, LB kann die beiden Antennen-Kontakte bilden.
  • Die Leiterbahn 116 kann als eine strukturierte Metallisierung auf dem Träger 120 angeordnet sein. Die Leiterbahn 116 kann in verschiedenen Ausführungsbeispielen eine Mehrzahl funktioneller Bereiche oder zumindest manche davon aufweisen, beispielsweise Antennenwindungen 116W, Verbindungsstrukturen 116V, kapazitive Strukturen 116C und Durchkontaktierungen 116T. Die Leiterbahn (z. B. die Antenne) 116 kann in verschiedenen Ausführungsbeispielen auf beiden einander entgegengesetzten Hauptoberflächen des Trägers 120 ausgebildet sein. Beispielsweise können die Antennenwindungen 116W auf beiden Hauptoberflächen angeordnet sein, und/oder die kapazitiven Strukturen 116C können so auf beiden Hauptoberflächen angeordnet sein, dass sie gemeinsam einen Kondensator bilden. Eine Verbindung zwischen den beiden Hauptoberflächen kann mittels der Durchkontaktierungen 116T bereitgestellt sein. Die Anordnung der Antenne 116 über beiden Hauptoberflächen des Trägers 120 kann beispielsweise wie in DE 10 2018 105 383 B4 erfolgen.
  • Die Leiterbahn 116 kann eine Leiterbahn-Oberfläche aufweisen. Darunter ist eine oberste Oberfläche der Leiterbahn 116 zu verstehen, also diejenige Fläche der Leiterbahn 116, die am weitesten von dem Träger 120 entfernt ist und von ihm weg weist. Flächen der Leiterbahn 116, die sich zwischen der Leiterbahn-Oberfläche und dem Träger 120 befinden, werden als Seitenflächen bezeichnet.
  • Das Träger 120 mit der Kavität 114 und die Leiterbahn 116 können gemeinsam die Leiterbahn-Anordnung 102 bilden.
  • Die Chip-Anordnung 200 kann einen in der Kavität 114 angeordneten Chip 100 aufweisen.
  • Der Chip 100 kann beispielsweise ein Sicherheitschip sein, beispielsweise ein so genanntes Secure Element. Der Chip 100 kann beispielsweise eingerichtet sein, Transaktionen zu signieren (z.B. mittels ECDSA), eine Echtheit eines Dokuments, in welches die Chip-Anordnung 200 eingebettet sein kann, nachzuweisen (d. h. das Dokument zu authentifizieren, und/oder eine Blockchain bzw. darauf bezogene Information zu speichern.
  • Der Chip 100 kann ein sehr dünnes Halbleiter- (z. B. Silizium-)Substrat 104 aufweisen. Die Dicke des Substrats 104 kann beispielsweise in einem Bereich von etwa 15 µm bis etwa 40 µm, beispielsweise von etwa 15 µm bis etwa 30 µm liegen.
  • Der Chip 100 kann mindestens einen Chipkontakt 108 aufweisen, der mit einem Schaltkreis des Chips 100 mittels eines Vias (bzw. mindestens eines Vias pro Chipkontakt 108 im Fall mehrerer Chipkontakte 108) verbunden sein kann.
  • Zwischen dem mindestens einen Chipkontakt 108 und dem Substrat 104 kann eine Passivierungsschicht 106 angeordnet sein, die beispielsweise ein Polyimid oder ein anderes gängiges Passivierungsmaterial aufweisen kann.
  • Der mindestens eine Chipkontakt 108 kann Teil einer Umverdrahtungsebene (RDL) sein, welche auf Waferebene aufgebracht wird und dem Zweck dienen kann, Chip-Anschlüsse C-LA, C-LB für die Leiterbahn 116 zum Kontaktieren der Trägerkontakte LA, LB bereitzustellen.
  • Die Umverdrahtungsebene - und damit der mindestens eine Chipkontakt 108 - weist typischerweise eine so genannte Seed Layer auf, die beispielsweise eine sehr dünne (verglichen mit der nachfolgenden galvanischen Schicht) Ti oder TiW-Schicht mit gesputtertem Cu aufweisen kann, und darauf galvanisch abgelagertes Kupfer, typischerweise mit einer Dicke in einem Bereich von etwa 3 µm bis etwa 30 µm, Nickel (typischerweise etwa 500 nm bis etwa 5 µm) und einer obersten dünnen Au- oder Pd-Schicht (von typischerweise etwa 50 nm bis etwa 150 nm).
  • In verschiedenen Ausführungsbeispielen kann der mindestens eine Chipkontakt 108 zwei Chipkontakte 108 (C-LA, C-LB) aufweisen, die polygonal, beispielsweise L-förmig, gebildet und verschachtelt angeordnet sein können. In verschiedenen Ausführungsbeispielen kann ein Winkel zwischen dem langen Schenkel und dem kurzen Schenkel 90° oder einen davon unterschiedlichen Winkel (größer oder kleiner) aufweisen. Die langen Schenkel können in verschiedenen Ausführungsbeispielen entlang gegenüberliegender Chipkanten angeordnet sein, und die kurzen Schenkel können ebenfalls entlang gegenüberliegender Chipkanten angeordnet sein. In anderen Ausführungsbeispielen können die Schenkel in einem anderen Winkel (anders als parallel) zur Chipkante verlaufen, beispielsweise in einem Winkel zwischen 0° und 45°, was beispielsweise bedingt sein kann durch die Kristallstruktur des Halbleitermaterials des Substrats 104.
  • Die beiden Chipkontakte 108 können gemeinsam fast die gesamte Chipfläche bedecken. Dadurch und wegen der verschachtelten Anordnung der L-förmigen Kontakte kann eine mechanische Stabilität des dünnen Chips 100 erhöht sein, denn damit kann das dünne Silizium gegen mechanische Spannungen entlang zweier orthogonaler Richtungen geschützt sein.
  • Um anzuzeigen, für welche Verbindung die beiden Chipkontakte 108 aus den beispielhaften Ausführungsformen bereitstehen, sind sie in den Figuren zusätzlich mit C-LA (für den Kontakt mit dem Terminal LA) und C-LB (für den Kontakt mit Terminal LB) bezeichnet.
  • Der Chipkontakt 108 kann eine Chipkontakt-Oberfläche aufweisen. Die Chipkontakt-Oberfläche ist als die oberste Oberfläche des Chipkontakts 108 zu verstehen, also diejenige Oberfläche, die am weitesten von einem Chipsubstrat 104 entfernt ist und von ihm weg weist.
  • Der Chip 100 kann in der Kavität 114 so angeordnet werden oder sein, dass sein mindestens einer Chipkontakt 108 von der Kavität 114 weg weist. Anders ausgedrückt liegt der mindestens eine Chipkontakt 108 frei, wenn der Chip 100 in der Kavität 114 angeordnet ist.
  • Zum Anordnen (bzw. Befestigen) des Chips 100 in der Kavität 114 kann beispielsweise ein Haftmittel 220, z. B. ein nichtleitendes Haftmittel (NCA/CNP), in der Kavität 114 angeordnet werden, beispielsweise mittels eines Nadeldispensers oder einer Jetter Düse. Das Haftmittel 220 kann beispielsweise Epoxy-basiert sein. Der Vorgang ist beispielhaft in 2B dargestellt.
  • Dabei kann das Haftmittel 220 teilweise verdrängt oder umgeformt werden. Das Haftmittel 220 kann dazu dienen, den Chip 100 in der Kavität 114 zu befestigen. In verschiedenen Ausführungsbeispielen kann das Haftmittel 220 dazu dienen, von ihm benetzte Teile des Chips 100 zu verkapseln zum Schutz vor Umwelteinflüssen, zum mechanischen Schutz des Chips 100, und/oder zum elektrischen Isolieren.
  • Das Haftmittel 220 kann als einzelner Punkt oder in einem Punktraster oder in Linienform oder in einer Kombination davon aufgetragen werden.
  • Nach dem Anordnen des Chips 100 in der Kavität 114 kann das Haftmittel 220 ausgehärtet werden, beispielsweise mittels Erhitzens, z.B. unter Verwendung einer Heizplatte, eines Ofens, einer Thermode, oder durch Lichthärtung (z.B. UV-Licht), oder einer Kombination davon.
  • Die Leiterbahn-Anordnung 102 mit dem in der Kavität 114 angeordneten Chip 100 ist beispielhaft in 2C dargestellt. In eine Lücke zwischen Seitenwänden des Trägers 120 und Seitenwänden des Chips 100 ist vom Boden der Kavität 114 verdrängtes Haftmittel 220 eingedrungen und bedeckt den Boden der Kavität partiell oder vollständig. An einer Oberseite kann das Haftmittel 220 in der Lücke eine Hohlkehle bilden.
  • Die Chip-Anordnung 200 kann ferner einen Wirebond-Draht 222 aufweisen, der den mindestens einen Chipkontakt 108 mit dem mindestens einen Trägerkontakt LA, LB (und damit auch mit der Leiterbahn 116, z. B. der Antenne) elektrisch leitend verbindet.
  • In einem Fall, dass mehr als ein Chipkontakt 108 (z. B. C-LA und C-LB) bereitgestellt ist, und mehr als ein Trägerkontakt LA, LB vorhanden ist (z. B. zwei Antennenkontakte), kann jeder der Chipkontakte C-LA, C-LB mit einem der Trägerkontakte LA, LB elektrisch leitend verbunden sein bzw. werden.
  • Der Wirebond-Draht 222 kann ein Metalldraht sein, der üblicherweise für das Herstellen von Wirebond-Verbindungen im Chipbereich verwendet wird.
  • Übliche Drähte haben einen runden Querschnitt, es können aber auch andere Querschnitte verwendet werden, z.B. rechteckigwie beim Aluminium Bändchen Bonden.
  • Beispielsweise kann der Wirebond-Draht ein reiner Golddraht sein (vom 4N-Typ), der sehr weich ist und sich ausgezeichnet für ein Flachdrücken eignet.
  • Goldlegierungen oder andere Materialien wie beispielsweise Kupfer, Aluminium und/oder Silber oder Legierungen daraus oder aus anderen Metallen oder mehrschichtige Drähte mit unterschiedlichen Metallen oder Metalllegierungen können alternativ je nach Bedarf oder Verfügbarkeit geeignet sein und verwendet werden.
  • Ein Querschnitt des Wirebond-Drahts 222 vor dem Flachdrücken kann beispielsweise rund oder elliptisch sein, oder jede andere geeignete Form aufweisen.
  • Der Wirebond-Draht 222 kann zunächst an den zu verbindenden Kontakten (dem Chipkontakt 108 und dem Trägerkontakt LA/LB) angebracht werden, beispielsweise mittels im Stand der Technik bekannter Wirebond-Verfahren, beispielsweise Wedge-Bonding, Nailhead-Bonding, Wire-on-Bump- (WOB-)-Bonding, usw., wobei für die Kontaktierung auf dem Chipkontakt 108 mit demselben oder einem anderen Verfahren ausgeführt sein/werden kann wie die Kontaktierung auf dem Trägerkontakt LA, LB. Bei einem Aluminium-Wirebond-Draht wird typischerweise Wedge-Bonding verwendet.
  • Zwischen den Kontaktierungen kann der Wirebond-Draht 222 auf dem kürzesten Weg verlegt sein, d. h. gerade oder im Wesentlichen gerade (das ist beispielhaft in 2C und in 4A dargestellt, für drei Wirebond-Drähte 222 zwischen dem Chipkontakt C-LA und dem Trägerkontakt LA, und drei weitere Wirebond-Drähte 222 zwischen dem Chipkontakt C-LB und dem Trägerkontakt LB) oder mit einer überschüssigen Länge, so dass der Wirebond-Draht 222 sich vor dem Flachdrücken in eine vorbestimmte oder beliebige Richtung biegen kann, beispielsweise vom Träger 120 weg, in die Kavität 114 hinein, oder beispielsweise im Wesentlichen parallel zu einer Oberfläche des Chipkontakts 108 bzw. des Trägerkontakts LA/LB.
  • Anschließend kann mindestens ein Teilbereich 222T1, 222T2 des Wirebond-Drahts 222 umgeformt werden (beispielsweise flachgedrückt), so dass der Wirebond-Draht 222 in dem mindestens einen Teilbereich eine planare Oberfläche aufweist. Eine Fläche, mit welcher eine Kraft zum Umformen des Wirebond-Drahts 222 ausgeübt wird, kann planar oder im Wesentlichen planar sein. Diese Planarität kann beim Umformen auf den Wirebond-Draht 222 übertragen werden.
  • Das Ergebnis des Flachdrückens ist in 2E beispielhaft dargestellt, der Flachdrück-Vorgang ist in 4B beispielhaft veranschaulicht.
  • In verschiedenen Ausführungsbeispielen kann mittels des Flachdrückens des mindestens einen Teilbereichs des Wirebond-Drahts 222 eine Minimierung der Dicke H3 der Chip-Anordnung 200 verwirklicht werden.
  • Der Wirebond-Draht 222 kann während des Flachdrückens auf den Chipkontakt gedrückt werden und dabei den flachgedrückten ersten Teilbereich 222T1 bilden. Bevorzugt gleichzeitig oder gegebenenfalls anschließend oder vorher kann der Wirebond-Draht 222 auf den Trägerkontakt gedrückt werden und dabei den flachgedrückten zweiten Teilbereich 222T2 bilden.
  • Eine Geometrie der Chip-Anordnung 200 und Parameter wie Druck (und optional Temperatur) und eine Verformbarkeit, z. B. eine Elastizität, des Wirebond-Drahts 222, welche den Flachdrück-Vorgang beeinflussen, können so eingestellt sein bzw. werden, dass eine vorgegebene Zieldicke erreicht werden kann, ohne dabei den Chip zu beschädigen oder eine Leitfähigkeit durch den Wirebond-Draht 222 signifikant zu beeinträchtigen.
  • Die Zieldicke H1 kann kleiner als etwa 10 µm sein, beispielsweise kleiner als etwa 5 µm.
  • Die Dicke H3 der Chip-Anordnung 200 kann in verschiedenen Ausführungsbeispielen hauptsächlich abhängig sein von der Dicke des Chips 100, denn diese Dicke ist weniger leicht minimierbar als beispielsweise die Dicke des Trägers 120, welches beispielsweise als Schichtenstapel gebildet sein kann (zu 3D ist beispielhaft erläutert, welche Schichten der Träger 120 aufweisen kann). Dementsprechend können die Dicke des Trägers 120 und des Trägerkontakts LA, LB (bzw. der Leiterbahn 116, die ggf. koplanar oder einstückig sein kann mit dem Trägerkontakt LA, LB) in verschiedenen Ausführungsbeispielen so eingestellt werden, dass die Trägerkontakt-Oberfläche koplanar ist mit der Chipkontakt-Oberfläche, oder möglicherweise so, dass die Leiterbahn-Oberfläche die höherliegende Oberfläche ist, insbesondere um zu vermeiden, dass während des Umformungsprozesses mehr Druck auf den Chip 100 ausgeübt wird als auf die Leiterbahn-Anordnung 102, bzw. um zu erreichen, dass während des Flachdrückens Druck (z. B. mittels des Stempels oder der Thermode) hauptsächlich auf die relativ unempfindliche Leiterbahn-Anordnung 102 ausgeübt wird, und nicht auf den druckempfindlicheren Chip 100.
  • Höhenunterschiede zwischen einer Oberfläche des Chipkontakts 108 und des Trägerkontakts LA, LB können dazu führen, dass die Dicke des Wirebond-Drahts 222 im ersten Teilbereich 222T1 und im zweiten Teilbereich 222T2 unterschiedlich ist, und auch eine Flächengröße und -form unterschiedlich ist.
  • Im in 3A und 3B dargestellten Ausführungsbeispiel sind Oberflächen des Chipkontakts und des Trägerkontakts koplanar.
  • Um eine gute mechanische Stabilität der flachgedrückten Wirebond-Draht-Verbindung 222 zu erzielen, kann eine Form von oberen Kanten des Chipkontakts 108 und des Trägerkontakts LA, LB entsprechend gestaltet sein.
  • Denn eine scharfe Kante, welche die jeweiligen Flächen des Chipkontakts 108 bzw. des Trägerkontakts LA, LB beschränkt, könnte das den Wirebond-Draht 222 während des Flachdrück-Vorgangs schwächen.
  • Ein Radius, mit welchem die oberen Kanten des Chipkontakts 108 bzw. des Trägerkontakts LA, LB versehen sind, kann dazu führen, dass der Wirebond-Draht 222 beim Flachdrücken in einem Übergangsbereich nahe der oberen Kante des Chipkontakts 108 bzw. der oberen Kante des Trägerkontakts verstärkt wird.
  • Ein solcher Radius an den oberen Kanten des Chipkontakts 108 bzw. des Trägerkontakts LA, LB kann im Rahmen des Kontakt-Herstellungsverfahrens bereitgestellt werden, beispielsweise im Rahmen der Herstellung der Leiterbahn-Anordnung 102 bzw. bei der Chipherstellung.
  • Typischerweise kann während des Umformens die Chip-Anordnung 200 so angeordnet werden, dass sie mit einer dem Chip 100 abgewandten (Rück-)Seite auf einer planaren Fläche aufliegt (die beispielsweise horizontal ausgerichtet sein kann). Nach dem Umformen kann die Oberfläche des Wirebond-Drahts 222 parallel oder im Wesentlichen parallel zur planaren Fläche sein, und ebenfalls parallel oder im Wesentlichen parallel sein zu einer Ebene, die von Auflagepunkten der Rückseite der Chip-Anordnung 200 definiert wird.
  • Sofern der Wirebond-Draht 222 länger ist als die kürzeste Verbindung zwischen den Kontaktstellen und sich auch nach dem Flachdrücken biegt, können Drahtdicke, Drahtlänge, Biegerichtung des Drahts 222 und eine Dicke des Chipkontakts 108 so eingestellt sein, dass sichergestellt ist, dass bei einem Biegen in Richtung der Kavität 114 der Wirebond-Draht 222 einen von Null verschiedenen Abstand H2 von dem Chipsubstrat 104 aufweist, so dass ein Kurzschluss vermieden werden kann. Beispielsweise kann die Dicke des Chipkontakts 108 20 µm betragen, und die Drahtdicke kann 17,5 µm betragen.
  • 3A und 3B zeigen jeweils schematische Detailansichten von Chip-Anordnungen 200 gemäß verschiedenen Ausführungsbeispielen.
  • 3A zeigt eine Gesamtdarstellung und eine vergrößerte Darstellung eines Zentralbereichs einer Chip-Anordnung 200 gemäß verschiedenen Ausführungsbeispielen, mit einer Draufsicht auf den Chip 100 und einen Teil der Leiterbahnanordnung 102. Ferner zeigt 3A eine vergrößerte Darstellung eines der Bereiche mit dem Wirebond-Draht 222. 3B ist eine schematische partielle Querschnittsansicht entlang der Linie B-B aus 3A. Das Ausführungsbeispiel aus 3A und 3B kann ähnlich oder identisch zum mit Bezug auf 2A bis 2E beschriebenen Ausführungsbeispiel sein.
  • Der Träger 120 kann beispielsweise das (z. B. Polymer-) Trägerband 332, eine Rückseitenmetallisierung 334 und ein mittels eines Wirebond-Drahts 338 angebrachtes Rückseitensubstrat 336 (beispielsweise ebenfalls ein Polymer) aufweisen.
  • 4A bis 4C veranschaulichen das Verfahren zum Bilden einer Chip-Anordnung 200 gemäß verschiedenen Ausführungsbeispielen, insbesondere den Flachdrückvorgang, der oben bereits in Bezug auf 2D und 2E erläutert wurde.
  • In 4A ist der Wirebond-Draht 222 an zwei Stellen jeweils zwischen zwei zu verbindenden Kontakten angeordnet, nämlich jeweils zwischen einem Chipkontakt 108 und einem zugeordneten Trägerkontakt 116 (z. B. zwischen 108, C-LA und 116, LA und zwischen 108, C-LB und 116, LB).
  • In 4B ist der Umformvorgang dargestellt, bei welchem mittels eines Stempels 440 (oder, sofern das Flachdrücken nicht als Kaltumformung, sondern unter zusätzlicher Zuführung von Wärme und/oder optional Ultraschallenergie erfolgt, einer Thermode) 440 eine Kraft F (und optional Wärme entsprechend einer Temperatur T und/oder Ultraschallenergie) auf die Chip-Anordnung 200 übertragen werden, um der Wirebond-Draht 222 in mindestens einem Teilbereich umzuformen (z. B. flachzudrücken) .
  • Das Umformen/Flachdrücken kann fortgesetzt werden, bis die Zieldicke H1 des mindestens einen flachgedrückten Teilbereichs 222T1, 222T2 erreicht ist, beispielsweise eine Dicke von höchstens 10 µm, beispielsweise von höchstens 5 µm.
  • 4C zeigt die erzeugte Chip-Anordnung 200 mit dem jeweils an zwei Enden (jeweils dem ersten Teilbereich 222T1 und dem zweiten Teilbereich 222T2) flachgedrückten Wirebond-Draht 222.
  • 5 zeigt schematische Detailansichten von Chip-Anordnungen 200 gemäß verschiedenen Ausführungsbeispielen, die sich insbesondere hinsichtlich Anzahl und Anordnung der Wirebond-Drähte 222 unterscheiden.
  • Abgesehen davon können die Chip-Anordnungen 200 der 5 ähnlich oder identisch zu den oben beschriebenen Chip-Anordnungen 200 gebildet sein.
  • Bei der Chip-Anordnung 200 in der obersten Darstellung der 5 sind jeweils drei Wirebond-Drähte 222 zwischen dem Trägerkontakt LA/LB und dem zugeordneten Chipkontakt 108 auf dem kürzesten Weg verlegt, wobei die Wirebond-Drähte 222 jeweils eine Kante des Chips 100 überspannen und die beiden Kanten einander gegenüberliegen.
  • Bei der Chip-Anordnung 200 in der mittleren Darstellung der 5 sind jeweils drei Wirebond-Drähte 222 zwischen dem Trägerkontakt LA/LB und dem zugeordneten Chipkontakt 108 mit einem S-formigen Bogen verlegt, wobei die Wirebond-Drähte 222 jeweils eine Kante des Chips 100 überspannen und die beiden Kanten einander gegenüberliegen.
  • der Chip-Anordnung 200 in der obersten Darstellung der 5 sind zwei Gruppen von jeweils drei Wirebond-Drähten 222 zwischen dem Trägerkontakt LA/LB und dem zugeordneten Chipkontakt 108 auf dem kürzesten Weg verlegt, wobei die Wirebond-Drähte 222 jeweils zwei Kanten des Chips 100 überspannen, so dass insgesamt alle vier Chipkanten von Wirebond-Drähten 222 überspannt sind.
  • Damit kann eine Robustheit der Chip-Anordnung 200 erhöht sein, weil eine Wahrscheinlichkeit, dass beispielsweise mittels Biegens oder Verwindens der Chip-Anordnung 200 sämtliche in zwei unterschiedlichen Richtungen verlaufenden Wirebond-Drähte 222, die einen der Chipkontakte 108 mit dem zugeordneten Trägerkontakt LA/LB verbinden, brechen, geringer ist, als wenn alle verbindenden Wirebond-Drähte 222 in derselben Richtung verlegt sind.
  • 6A zeigt eine Explosionszeichnung einer Dokumentenstruktur 600 gemäß verschiedenen Ausführungsbeispielen, und 6B eine schematische Darstellung der Dokumentenstruktur 600 aus 6A.
  • Wie oben bereits angedeutet, kann die Chip-Anordnung 200 dafür bereitgestellt sein, in eine sehr dünne Dokumentenstruktur 600 eingebracht zu werden.
  • Die Chip-Anordnung 200 kann beispielsweise zwischen einer ersten Dokumentenlage 660 und einer zweiten Dokumentenlage 662 angeordnet sein, beispielsweise einlaminiert. Ein Material der ersten Dokumentenlage 660 und/oder der zweiten Dokumentenlage 662 kann beispielsweise Papier aufweisen (welches häufig verwendet wird), und/oder andere Materialien wie beispielsweise Leinen, Kunststoff/Polymere, oder Mischungen oder Kombinationen dieser und möglicherweise anderer Materialien.
  • In verschiedenen Beispielen kann die Chip-Anordnung 200 in einer Kavität einer Trägerschicht 664 angeordnet sein.
  • Auf der Trägerschicht 664 kann in verschiedenen Ausführungsbeispielen zusätzlich ein Sicherheitsmerkmal 666 angeordnet sein. Sofern das Sicherheitsmerkmal 666 für eine optische Wahrnehmung vorgesehen ist, kann die darüberliegende (hier die zweite) Dokumentenlage 662 mit einer Sichtöffnung versehen sein.
  • 7 zeigt ein Flussdiagramm 700 eines Verfahrens zum Bilden einer Chip-Anordnung gemäß verschiedenen Ausführungsbeispielen.
  • Das Verfahren weist ein Bilden einer Kavität in einem Träger (710), ein Aufbringen mindestens eines Trägerkontakts auf dem Träger (720), ein Anordnen eines Chips mit mindestens einem Chipkontakt in der Kavität (730), ein elektrisch leitendes Verbinden des mindestens einen Chipkontakts und des mindestens einen Trägerkontakts mittels eines Wirebond-Drahts (740) und ein Flachdrücken des Wirebond-Drahts in mindestens einem Teilbereich (750) auf.
  • 8 zeigt ein Flussdiagramm 800 eines Verfahrens zum Bilden einer Dokumentenstruktur gemäß verschiedenen Ausführungsbeispielen.
    Das Verfahren weist ein Bilden einer Chip-Anordnung gemäß einem der Ausführungsbeispiele auf (810), beispielsweise wie im Zusammenhang mit 7 und/oder mit 2A bis 2E beschrieben, und ein Einbetten der Chip-Anordnung zwischen einer ersten Dokumentenlage und einer zweiten Dokumentenlage auf (820).
  • Im Folgenden werden zusammenfassend einige Ausführungsbeispiele angegeben.
  • Ausführungsbeispiel 1 ist eine Chip-Anordnung, die ein Träger mit einer Kavität und mindestens einem Trägerkontakt, einen in der Kavität angeordneten Chip mit mindestens einem Chipkontakt, und mindestens einen Wirebond-Draht, der den mindestens einen Chipkontakt mit dem mindestens einen Trägerkontakt elektrisch leitend verbindet, aufweist, wobei der Wirebond-Draht in mindestens einem Teilbereich flachgedrückt ist.
  • Ausführungsbeispiel 2 ist eine Chip-Anordnung gemäß Ausführungsbeispiel 1, wobei der Wirebond-Draht außerhalb des mindestens einen Teilbereichs einen runden oder mehreckigen Querschnitt aufweist.
  • Ausführungsbeispiel 3 ist eine Chip-Anordnung gemäß Ausführungsbeispiel 1 oder 2, wobei der Wirebond-Draht in dem mindestens einen Teilbereich flacher ist als in einem anderen Bereich des Wirebond-Drahtes.
  • Ausführungsbeispiel 4 ist eine Chip-Anordnung gemäß einem der Ausführungsbeispiele 1 bis 3, wobei der mindestens eine flachgedrückte Teilbereich einen ersten Teilbereich aufweist, der in einer Draufsicht auf die Chip-Anordnung innerhalb eines Flächenbereichs des Chipkontakts liegt, und/oder einen zweiten Teilbereich, der in der Draufsicht innerhalb eines Flächenbereichs des Trägerkontakts liegt.
  • Ausführungsbeispiel 5 ist eine Chip-Anordnung gemäß einem der Ausführungsbeispiele 1 bis 4, wobei der Wirebond-Draht in dem mindestens einen Teilbereich eine planare Oberfläche aufweist.
  • Ausführungsbeispiel 6 ist eine Chip-Anordnung gemäß einem der Ausführungsbeispiele 1 bis 5, wobei bei einem Aufliegen der Chip-Anordnung auf einer horizontalen Fläche mit einem von der Fläche weg weisenden Chip die planare Oberfläche des Wirebond-Drahts im Wesentlichen parallel ist zur horizontalen Fläche.
  • Ausführungsbeispiel 7 ist eine Chip-Anordnung gemäß einem der Ausführungsbeispiele 1 bis 6, welche ferner eine auf einer Oberfläche des Trägers aufgebrachte Leiterbahn, beispielsweise eine Antenne aufweist, wobei der Trägerkontakt mit der Leiterbahn, beispielsweise der Antenne, elektrisch leitend verbunden ist.
  • Ausführungsbeispiel 8 ist eine Chip-Anordnung gemäß einem der Ausführungsbeispiele 1 bis 7, wobei der Chip eine Mehrzahl von Kanten aufweist, die ein Polygon (typischerweise ein Rechteck, beispielsweise ein Quadrat) bilden, wobei ein einzelner Chipkontakt des mindestens einen Chipkontakts sich entlang mindestens zweier Kanten erstreckt.
  • Ausführungsbeispiel 9 ist eine Chip-Anordnung gemäß Ausführungsbeispiel 8, wobei der Wirebond-Draht den einzelnen Chipkontakt über mindestens eine der mindestens zwei Kanten hinweg kontaktiert.
  • Ausführungsbeispiel 10 ist eine Chip-Anordnung gemäß einem der Ausführungsbeispiele 1 bis 9, wobei der Wirebond-Draht mittels Drucks und/oder Wärme und/oder Ultraschallenergie flachgedrückt ist.
  • Ausführungsbeispiel 11 ist eine Chip-Anordnung gemäß einem der Ausführungsbeispiele 1 bis 10, wobei der Wirebond-Draht im mindestens einen Teilbereich eine Dicke von maximal 10 µm aufweist, optional maximal 5 µm.
  • Ausführungsbeispiel 11 ist eine Chip-Anordnung gemäß einem der Ausführungsbeispiele 1 bis 10, wobei der mindestens eine Chipkontakt eine L-Form aufweist.
  • Ausführungsbeispiel 12 ist eine Chip-Anordnung gemäß einem der Ausführungsbeispiele 1 bis 11, wobei die Chip-Anordnung eine Dicke von maximal 80 µm aufweist.
  • Ausführungsbeispiel 13 ist eine Chip-Anordnung gemäß einem der Ausführungsbeispiele 1 bis 12, wobei der Chip ein Sicherheitschip ist.
  • Ausführungsbeispiel 14 ist eine Dokumentenstruktur, die eine erste Dokumentenlage, eine zweite Dokumentenlage und eine Chip-Anordnung gemäß einem der Ausführungsbeispiel 1 bis 13 zwischen der ersten Dokumentenlage und der zweiten Dokumentenlage aufweist.
  • Ausführungsbeispiel 15 ist ein Verfahren zum Bilden einer Chip-Anordnung, wobei das Verfahren ein Bilden einer Kavität in einem Träger, ein Aufbringen mindestens eines Trägerkontakts auf dem Träger, ein Anordnen eines Chips mit mindestens einem Chipkontakt in der Kavität, ein elektrisch leitendes Verbinden des mindestens einen Chipkontakts und des mindestens einen Trägerkontakts mittels eines Wirebond-Drahts und ein Flachdrücken des Wirebond-Drahts in mindestens einem Teilbereich aufweist.
  • Ausführungsbeispiel 16 ist ein Verfahren gemäß Ausführungsbeispiel 15, wobei das Flachdrücken ein Kaltumformen des Wirebond-Drahts aufweist.
  • Ausführungsbeispiel 17 ist ein Verfahren gemäß Ausführungsbeispiel 15 oder 16, wobei bei einem Aufliegen der Chip-Anordnung auf einer horizontalen Fläche mit einem von der Fläche weg weisenden Chip die planare Oberfläche des Wirebond-Drahts im Wesentlichen parallel ist zur horizontalen Fläche.
  • Ausführungsbeispiel 18 ist ein Verfahren gemäß Ausführungsbeispiel 15, wobei beim Flachdrücken zusätzlich zu einer Krafteinwirkung Wärme und/oder Ultraschallenergie zugeführt wird.
  • Ausführungsbeispiel 19 ist ein Verfahren gemäß einem der Ausführungsbeispiele 15 bis 18, wobei der Wirebond-Draht im mindestens einen Teilbereich eine Dicke von maximal 10 µm aufweist, optional maximal 5 µm.
  • Ausführungsbeispiel 20 ist ein Verfahren gemäß einem der Ausführungsbeispiele 15 bis 19, wobei der Chip eine Mehrzahl von Kanten aufweist, die ein Polygon (typischerweise ein Rechteck, beispielsweise ein Quadrat) bilden, wobei ein einzelner Chipkontakt des mindestens einen Chipkontakts sich entlang mindestens zweier Kanten erstreckt.
  • Ausführungsbeispiel 21 ist ein Verfahren gemäß Ausführungsbeispiel 20, wobei der Wirebond-Draht den einzelnen Chipkontakt über mindestens eine der mindestens zwei Kanten hinweg kontaktiert.
  • Ausführungsbeispiel 22 ist ein Verfahren gemäß einem der Ausführungsbeispiele 15 bis 21, wobei der mindestens eine Chipkontakt eine L-Form aufweist.
  • Ausführungsbeispiel 23 ist ein Verfahren gemäß einem der Ausführungsbeispiele 15 bis 22, wobei die Chip-Anordnung eine Dicke von maximal 80 µm aufweist.
  • Ausführungsbeispiel 24 ist ein Verfahren gemäß einem der Ausführungsbeispiele 15 bis 23, wobei der Chip ein Sicherheitschip ist.
  • Ausführungsbeispiel 25 ist ein Verfahren zum Bilden einer Dokumentenstruktur, welches ein Bilden einer Chip-Anordnung gemäß einem der Ausführungsbeispiele 15 bis 24 und ein Einbetten der Chip-Anordnung zwischen einer ersten Dokumentenlage und einer zweiten Dokumentenlage aufweist.
  • Ausführungsbeispiel 26 ist ein Verfahren gemäß Ausführungsbeispiel 25, wobei das Einbetten ein Laminieren aufweist.
  • Weitere vorteilhafte Ausgestaltungen der Vorrichtung ergeben sich aus der Beschreibung des Verfahrens und umgekehrt.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • DE 102018105383 B4 [0027]

Claims (19)

  1. Chip-Anordnung (200), aufweisend: • einen Träger (120) mit einer Kavität (114) und mindestens einem Trägerkontakt (LA, LB); • einen in der Kavität (114) angeordneten Chip (100) mit mindestens einem Chipkontakt (108); • mindestens einen Wirebond-Draht (222), der den mindestens einen Chipkontakt (108) mit dem mindestens einen Trägerkontakt (LA, LB) elektrisch leitend verbindet; • wobei der Wirebond-Draht (222) in mindestens einem Teilbereich (222T1, 222T2) flachgedrückt ist.
  2. Chip-Anordnung (200) gemäß Anspruch 1, wobei der Wirebond-Draht (222) außerhalb des mindestens einen Teilbereichs (222T1, 222T2) einen runden oder mehreckigen Querschnitt aufweist.
  3. Chip-Anordnung (200) gemäß Anspruch 1 oder 2, wobei der Wirebond-Draht (222) in dem mindestens einen Teilbereich (222T1, 222T2) flacher ist als in einem anderen Bereich des Wirebond-Drahtes (222).
  4. Chip-Anordnung (200) gemäß einem der Ansprüche 1 bis 3, wobei der mindestens eine flachgedrückte Teilbereich (222T1, 222T2) einen ersten Teilbereich aufweist, der in einer Draufsicht auf die Chip-Anordnung innerhalb eines Flächenbereichs des Chipkontakts liegt, und/oder einen zweiten Teilbereich, der in der Draufsicht innerhalb eines Flächenbereichs des Trägerkontakts liegt.
  5. Chip-Anordnung (200) gemäß einem der Ansprüche 1 bis 4, wobei der Wirebond-Draht (222) in dem mindestens einen Teilbereich (222T1, 222T2) eine planare Oberfläche aufweist.
  6. Chip-Anordnung gemäß einem der Ansprüche 1 bis 5, ferner aufweisend: • eine auf einer Oberfläche des Trägers aufgebrachte Antenne; • wobei der Trägerkontakt (LA, LB) mit der Antenne elektrisch leitend verbunden ist.
  7. Chip-Anordnung (200) gemäß einem der Ansprüche 1 bis 6, wobei bei einem Aufliegen der Chip-Anordnung auf einer horizontalen Fläche mit einem von der Fläche weg weisenden Chip (100) die planare Oberfläche des Wirebond-Drahts (222) im Wesentlichen parallel ist zur horizontalen Fläche.
  8. Chip-Anordnung (200) gemäß einem der Ansprüche 1 bis 7, wobei der Chip (100) eine Mehrzahl von Kanten aufweist, die ein Polygon bilden; wobei ein einzelner Chipkontakt (108) des mindestens einen Chipkontakts (108) sich entlang mindestens zweier Kanten erstreckt.
  9. Chip-Anordnung (200) gemäß Anspruch 8, wobei der Wirebond-Draht (222) den einzelnen Chipkontakt (108) über mindestens eine der mindestens zwei Kanten hinweg kontaktiert.
  10. Chip-Anordnung (200) gemäß einem der Ansprüche 1 bis 9, wobei der mindestens eine Chipkontakt (108) eine L-Form aufweist.
  11. Chip-Anordnung (200) gemäß einem der Ansprüche 1 bis 10, wobei die Chip-Anordnung (200) eine Dicke (H3) von maximal 80 µm aufweist.
  12. Chip-Anordnung (200) gemäß einem der Ansprüche 1 bis 11, wobei der Chip (100) ein Sicherheitschip ist.
  13. Dokumentenstruktur (600), aufweisend: eine erste Dokumentenlage (660); eine zweite Dokumentenlage (662); und eine Chip-Anordnung (200) gemäß einem der Ansprüche 1 bis 11 zwischen der ersten Dokumentenlage (660) und der zweiten Dokumentenlage (662).
  14. Verfahren zum Bilden einer Chip-Anordnung, das Verfahren aufweisend: • Bilden einer Kavität in einem Träger; • Aufbringen eines Trägerkontakts auf dem Träger; • Anordnen eines Chips mit mindestens einem Chipkontakt in der Kavität; • elektrisch leitendes Verbinden des Chipkontakts und des Trägerkontakts mittels eines Wirebond-Drahts; • Flachdrücken des Wirebond-Drahts in mindestens einem Teilbereich.
  15. Verfahren gemäß Anspruch 14, wobei das Flachdrücken ein Kaltumformen des Wirebond-Drahts aufweist.
  16. Verfahren gemäß Anspruch 14 oder 15, wobei bei einem Aufliegen der Chip-Anordnung auf einer horizontalen Fläche mit einem von der Fläche weg weisenden Chip die planare Oberfläche des Wirebond-Drahts im Wesentlichen parallel ist zur horizontalen Fläche.
  17. Verfahren gemäß Anspruch 13, wobei beim Flachdrücken zusätzlich zu einer Krafteinwirkung Wärme und/oder Ultraschallenergie zugeführt wird.
  18. Verfahren zum Bilden einer Dokumentenstruktur, aufweisend: Bilden einer Chip-Anordnung gemäß einem der Ansprüche 13 bis 17; und Einbetten der Chip-Anordnung zwischen einer ersten Dokumentenlage und einer zweiten Dokumentenlage.
  19. Verfahren gemäß Anspruch 18, wobei das Einbetten ein Laminieren aufweist.
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