DE102021119190A1 - Verfahren zum Herstellen einer Dokumentenstruktur und Dokumentenstruktur - Google Patents

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Thomas Spoettl
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Abstract

Ein Verfahren zum Herstellen einer Dokumentenstruktur wird bereitgestellt. Das Verfahren weist ein Herstellen einer Chipstruktur auf, aufweisend ein Bilden einer Kavität in einem Träger, der eine Oberseite und eine Unterseite aufweist (510), ein Aufnehmen eines Chips, der mindestens einen Chipkontakt und eine mit dem mindestens einen Chipkontakt verbundene Redistribution-Schicht aufweist, indem eine Aufnahmeeinrichtung den Chip von einem Hilfsträger löst, wobei der Chip mit der RDL-Schicht auf dem Hilfsträger aufliegt, wobei der Chip von dem Hilfsträger angehoben wird, indem auf die RDL-Schicht Druck ausgeübt wird, wobei der angehobene Chip aufgenommen wird und in die Kavität eingesetzt wird, wobei die RDL-Schicht auf der Oberseite des Trägers orientiert wird (520), ein Fixieren des Chips in der Kavität mittels eines Klebers (530), ein elektrisch leitendes Verbinden des mindestens einen Chipkontakts der RDL-Schicht mit einem elektrisch leitfähigen Bereich des Trägers mittels eines elektrisch leitfähigen Materials (540), und ein Einbetten des Trägers zwischen eine erste Papierlage und eine zweite Papierlage (550).

Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen einer Dokumentenstruktur und eine Dokumentenstruktur.
  • Für verschiedene Anwendungen, wie beispielsweise (z.B. Krypto-)Banknoten, Dokumente, usw. ist es erstrebenswert, einen Chip in Papierlagen einzubetten.
  • Der Chip sollte eine Kontaktlos-Kommunikation bereitstellen können, beispielsweise als Nahfeldkommunikation (NFC), beispielsweise als passives Element, das Energie mittels der Nahfeldkommunikation bereitgestellt bekommt, z.B. von einem Smartphone, und - je nach geplanter Nutzung - eingerichtet sein, anwendungsbezogene Funktonen auszuführen, z.B. Transaktionen zu signieren (z.B. mittels Elliptische-Kurven-Kryptographie, z.B. eines so genannten Elliptic Curve Digital Signature Algorithm (ECDSA)).
  • Der Chip selbst ist allerdings typischerweise zu klein, um eine für NFC geeignete Antenne direkt auf dem Chip unterzubringen.
  • Ferner sind gegenwärtige Chipanordnungen typischerweise zu dick oder gehen während eines Herstellungsprozesses oder während der späteren Nutzung zu schnell kaputt.
  • Wenn man von einer herkömmlichen Banknote mit einer Dicke zwischen etwa 90 µm und 110 µm ausgeht, und davon, dass zwei Lagen von je etwa 35 µm dickem Papier zum Bereitstellen der Banknoten-Funktionalität vorhanden sein sollten (z.B. zum Befestigen/Halten des Chips und um eine mechanische Manipulation zu erschweren oder zu verhindern), verbleiben zwischen 20 µm und 40 µm für eine Schicht, in welcher der Chip mit der beschriebenen Funktionalität unterzubringen ist, möglicherweise etwas mehr, beispielsweise bis zu etwa 70 µm, wenn eine etwas dickere Banknote akzeptabel ist.
  • In verschiedenen Ausführungsbeispielen wird eine Dokumentenstruktur mit einem Chip bereitgestellt, welche die beschriebenen Anforderungen hinsichtlich Funktionalität, Dicke und Robustheit erfüllt.
  • Die Dokumentenstruktur kann mit einem Träger und einer darauf angeordneten flachen (z.B. als Metallisierungsschicht gebildeten) Metallantenne ausgestattet sein, welche eine Antennenfläche von z.B. etwa 25 mm x 25 mm aufweist. Dabei kann der Chip innerhalb der Antennenfläche angeordnet sein, z.B. als so genannte „Chip in Coil“ (CiC)-Anordnung.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert.
  • Es zeigen
    • 1A bis 1C jeweils eine schematische Teilexplosions-Querschnittsansicht einer Dokumentenstruktur gemäß verschiedenen Ausführungsbeispielen;
    • 2A und 2C jeweils eine schematische Querschnittsansicht einer Chipstruktur einer Dokumentenstruktur gemäß verschiedenen Ausführungsbeispielen;
    • 2B eine Draufsicht auf die Chipstruktur aus 2A und 2C;
    • 3A bis 3E verschiedene Ansichten einer Chipstruktur einer Dokumentenstruktur gemäß verschiedenen Ausführungsbeispielen;
    • 3F eine perspektivische Draufsicht auf ein Chipbauteil der Chipstruktur aus 3A bis 3E;
    • 4A und 4B eine Veranschaulichung eines Chiplösevorgangs; und
    • 5 ein Flussdiagramm eines Verfahrens zum Herstellen einer Dokumentenstruktur.
  • In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die Teil dieser bilden und in denen zur Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeübt werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „oben“, „unten“, „vorne“, „hinten“, „vorderes“, „hinteres“, usw. mit Bezug auf die Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen in einer Anzahl verschiedener Orientierungen positioniert werden können, dient die Richtungsterminologie zur Veranschaulichung und ist auf keinerlei Weise einschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Es versteht sich, dass die Merkmale der hierin beschriebenen verschiedenen beispielhaften Ausführungsformen miteinander kombiniert werden können, sofern nicht spezifisch anders angegeben. Die folgende ausführliche Beschreibung ist deshalb nicht in einschränkendem Sinne aufzufassen, und der Schutzumfang der vorliegenden Erfindung wird durch die angefügten Ansprüche definiert.
  • Im Rahmen dieser Beschreibung werden die Begriffe „verbunden“, „angeschlossen“ sowie „gekoppelt“ verwendet zum Beschreiben sowohl einer direkten als auch einer indirekten Verbindung, eines direkten oder indirekten Anschlusses sowie einer direkten oder indirekten Kopplung. In den Figuren werden identische oder ähnliche Elemente mit identischen Bezugszeichen versehen, soweit dies zweckmäßig ist.
  • In verschiedenen Ausführungsbeispielen wird eine ultradünne Chipstruktur bereitgestellt, die in zwei Papierschichten einbettbar ist, um eine Dokumentenstruktur zu bilden. Die Chipstruktur kann als Chip in Coil (CiC)-Struktur bereitgestellt sein, beispielsweise mit einer Dicke von höchstens etwa 60 µm bis etwa 70 µm.
  • Bei einer Integration eines ultradünnen Halbleiterchips in ein dünnes flexibles Substrat wird bei verschiedenen Ausführungsbeispielen eine Kombination von Gestaltungsmerkmalen, Materialien und (z.B. bereits im Wesentlichen bekannten) Prozessen genutzt, um eine kostengünstige Herstellung mit hohem Durchsatz zu ermöglichen.
  • In verschiedenen Ausführungsbeispielen kann der (ultradünne) Chip mit einer Redistribution-Schicht (RDL) ausgestattet sein, welche eine mechanische Verstärkung bereitstellen kann, insbesondere für einen so genannten Pick-and-Place-Prozess, bei welchem der vereinzelte Chip von einem Hilfsträger gelöst und an der Zielposition positioniert wird. Die Redistribution-Schicht kann mindestens zwei voneinander elektrisch isolierte Bereiche aufweisen, die so gestaltet sein können, dass eine (insbesondere durchgehend lineare) Sollbruchkante vermieden wird.
  • Der Isolierbereich der RDL-Schicht kann in verschiedenen Ausführungsbeispielen ohne eine Hauptachse gebildet sein, oder eine Hauptachse aufweisen, innerhalb derer oder in deren Verlängerung mindestens ein Teil eines ersten RDL-Schicht-Bereichs und/oder eines zweiten RDL-Schicht-Bereichs angeordnet ist.
  • Ferner kann in verschiedenen Ausführungsbeispielen der Chip vor dem Pick-and-Place-Prozess so auf dem Hilfsträger angeordnet sein, dass die RDL-Schicht dem Hilfsträger zugewandt ist. Die RDL-Schicht kann beispielsweise mit dem Hilfsträger in direktem Kontakt sein, z.B. eine gemeinsame Grenzfläche aufweisen.
  • Die RDL-Schicht kann beispielsweise eine Dicke in einem Bereich von etwa 10 µm bis etwa 40 µm aufweisen.
  • Der Chip kann beispielsweise eine Dicke in einem Bereich von etwa 20 µm bis etwa 40 µm aufweisen.
  • In verschiedenen Ausführungsbeispielen kann die Dicke der RDL so gewählt sein, dass ein Verhältnis der RDL-Dicke zur Chipdicke in einem Bereich von ungefähr 0,1 bis ungefähr 1, z.B. von ungefähr 0,3 bis ungefähr 1 liegt.
  • Eine Gesamtdicke des Chips mit der RDL-Schicht kann in verschiedenen Ausführungsbeispielen kleiner als etwa 50 µm sein.
  • In verschiedenen Ausführungsbeispielen kann die RDL-Schicht mit Chipkontakten elektrisch leitend verbunden und eingerichtet sein, Kontaktflächen zum (vereinfachten und/oder verlässlichen) Verbinden elektrisch leitfähiger Strukturen mit den Chipkontakten bereitzustellen. Die elektrisch leitfähigen Strukturen können beispielsweise eine Antenne und/oder eine Verbindung zu einer Antenne aufweisen.
  • Die RDL-Schicht kann in verschiedenen Ausführungsbeispielen auf einer Hauptfläche des Chips und optional zusätzlich auf einer oder mehreren Seitenflächen des Chips angeordnet sein.
  • Das elektrisch leitfähige Verbinden kann beispielsweise mittels einer Lötverbindung oder mittels eines elektrisch leitfähigen Klebers ausgeführt werden oder sein.
  • Ein Träger, in welchem der Chip angeordnet wird/ist, kann flexibel, z.B. elastisch sein. Der Träger kann beispielsweise ein elastisches Kunststoffmaterial aufweisen, z.B. Polycarbonat, Polyetylenterephthalat, und/oder Polyimid aufweisen. Der Träger kann aus einem einzigen Material oder beispielsweise aus einem Schichtenstapel gebildet sein. Der Träger kann beispielsweise ein im Wesentlichen bekanntes so genanntes Flextape aufweisen.
  • 1A bis 1C zeigen jeweils eine schematische Teilexplosions-Querschnittsansicht einer Dokumentenstruktur 100 gemäß verschiedenen Ausführungsbeispielen, die jeweils eine Chipstruktur 101 aufweisen.
  • 2A und 2C zeigen jeweils eine schematische Querschnittsansicht einer Chipstruktur 101, beispielsweise einer Chipstruktur 101, welche in den Dokumentenstrukturen 100 der 1A bis 1C genutzt wird. 2B zeigt eine Draufsicht auf die Chipstruktur 101 aus 2A und 2C (deren Unterschied zeigt sich nur im Querschnitt).
  • 3A bis 3E zeigen verschiedene Ansichten (z.B. Draufsicht von oben und unten, perspektivische Ansicht, Querschnittsansichten als Ausschnittsvergrößerung, usw.) einer Chipstruktur 101 einer Dokumentenstruktur 100 gemäß verschiedenen Ausführungsbeispielen.
  • 3F zeigt eine perspektivische Draufsicht auf ein Chipbauteil 102, 228 der Chipstruktur 101 aus 3A bis 3E.
  • Die Dokumentenstruktur 100 weist eine erste Papierlage 112, eine zweite Papierlage 114 und eine Chipstruktur 101 zwischen der ersten Papierlage 112 und der zweiten Papierlage 114 auf.
  • In 1A bis 1C sind die erste Papierlage 112 und die zweite Papierlage 114 der Übersichtlichkeit halber von einer Zwischenschicht 116, in welche die Chipstruktur 101 eingebettet ist, beabstandet dargestellt. Zum Bilden der Dokumentenstruktur 100 werden die erste und die zweite Papierlage 112, 114 fest mit der Zwischenschicht 116 und der Chipstruktur 101 verbunden, z.B. geklebt oder laminiert.
  • Die Chipstruktur 101 kann einen Träger 104 mit einer Kavität 330 (siehe 3D) aufweisen. Die Kavität 330 kann als Durchgangsöffnung im Träger 104 gebildet sein. In dem Fall kann die Öffnung temporär während eines Chip-Einbettungsvorgangs oder dauerhaft auf andere Weise zu einer Seite hin abgeschlossen sein, beispielsweise mittels einer (z.B. unteren) Metallisierungsschicht 106 wie in 2A und 2C dargestellt. Alternativ kann die Kavität 330 im Träger 104 so gebildet sein, dass eine Bodenabschlussschicht verbleibt zum Halten/Tragen eines Chips 102.
  • Ein typischer Chip 102 kann eine Seitenlänge von typischerweise etwa 1,5 mm aufweisen. Dementsprechend kann eine Seitenlänge der Kavität 330 etwas größer sein, beispielsweise etwa 2 mm. Allgemein kann die Kavität 330 mit leichtem Übermaß gegenüber dem einzubringenden Chip 102 gefertigt sein.
  • Der Träger 104 ein flexibles (z.B. elastisches) dielektrisches Material aufweisen, beispielsweise Polycarbonat, Polyimid oder Polyethylenterephthalat. Alternativ kann der Träger 104 ein elastisches Metall aufweisen. Der Träger 104 kann beispielsweise eine Dicke von etwa 25 µm aufweisen, was einer Standarddicke für ein Trägerband entspricht, oder beispielsweise dünner sein, was in 2C veranschaulicht ist (dort ist eine Dicke des elektrisch leitfähigen Bereichs 110 entsprechend auf etwa 30 µm vergrößert).
  • Die Chipstruktur 101 kann ferner einen Chip 102 mit mindestens einem Chipkontakt aufweisen, wobei der Chip 102 in der Kavität 330 angeordnet ist. Der Chip 102 kann in der Kavität 330 befestigt sein, z.B. mittels eines nichtleitenden Klebers 224.
  • Der Chip 102 kann ein ultradünner Chip 102 sein, der eine Dicke in einem Bereich von etwa 20 µm bis etwa 40 µm aufweisen kann, beispielsweise von etwa 30 µm. Die Chipdicke kann geringer sein als eine Tiefe der Kavität 330.
  • Der Chip 102 kann eingerichtet sein, mittels einer mit ihm verbundenen Antenne 160, 162 eine Nahfeldkommunikation (NFC) auszuführen.
  • Der Chip 102 kann ferner eine Redistribution-Schicht 228, RDL, aufweisen (der Chip mit der Redistribution-Schicht 228 kann hierin auch als Chipelement 102, 228 bezeichnet werden), die mit dem mindestens einem Chipkontakt elektrisch leitend verbunden ist.
  • Die RDL-Schicht 228 kann eine Dicke in einem Bereich von etwa 10 µm bis etwa 40 µm aufweisen, beispielsweise um 20 µm. Die RDL 228 kann beispielsweise eine Kupfer-Nickel-Gold-Legierung aufweisen, oder ein anderes geeignetes Metall oder beispielsweise einen Schichtenstapel.
  • Die Dicke der RDL 228 kann in einem Verhältnis zu der Chipdicke gewählt sein, welches in einem Bereich von ungefähr 0,1 bis ungefähr 1, z.B. von ungefähr 0,3 bis ungefähr 1 liegt.
  • Bei einem Ausführungsbeispiel kann die RDL-Schicht 228 eine Dicke von etwa 10 µm aufweisen, und der Chip 102 kann eine Dicke von etwa 30 µm aufweisen.
  • Der Träger 104 kann einen elektrisch leitfähigen Bereich 110 aufweisen (hierin auch als obere Metallisierung 110 bzw. obere Metallisierungsschicht 110 bezeichnet). Der elektrisch leitfähige Bereich 110 kann beispielsweise Kupfer, Nickel, eine Kupfer-Zinn-Zink-Legierung oder einen Schichtenstapel aus diesen und/oder anderen Metallen aufweisen. Eine Dicke des elektrisch leitfähigen Bereichs kann beispielsweise in einem Bereich von etwa 8 µm bis etwa 12 µm liegen.
  • Die Redistribution-Schicht 228 kann mit dem elektrisch leitfähigen Bereich 110 elektrisch leitend verbunden sein mittels einer elektrisch leitfähigen Verbindung 222, beispielsweise mittels Lötens (d.h. eines Lötmittels) oder mittels Klebens (d.h. einem elektrisch leitfähigen Kleber).
  • Die RDL-Schicht 228 kann in verschiedenen Ausführungsbeispielen mindestens zwei Bereiche, z.B. einen ersten Bereich 228_1 und einen zweiten Bereich 228_2, aufweisen, welche elektrisch voneinander isoliert sein können. Der erste Bereich 228_1 kann mit einem ersten Chipkontakt verbunden sein, und der zweite Bereich 228_2 kann mit einem zweiten Chipkontakt verbunden sein. Der erste Bereich 228_1 und der zweite Bereich 228_2 können beispielsweise geeignet sein, um mit zwei Anschlüssen der Antenne 160, 162 verbunden zu werden.
  • Dabei kann die Antenne 160, 162 auf oder in dem Träger 104 gebildet sein (das ist in 1A veranschaulicht, für die Antenne 160), auf oder in der Zwischenschicht 116 (das ist in 1C veranschaulicht, für die Antenne 162), oder sowohl im Träger 104 als auch in der Zwischenschicht. Ein Ausführungsbeispiel, bei welchem die Antenne 160 und die Antenne 162 elektrisch leitend miteinander verbunden sind, ist in den Figuren nicht dargestellt. Die 1B zeigt ein Ausführungsbeispiel, bei welchem lediglich die auf dem Träger 104 gebildete Antenne 160 elektrisch leitend mit dem Chip 102 verbunden ist, und die Antenne 162 als Booster-Antenne induktiv mit der Antenne 160 koppelt.
  • Je nach Gestaltung kann die Antenne 160, 162 bzw. der elektrisch leitende Bereich 110 so gebildet sein, dass ein Stromfluss nur entlang einer der Hauptseiten des Trägers 104 bzw. der Zwischenschicht 116 verläuft, oder so, dass der Stromfluss (z.B. mittels Durchkontaktierungen 134 (in der Zwischenschicht 116 und/oder im Träger 104) und ggf. mittels Metallisierungen 106 auf der gegenüberliegenden Seite) entlang beider Hauptseiten des Trägers 104 bzw. der Zwischenschicht 116 und ggf. durch den Träger 104 bzw. die Zwischenschicht 116 hindurch erfolgt. Die Durchkontaktierungen können Durchmesser in einem Bereich von etwa 70 µm bis etwa 100 µm aufweisen.
  • Der Chip 102 kann so in der Kavität 330 angeordnet sein, dass die RDL-Schicht 228 und der elektrisch leitfähige Bereich 110 zur selben Seite des Trägers 104 weisen. In verschiedenen Ausführungsbeispielen können eine oberste Oberfläche des elektrisch leitfähigen Bereichs 110 und eine oberste Oberfläche der RDL-Schicht 228 eine gemeinsame Ebene bilden. Der elektrisch leitfähige Bereich 110 und die RDL-Schicht 228 können lateral voneinander beabstandet sein. Der Abstand kann mittels der elektrisch leitfähigen Verbindung 222 überbrückt sein bzw. werden.
  • Bei dem Chip-Herstellungsverfahren kann der Chip 102 mittels Vereinzelns aus einem Wafer gebildet sein. Dabei kann es nötig sein (siehe dazu 4 als Veranschaulichung), den auf einem Hilfsträger 440 angeordneten Chip 102 vom Hilfsträger 440 zu lösen, aufzunehmen und in der Kavität 330 zu platzieren. Dieser Vorgang wird auch als Pick-and-Place bezeichnet.
  • Bei einem Chip-Herstellungsverfahren gemäß dem Stand der Technik ist der Prozessablauf typischerweise so eingerichtet, dass die Chips 102 zuletzt mit der RDL-Schicht vom Hilfsträger 440 weg weisend angeordnet sind.
  • Zum Lösen vom Hilfsträger 440 wird durch den Hilfsträger 440 hindurch ein Druck auf den Hilfsträger 440 und den daran mit der Halbleiter-Seite anhaftenden Chip 102 ausgeübt wird.
  • Dabei kommt es regelmäßig zu Beschädigungen am Chip 102, was eine Ausbeute verringert.
  • In verschiedenen Ausführungsbeispielen kann der Prozessablauf so gestaltet sein (gegebenenfalls mittels eines zusätzlichen Umlaminiervorgangs), dass die Chips vor dem Pick-and-Place-Vorgang mit der RDL-Schicht 228 am Hilfsträger 440 anhaften.
  • Ein Druck (in 4B mittels Pfeilen veranschaulicht), der zum Lösen des Chips 102 auf den Hilfsträger 440 und den Chip 102 ausgeübt wird, beispielsweise mittels einer Mehrzahl von Stempeln bzw. Nadeln 444 (in 4A ist deren „Fußabdruck“ auf dem Chip 102 veranschaulicht) kann dabei direkt auf die RDL-Schicht 228 ausgeübt werden, was eine Wahrscheinlichkeit, dass der Lösevorgang zu Beschädigungen führt, zumindest verringert.
  • Eine Beschädigungs- bzw. Bruchgefahr kann ferner dadurch verringert sein, dass ein Isolierbereich 230, der den ersten Bereich 228_1 und den zweiten Bereich 228_2 voneinander elektrisch isoliert, zum Vermindern oder Vermeiden einer Sollbruchstelle bzw. Sollbruchkante ohne eine Hauptachse gebildet ist, oder eine Hauptachse aufweist, innerhalb derer oder in deren Verlängerung mindestens ein Teil des ersten Bereichs 228_1 und/oder des zweiten Bereichs 228_2 angeordnet ist.
  • 2B veranschaulicht ein entsprechendes Ausführungsbeispiel: Die Hauptachse des Isolierbereichs 230 ist strichpunktiert angedeutet. In Verlängerung des Isolierbereichs 230 entlang der Hauptachse befinden sich jeweils noch Teilbereiche des ersten Bereichs 228_1 (oberhalb in 2B) bzw. des zweiten Bereichs 228_2 (unterhalb in 2B), welche stabilisierend wirken gegenüber einem Bruch entlang der Hauptachse.
  • Der erste Bereich 228_1 und der zweite Bereich 228_2 können beispielsweise jeweils L-förmig gebildet und ineinander verschachtelt angeordnet sein, so dass sich ein Z-förmiger Isolierbereich 230 ergibt, oder der Isolierbereich 230 kann beispielsweise mäandernd oder schlangenförmig gebildet sein.
  • 5 zeigt ein Flussdiagramm 500 eines Verfahrens zum Herstellen einer Dokumentenstruktur.
  • Das Verfahren weist ein Herstellen einer Chipstruktur auf, aufweisend ein Bilden einer Kavität in einem Träger, der eine Oberseite und eine Unterseite aufweist (510), ein Aufnehmen eines Chips, der mindestens einen Chipkontakt und eine mit dem mindestens einen Chipkontakt verbundene Redistribution-Schicht aufweist, indem eine Aufnahmeeinrichtung den Chip von einem Hilfsträger löst, wobei der Chip mit der RDL-Schicht auf dem Hilfsträger aufliegt, wobei der Chip von dem Hilfsträger angehoben wird, indem auf die RDL-Schicht Druck ausgeübt wird, wobei der angehobene Chip aufgenommen wird und in die Kavität eingesetzt wird, wobei die RDL-Schicht auf der Oberseite des Trägers orientiert wird (520), ein Fixieren des Chips in der Kavität mittels eines Klebers (530), ein elektrisch leitendes Verbinden des mindestens einen Chipkontakts der RDL-Schicht mit einem elektrisch leitfähigen Bereich des Trägers mittels eines elektrisch leitfähigen Materials (540), und ein Einbetten des Trägers zwischen eine erste Papierlage und eine zweite Papierlage (550).
  • Im Folgenden werden zusammenfassend einige Ausführungsbeispiele angegeben.
  • Ausführungsbeispiel 1 ist ein Verfahren zum Herstellen einer Dokumentenstruktur. Das Verfahren weist ein Herstellen einer Chipstruktur auf, aufweisend ein Bilden einer Kavität in einem Träger, der eine Oberseite und eine Unterseite aufweist, ein Aufnehmen eines Chips, der mindestens einen Chipkontakt und eine mit dem mindestens einen Chipkontakt verbundene Redistribution-Schicht aufweist, indem eine Aufnahmeeinrichtung den Chip von einem Hilfsträger löst, wobei der Chip mit der RDL-Schicht auf dem Hilfsträger aufliegt, wobei der Chip von dem Hilfsträger angehoben wird, indem auf die RDL-Schicht Druck ausgeübt wird, wobei der angehobene Chip aufgenommen wird und in die Kavität eingesetzt wird, wobei die RDL-Schicht auf der Oberseite des Trägers orientiert wird, ein Fixieren des Chips in der Kavität mittels eines Klebers, ein elektrisch leitendes Verbinden des mindestens einen Chipkontakts der RDL-Schicht mit einem elektrisch leitfähigen Bereich des Trägers mittels eines elektrisch leitfähigen Materials, und ein Einbetten des Trägers zwischen eine erste Papierlage und eine zweite Papierlage.
  • Ausführungsbeispiel 2 ist ein Verfahren gemäß Ausführungsbeispiel 1, wobei der Chip so in der Kavität angeordnet wird, dass die RDL-Schicht und der elektrisch leitfähige Bereich zur selben Seite des Trägers weisen.
  • Ausführungsbeispiel 3 ist ein Verfahren gemäß Ausführungsbeispiel 1 oder 2, wobei die Dicke der RDL in einem Verhältnis zu der Chipdicke gewählt ist, das in einem Bereich von ungefähr 0,1 bis ungefähr 1 liegt.
  • Ausführungsbeispiel 4 ist ein Verfahren gemäß einem der Ausführungsbeispiele 1 bis 3, wobei der Druck auf die RDL-Schicht mittels einer Mehrzahl von Stempeln ausgeübt wird.
  • Ausführungsbeispiel 5 ist ein Verfahren gemäß einem der Ausführungsbeispiele 1 bis 4, wobei der Träger ein flexibles dielektrisches Material aufweist, beispielsweise Polyimid oder Polyethylenterephthalat.
  • Ausführungsbeispiel 6 ist ein Verfahren gemäß einem der Ausführungsbeispiele 1 bis 5, wobei die RDL-Schicht eine Dicke in einem Bereich von etwa 10 µm bis etwa 40 µm aufweist.
  • Ausführungsbeispiel 7 ist ein Verfahren gemäß einem der Ausführungsbeispiele 1 bis 6, wobei der Chip eine Dicke in einem Bereich von etwa 20 µm bis etwa 40 µm aufweist.
  • Ausführungsbeispiel 8 ist ein Verfahren gemäß einem der Ausführungsbeispiele 1 bis 7, wobei die RDL-Schicht einen ersten Bereich und einen zweiten Bereich aufweist, die durch einen Isolierbereich voneinander getrennt sind, wobei der Isolierbereich zum Vermindern oder Vermeiden einer Sollbruchstelle ohne eine Hauptachse gebildet ist, oder eine Hauptachse aufweist, innerhalb derer oder in deren Verlängerung mindestens ein Teil des ersten Bereichs und/oder des zweiten Bereichs angeordnet ist.
  • Ausführungsbeispiel 9 ist ein Verfahren gemäß Ausführungsbeispiel 8, wobei der erste Bereich und der zweite Bereich L-förmig gebildet und ineinander verschachtelt angeordnet sind, wobei der Isolierbereich Z-förmig gebildet ist.
  • Ausführungsbeispiel 10 ist ein Verfahren gemäß einem der Ausführungsbeispiele 1 bis 9, wobei der elektrisch leitfähige Bereich des Trägers Teil einer Antenne ist oder mit einer Antenne elektrisch leitend verbunden ist oder wird (anschaulich beschrieben eine Brücke zur Antenne bildet).
  • Ausführungsbeispiel 11 ist ein Verfahren gemäß Ausführungsbeispiel 10, wobei die Antenne an mindestens einer von einer Gruppe von Positionen gebildet ist, wobei die Gruppe die Positionen auf oder in dem Träger und/oder auf oder in der ersten Papierlage und/oder auf oder in der zweiten Papierlage aufweist.
  • Ausführungsbeispiel 12 ist ein Verfahren gemäß einem der Ausführungsbeispiele 1 bis 11, wobei das elektrisch leitende Verbinden Löten oder Kleben aufweist.
  • Ausführungsbeispiel 13 ist eine Dokumentenstruktur. Die Dokumentenstruktur weist eine erste Papierlage, eine zweite Papierlage und eine Chipstruktur zwischen der ersten Papierlage und der zweiten Papierlage auf, wobei die Chipstruktur einen Träger mit einer Kavität, einen Chip mit mindestens einem Chipkontakt, wobei der Chip der in der Kavität angeordnet ist, wobei der Chip eine Chipdicke aufweist, die geringer ist als die Tiefe der Kavität und eine Redistribution-Schicht, RDL, aufweist, die mit dem mindestens einem Chipkontakt elektrisch leitend verbunden ist, wobei die Dicke der RDL in einem Verhältnis zu der Chipdicke gewählt ist, die in einem Bereich von ungefähr 0,1 bis ungefähr 1 liegt.
  • Ausführungsbeispiel 14 ist eine Dokumentenstruktur gemäß Ausführungsbeispiel 13, wobei der Träger einen elektrisch leitfähigen Bereich aufweist, und wobei die Redistribution-Schicht mit dem elektrisch leitfähigen Bereich elektrisch leitend verbunden ist.
  • Ausführungsbeispiel 15 ist eine Dokumentenstruktur gemäß Ausführungsbeispiel 14, wobei der Chip so in der Kavität angeordnet ist, dass die RDL-Schicht und der elektrisch leitfähige Bereich zur selben Seite des Trägers weisen.
  • Ausführungsbeispiel 16 ist eine Dokumentenstruktur gemäß einem der Ausführungsbeispiele 13 bis 15, wobei die Dicke der RDL in einem Verhältnis zu der Chipdicke gewählt ist, das in einem Bereich von ungefähr 0,3 bis ungefähr 1 liegt.
  • Ausführungsbeispiel 17 ist eine Dokumentenstruktur gemäß einem der Ausführungsbeispiele 13 bis 16, wobei der Druck auf die RDL-Schicht mittels einer Mehrzahl von Stempeln ausgeübt wird.
  • Ausführungsbeispiel 18 ist eine Dokumentenstruktur gemäß einem der Ausführungsbeispiele 13 bis 17, wobei der Träger ein flexibles dielektrisches Material aufweist, beispielsweise Polyimid oder Polyethylenterephthalat.
  • Ausführungsbeispiel 19 ist eine Dokumentenstruktur gemäß einem der Ausführungsbeispiele 13 bis 18, wobei die RDL-Schicht eine Dicke in einem Bereich von etwa 10 µm bis etwa 40 µm aufweist.
  • Ausführungsbeispiel 20 ist eine Dokumentenstruktur gemäß einem der Ausführungsbeispiele 13 bis 19, wobei der Chip eine Dicke in einem Bereich von etwa 20 µm bis etwa 40 µm aufweist.
  • Ausführungsbeispiel 21 ist eine Dokumentenstruktur gemäß einem der Ausführungsbeispiele 13 bis 20, wobei die RDL-Schicht eine Dicke von etwa 10 µm aufweist und der Chip eine Dicke von etwa 30 µm aufweist.
  • Ausführungsbeispiel 22 ist eine Dokumentenstruktur gemäß einem der Ausführungsbeispiele 13 bis 21, wobei die RDL-Schicht einen ersten Bereich und einen zweiten Bereich aufweist, die durch einen Isolierbereich voneinander getrennt sind, wobei der Isolierbereich zum Vermindern oder Vermeiden einer Sollbruchstelle ohne eine Hauptachse gebildet ist, oder eine Hauptachse aufweist, innerhalb derer oder in deren Verlängerung mindestens ein Teil des ersten Bereichs und/oder des zweiten Bereichs angeordnet ist.
  • Ausführungsbeispiel 23 ist eine Dokumentenstruktur gemäß Ausführungsbeispiel 22, wobei der erste Bereich und der zweite Bereich L-förmig gebildet und ineinander verschachtelt angeordnet sind, wobei der Isolierbereich Z-förmig gebildet ist.
  • Ausführungsbeispiel 24 ist eine Dokumentenstruktur gemäß Ausführungsbeispiel 23, wobei der elektrisch leitfähige Bereich des Trägers Teil einer Antenne ist oder mit einer Antenne elektrisch leitend verbunden ist oder wird.
  • Ausführungsbeispiel 25 ist eine Dokumentenstruktur gemäß Ausführungsbeispiel 24, wobei die Antenne an mindestens einer von einer Gruppe von Positionen gebildet ist, wobei die Gruppe eine Position auf oder in dem Träger und/oder auf oder in der ersten Papierlage und/oder auf oder in der zweiten Papierlage aufweist.
  • Ausführungsbeispiel 26 ist eine Dokumentenstruktur gemäß Ausführungsbeispiel 25, wobei die elektrisch leitende Verbindung eine Lötverbindung oder eine Klebeverbindung ist.
  • Weitere vorteilhafte Ausgestaltungen der Vorrichtung ergeben sich aus der Beschreibung des Verfahrens und umgekehrt.

Claims (20)

  1. Verfahren zum Herstellen einer Dokumentenstruktur, das Verfahren aufweisend: Herstellen einer Chipstruktur, aufweisend: • Bilden einer Kavität in einem Träger (510); • Aufnehmen eines Chips, der mindestens einen Chipkontakt und eine mit dem mindestens einen Chipkontakt verbundene Redistribution-Schicht aufweist, indem eine Aufnahmeeinrichtung den Chip von einem Hilfsträger löst, o wobei der Chip mit der RDL-Schicht auf dem Hilfsträger aufliegt, o wobei der Chip von dem Hilfsträger angehoben wird, indem auf die RDL-Schicht Druck ausgeübt wird, o wobei der angehobene Chip aufgenommen wird und in die Kavität eingesetzt wird (520), • Fixieren des Chips in der Kavität mittels eines Klebers (530); und • Elektrisch leitendes Verbinden der RDL-Schicht mit einem elektrisch leitfähigen Bereich des Trägers mittels eines elektrisch leitfähigen Materials (540); und Einbetten des Trägers zwischen eine erste Papierlage und eine zweite Papierlage (550).
  2. Verfahren gemäß Anspruch 1, wobei der Chip so in der Kavität angeordnet wird, dass die RDL-Schicht und der elektrisch leitfähige Bereich zur selben Seite des Trägers weisen.
  3. Verfahren gemäß Anspruch 1 oder 2, wobei die Dicke der RDL in einem Verhältnis zu der Chipdicke gewählt ist, das in einem Bereich von ungefähr 0,1 bis ungefähr 1 liegt.
  4. Verfahren gemäß einem der Ansprüche 1 bis 3, wobei der Druck auf die RDL-Schicht mittels einer Mehrzahl von Stempeln ausgeübt wird.
  5. Verfahren gemäß einem der Ansprüche 1 bis 4, wobei die RDL-Schicht eine Dicke in einem Bereich von etwa 10 µm bis etwa 40 µm aufweist.
  6. Verfahren gemäß einem der Ansprüche 1 bis 5, wobei der Chip eine Dicke in einem Bereich von etwa 20 µm bis etwa 40 µm aufweist.
  7. Verfahren gemäß einem der Ansprüche 1 bis 6, wobei die RDL-Schicht einen ersten Bereich und einen zweiten Bereich aufweist, die durch einen Isolierbereich voneinander getrennt sind, wobei der Isolierbereich zum Vermindern oder Vermeiden einer Sollbruchstelle: • ohne eine Hauptachse gebildet ist, oder • eine Hauptachse aufweist, innerhalb derer oder in deren Verlängerung mindestens ein Teil des ersten Bereichs und/oder des zweiten Bereichs angeordnet ist.
  8. Verfahren gemäß Anspruch 7, wobei der erste Bereich und der zweite Bereich L-förmig gebildet und ineinander verschachtelt angeordnet sind, wobei der Isolierbereich Z-förmig gebildet ist.
  9. Verfahren gemäß einem der Ansprüche 1 bis 8, wobei der elektrisch leitfähige Bereich des Trägers Teil einer Antenne ist oder mit einer Antenne elektrisch leitend verbunden ist oder wird.
  10. Verfahren gemäß einem der Ansprüche 1 bis 9, wobei das elektrisch leitende Verbinden Löten oder Kleben aufweist.
  11. Dokumentenstruktur (100), aufweisend: eine erste Papierlage (112); eine zweite Papierlage (114); eine Chipstruktur (101) zwischen der ersten Papierlage und der zweiten Papierlage, wobei die Chipstruktur (101) aufweist: • einen Träger (104) mit einer Kavität (330); • einen Chip (102) mit mindestens einem Chipkontakt, wobei der Chip (102) der in der Kavität (330) angeordnet ist, wobei der Chip (102) eine Chipdicke aufweist, die geringer ist als die Tiefe der Kavität (330); • eine Redistribution-Schicht (228), RDL, die mit dem mindestens einem Chipkontakt elektrisch leitend verbunden ist; • wobei die Dicke der RDL in einem Verhältnis zu der Chipdicke gewählt ist, die in einem Bereich von ungefähr 0,1 bis ungefähr 1 liegt.
  12. Dokumentenstruktur (100) gemäß Anspruch 11, wobei der Träger (104) einen elektrisch leitfähigen Bereich (110) aufweist, und wobei die Redistribution-Schicht (228) mit dem elektrisch leitfähigen Bereich (110) elektrisch leitend verbunden ist.
  13. Dokumentenstruktur (100) gemäß Anspruch 12, wobei der Chip (102) so in der Kavität (330) angeordnet ist, dass die RDL-Schicht (228) und der elektrisch leitfähige Bereich (110) zur selben Seite des Trägers (104) weisen.
  14. Dokumentenstruktur (100) gemäß einem der Ansprüche 11 bis 13, wobei der Träger (104) ein flexibles dielektrisches Material aufweist, beispielsweise Polyimid oder Polyethylenterephthalat.
  15. Dokumentenstruktur (100) gemäß einem der Ansprüche 11 bis 14, wobei die RDL-Schicht eine Dicke in einem Bereich von etwa 10 µm bis etwa 40 µm aufweist.
  16. Dokumentenstruktur (100) gemäß einem der Ansprüche 11 bis 15, wobei der Chip (102) eine Dicke in einem Bereich von etwa 20 µm bis etwa 40 µm aufweist.
  17. Dokumentenstruktur (100) gemäß einem der Ansprüche 11 bis 16, wobei die RDL-Schicht (228) einen ersten Bereich (228_1) und einen zweiten Bereich (228_2) aufweist, die durch einen Isolierbereich (230) voneinander getrennt sind, wobei der Isolierbereich (230) zum Vermindern oder Vermeiden einer Sollbruchstelle: • ohne eine Hauptachse gebildet ist, oder • eine Hauptachse aufweist, innerhalb derer oder in deren Verlängerung mindestens ein Teil des ersten Bereichs (228_1) und/oder des zweiten Bereichs (228 2) angeordnet ist.
  18. Dokumentenstruktur (100) gemäß Anspruch 17, wobei der erste Bereich (228_1) und der zweite Bereich (228_2) L-förmig gebildet und ineinander verschachtelt angeordnet sind, wobei der Isolierbereich (230) Z-förmig gebildet ist.
  19. Dokumentenstruktur (100) gemäß Anspruch 12, wobei der elektrisch leitfähige Bereich (110) des Trägers (104) Teil einer Antenne (160, 162) ist oder mit einer Antenne (160, 162) elektrisch leitend verbunden ist oder wird.
  20. Dokumentenstruktur (100) gemäß Anspruch 19, wobei die Antenne (160, 162) an mindestens einer von einer Gruppe von Positionen gebildet ist, wobei die Gruppe aufweist: • auf oder in dem Träger (104); und/oder • auf oder in der ersten Papierlage (112); und/oder • auf oder in der zweiten Papierlage (114).
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