DE102022129974A1 - Nanostruktur-transistoren mit luft-innenspacern und verfahren zum ausbilden von diesen - Google Patents

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Wei-Min Liu
Cheng-Yen Wen
Li-Li Su
Chii-Horng Li
Yee-Chia Yeo
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Ein Verfahren umfasst ein Ausbilden eines Stapels von Schichten, die mehrere Halbleiter-Nanostrukturen und mehrere Opferschichten aufweisen. Die mehreren Halbleiter-Nanostrukturen und die mehreren Opferschichten sind abwechselnd angeordnet. Das Verfahren umfasst ferner ein seitliches Aussparen der mehreren Opferschichten, um seitliche Aussparungen auszubilden, ein Ausbilden von Innenspacern in den seitlichen Aussparungen, und epitaktisches Aufwachsen eines Source-/Draingebiets von den mehreren Halbleiter-Nanostrukturen. Das Source-/Draingebiet ist von den Innenspacern durch Luft-Innenspacer beabstandet.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der folgenden vorläufig eingereichten US-Patentanmeldung: Anmeldung Nr.: 63/289,707 , eingereicht am 15. Dezember 2021 mit dem Titel „Nanosheet FETs with Air Inner Spacer“, wobei die Anmeldung hier durch Rückbezug aufgenommen ist.
  • HINTERGRUND
  • Beim Ausbilden von Nanostruktur-Transistoren werden, um die epitaktischen Source-/Draingebiete von Gatestapeln zu isolieren, Innenspacer ausgebildet, die zwischen den gestapelten Nano-Halbleiterschichten ausgebildet werden. Die Innenspacer werden aus dielektrischen Materialien ausgebildet. Die epitaktischen Gebiete werden von den gestapelten Nano-Halbleiterschichten aufgewachsen. Außerdem kann epitaktisches Wachstum auch von den Innenspacern stattfinden, was zu einer hohen Dichte von Defekten führt, was die Leistungsfähigkeit von integrierten Schaltungen negativ beeinflusst.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein
    • 1 bis 4, 5A, 5B, 6A, 6B, 7A, 7B, 8A, 8B, 9A, 9B, 9C, 10A, 10B, 11A, 11B, 11C, 12A, 12B, 13A, 13B, 14A und 14B zeigen die Querschnittsansichten von Zwischenstufen beim Ausbilden eines Gate-All-Around-Transistors (GAA-Transistors), der Luft-Innenspacer gemäß einigen Ausführungsformen aufweist.
    • 15 und 16 zeigen die Zwischenstufen beim Aufwachsen von epitaktischen Source-/Draingebieten und Ausbilden von Luft-Innenspacern gemäß einigen Ausführungsformen.
    • 17A, 17B und 17C zeigen die Größen von Luft-Innenspacern gemäß einigen Ausführungsformen.
    • 18 und 19 zeigen die Profile von Nano-Halbleiterstrukturen und dielektrischen Innenspacern gemäß einigen Ausführungsformen.
    • 20A, 20B und 20C zeigen die relativen Positionen von Nano-Halbleiterstrukturen und Luft-Innenspacern gemäß einigen Ausführungsformen.
    • 21 zeigt die Größen von Luft-Innenspacern als eine Funktion von Winkeln der Luft-Innenspacer gemäß einigen Ausführungsformen.
    • 22 zeigt das Vertiefen von dielektrischen Innenspacern gemäß einigen Ausführungsformen.
    • 23 zeigt die Größen von Luft-Innenspacern als eine Funktion der Vertiefung von dielektrischen Innenspacern gemäß einigen Ausführungsformen.
    • 24A zeigt eine perspektivische Ansicht von einem FinFET und Luft-Innenspacern gemäß einigen Ausführungsformen.
    • 24B und 24C zeigen eine perspektivische Ansicht und eine Querschnittsansicht eines Luft-Innenspacers gemäß einigen Ausführungsformen.
    • 25A, 25B und 25C zeigen die Formen und die Größen von Luft-Innenspacern gemäß einigen Ausführungsformen.
    • 26 und 27 zeigen die Draufsichten auf einen GAA-Transistor gemäß einigen Ausführungsformen.
    • 28A, 28B, 28C, 28D und 28E zeigen einige Endprofile von Halbleiter-Nanostrukturen gemäß einigen Ausführungsformen.
    • 29 zeigt einen Prozessablauf zum Ausbilden eines GAA-Transistors, der Luft-Innenspacer gemäß einigen Ausführungsformen aufweist.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese stellen selbstverständlich lediglich Beispiele dar und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element ausgebildet werden können, so dass das erste und das zweite Element möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „darunter liegend“, „unter“, „unterer“, „darüber liegend“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Strukturelements zu einem anderen Element oder Strukturelement (zu anderen Elementen oder Strukturelementen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Es wird ein Gate-All-Around-Transistor (GAA-Transistor), der einen Luft-Innenspacer aufweist, bereitgestellt. Das Verfahren zum Ausbilden des GAA-Transistors wird ebenfalls bereitgestellt. Gemäß einigen Ausführungsformen wird ein dielektrischer Innenspacer neben einer Opferschicht ausgebildet. Epitaktische Gebiete werden von Halbleiterschichten, die über und unter der Opferschicht liegen, aufgewachsen, und werden vereinigt, so dass ein Luft-Innenspacer zwischen den vereinigten epitaktischen Gebieten und dem dielektrischen Innenspacer ausgebildet wird. Mit dem ausgebildeten Luft-Innenspacer weisen die epitaktischen Gebiete weniger Defekte auf, und die Leistungsfähigkeit des resultierenden GAA-Transistors ist verbessert. Ausführungsformen, die hier besprochen werden, sollen Beispiele bereitstellen, um ein Herstellen oder Verwenden des Gegenstands dieser Offenbarung zu ermöglichen, und ein Durchschnittsfachmann wird Modifikationen leicht verstehen, die vorgenommen werden können, während der betrachtete Umfang verschiedener Ausführungsformen erhalten bleibt. In den verschiedenen Ansichten und Ausführungsbeispielen werden gleiche Bezugszeichen verwendet, um auf gleiche Elemente zu verweisen. Obwohl Ausführungsformen von Verfahren derart besprochen werden können, dass sie in einer bestimmten Reihenfolge durchgeführt werden, können andere Ausführungsformen von Verfahren in einer beliebigen logischen Reihenfolge durchgeführt werden.
  • 1 bis 4, 5A, 5B, 6A, 6B, 7A, 7B, 8A, 8B, 9A, 9B, 9C, 10A, 10B, 11A, 11B, 11C, 12A, 12B, 13A, 13B, 14A und 14B zeigen die Querschnittsansichten von Zwischenstufen beim Ausbilden eines GAA-Transistors, der Luft-Innenspacer gemäß einigen Ausführungsformen der vorliegenden Offenbarung aufweist. Die entsprechenden Prozesse sind auch schematisch in dem in 29 dargestellten Prozessablauf wiedergegeben.
  • Unter Bezugnahme auf 1 ist eine perspektivische Ansicht eines Wafers 10 dargestellt. Der Wafer 10 weist eine mehrschichtige Struktur auf, die einen mehrschichtigen Stapel 22 auf einem Substrat 20 aufweist. Gemäß einigen Ausführungsformen ist das Substrat 20 ein Halbleitersubstrat, das ein Siliziumsubstrat, ein Siliziumgermanium-Substrat (SiGe-Substrat) oder dergleichen sein kann, obwohl andere Substrate und/oder Strukturen, wie z.B. Halbleiter auf einem Isolator (SOI), verspanntes SOI, Siliziumgermanium auf einem Isolator, oder dergleichen, verwendet werden könnten. Das Substrat 20 kann ein als p-Halbleiter dotiert sein, obwohl es in anderen Ausführungsformen als ein n-Halbleiter dotiert sein kann.
  • Gemäß einigen Ausführungsformen wird der mehrschichtige Stapel 22 durch eine Reihe von Abscheidungsprozessen zum Abscheiden abwechselnder Materialien ausgebildet. Der entsprechende Prozess ist als Prozess 202 in dem in 29 dargestellten Prozessablauf 200 gezeigt. Gemäß einigen Ausführungsformen weist der mehrschichtige Stapel 22 erste Schichten 22A, die aus einem ersten Halbleitermaterial ausgebildet sind, und zweite Schichten 22B, die aus einem zweiten Halbleitermaterial, das vom ersten Halbleitermaterial verschieden ist, ausgebildet sind, auf.
  • Gemäß einigen Ausführungsformen ist das erste Halbleitermaterial einer ersten Schicht 22A SiGe, Ge, Si, GaAs, InSb, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb oder dergleichen oder enthält diese. Gemäß einigen Ausführungsformen findet das Abscheiden der ersten Schichten 22A (zum Beispiel SiGe) durch epitaktisches Wachstum statt, und das entsprechende Abscheidungsverfahren kann eine Gasphasenepitaxie (VPE), eine Molekularstrahlepitaxie (MBE), eine chemische Gasphasenabscheidung (CVD), eine Niederdruck-CVD (LPCVD), eine Atomlagenabscheidung (ALD), eine CVD im Ultrahochvakuum (UHVCVD), eine CVD bei reduziertem Druck (RPCVD), oder dergleichen sein. Gemäß einigen Ausführungsformen wird die erste Schicht 22A bis zu einer ersten Dicke im Bereich zwischen ungefähr 30 Å und ungefähr 300 Å ausgebildet. Jedoch kann eine beliebige geeignete Dicke verwendet werden, ohne den Umfang den Ausführungsformen zu verlassen.
  • Nachdem die erste Schicht 22A über dem Substrat 20 abgeschieden wurde, wird eine zweite Schicht 22B über der ersten Schicht 22A abgeschieden. Gemäß einigen Ausführungsformen werden die zweiten Schichten 22B aus einem zweiten Halbleitermaterial, wie z.B. Si, SiGe, Ge, GaAs, InSb, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, Kombinationen von diesen oder dergleichen ausgebildet oder enthalten dieses, wobei das zweite Halbleitermaterial vom ersten Halbleitermaterial der ersten Schicht 22A verschieden ist. Zum Beispiel kann gemäß einigen Ausführungsformen, in denen die erste Schicht 22A Siliziumgermanium ist, die zweite Schicht 22B aus Silizium ausgebildet werden, und umgekehrt. Es versteht sich, dass eine beliebige geeignete Kombination von Materialien für die ersten Schichten 22A und die zweiten Schichten 22B verwendet werden kann.
  • Gemäß einigen Ausführungsformen wird die zweite Schicht 22B auf der ersten Schicht 22A unter Verwendung einer Abscheidungstechnik, die jener ähnlich ist, die zum Ausbilden der ersten Schicht 22A verwendet wird, epitaktisch aufgewachsen. Gemäß einigen Ausführungsformen wird die zweite Schicht 22B bis zu einer ähnlichen Dicke wie jene der ersten Schicht 22A ausgebildet. Die zweite Schicht 22B kann auch bis zu einer Dicke ausgebildet werden, die von der ersten Schicht 22A verschieden ist. Gemäß einigen Ausführungsformen kann die zweite Schicht 22B bis zu einer zweiten Dicke im Bereich zwischen ungefähr 10 Å und ungefähr 500 Å ausgebildet werden.
  • Nachdem die zweite Schicht 22B über der ersten Schicht 22A ausgebildet wurde, wird der Abscheidungsprozess wiederholt, um die verbleibenden Schichten im mehrschichtigen Stapel 22 auszubilden, bis eine gewünschte oberste Schicht des mehrschichtigen Stapels 22 ausgebildet wurde. Gemäß einigen Ausführungsformen weisen die ersten Schichten 22A die gleichen oder einander ähnliche Dicken auf, und die zweiten Schichten 22B weisen die gleichen oder einander ähnliche Dicken auf. Die ersten Schichten 22A können außerdem die gleichen Dicken wie die zweiten Schichten 22B oder von ihnen verschieden Dicken aufweisen. Gemäß einigen Ausführungsformen werden die ersten Schichten 22A in einem anschließenden Prozess entfernt, und werden in der gesamten Beschreibung alternativ als Opferschichten 22A bezeichnet. Gemäß alternativen Ausführungsformen sind die zweiten Schichten 22B Opferschichten und werden in den anschließenden Prozessen entfernt.
  • Gemäß alternativen Ausführungsformen werden einige Pad-Oxidschicht(en) und Hartmaskenschicht(en) (nicht dargestellt) über dem mehrschichtigen Stapel 22 ausgebildet. Diese Schichten werden strukturiert, und werden für das anschließende Strukturieren des mehrschichtigen Stapels 22 verwendet.
  • Unter Bezugnahme auf 2 werden der mehrschichtige Stapel 22 und ein Abschnitt des darunterliegenden Substrats 20 in einem Ätzprozess(en) strukturiert, so dass Gräben 23 ausgebildet werden. Der entsprechende Prozess ist als Prozess 204 in dem in 29 dargestellten Prozessablauf 200 gezeigt. Die Gräben 23 erstrecken sich in das Substrat 20. Die verbleibenden Abschnitte der mehrschichtigen Stapel werden nachstehend als mehrschichtige Stapel 22' bezeichnet. Unter den mehrschichtigen Stapeln 22' werden einige Abschnitte des Substrats 20 belassen, und werden nachstehend als Substratstege 20' bezeichnet. Die mehrschichtigen Stapel 22' weisen Halbleiterschichten 22A und 22B auf. Die Halbleiterschichten 22A werden alternativ als Opferschichten bezeichnet, und die Halbleiterschichten 22B werden nachstehend alternativ als Nanostrukturen bezeichnet. Die Abschnitte der mehrschichtigen Stapel 22' und die darunterliegenden Substratstege 20' werden gemeinsam als Halbleiterstege 24 bezeichnet.
  • In vorstehend dargestellten Ausführungsformen können die GAA-Transistorstrukturen durch ein beliebiges geeignetes Verfahren strukturiert werden. Zum Beispiel können die Strukturen unter Verwendung eines oder mehrerer fotolithografischer Prozesse, die Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse umfassen, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierende Prozesse, wodurch ermöglicht wird, dass Strukturen erzeugt werden, die zum Beispiel kleinere Pitches aufweisen als dies ansonsten unter Verwendung eines einzelnen direkten fotolithografischen Prozesses erzielbar ist. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines fotolithografischen Prozesses strukturiert. Spacer werden entlang der strukturierten Opferschicht unter Verwendung eines Selbstjustierungsprozesses ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Spacer können dann zum Strukturieren der GAA-Struktur verwendet werden.
  • 3 zeigt das Ausbilden von Isolationsgebieten 26, die in der gesamten Beschreibung auch als STI-Gebiete (flache Grabenisolation) bezeichnet werden. Der entsprechende Prozess ist als Prozess 206 in dem in 29 dargestellten Prozessablauf 200 gezeigt. Die STI-Gebiete 26 können ein Liner-Oxid (nicht dargestellt) aufweisen, das ein thermisches Oxid sein kann, das durch die thermische Oxidation einer Flächenschicht des Substrats 20 ausgebildet wird. Das Liner-Oxid kann auch eine abgeschiedene Siliziumoxid-Schicht sein, die zum Beispiel unter Verwendung einer ALD, einer chemischen Gasphasenabscheidung mit Verwendung von hochdichtem Plasma (HDPCVD), einer CVD oder dergleichen ausgebildet wird. Die STI-Gebiete 26 können außerdem ein dielektrisches Material über dem Liner-Oxid aufweisen, wobei das dielektrische Material unter Verwendung einer fließfähigen chemischen Gasphasenabscheidung (Flowable Chemical Vapor Deposition, FCVD), einer Rotationsbeschichtung, einer HDPCVD oder dergleichen ausgebildet werden kann. Ein Planarisierungsprozess, wie z.B. ein chemischmechanischer Polierprozess (CMP-Prozess) oder ein mechanischer Schleifprozess, kann dann durchgeführt werden, um die obere Fläche des dielektrischen Materials zu ebnen, und die verbleibenden Abschnitte des dielektrischen Materials stellen die STI-Gebiete 26 dar.
  • Die STI-Gebiete 26 werden dann ausgespart, so dass die oberen Abschnitte der Halbleiterstege 24 höher hervorstehen als die oberen Flächen 26T der verbleibenden Abschnitte der STI-Gebiete 26, um hervorstehende Finnen 28 auszubilden. Die hervorstehenden Finnen 28 weisen die mehrschichtigen Stapel 22' und die oberen Abschnitte der Substratstege 20' auf. Das Aussparen der STI-Gebiete 26 kann durch einen Trockenätzprozess durchgeführt werden, wobei zum Beispiel NF3 und NH3 als die Ätzgase verwendet werden. Während des Ätzprozesses kann ein Plasma erzeugt werden. Argon kann ebenfalls aufgenommen werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird das Aussparen der STI-Gebiete 26 durch einen Nassätzprozess durchgeführt. Die Ätzchemikalie kann zum Beispiel HF enthalten.
  • Unter Bezugnahme auf 4 werden Dummy-Gatestapel 30 und Gatespacer 38 auf den oberen Flächen und den Seitenwänden der (hervorstehenden) Finnen 28 ausgebildet. Der entsprechende Prozess ist als Prozess 208 in dem in 29 dargestellten Prozessablauf 200 gezeigt. Die Dummy-Gatestapel 30 können Dummy-Gatedielektrika 32 und Dummy-Gateelektroden 34 über den Dummy-Gatedielektrika 32 aufweisen. Die Dummy-Gatedielektrika 32 können durch Oxidieren der Flächenabschnitte der hervorstehenden Finnen 28, um Oxidschichten auszubilden, oder durch Abscheiden einer dielektrischen Schicht, wie z.B. einer Siliziumoxidschicht, ausgebildet werden. Die Dummy-Gateelektroden 34 können zum Beispiel unter Verwendung von Polysilizium oder amorphem Silizium ausgebildet werden, und andere Materialien, wie z.B. amorpher Kohlenstoff, können ebenfalls verwendet werden. Jeder der Dummy-Gatestapel 30 kann außerdem eine (oder mehrere) Hartmaskenschicht 36 über der Dummy-Gateelektrode 34 aufweisen. Die Hartmaskenschichten 36 können aus Siliziumnitrid, Siliziumoxid, Siliziumkarbonitrid, Siliziumoxikarbonitrid, oder Mehrfachschichten davon ausgebildet werden. Die Dummy-Gatestapel 30 können eine einzelne oder mehrere der hervorstehenden Finnen 28 und STI-Gebiete 26 zwischen den hervorstehenden Finnen 28 überschneiden. Die Dummy-Gatestapel 30 weisen außerdem Längsrichtungen auf, die senkrecht zu den Längsrichtungen der hervorstehenden Finnen 28 sind. Das Ausbilden der Dummy-Gatestapel 30 umfasst: Abscheiden einer Dummy-Gatedielektrikumsschicht, Abscheiden einer Dummy-Gateelektrodenschicht über der Dummy-Gatedielektrikumsschicht, Abscheiden einer oder mehrerer Hartmaskenschichten, und anschließendes Strukturieren der ausgebildeten Schichten durch einen Strukturierungsprozess(e).
  • Als Nächstes werden Gatespacer 38 auf den Seitenwänden der Dummy-Gatestapel 30 ausgebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Gatespacer 38 aus einem dielektrischen Material, wie z.B. Siliziumnitrid (SiN), Siliziumoxid (SiO2), Siliziumkarbonitrid (SiCN), Siliziumoxinitrid (SiON), Siliziumoxikarbonitrid (SiOCN), oder dergleichen, ausgebildet und können eine einschichtige Struktur oder eine mehrschichtige Struktur, die mehrere dielektrische Schichten aufweist, aufweisen. Der Ausbildungsprozess der Gatespacer 38 kann ein Abscheiden einer oder mehrerer dielektrischer Schichten und anschließendes Durchführen eines anisotropen Ätzprozesses (Ätzprozesse) an der (den) dielektrischen Schicht(en) umfassen. Die verbleibenden Abschnitte der dielektrischen Schicht(en) stellen die Gatespacer 38 dar.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/289707 [0001]

Claims (20)

  1. Verfahren, umfassend: Ausbilden eines Stapels von Schichten, aufweisend: mehrere Halbleiter-Nanostrukturen; und mehrere Opferschichten, wobei die mehreren Halbleiter-Nanostrukturen und die mehreren Opferschichten abwechselnd angeordnet sind; seitliches Aussparen der mehreren Opferschichten, um seitliche Aussparungen auszubilden; Ausbilden von Innenspacern in den seitlichen Aussparungen; und epitaktisches Auswachsen eines Source-/Draingebiets von den mehreren Halbleiter-Nanostrukturen, wobei das Source-/Draingebiet von den Innenspacern durch Luft-Innenspacer beabstandet ist.
  2. Verfahren nach Anspruch 1, wobei die Innenspacer konkave Außenseitenwände aufweisen, die den Luft-Innenspacern zugewandt sind.
  3. Verfahren nach Anspruch 1 oder 2, das ferner, nachdem die Innenspacer ausgebildet wurden, seitliches Aussparen der mehreren Halbleiter-Nanostrukturen umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei sich die Luft-Innenspacer in die seitlichen Aussparungen erstrecken.
  5. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: nachdem das Source-/Draingebiet aufgewachsen wurde, Entfernen der mehreren Opferschichten; und Ausbilden eines Gatestapels, der sich in Räume erstreckt, die durch die mehreren Opferschichten, die entfernt wurden, zurückgelassen wurden.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei sich einer der Luft-Innenspacer in einen der Innenspacer erstreckt.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden der Innenspacer umfasst: Abscheiden einer dielektrischen Schicht, die sich in die seitlichen Aussparungen erstreckt; und Ätzen der dielektrischen Schicht, wobei verbleibende Abschnitte der dielektrischen Schicht die Innenspacer bilden.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei einer der Luft-Innenspacer zwei Endabschnitte und einen Mittelabschnitt, der breiter ist als die zwei Endabschnitte, aufweist.
  9. Verfahren nach Anspruch 8, wobei die Endabschnitte eine Breite aufweisen, die im Wesentlichen null gleicht.
  10. Integrierte Schaltungsstruktur, aufweisend: mehrere Halbleiter-Nanostrukturen, wobei obere der mehreren Halbleiter-Nanostrukturen entsprechende untere der mehreren Halbleiter-Nanostrukturen überlappen; einen Gatestapel, der Abschnitte aufweist, die die mehreren Halbleiter-Nanostrukturen voneinander trennen; Innenspacer, die die mehreren Halbleiter-Nanostrukturen voneinander trennen; und ein Source-/Draingebiet auf einer Seite der mehreren Halbleiter-Nanostrukturen, wobei das Source-/Draingebiet von den Innenspacern durch Luft-Innenspacer beabstandet ist.
  11. Integrierte Schaltungsstruktur nach Anspruch 10, wobei sich einer der Luft-Innenspacer in einen Raum zwischen einer darüberliegenden oder einer darunterliegenden der mehreren Halbleiter-Nanostrukturen erstreckt.
  12. Integrierte Schaltungsstruktur nach Anspruch 10, wobei einer der Luft-Innenspacer von einer darüberliegenden oder einer darunterliegenden der mehreren Halbleiter-Nanostrukturen durch einen Teil eines der Innenspacer und einen Teil des Source-/Draingebiets getrennt ist.
  13. Integrierte Schaltungsstruktur nach Anspruch 10, wobei in einer Querschnittsansicht der integrierten Schaltungsstruktur einer der Luft-Innenspacer zwei gerade Ränder aufweist, die miteinander verknüpft sind.
  14. Integrierte Schaltungsstruktur nach Anspruch 10, wobei einer der Luft-Innenspacer aufweist: einen ersten Endabschnitt und einen zweiten Endabschnitt; und einen mittleren Abschnitt zwischen dem ersten Endabschnitt und dem zweiten Endabschnitt und breiter als diese.
  15. Integrierte Schaltungsstruktur nach Anspruch 10, wobei einer der Innenspacer eine konkave Seitenwand aufweist, die zu einem der Luft-Innenspacer freigelegt ist.
  16. Integrierte Schaltungsstruktur nach Anspruch 10, wobei obere der Luft-Innenspacer untere der Luft-Innenspacer überlappen.
  17. Integrierte Schaltungsstruktur, aufweisend: eine erste Halbleiterschicht; eine zweite Halbleiterschicht über der ersten Halbleiterschicht und vertikal von ihr beabstandet; einen dielektrischen Innenspacer zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht und physisch diese kontaktierend; einen Gatestapel, der einen Abschnitt zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht, der diese physisch kontaktiert, aufweist; einen Luft-Innenspacer; und ein Halbleitergebiet, wobei sowohl der dielektrische Innenspacer als auch das Halbleitergebiet zum Luft-Innenspacer freigelegt sind.
  18. Integrierte Schaltungsstruktur nach Anspruch 17, wobei der Luft-Innenspacer einen Innenabschnitt aufweist, der sich in einen Raum erstreckt, der die erste Halbleiterschicht überlappt.
  19. Integrierte Schaltungsstruktur nach Anspruch 17 oder 18, wobei der Luft-Innenspacer ferner einen Außenabschnitt aufweist, der von der ersten Halbleiterschicht und der zweiten Halbleiterschicht vertikal versetzt ist.
  20. Integrierte Schaltungsstruktur nach einem der vorhergehenden Ansprüche 17 bis 19, wobei eine erste Seitenwand des dielektrischen Innenspacers, die zum Luft-Innenspacer freigelegt ist, konkav und gerundet ist, und wobei eine zweite Seitenwand des Halbleitergebiets, die zum Luft-Innenspacer freigelegt ist, zwei gerade Ränder aufweist, die miteinander verknüpft sind.
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