CN115995481A - 具有空气内部间隔件的纳米结构晶体管及其形成方法 - Google Patents

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刘威民
温政彦
舒丽丽
李启弘
杨育佳
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Abstract

本公开总体涉及具有空气内部间隔件的纳米结构晶体管及其形成方法。一种方法包括形成层堆叠，该层堆叠包括多个半导体纳米结构和多个牺牲层。多个半导体纳米结构和多个牺牲层交替地布置。该方法还包括使多个牺牲层横向凹陷以形成横向凹部；在横向凹部中形成内部间隔件；以及从多个半导体纳米结构外延生长源极/漏极区域。源极/漏极区域通过空气内部间隔件与内部间隔件分隔开。

Description

具有空气内部间隔件的纳米结构晶体管及其形成方法
技术领域
本公开总体涉及具有空气内部间隔件的纳米结构晶体管及其形成方法。
背景技术
在纳米结构晶体管的形成中，内部间隔件被形成为将外延源极/漏极区域与栅极堆叠隔离，这些区域在堆叠的纳米半导体层之间形成。内部间隔件由电介质材料形成。外延区域从堆叠的纳米半导体层生长。此外，一些外延生长也可能由内部间隔件引起，导致缺陷密度高，从而对集成电路的性能产生不利影响。
发明内容
本公开的第一实施例提供了一种方法，包括：形成层堆叠，所述层堆叠包括：多个半导体纳米结构；以及多个牺牲层，其中，所述多个半导体纳米结构和所述多个牺牲层交替地布置；使所述多个牺牲层横向凹陷以形成横向凹部；在所述横向凹部中形成内部间隔件；以及从所述多个半导体纳米结构外延生长源极/漏极区域，其中，所述源极/漏极区域通过空气内部间隔件与所述内部间隔件分隔开。
本公开的第二实施例提供了一种集成电路结构，包括：多个半导体纳米结构，其中，所述多个半导体纳米结构中的上部半导体纳米结构与所述多个半导体纳米结构中的对应下部半导体纳米结构重叠；栅极堆叠，包括将所述多个半导体纳米结构彼此分隔开的部分；内部间隔件，用于将所述多个半导体纳米结构彼此分隔开；以及源极/漏极区域，位于所述多个半导体纳米结构的一侧，其中，所述源极/漏极区域通过空气内部间隔件与所述内部间隔件分隔开。
本公开的第三实施例提供了一种集成电路结构，包括：第一半导体层；第二半导体层，位于所述第一半导体层之上并与所述第一半导体层在竖直方向上分隔开；电介质内部间隔件，位于所述第一半导体层和所述第二半导体层之间并且实体地接触所述第一半导体层和所述第二半导体层；栅极堆叠，包括位于所述第一半导体层和所述第二半导体层之间并且实体地接触所述第一半导体层和所述第二半导体层的部分；空气内部间隔件；以及半导体区域，其中，所述电介质内部间隔件和所述半导体区域两者都暴露于所述空气内部间隔件。
附图说明
当结合附图阅读时，通过下面的具体实施方式可以最好地理解本公开的各方面。要注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为了讨论的清楚起见，各种特征的尺寸可能被任意地增大或减小了。
图1-图4、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图9C、图10A、图10B、图11A、图11B、图11C、图12A、图12B、图13A、图13B、图14A和图14B示出了根据一些实施例的形成包括空气内部间隔件的栅极全环绕(GAA)晶体管的中间阶段的截面图。
图15和图16示出了根据一些实施例的生长外延源极/漏极区域和形成空气内部间隔件的中间阶段。
图17A、图17B和图17C示出了根据一些实施例的空气内部间隔件的尺寸。
图18和图19示出了根据一些实施例的纳米半导体结构和电介质内部间隔件的轮廓。
图20A、图20B和图20C示出了根据一些实施例的纳米半导体结构和空气内部间隔件的相对位置。
图21示出了根据一些实施例的作为空气内部间隔件的角度的函数的空气内部间隔件的尺寸。
图22示出了根据一些实施例的电介质内部间隔件的凹陷(dishing)。
图23示出了根据一些实施例的作为电介质内部间隔件的凹陷的函数的空气内部间隔件的尺寸。
图24A示出了根据一些实施例的FinFET和空气内部间隔件的透视图。
图24B和图24C示出了根据一些实施例的空气内部间隔件的透视图和截面图。
图25A、图25B和图25C示出了根据一些实施例的空气内部间隔件的形状和尺寸。
图26和图27示出了根据一些实施例的GAA晶体管的俯视图。
图28A、图28B、图28C、图28D和图28E示出了根据一些实施例的半导体纳米结构的一些端部轮廓。
图29示出了根据一些实施例的用于形成具有空气内部间隔件的GAA晶体管的工艺流程。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不旨在进行限制。例如，在下面的描述中，在第二特征之上或在第二特征上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身不表示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可以使用空间相关术语(例如，“之下”、“下方”、“下”、“之上”、“上”等)，以易于描述图中所示的一个要素或特征与另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用中或工作中的处于除了附图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文使用的空间相关描述符同样可以相应地进行解释。
提供了一种具有空气内部间隔件的栅极全环绕(GAA)晶体管。还提供了形成GAA晶体管的方法。根据一些实施例，电介质内部间隔件被形成为靠近牺牲层。外延区域从牺牲层上面和下面的半导体层生长，并且合并，从而在合并的外延区域和电介质内部间隔件之间形成空气内部间隔件。在形成空气内部间隔件的情况下，外延区域的缺陷减少，并且所得的GAA晶体管的性能得到提高。本文讨论的实施例提供示例以使得能够制作或使用本公开的主题，并且本领域普通技术人员将容易理解在保持在不同实施例的预期范围内的同时可以进行的修改。在各个视图和说明性实施例中，相同的附图标记用于标识相同的元件。尽管可以将方法实施例讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。
图1-图4、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图9C、图10A、图10B、图11A、图11B、图11C、图12A、图12B、图13A、图13B、图14A和图14B示出了根据本公开的一些实施例的形成包括空气内部间隔件的GAA晶体管的中间阶段的截面图。对应的工艺也示意性地反映在图29中所示的工艺流程中。
参考图1，示出了晶圆10的透视图。晶圆10包括多层结构，该多层结构包括位于衬底20上的多层堆叠22。根据一些实施例，衬底20是半导体衬底，其可以是硅衬底、硅锗(SiGe)衬底等，但是可以使用其他衬底和/或结构，例如绝缘体上半导体(SOI)、应变SOI、绝缘体上硅锗等。衬底20可以被掺杂为p型半导体，但是在其他实施例中，其可以被掺杂为n型半导体。
根据一些实施例，多层堆叠22通过一系列用于沉积交替材料的沉积工艺形成。相应的工艺在图29所示的工艺流程200中被示为工艺202。根据一些实施例，多层堆叠22包括由第一半导体材料形成的第一层22A和由不同于第一半导体材料的第二半导体材料形成的第二层22B。
根据一些实施例，第一层22A的第一半导体材料是以下项或包括以下项：SiGe、Ge、Si、GaAs、InSb、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb等。根据一些实施例，对第一层22A(例如，SiGe)的沉积是通过外延生长进行的，并且对应的沉积方法可以是气相外延(VPE)、分子束外延(MBE)、化学气相沉积(CVD)、低压CVD(LPCVD)、原子层沉积(ALD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)等。根据一些实施例，第一层22A被形成为在约
Figure BDA0003732554270000053
到约
Figure BDA0003732554270000054
之间的范围内的第一厚度。然而，可以在保持在实施例的范围内的情况下使用任何合适的厚度。
一旦已经在衬底20之上沉积第一层22A，就在第一层22A之上沉积第二层22B。根据一些实施例，第二层22B由第二半导体材料形成或包括第二半导体材料，例如Si、SiGe、Ge、GaAs、InSb、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、这些材料的组合等，其中第二半导体材料不同于第一层22A的第一半导体材料。例如，根据第一层22A是硅锗的一些实施例，第二层22B可以由硅形成，反之亦然。可以理解，任何合适的材料组合都可以用于第一层22A和第二层22B。
根据一些实施例，第二层22B使用类似于用于形成第一层22A的沉积技术在第一层22A上外延生长。根据一些实施例，第二层22B被形成为与第一层22A的厚度相似的厚度。第二层22B也可以被形成为与第一层22A不同的厚度。根据一些实施例，第二层22B可以被形成为例如在约
Figure BDA0003732554270000051
到约
Figure BDA0003732554270000052
之间的范围内的第二厚度。
一旦已经在第一层22A之上形成第二层22B，就重复沉积工艺以形成多层堆叠22中的剩余层，直到已经形成多层堆叠22的所需最顶层。根据一些实施例，第一层22A具有彼此相同或相似的厚度，并且第二层22B具有彼此相同或相似的厚度。第一层22A也可以具有与第二层22B相同或不同的厚度。根据一些实施例，第一层22A在随后的工艺中被去除，并且在整个说明书中被替代地称为牺牲层22A。根据替代实施例，第二层22B是牺牲的，并且在随后的工艺中被去除。
根据一些实施例，在多层堆叠22之上形成一些衬垫氧化物层和硬掩模层(未示出)。这些层被图案化，并且用于多层堆叠22的后续图案化。
参考图2，多层堆叠22和下面的衬底20的一部分在(一个或多个)蚀刻工艺中被图案化，从而形成沟槽23。相应的工艺在图29所示的工艺流程200中被示为工艺204。沟槽23延伸到衬底20中。多层堆叠的剩余部分在下文中被称为多层堆叠22’。在多层堆叠22’的下方，衬底20的一些部分被留下，并且在下文中被称为衬底条带20’。多层堆叠22’包括半导体层22A和22B。在下文中，半导体层22A被替代地称为牺牲层，并且半导体层22B被替代地称为纳米结构。多层堆叠22’的部分和下面的衬底条带20’被统称为半导体条带24。
在上述实施例中，GAA晶体管结构可以通过任何合适的方法来图案化。例如，可以使用一种或多种光刻工艺对结构进行图案化，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺结合了光刻和自对准工艺，从而允许图案被创建为具有例如比以其他方式使用单一直接光刻工艺可获得的间距更小的间距。例如，在一个实施例中，牺牲层形成在衬底之上并使用光刻工艺来图案化。使用自对准工艺沿着经图案化的牺牲层来形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化GAA结构。
图3示出了隔离区域26的形成，隔离区域26在整个说明书中也被称为浅沟槽隔离(STI)区域。相应的工艺在图29所示的工艺流程200中被示为工艺206。STI区域26可以包括衬里氧化物(未示出)，其可以是通过对衬底20的表面层的热氧化而形成的热氧化物。衬里氧化物也可以是使用例如ALD、高密度等离子体化学气相沉积(HDPCVD)、CVD等形成的沉积氧化硅层。STI区域26还可以包括位于衬里氧化物之上的电介质材料，其中可以使用可流动化学气相沉积(FCVD)、旋涂、HDPCVD等来形成电介质材料。然后可以执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化工艺以使电介质材料的顶表面齐平，并且电介质材料的剩余部分是STI区域26。
然后使STI区域26凹陷，使得半导体条带24的顶部部分突出得高于STI区域26的剩余部分的顶表面26T以形成突出鳍28。突出鳍28包括衬底条带20’的顶部部分和多层堆叠22’。对STI区域26的凹陷可以通过干法蚀刻工艺来执行，其中例如NF3和NH3被用作蚀刻气体。在蚀刻工艺期间，可能会产生等离子体。也可以包括氩气。根据本公开的替代实施例，对STI区域26的凹陷是通过湿法蚀刻工艺来执行的。例如，蚀刻化学品可以包括HF。
参考图4，栅极堆叠30和栅极间隔件38形成在(突出)鳍28的顶表面和侧壁上。相应的工艺在图29所示的工艺流程200中被示为工艺208。虚设栅极堆叠30可以包括虚设栅极电介质32和位于虚设栅极电介质32之上的虚设栅极电极34。虚设栅极电介质32可以通过以下方式形成：氧化突出鳍28的表面部分以形成氧化物层，或者通过沉积电介质层(例如氧化硅层)。可以使用例如多晶硅或非晶硅来形成虚设栅极电极34，并且也可以使用诸如非晶碳之类的其他材料。虚设栅极堆叠30中的每一个还可以包括位于虚设栅极电极34之上的一个(或多个)硬掩模层36。硬掩模层36可以由氮化硅、氧化硅、碳氮化硅、碳氮氧化硅或其多层形成。虚设栅极堆叠30可以跨过一个或多个突出鳍28和位于突出鳍28之间的STI区域26。虚设栅极堆叠30还具有垂直于突出鳍28的纵向方向的纵向方向。虚设栅极堆叠30的形成包括：形成虚设栅极电介质层、在虚设栅极电介质层之上沉积虚设栅极电极层、沉积一个或多个硬掩模层、并且然后通过(一个或多个)图案化工艺对所形成的层进行图案化。
接下来，在虚设栅极堆叠30的侧壁上形成栅极间隔件38。根据本公开的一些实施例，栅极间隔件38由电介质材料形成，例如氮化硅(SiN)、氧化硅(SiO2)、碳氮化硅(SiCN)、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)等，并且可以具有单层结构或包括多个电介质层的多层结构。栅极间隔件38的形成工艺可以包括沉积一个或多个电介质层，然后对(一个或多个)电介质层执行(一个或多个)各向异性蚀刻工艺。(一个或多个)电介质层的剩余部分是栅极间隔件38。
图5A和图5B示出了图4中所示的结构的截面图。图5A示出了图4中的参考截面A1-A1，该参考截面A1-A1切割穿过突出鳍28的未被栅极堆叠30和栅极间隔件38覆盖的部分，并且垂直于栅极长度方向。还示出了位于突出鳍28的侧壁上的鳍间隔件38。图5B示出了图4中的参考截面B-B，该参考截面平行于突出鳍28的纵向方向。
参考图6A和图6B，突出鳍28的不直接位于虚设栅极堆叠30和栅极间隔件38下面的部分通过蚀刻工艺凹陷以形成凹部42。相应的工艺在图29所示的工艺流程200中被示为工艺210。例如，可以使用C2F6；CF4；SO2；HBr、Cl2和O2的混合物；HBr、Cl2、O2和CH2F2的混合物等来执行以蚀刻多层半导体堆叠22’和下面的衬底条带20’。凹部42的底部至少与多层半导体堆叠22’的底部齐平，或者可以低于(如图6B所示)多层半导体堆叠22’的底部。蚀刻可以是各向异性的，使得多层半导体堆叠22’的面向凹部42的侧壁是竖直且笔直的，如图6B所示。
参考图7A和图7B，牺牲半导体层22A被横向凹陷以形成横向凹部41，该横向凹部41相比于相应的上层和下层纳米结构22B的边缘被凹陷。相应的工艺在图29所示的工艺流程200中被示为工艺212。对牺牲半导体层22A的横向凹陷可以通过使用以下蚀刻剂的湿法蚀刻工艺来实现，该蚀刻剂相比于纳米结构22B和衬底20的材料(例如，硅(Si))对牺牲半导体层22A的材料(例如，硅锗(SiGe))更具选择性。例如，在牺牲半导体层22A由硅锗形成并且纳米结构22B由硅形成的实施例中，湿法蚀刻工艺可以使用诸如盐酸(HCl)之类的蚀刻剂来执行。湿法蚀刻工艺可以使用浸渍工艺、喷涂工艺、旋涂工艺等来执行，并且可以使用任何合适的工艺温度(例如，在约400℃到约600℃之间)和合适的工艺时间(例如，在约100秒到约1000秒之间)来执行。根据替代实施例，对牺牲半导体层22A的横向凹陷是通过各向同性干法蚀刻工艺或干法蚀刻工艺和湿法蚀刻工艺的组合来执行的。根据一些实施例，延长湿法蚀刻，使得横向凹陷距离LR1增加。
图8A和图8B示出了由电介质材料形成的间隔件层43的沉积。间隔件层43的材料可以包括Si、O、C、N或其组合。相应的工艺在图29所示的工艺流程200中被示为工艺214。间隔件层43被沉积为共形层，并且具有相对低的k值，该k值可以在从约3.0到约4.5的范围内。因此，间隔件层43有时可以被形成为低k电介质层(当其k值低于约3.8时)或高k电介质层，这取决于形成工艺。间隔件层43的厚度可以在约4nm到约6nm之间的范围内。间隔件层43可以是共形层，其延伸到横向凹部41(图7B)中。
参考图9A、图9B和图9C，执行蚀刻工艺(也称为间隔件修整(trimming)工艺)以修整间隔件层43的在横向凹部41外部的部分，从而留下间隔件层43的在横向凹部41中的部分。相应的工艺在图29所示的工艺流程200中被示为工艺216。间隔件层43的剩余部分被称为(电介质)内部间隔件44。图9A和图9B示出了根据一些实施例的内部间隔件44的截面图。对间隔件层43的蚀刻可以通过湿法蚀刻工艺来执行，其中蚀刻化学品可以包括H2SO4、稀释的HF、氨溶液(NH4OH，氨水)等或它们的组合。
可以执行蚀刻工艺直到内部间隔件44的边缘相比于上层和下层纳米结构22B被横向凹陷。例如，参考图9C，横向凹陷距离LR2可以大于约5nm，并且可以在约5nm到约10nm之间的范围内。横向凹陷距离LR1和LR2(图9C)的增加可以有助于在后续工艺中形成空气内部间隔件。
根据一些实施例，在形成内部间隔件44之后，纳米结构22B的侧壁轮廓在各向同性蚀刻工艺、各向异性蚀刻工艺或各向同性蚀刻工艺和各向异性蚀刻工艺的组合中进一步成形。相应的工艺在图29所示的工艺流程200中被示为工艺218。各向同性蚀刻工艺可以通过湿法蚀刻或干法蚀刻来执行。当执行湿法蚀刻工艺时，可以使用氢氧化钾(KOH)、四甲基氢氧化铵(TMAH)、乙二胺焦儿茶酚(EDP)等或它们的组合。当执行各向异性干法蚀刻工艺时，可以使用诸如CF4、CH3F、HBr、O2、He、Ar等之类的工艺气体，并且施加偏置功率。当执行各向同性干法蚀刻工艺时，可以使用诸如NF3、Cl2、H2、Ar、He等之类的工艺气体或它们的组合。
图28A到图28E示出了根据一些实施例的在纳米结构22B的侧壁轮廓成形之后的纳米结构22B的一些端部轮廓。在图28A中，纳米结构22B的端部是圆形的和凸的。在图28B中，纳米结构22B的端部具有小平面并且可以形成三角形。在图28C中，纳米结构22B的端部是矩形的。在图28D中，纳米结构22B的端部是凹的并且具有矩形轮廓。在图28E中，纳米结构22B的端部是凹的并且可以是圆形的。
尽管在图9B中内部间隔件44的内侧壁(接触牺牲层22A)和外侧壁被示意性地示出为笔直的，但是内部间隔件44的内侧壁和外侧壁可以是弯曲的。作为示例，图9C示出了实施例的放大图，其中牺牲层22A的侧壁是凹的，内部间隔件44的外侧壁是凹的，并且内部间隔件44相比于纳米结构22B的对应侧壁是凹陷的。内部间隔件44可以用于防止后续形成的源极/漏极区域(例如外延源极/漏极区域48)可能发生的损坏，该损坏可能由用于形成替换栅极结构的后续蚀刻工艺(图13A和图13B)造成。
参考图10A和图10B，外延源极/漏极区域48形成在凹部42中。相应的工艺在图29所示的工艺流程200中被示为工艺220。根据一些实施例，源极/漏极区域48可以在纳米结构22B上施加应力，该纳米结构22B用作对应GAA晶体管的沟道，从而提高性能。根据所得晶体管是p型晶体管还是n型晶体管，p型或n型杂质可以随着外延的进行而原位掺杂。例如，当所得晶体管是p型晶体管时，可以生长硅锗硼(SiGeB)、硅硼(SiB)等。相反地，当所得晶体管是n型晶体管时，可以生长硅磷(SiP)、硅碳磷(SiCP)、SiAs等或其组合。在凹部42被外延区域48填充之后，外延区域48的进一步外延生长使得外延区域48水平扩展，并且可以形成小平面。外延区域48的进一步生长也可以使得相邻的外延区域48彼此合并。可以产生空隙(气隙)49(图10A)。
当外延区域48包括硅时，前体可以包括含硅前体，例如硅烷，诸如甲硅烷(SiH4)、乙硅烷(Si2H6)、丙硅烷(Si3H8)、三氯硅烷(HCl3Si)、二氯硅烷(H2SiCl2)等。当掺杂剂包括砷时，含掺杂剂的前体可以包括砷化氢(AsH3)等。当掺杂剂包括磷时，含掺杂剂的前体可以是含磷前体，例如二磷酸(P2H6)、三氯化磷(PCl3)等。外延温度可以在约500℃到约800℃之间的范围内。前体的压力可以在约1Torr到约760Torr之间的范围内。
图15和图16示出了根据一些实施例的形成外延区域48的中间阶段。参考图15，外延区域48由包括体半导体衬底20和纳米结构22B的半导体材料选择性地生长。图15示意性地示出了外延区域48的逐层生长。例如，首先生长第一子层48-1，并且空气内部间隔件46(其可以稍后填充有空气，或保持为真空状态)密封在第一子层48-1中。然后生长第二子层48-2。图16示出了外延区域48进一步生长到高于顶部纳米结构22B的水平。
在外延中，调整工艺条件以形成空气内部间隔件46。例如，在外延区域48的形成中降低晶圆温度，降低前体的压力，和/或增加蚀刻气体(例如Cl2、HCl或其组合)的流速可以使得高度HEpiV(图16)增加，该高度HEpiV是从内部间隔件44生长并接触内部间隔件44的外延区域48的高度。空气内部间隔件46的高度H46等于(H44-2*HEpiV)，其中H44为内部间隔件44的高度。当HEpiV增加时，空气内部间隔件46的高度H46减小。相反地，增加晶圆温度、增加前体的压力和/或降低蚀刻气体(例如Cl2、HCl或其组合)的流速可以降低HEpiV值，因此可以增加空气内部间隔件46的高度H46。
此外，横向凹陷距离LR2也影响空气内部间隔件46是否可以产生，以及空气内部间隔件46的尺寸。例如，图17A、图17B和图17C示出了随着LR2从负值增加到正值时，空气内部间隔件46开始出现，并且随着横向凹陷距离LR2的增加，空气内部间隔件46的尺寸也相应地增大。在图17A、图17B和图17C以及一些后续附图中，标号“22A/70”表示对应的区域可以是牺牲层，并且也是去除牺牲层之后的替换栅极区域。在如图17A所示的实施例中，横向凹陷距离LR2(其为内部间隔件44的外侧壁从纳米结构22B的外侧壁的凹陷)具有负值，并且没有形成空气内部间隔件。在图17B中，横向凹陷距离LR2具有小的正值，形成小的空气内部间隔件46，并且其高度H46小于内部间隔件44的高度H44。在图17C中，横向凹陷距离LR2具有较高的正值，空气内部间隔件46的高度H46等于内部间隔件44的高度H44。
根据一些实施例，可以采用图17B或图17C中的实施例，这取决于所得GAA晶体管的要求。此外，通过调整凹陷距离LR2，可以通过不同的工艺在同一管芯/晶圆中形成分别具有如图17A、图17B和图17C所示的结构的第一晶体管、第二晶体管和第三晶体管，从而可以将所得晶体管的性能调整为期望的。
在外延工艺之后，可以进一步用p型或n型杂质来注入外延区域48以形成源极和漏极区域，其也使用附图标记48来表示。根据本公开的替代实施例，当外延区域48在外延期间被原位掺杂有p型或n型杂质时跳过注入工艺，并且外延区域48也是源极/漏极区域。
图11A、图11B和图11C示出了在形成接触蚀刻停止层(CESL)50和层间电介质(ILD)52之后的结构的截面图。相应的工艺在图29所示的工艺流程200中被示为工艺222。CESL 50可以由氧化硅、氮化硅、碳氮化硅等形成，并且可以使用CVD、ALD等形成。ILD 52可以包括使用例如FCVD、旋涂、CVD或任何其他合适的沉积方法形成的电介质材料。ILD 52可以由含氧电介质材料形成，该材料可以是使用原硅酸四乙酯(TEOS)作为前体形成的基于氧化硅的材料、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。
图12A和图12B至图14A和图14B示出了用于形成替换栅极堆叠的工艺。在图12A和图12B中，执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺以使ILD 52的顶表面齐平。相应的工艺在图29所示的工艺流程200中被示为工艺224。根据一些实施例，平坦化工艺可以去除硬掩模36以露出虚设栅极电极34，如图12A和图12B所示。根据替代实施例，平坦化工艺可以露出硬掩模36并且在硬掩模36上停止。根据一些实施例，在平坦化工艺之后，虚设栅极电极34(或硬掩模36)、栅极间隔件38和ILD 52的顶表面在工艺变化内是齐平的。
接下来，用替换栅极堆叠来替换虚设栅极堆叠30。在替换工艺中，在一个或多个蚀刻工艺中去除虚设栅极电极34(和硬掩模36，如果剩余的话)和虚设栅极电介质32，从而形成凹部58，如图13A和图13B所示。相应的工艺在图29所示的工艺流程200中被示为工艺226。根据一些实施例，通过各向异性或各向同性干法蚀刻工艺来去除虚设栅极电极34和虚设栅极电介质32。例如，可以使用以比蚀刻ILD 52更快的速率选择性地蚀刻虚设栅极电极34的(一种或多种)反应气体来执行蚀刻工艺。
接下来，去除牺牲层22A以在纳米结构22B之间延伸凹部58，并且所得结构也在图13A和图13B中示出。可以通过执行使用对牺牲层22A的材料具有选择性的蚀刻剂的各向同性蚀刻工艺(例如湿法蚀刻工艺)来去除牺牲层22A，而与牺牲层22A相比，纳米结构22B、衬底20和STI区域26保持未蚀刻。根据牺牲层22A包括例如SiGe并且纳米结构22B包括例如Si或SiC的一些实施例，TMAH、氢氧化铵(NH4OH)等可以用于去除牺牲层22A。
在后续工艺中，形成替换栅极堆叠。相应的工艺在图29所示的工艺流程200中被示为工艺228。参考图14A和图14B，形成栅极电介质62。根据一些实施例，栅极电介质62中的每一个包括界面层和位于界面层上的高k电介质层。界面层可以由氧化硅形成或包括氧化硅，其可以通过诸如ALD或CVD之类的共形沉积工艺来沉积。根据一些实施例，高k电介质层包括一个或多个电介质层。例如，(一个或多个)高k电介质层可以包括铪、铝、锆、镧、锰、钡、钛、铅及其组合的金属氧化物或硅酸盐。
然后形成栅极电极68。在形成中，首先在高k电介质层上形成导电层，并且填充凹部58的剩余部分。栅极电极68可以包括含金属材料，例如TiN、TaN、TiAl、TiAlC、钴、钌、铝、钨、它们的组合和/或它们的多层。例如，尽管在图14A和图14B中示出了单层栅极电极68，但是栅极电极68可以包括任何数量的层、任何数量的功函数层，并且可能包括填充材料。栅极电介质62和栅极电极68也填充纳米结构22B中的相邻纳米结构之间的空间，并且填充纳米结构22B中的底部纳米结构和下面的衬底条带20’之间的空间。在填充凹部58之后，执行平坦化工艺(例如CMP工艺或机械研磨工艺)以去除栅极电介质和栅极电极68的材料的多余部分，这些多余部分位于ILD 52的顶表面之上。栅极电极68和栅极电介质62统称为所得纳米FET的栅极堆叠70。由此形成GAA晶体管74。
图18和图19示出了根据一些实施例的空气内部间隔件46。在图18中，暴露于空气内部间隔件46的内部间隔件44的外侧壁是弯曲的和凹的。在图19中，暴露于空气内部间隔件46的内部间隔件44的外侧壁是笔直的。
图20A、图20B和图20C示出了内部间隔件44相对于纳米结构22B的端部的一些不同的相对位置。从图20A到图20B，横向凹陷值LR1和LR2减小。在图20C中，内部间隔件44相对于纳米结构22B的端部的横向凹陷LR2变为负值，这意味着纳米结构22B相比于内部间隔件44的相应外边缘被横向凹陷。
图21示出了比例H46/L46-111，该比例是当侧部46SA在外延区域48的{111}平面中时空气内部间隔件46的高度H46与空气内部间隔件46的侧部46SA(图19)的长度L46-111(在图19中标记)之比。比例H46/L46-111在图21中显示为角度θ的函数，该角度也在图19中标出。根据一些实施例，空气内部间隔件46的高度H46可以表示为：
H46～(H44-2HEpiV)/2*tanθ
当角度θ为约45度时，空气内部间隔件46的高度H46可以表示为((H44-2HEpiV)*sqrt(2))/2。假设侧壁46SA在{111}平面上时的高度H46为L46-111，当侧壁46SA偏离{111}平面(θ减小)时，高度H46相应地减小，并且比例H46/L46-111可以如图21所示。空气内部间隔件46的体积可以随着角度θ的增加而增加。根据一些实施例，角度θ小于约40度，并且可以在约10度到约40度之间的范围内。
在图18和图19中，外延区域48可以与相应的内部间隔件44接触以形成界面，或者可以延伸到内部间隔件44，但没有形成界面。显然，随着竖直界面的增加，空气内部间隔件46的尺寸减小。竖直界面也可以等于0，因此空气内部间隔件48可以延伸到上层和下层纳米结构22B。
图22和图23示出了内部间隔件44的凹陷效果(凹形凹部)。图22示出了从内部间隔件44的外侧壁的最外点到内部间隔件44的外侧壁的最内点测量的凹陷L凹陷。图23示出了空气内部间隔件46的横向长度L46与凹陷L凹陷成线性关系。
图24A示出了根据一些实施例的GAA晶体管74的一些部分的透视图。图24B示出了形成隧道的空气内部间隔件46之一的透视图。空气内部间隔件46具有两个端点76A和76B以及中点76C，其中空气内部间隔件46在端点76A、中点76C和端点76B处分别具有宽度L46-A、L46-B和L46-C。端点76A和76B也是空气内部间隔件46的隧道的入口点。因此，外延区域48在端点76A和76B处可以比在中点76C处具有更高的生长速率，因为在空气内部间隔件46被外延区域48密封之后，前体需要流过端点76A和76B以便到达中点76C。端部宽度L46-A和L46-C小于中间宽度L46-B。
图24C示意性地示出了空气内部间隔件46的宽度如何从端点76A到端点76B而变化。可以看出，中间宽度L46-B可能最大，并且从中点76C到端点76A和76B，空气内部间隔件46的宽度逐渐减小。根据一些实施例，比例L46-A/L46-B和L46-C/L46-B可以在约0％到约200％之间的范围内。当比例L46-A/L46-B和L46-C/L46-B等于0％时，对应的宽度L46-A和L46-C等于零，如图24C中的虚线所示，其显示空气内部间隔件46的对应宽度。当宽度L46-A和L46-C等于0时，对应的内部间隔件被对应的内部间隔件44、外延区域48和可能的(一个或多个)上层和/或下层纳米结构22B完全密封。
图25A、图25B和图25C分别示意性地示出了空气内部间隔件46和内部间隔件44在端点76A、中点76C和端点76B处的截面图。可以意识到，在从相邻纳米结构22B生长的外延区域48彼此接触时，中间宽度L46-B可以是固定的。另一方面，随着外延区域48的形成的进行，宽度L46-A和L46-C将变得越来越小，并且当外延工艺结束时可以减小到零或不减小到零。
图26示出了根据一些实施例的穿过纳米结构22B的水平面中的俯视图。水平面包含图24A中的线26-26。图26示出了外延区域48直接从纳米结构22B生长，并且空气内部间隔件46不延伸到该平面中。衬底20和外延区域48的示例晶格方向<110>、<100>和<110>也在图26中示出。
图27示出了根据一些实施例的穿过栅极堆叠70、内部间隔件44和空气内部间隔件46的水平面中的俯视图。水平面包含图24A中的线27-27。图27所示的X方向和Y方向对应于图4和图24A中的X方向和Y方向。图27中还示出了示例晶格方向<110>、<100>和<110>。当沿着纳米结构22B存在电介质鳍78时，外延区域48生长到电介质鳍78并且被电介质鳍78阻挡，该电介质鳍78可以是高k电介质鳍。可以理解，电介质鳍78是可选的，并且可以形成电介质鳍78或可以不形成电介质鳍78。
本公开的实施例具有一些有利特征。通过形成空气内部间隔件，减少了直接从电介质内部间隔件生长的外延源极/漏极区域，并且也减少了由此产生的缺陷。改进了GAA晶体管的性能。也减小了外延源极/漏极区域的体积，并且相应地减小了GAA晶体管的寄生电容。
根据本公开的一些实施例，一种方法包括：形成层堆叠，该层堆叠包括多个半导体纳米结构；以及多个牺牲层，其中，所述多个半导体纳米结构和所述多个牺牲层交替地布置；使所述多个牺牲层横向凹陷以形成横向凹部；在所述横向凹部中形成内部间隔件；以及从所述多个半导体纳米结构外延生长源极/漏极区域，其中，所述源极/漏极区域通过空气内部间隔件与所述内部间隔件分隔开。
在一个实施例中，所述内部间隔件具有面向所述空气内部间隔件的凹形外侧壁。在一个实施例中，所述方法还包括：在形成所述内部间隔件之后，使所述多个半导体纳米结构横向凹陷。在一个实施例中，所述空气内部间隔件延伸到所述横向凹部中。在一个实施例中，所述方法还包括：在生长所述源极/漏极区域之后，去除所述多个牺牲层；以及形成栅极堆叠，所述栅极堆叠延伸到由已去除的多个牺牲层留下的空间中。在一个实施例中，所述空气内部间隔件中的一个延伸到所述内部间隔件中的一个中。在一个实施例中，形成所述内部间隔件包括：沉积延伸到所述横向凹部中的电介质层；以及蚀刻所述电介质层，其中，所述电介质层的剩余部分形成所述内部间隔件。在一个实施例中，所述空气内部间隔件中的一个具有两个端部以及比所述两个端部更宽的中间部分。在一个实施例中，所述端部具有基本上等于零的宽度。
根据本公开的一些实施例，一种集成电路结构包括：多个半导体纳米结构，其中，所述多个半导体纳米结构中的上部半导体纳米结构与所述多个半导体纳米结构中的对应下部半导体纳米结构重叠；栅极堆叠，包括将所述多个半导体纳米结构彼此分隔开的部分；内部间隔件，用于将所述多个半导体纳米结构彼此分隔开；以及源极/漏极区域，位于所述多个半导体纳米结构的一侧，其中，所述源极/漏极区域通过空气内部间隔件与所述内部间隔件分隔开。
在一个实施例中，所述空气内部间隔件中的一个延伸到所述多个半导体纳米结构中的上方一个半导体纳米结构或下方一个半导体纳米结构之间的空间。在一个实施例中，所述空气内部间隔件中的一个通过所述内部间隔件中的一个的一部分和所述源极/漏极区域的一部分与所述多个半导体纳米结构中的上方一个半导体纳米结构或下方一个半导体纳米结构分隔开。在一个实施例中，在所述集成电路结构的截面图中，所述空气内部间隔件中的一个包括两个相互连接的笔直边缘。在一个实施例中，所述空气内部间隔件中的一个包括：第一端部和第二端部；以及中间部分，位于所述第一端部和所述第二端部之间并且比所述第一端部和所述第二端部更宽。在一个实施例中，所述内部间隔件中的一个包括暴露于所述空气内部间隔件中的一个的凹形侧壁。在一个实施例中，所述空气内部间隔件中的上部空气内部间隔件与所述空气内部间隔件中的下部空气内部间隔件重叠。
根据本公开的一些实施例，一种集成电路结构包括：第一半导体层；第二半导体层，位于所述第一半导体层之上并与所述第一半导体层在竖直方向上分隔开；电介质内部间隔件，位于所述第一半导体层和所述第二半导体层之间并且实体地接触所述第一半导体层和所述第二半导体层；栅极堆叠，包括位于所述第一半导体层和所述第二半导体层之间并且实体地接触所述第一半导体层和所述第二半导体层的部分；空气内部间隔件；以及半导体区域，其中，所述电介质内部间隔件和所述半导体区域两者都暴露于所述空气内部间隔件。在一个实施例中，所述空气内部间隔件包括延伸到与所述第一半导体层重叠的空间中的内部部分。在一个实施例中，所述空气内部间隔件还包括从所述第一半导体层和所述第二半导体层在竖直方向上偏移的外部部分。在一个实施例中，暴露于所述空气内部间隔件的所述电介质内部间隔件的第一侧壁是凹的和圆形的，并且其中，暴露于所述空气内部间隔件的所述半导体区域的第二侧壁包括相互连接的两个笔直边缘。
前述内容概述了若干实施例的特征，以便本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以很容易地将本公开用作设计或修改其他工艺和结构的基础，以执行本文介绍的实施例的相同的目的和/或实现相同的优点。本领域技术人员还应当认识到，此类等效构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种更改、替换和变更。
示例1提供了一种制造半导体器件的方法，包括：形成层堆叠，所述层堆叠包括：多个半导体纳米结构；以及多个牺牲层，其中，所述多个半导体纳米结构和所述多个牺牲层交替地布置；使所述多个牺牲层横向凹陷以形成横向凹部；在所述横向凹部中形成内部间隔件；以及从所述多个半导体纳米结构外延生长源极/漏极区域，其中，所述源极/漏极区域通过空气内部间隔件与所述内部间隔件分隔开。
示例2是示例1所述的方法，其中，所述内部间隔件具有面向所述空气内部间隔件的凹形外侧壁。
示例3是示例1所述的方法，还包括：在形成所述内部间隔件之后，使所述多个半导体纳米结构横向凹陷。
示例4是示例1所述的方法，其中，所述空气内部间隔件延伸到所述横向凹部中。
示例5是示例1所述的方法，还包括：在生长所述源极/漏极区域之后，去除所述多个牺牲层；以及形成栅极堆叠，所述栅极堆叠延伸到由已去除的多个牺牲层留下的空间中。
示例6是示例1所述的方法，其中，所述空气内部间隔件中的一个延伸到所述内部间隔件中的一个中。
示例7是示例1所述的方法，其中，形成所述内部间隔件包括：沉积延伸到所述横向凹部中的电介质层；以及蚀刻所述电介质层，其中，所述电介质层的剩余部分形成所述内部间隔件。
示例8是示例1所述的方法，其中，所述空气内部间隔件中的一个具有两个端部以及比所述两个端部更宽的中间部分。
示例9是示例8所述的方法，其中，所述端部具有基本上等于零的宽度。
示例10是一种集成电路结构，包括：多个半导体纳米结构，其中，所述多个半导体纳米结构中的上部半导体纳米结构与所述多个半导体纳米结构中的对应下部半导体纳米结构重叠；栅极堆叠，包括将所述多个半导体纳米结构彼此分隔开的部分；内部间隔件，用于将所述多个半导体纳米结构彼此分隔开；以及源极/漏极区域，位于所述多个半导体纳米结构的一侧，其中，所述源极/漏极区域通过空气内部间隔件与所述内部间隔件分隔开。
示例11是示例10所述的集成电路结构，其中，所述空气内部间隔件中的一个延伸到所述多个半导体纳米结构中的上方一个半导体纳米结构或下方一个半导体纳米结构之间的空间。
示例12是示例10所述的集成电路结构，其中，所述空气内部间隔件中的一个通过所述内部间隔件中的一个的一部分和所述源极/漏极区域的一部分与所述多个半导体纳米结构中的上方一个半导体纳米结构或下方一个半导体纳米结构分隔开。
示例13是示例10所述的集成电路结构，其中，在所述集成电路结构的截面图中，所述空气内部间隔件中的一个包括两个相互连接的笔直边缘。
示例14是示例10所述的集成电路结构，其中，所述空气内部间隔件中的一个包括：第一端部和第二端部；以及中间部分，位于所述第一端部和所述第二端部之间并且比所述第一端部和所述第二端部更宽。
示例15是示例10所述的集成电路结构，其中，所述内部间隔件中的一个包括暴露于所述空气内部间隔件中的一个的凹形侧壁。
示例16是示例10所述的集成电路结构，其中，所述空气内部间隔件中的上部空气内部间隔件与所述空气内部间隔件中的下部空气内部间隔件重叠。
示例17是一种集成电路结构，包括：第一半导体层；第二半导体层，位于所述第一半导体层之上并与所述第一半导体层在竖直方向上分隔开；电介质内部间隔件，位于所述第一半导体层和所述第二半导体层之间并且实体地接触所述第一半导体层和所述第二半导体层；栅极堆叠，包括位于所述第一半导体层和所述第二半导体层之间并且实体地接触所述第一半导体层和所述第二半导体层的部分；空气内部间隔件；以及半导体区域，其中，所述电介质内部间隔件和所述半导体区域两者都暴露于所述空气内部间隔件。
示例18是示例17所述的集成电路结构，其中，所述空气内部间隔件包括延伸到与所述第一半导体层重叠的空间中的内部部分。
示例19是示例17所述的集成电路结构，其中，所述空气内部间隔件还包括从所述第一半导体层和所述第二半导体层在竖直方向上偏移的外部部分。
示例20是示例17所述的集成电路结构，其中，暴露于所述空气内部间隔件的所述电介质内部间隔件的第一侧壁是凹的和圆形的，并且其中，暴露于所述空气内部间隔件的所述半导体区域的第二侧壁包括相互连接的两个笔直边缘。

Claims (10)

1.一种制造半导体器件的方法，包括：
形成层堆叠，所述层堆叠包括：
多个半导体纳米结构；以及
多个牺牲层，其中，所述多个半导体纳米结构和所述多个牺牲层交替地布置；
使所述多个牺牲层横向凹陷以形成横向凹部；
在所述横向凹部中形成内部间隔件；以及
从所述多个半导体纳米结构外延生长源极/漏极区域，其中，所述源极/漏极区域通过空气内部间隔件与所述内部间隔件分隔开。
2.根据权利要求1所述的方法，其中，所述内部间隔件具有面向所述空气内部间隔件的凹形外侧壁。
3.根据权利要求1所述的方法，还包括：在形成所述内部间隔件之后，使所述多个半导体纳米结构横向凹陷。
4.根据权利要求1所述的方法，其中，所述空气内部间隔件延伸到所述横向凹部中。
5.根据权利要求1所述的方法，还包括：
在生长所述源极/漏极区域之后，去除所述多个牺牲层；以及
形成栅极堆叠，所述栅极堆叠延伸到由已去除的多个牺牲层留下的空间中。
6.根据权利要求1所述的方法，其中，所述空气内部间隔件中的一个延伸到所述内部间隔件中的一个中。
7.根据权利要求1所述的方法，其中，形成所述内部间隔件包括：
沉积延伸到所述横向凹部中的电介质层；以及
蚀刻所述电介质层，其中，所述电介质层的剩余部分形成所述内部间隔件。
8.根据权利要求1所述的方法，其中，所述空气内部间隔件中的一个具有两个端部以及比所述两个端部更宽的中间部分。
9.一种集成电路结构，包括：
多个半导体纳米结构，其中，所述多个半导体纳米结构中的上部半导体纳米结构与所述多个半导体纳米结构中的对应下部半导体纳米结构重叠；
栅极堆叠，包括将所述多个半导体纳米结构彼此分隔开的部分；
内部间隔件，用于将所述多个半导体纳米结构彼此分隔开；以及
源极/漏极区域，位于所述多个半导体纳米结构的一侧，其中，所述源极/漏极区域通过空气内部间隔件与所述内部间隔件分隔开。
10.一种集成电路结构，包括：
第一半导体层；
第二半导体层，位于所述第一半导体层之上并与所述第一半导体层在竖直方向上分隔开；
电介质内部间隔件，位于所述第一半导体层和所述第二半导体层之间并且实体地接触所述第一半导体层和所述第二半导体层；
栅极堆叠，包括位于所述第一半导体层和所述第二半导体层之间并且实体地接触所述第一半导体层和所述第二半导体层的部分；
空气内部间隔件；以及
半导体区域，其中，所述电介质内部间隔件和所述半导体区域两者都暴露于所述空气内部间隔件。
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