KR20230090978A - 에어 내부 스페이서들을 갖는 나노 구조 트랜지스터들 및 이를 형성하는 방법들 - Google Patents

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air
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웨이-민 리우
쳉-옌 웬
리-리 수
치이-홍 리
이-치아 여
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

방법은 층들의 스택을 형성하는 단계를 포함하고, 층들의 스택은 복수의 반도체 나노 구조물들 및 복수의 희생 층들을 포함한다. 복수의 반도체 나노 구조물들 및 복수의 희생 층들은 교대로 배열된다. 방법은 측방 리세스들을 형성하기 위해 복수의 희생 층들을 측방향으로 리세싱하는 단계, 측방 리세스들에 내부 스페이서들을 형성하는 단계, 및 복수의 반도체 나노 구조물들로부터 소스/드레인 영역을 에피택셜 성장시키는 단계를 더 포함한다. 소스/드레인 영역은 에어 내부 스페이서들에 의해 내부 스페이서들로부터 이격된다.

Description

에어 내부 스페이서들을 갖는 나노 구조 트랜지스터들 및 이를 형성하는 방법들{NANO-STRUCTURE TRANSISTORS WITH AIR INNER SPACERS AND METHODS FORMING SAME}
이 출원은 다음의 가출원된 미국 특허 출원의 우선권을 주장한다: “Nanosheet FETs with Air Inner Spacer”라는 제목으로 2021년 12월 15일자로 출원된 출원 번호 제63/289,707호(이 출원은 인용에 의해 본 명세서에 포함됨).
나노 구조 트랜지스터들의 형성에서, 내부 스페이서들은 게이트 스택들로부터 에피택시 소스/드레인 영역들을 격리시키도록 형성되며, 이는 적층된 나노 반도체 층들 사이에 형성된다. 내부 스페이서들은 유전체 재료들로 형성된다. 에피택시 영역들은 적층된 나노 반도체 층들으로부터 성장된다. 또한, 일부 에피택시 성장은 또한 내부 스페이서들로부터 발생할 수 있어 높은 밀도의 결함들을 초래하며, 이는 집적 회로들의 성능에 악영향을 미친다.
본 개시물의 양상들은 첨부 도면들과 함께 읽을 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 4, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 9c, 도 10a, 도 10b, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a 및 도 14b는 몇몇 실시예들에 따른 에어 내부 스페이서들을 포함하는 게이트 올 어라운드(GAA, Gate All-Around) 트랜지스터의 형성에서의 중간 스테이지들의 단면도들을 예시한다.
도 15 및 도 16은 몇몇 실시예들에 따른 에피택시 소스/드레인 영역들의 성장 및 에어 내부 스페이서들의 형성에서의 중간 스테이지들을 예시한다.
도 17a, 도 17b 및 도 17c는 몇몇 실시예들에 따른 에어 내부 스페이서들의 사이즈들을 예시한다.
도 18 및 도 19는 몇몇 실시예들에 따른 나노 반도체 구조물들 및 유전체 내부 스페이서들의 프로파일들을 예시한다.
도 20a, 도 20b 및 도 20c는 몇몇 실시예들에 따른 나노 반도체 구조물들 및 dpdj 내부 스페이서들의 상대 위치들을 예시한다.
도 21은 몇몇 실시예들에 따른 에어 내부 스페이서들의 각도들의 함수로서 에어 내부 스페이서들의 사이즈들을 예시한다.
도 22는 몇몇 실시예들에 따른 유전체 내부 스페이서들의 디싱(dishing)을 예시한다.
도 23은 몇몇 실시예들에 따른 유전체 내부 스페이서들의 디싱의 함수로서 에어 내부 스페이서들의 사이즈들을 예시한다.
도 24a는 몇몇의 실시예들에 따른 FinFET 및 에어 내부 스페이서들의 사시도를 예시한다.
도 24b 및 도 24c는 몇몇 실시예들에 따른 에어 내부 스페이서의 사시도 및 단면도를 예시한다.
도 25a, 도 25b 및 도 25c는 몇몇 실시예들에 따른 에어 내부 스페이서들의 형상들 및 사이즈들을 예시한다.
도 26 및 도 27은 몇몇 실시예들에 따른 GAA 트랜지스터의 평면도들을 예시한다.
도 28a, 도 28b, 도 28c, 도 28d 및 도 28e는 몇몇 실시예들에 따른 반도체 나노 구조물들의 몇몇 단부 프로파일들을 예시한다.
도 29는 몇몇 실시예들에 따른 에어 내부 스페이서들을 갖는 GAA 트랜지스터를 형성하기 위한 프로세스 흐름을 예시한다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "아래 놓인", "아래에", "하부에", "위에 놓인", "상부에” 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시될 때 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
에어 내부 스페이서를 갖는 게이트 올 어라운드(GAA) 트랜지스터가 제공된다. GAA 트랜지스터를 형성하는 방법이 또한 제공된다. 몇몇 실시예들에 따르면, 유전체 내부 스페이서가 희생 층 옆에 형성된다. 에피택시 영역들은 희생 층 위에 놓인 그리고 아래 놓인 반도체 층들로부터 성장되고 병합되어, 병합된 에피택시 영역들과 유전체 내부 스페이서 사이에 에어 내부 스페이서가 형성된다. 에어 내부 스페이서가 형성됨에 따라, 에피택시 영역들은 더 적은 결함들을 갖고 결과적인 GAA 트랜지스터의 성능이 향상된다. 본 명세서에서 논의된 실시예들은 본 개시물의 주제를 만들거나 사용할 수 있도록 하는 예들을 제공하기 위한 것이며, 당업자는 상이한 실시예들의 고려된 범위들 내에서 이루어질 수 있는 수정들을 쉽게 이해할 것이다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 이용된다. 방법 실시예들은 특정 순서로 수행되는 것으로 논의될 수 있지만, 다른 방법 실시예들은 임의의 논리적 순서로 수행될 수 있다.
도 1 내지 도 4, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 9c, 도 10a, 도 10b, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a 및 도 14b는 본 개시물의 몇몇 실시예들에 따른 에어 내부 스페이서들을 포함하는 GAA 트랜지스터의 형성에서의 중간 스테이지들의 단면도들을 예시한다. 대응 프로세스들은 또한 도 29에 도시된 프로세스 흐름에 개략적으로 반영된다.
도 1을 참조하면, 웨이퍼(10)의 사시도가 도시된다. 웨이퍼(10)는 기판(20) 상의 다층 스택(22)을 포함하는 다층 구조물을 포함한다. 몇몇 실시예들에 따르면, 기판(20)은 실리콘 기판, 실리콘 게르마늄(SiGe) 기판 등일 수 있는 반도체 기판인 반면, SOI(semiconductor-on-insulator)와 같은 다른 기판들 및/또는 구조물들, 변형(strained) SOI, 절연체 상의 실리콘 게르마늄 등이 사용될 수 있다. 기판(20)은 p 타입 반도체로서 도핑될 수 있지만, 다른 실시예들에서는 n 타입 반도체로서 도핑될 수 있다.
몇몇 실시예들에 따르면, 다층 스택(22)은 교번하는 재료들을 성막하기 위한 일련의 성막 프로세스들을 통해 형성된다. 각각의 프로세스는 도 29에 도시된 프로세스 흐름(200)에서 프로세스(202)로서 예시된다. 몇몇 실시예들에 따르면, 다층 스택(22)은 제1 반도체 재료로 형성된 제1 층들(22A) 및 제1 반도체 재료와 상이한 제2 반도체 재료로 형성된 제2 층들(22B)을 포함한다.
몇몇 실시예들에 따르면, 제1 층(22A)의 제1 반도체 재료는 SiGe, Ge, Si, GaAs, InSb, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 등이거나 이를 포함한다. 몇몇 실시예들에 따르면, 제1 층(22A)(예를 들어, SiGe)의 성막은 에피택셜 성장을 통해 이루어지며, 대응하는 성막 방법은 기상 에피택시(VPE, Vapor-Phase Epitaxy), 분자 빔 에피택시(MBE, Molecular Beam Epitaxy), 화학 기상 증착(CVD, Chemical Vapor Deposition), 저압 CVD(LPCVD, Low Pressure CVD), 원자 층 증착(ALD, Atomic Layer Deposition), 초고진공 CCVD(UHVCVD, Ultra High Vacuum CVD), 감압 CVD(RPCVD, Reduced Pressure CVD) 등일 수 있다. 몇몇 실시예들에 따르면, 제1 층(22A)은 약 30 Å 내지 약 300 Å 범위의 제1 두께로 형성된다. 그러나, 실시예들의 범위 내에서 유지하면서 임의의 적합한 두께가 이용될 수 있다.
일단 제1 층(22A)이 기판(20) 위에 성막되면, 제2 층(22B)이 제1 층(22A) 위에 성막된다. 몇몇 실시예들에 따르면, 제2 층들(22B)은 Si, SiGe, Ge, GaAs, InSb, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, 이들의 조합들 등과 같은 제2 반도체 재료로 형성되거나 이를 포함하고, 제2 반도체 재료는 제1 층(22A)의 제1 반도체 재료와 상이하다. 예를 들어, 제1 층(22A)이 실리콘 게르마늄인 몇몇 실시예들에 따르면, 제2 층(22B)은 실리콘으로 형성될 수 있고, 그 반대도 가능하다. 재료들의 임의의 적합한 조합이 제1 층(22A) 및 제2 층(22B)에 이용될 수 있다는 것이 이해된다.
몇몇 실시예들에 따르면, 제2 층(22B)은 제1 층(22A)을 형성하는 데 사용되는 것과 유사한 성막 기법을 사용하여 제1 층(22A) 상에 에피택셜 성장된다. 몇몇 실시예들에 따르면, 제2 층(22B)은 제1 층(22A)의 두께와 유사한 두께로 형성된다. 제2 층(22B)도 또한 제1 층(22A)과 상이한 두께로 형성될 수 있다. 몇몇 실시예들에 따르면, 제2 층(22A)은 예를 들어 약 10 Å 내지 약 500 Å 범위의 제2 두께로 형성될 수 있다.
제2 층 (22B)이 제1 층(22A) 위에 형성되면, 성막 프로세스가 반복되어 다층 스택(22)의 원하는 최상부 층이 형성될 때까지 다층 스택(22)에 나머지 층들을 형성한다. 몇몇 실시예들에 따르면, 제1 층들(22A)은 서로 동일하거나 유사한 두께들을 갖고, 제2 층들(22B)은 서로 동일하거나 유사한 두께들을 갖는다. 제1 층들(22A)은 또한 제2 층들(22B)의 두께들과 동일한 두께들 또는 상이한 두께들을 가질 수 있다. 몇몇 실시예들에 따르면, 제1 층들(22A)은 후속 프로세스들에서 제거되고, 대안적으로 설명 전체에 걸쳐 희생 층들(22A)로 지칭된다. 대안적인 실시예들에 따르면, 제2 층들(22B)은 희생적이며 후속 프로세스들에서 제거된다.
몇몇 실시예들에 따르면, 다층 스택(22) 위에 형성된 일부 패드 산화물 층(들) 및 하드 마스크 층(들)(미도시)이 있다. 이러한 층들은 패터닝되고 다층 스택(22)의 후속 패터닝에 사용된다.
도 2를 참조하면, 다층 스택(22) 및 아래 놓인 기판(20)의 일부가 에칭 프로세스(들)에서 패터닝되어, 트렌치들(23)이 형성된다. 각각의 프로세스는 도 29에 도시된 프로세스 흐름(200)에서 프로세스(204)로서 예시된다. 트렌치들(23)은 기판(20) 내로 연장된다. 다층 스택들의 나머지 부분들은 이하에서 다층 스택들(22')로 지칭된다. 다층 스택들(22') 아래에 기판(20)의 일부 부분들이 남아 있고, 이하에서 기판 스트립들(20')로 지칭된다. 다층 스택들(22')은 반도체 층들(22A 및 22B)을 포함한다. 반도체 층들(22A)은 대안적으로 희생 층들로 지칭되고, 반도체 층들(22B)은 대안적으로 이하에서 나노구조물들로 지칭된다. 다층 스택들(22') 및 아래 놓인 기판 스트립들(20')의 부분들은 총칭하여 반도체 스트립들(24)로 지칭된다.
위에 예시된 실시예들에서, GAA 트랜지스터 구조물들은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 구조물들은 이중 패터닝 또는 다중 패터닝 프로세스들을 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬 프로세스를 결합하여, 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 더 작은 피치들을 갖는 패턴들이 생성되도록 허용한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서들은 자기 정렬 프로세스를 사용하여 패터닝된 희생 층과 함께 형성된다. 희생 층은 그 후 제거되고, 나머지 스페이서들은 그 후 GAA 구조물을 패터닝하는 데 사용될 수 있다.
도 3은 설명 전반에 걸쳐 얕은 트렌치 격리(STI, Shallow Trench Isolation) 영역들로도 또한 지칭되는 격리 영역들(26)의 형성을 예시한다. 각각의 프로세스는 도 29에 도시된 프로세스 흐름(200)에서 프로세스(206)로서 예시된다. STI 영역들(26)은 기판(20)의 표면 층의 열 산화를 통해 형성된 열 산화물일 수 있는 라이너 산화물(미도시)을 포함할 수 있다. 라이너 산화물은 또한 예를 들어 ALD, 고밀도 플라즈마 화학 기상 증착(HDPCVD, High-Density Plasma Chemical Vapor Deposition) 또는 CVD 등을 사용하여 형성된 성막된 실리콘 산화물 층일 수 있다. STI 영역들(26)은 또한 라이너 산화물 위에 유전체 재료를 포함할 수 있으며, 유전체 재료는 유동성 화학 기상 증착(FCVD, Flowable Chemical Vapor Deposition), 스핀-온 코팅, HDPCVD 등을 사용하여 형성될 수 있다. 화학 기계적 연마(CMP, Chemical Mechanical Polishing) 프로세스 또는 기계적 연마 프로세스와 같은 평탄화 프로세스가 그 후 수행되어 유전체 재료의 상부면을 평평하게 할 수 있고, 유전체 재료의 나머지 부분들은 STI 영역들(26)이다.
STI 영역들(26)은 그 후 리세스되어, 반도체 스트립들(24)의 상단 부분들이 STI 영역들(26)의 나머지 부분들의 상부면들(26T)보다 높게 돌출되어 돌출 핀들(28)을 형성한다. 돌출 핀들(28)은 다층 스택들(22') 및 기판 스트립들(20')의 상단 부분을 포함한다. STI 영역(26)의 리세스는 건식 에칭 프로세스를 통해 수행될 수 있으며, 여기서 예를 들어, NF3 및 NH3가 에칭 가스들로서 사용된다. 에칭 프로세스 동안, 플라즈마가 생성될 수 있다. 아르곤도 또한 포함될 수 있다. 본 개시물의 대안적 실시예들에 따르면, STI 영역들(26)의 리세싱은 습식 에칭 프로세스를 통해 수행된다. 에칭 화학제는 예를 들어 HF를 포함할 수 있다.
도 4를 참조하면, 더미 게이트 스택들(30) 및 게이트 스페이서들(38)은 (돌출) 핀들(28)의 상부면들 및 측벽들 상에 형성된다. 각각의 프로세스는 도 29에 도시된 프로세스 흐름(200)에서 프로세스(208)로서 예시된다. 더미 게이트 스택들(30)은 더미 게이트 유전체들(32) 및 더미 게이트 유전체들(32) 위의 더미 게이트 전극들(34)을 포함할 수 있다. 더미 게이트 유전체들(32)은 돌출 핀들(28)의 표면 부분들을 산화시켜 산화물 층들을 형성함으로써, 또는 실리콘 산화물 층과 같은 유전체 층을 성막함으로써 형성될 수 있다. 더미 게이트 전극들(34)은 예를 들어, 폴리실리콘 또는 비정질 실리콘을 사용하여 형성될 수 있으며, 비정질 탄소와 같은 다른 재료들이 또한 사용될 수 있다. 더미 게이트 스택들(30) 각각은 또한 더미 게이트 전극(34) 위에 하나의(또는 복수의) 하드 마스크 층(36)을 포함할 수 있다. 하드 마스크 층들(36)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물, 실리콘 옥시-탄질화물, 또는 이들의 다층들로 형성될 수 있다. 더미 게이트 스택들(30)은 단일의 하나 또는 복수의 돌출 핀들(28) 및 돌출 핀들(28) 사이의 STI 영역들(28) 위를 가로지를(cross over) 수 있다. 더미 게이트 스택들(30)은 또한 돌출 핀들(28)의 길이 방향들에 수직인 길이 방향들을 갖는다. 더미 게이트 스택들(30)의 형성은 더미 게이트 유전체 층을 형성하는 단계, 더미 게이트 유전체 층 위에 더미 게이트 전극 층을 성막하는 단계, 하나 이상의 하드 마스크 층을 성막하는 단계, 및 그 후 패터닝 프로세스(들)를 통해 형성된 층들을 패터닝하는 단계를 포함한다.
다음으로, 게이트 스페이서들(38)은 더미 게이트 스택들(30)의 측벽들 상에 형성된다. 본 개시물의 몇몇 실시예들에 따르면, 게이트 스페이서들(38)은 실리콘 질화물(SiN), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산질화물(SiON), 실리콘 옥시-탄질화물(SiOCN) 등과 같은 유전체 재료로 형성되며, 단층 구조 또는 복수의 유전체 층들을 포함하는 다층 구조를 가질 수 있다. 게이트 스페이서들(38)의 형성 프로세스는 하나 또는 복수의 유전체 층을 성막하는 단계, 및 그 후 유전체 층(들)에 이방성 에칭 프로세스(들)를 수행하는 단계를 포함할 수 있다. 유전체 층(들)의 나머지 부분들은 게이트 스페이서들(38)이다.
도 5a 및 도 5b는 도 4에 도시된 구조물의 단면도들을 예시한다. 도 5a는 게이트 스택들(30) 및 게이트 스페이서들(38)에 의해 커버되지 않는 돌출 핀들(28)의 부분들을 절단하고 게이트 길이 방향에 수직한, 도 4의 기준 단면 A1-A1을 예시한다. 돌출 핀들(28)의 측벽들 상에 있는 핀 스페이서들(38')이 또한 예시된다. 도 5b는 도 4의 기준 단면 B-B를 예시하며, 기준 단면은 돌출 핀들(28)의 길이 방향에 평행하다.
도 6a 및 도 6b를 참조하면, 더미 게이트 스택들(30) 및 게이트 스페이서들(38)의 바로 아래에 놓이지 않는 돌출 핀들(28)의 부분들은 리세스들(42)을 형성하기 위해 에칭 프로세스를 통해 리세스된다. 각각의 프로세스는 도 29에 도시된 프로세스 흐름(200)에서 프로세스(210)로서 예시된다. 예를 들어, C2F6, CF4, SO2, HBr, Cl2, O2의 혼합물, HBr, Cl2, O2, CH2F2의 혼합물 등을 사용하여 건식 에칭 프로세스가 수행되어 다층 반도체 스택들(22') 및 아래 놓이는 기판 스트립들(20')을 에칭할 수 있다. 리세스들(42)의 하단부들은 (도 6b에 도시된 바와 같이) 다층 반도체 스택들(22')의 하단부들과 적어도 동일한 높이이거나 그보다 더 낮을 수 있다. 에칭은 이방성일 수 있어, 도 6b에 도시된 바와 같이 리세스들(42)을 향하는 다층 반도체 스택들(22')의 측벽들은 수직이고 직선이다.
도 7a 및 도 7b를 참조하면, 희생 반도체 층들(22A)은 측방향으로 리세스되어 측방 리세스들(41)을 형성하고, 이는 각각의 위에 놓인 그리고 아래 놓인 나노구조물들(22B)의 에지들로부터 리세스된다. 각각의 프로세스는 도 29에 도시된 프로세스 흐름(200)에서 프로세스(212)로서 예시된다. 희생 반도체 층들(22A)의 측방향 리세싱은 나노구조물들(22B) 및 기판(20)의 재료(예를 들어, 실리콘(Si))보다 희생 반도체 층들(22A)의 재료(예를 들어, 실리콘 게르마늄(SiGe)))에 더 선택적인 에천트를 사용하는 습식 에칭 프로세스를 통해 달성될 수 있다. 예를 들어, 희생 반도체 층(22A)이 실리콘 게르마늄으로 형성되고 나노구조물들(22B)이 실리콘으로 형성되는 경우, 습식 에칭 프로세스는 염산(HCl)과 같은 에천트를 사용하여 수행될 수 있다. 습식 에칭 프로세스는 딥(dip) 프로셋, 스프레이 프로세스, 스핀 온 프로세스 등을 사용하여 수행될 수 있으며, 임의의 적합한 프로세스 온도(예를 들어, 약 400 ℃ 내지 약 600 ℃) 및 적합한 프로세스 시간(예를 들어, 약 100초 내지 약 1,000초)을 사용하여 수행될 수 있다. 대안적인 실시예에 따르면, 희생 반도체 층들(22A)의 측방향 리세싱은 등방성 건식 에칭 프로세스 또는 건식 에칭 프로세스와 습식 에칭 프로세스의 조합을 통해 수행된다. 몇몇 실시예들에 따르면, 습식 에칭이 연장되어 측방향 리세싱 거리(LR1)가 증가된다.
도 8a 및 도 8b는 유전체 재료로 형성되는 스페이서 층(43)의 성막을 예시한다. 스페이서 층(43)의 재료는 Si, O, C, N, 또는 이들의 조합들을 포함할 수 있다. 각각의 프로세스는 도 29에 도시된 프로세스 흐름(200)에서 프로세스(214)로서 예시된다. 스페이서 층(43)은 컨포멀 층으로서 성막되고, 약 3.0 내지 약 4.5의 범위일 수 있는 비교적 낮은 k 값을 갖는다. 따라서, 스페이서 층(43)은 때때로 형성 프로세스에 따라 로우-k 유전체 층(그 k 값이 약 3.8보다 낮을 때) 또는 하이-k 유전체 층으로서 형성될 수 있다. 스페이서 층(43)의 두께는 약 4 nm 내지 약 6 nm의 범위에 있을 수 있다. 스페이서 층(43)은 측방 리세스들(41)(도 7b) 내로 연장되는 컨포멀 층일 수 있다.
도 9a, 도 9b 및 도 9c를 참조하면, 에칭 프로세스(스페이서 트리밍 프로세스로도 또한 지칭됨)는 측방 리세스들(41) 외부의 스페이서 층(43)의 부분들을 트리밍하도록 수행되어, 측방 리세스들(41)의 스페이서 층(43)의 부분들을 남긴다. 각각의 프로세스는 도 29에 도시된 프로세스 흐름(200)에서 프로세스(216)로서 예시된다. 스페이서 층(43)의 나머지 부분들은 (유전체) 내부 스페이서들(44)로 지칭된다. 도 9a 및 도 9b는 몇몇 실시예들에 따른 내부 스페이서들(44)의 단면도들을 예시한다. 스페이서 층(43)의 에칭은 에칭 화학물질이 H2SO4, 희석된 HF, 암모니아 용액(NH4OH, 수중 암모니아) 등, 또는 이들의 조합들을 포함할 수 있는 습식 에칭 프로세스를 통해 수행될 수 있다.
에칭 프로세스는 내부 스페이서들(44)의 에지들이 위에 놓인 그리고 아래 놓인 나노 구조물들(22B)로부터 측방향으로 리세스될 때까지 수행될 수 있다. 예를 들어, 도 9c를 참조하면, 측방향 리세싱 거리(LR2)는 약 5 nm보다 클 수 있고, 약 5 nm 내지 약 10 nm의 범위에 있을 수 있다. 측방향 리세싱 거리들(LR1 및 LR2)의 증가(도 9c)는 후속 프로세스들에서 에어 내부 스페이서들의 형성을 도울 수 있다.
몇몇 실시예들에 따르면, 내부 스페이서들(44)의 형성 후에, 나노구조물들(22B)의 측벽 프로파일은 등방성 에칭 프로세스, 이방성 에칭 프로세스, 또는 등방성 에칭 프로세스와 이방성 에칭 프로세스의 조합에서 더 성형된다. 각각의 프로세스는 도 29에 도시된 프로세스 흐름(200)에서 프로세스(218)로서 예시된다. 등방성 에칭 프로세스는 습식 에칭 또는 건식 에칭을 통해 수행될 수 있다. 습식 에칭 프로세스가 수행될 때, KOH(Potassium Hydroxide), TMAH(tetra methyl ammonium hydroxide), EDP(ethylene di-amine pyro-catechol) 등 또는 이들의 조합들이 사용될 수 있다. 이방성 건식 에칭 프로세스가 수행될 때, CF4, CH3F, HBr, O2, He, Ar 등과 같은 프로세스 가스들이 사용될 수 있으며, 바이어스 전원이 인가된다. 등방성 건식 에칭 프로세스가 수행될 때, NF3, Cl2, H2, Ar, He 등 또는 이들의 조합들과 같은 프로세스 가스들이 사용될 수 있다.
도 28a 내지 도 28e는 나노 구조물들(22B)의 측벽 프로파일의 성형 후 몇몇 실시예들에 따른 나노 구조물들(22B)의 일부 단부 프로파일들을 예시한다. 도 28a에서, 나노 구조물들(22B)의 단부는 둥글고 볼록하다. 도 28b에서, 나노 구조물들(22B)의 단부는 패싯들을 갖고 삼각형 형상을 형성할 수 있다. 도 28c에서, 나노 구조물들(22B)의 단부는 직사각형이다. 도 28d에서, 나노 구조물(22B)의 단부는 오목하고 직사각형 프로파일을 갖는다. 도 28e에서, 나노 구조물(22B)의 단부는 오목하고, 둥글게 될 수 있다.
도 9b에서는 내부 스페이서들(44)의 내부 측벽들(희생 층(22A)과 접촉함) 및 외부 측벽들이 직선인 것으로 개략적으로 예시되어 있지만, 내부 스페이서들(44)의 내부 측벽들 및 외부 측벽들은 만곡될 수 있다. 예로서, 도 9c는 희생 층들(22A)의 측벽들이 오목하고, 내부 스페이서들(44)의 외부 측벽들이 오목하고, 내부 스페이서들(44)이 나노 구조물들(22B)의 대응하는 측벽들로부터 리세스되는 실시예의 확대도를 예시한다. 내부 스페이서들(44)은 후속적으로 형성되는 소스/드레인 영역들(에피택셜 소스/드레인 영역들(48)과 같은)에 발생할 수 있는 손상을 방지하는 데 사용될 수 있으며, 이러한 손상은 교체 게이트 구조물들을 형성하기 위한 후속적인 에칭 프로세스들(도 13a 및 도 13b)에 의해 야기될 수 있다.
도 10a 및 도 10b를 참조하면, 에피택셜 소스/드레인 영역들(48)이 리세스들(42)에 형성된다. 각각의 프로세스는 도 29에 도시된 프로세스 흐름(200)에서 프로세스(220)로서 예시된다. 몇몇 실시예들에 따르면, 소스/드레인 영역들(48)은 대응하는 GAA 트랜지스터들의 채널들로서 사용되는 나노구조물들(22B)에 응력을 가하여 성능을 향상시킬 수 있다. 결과적인 트랜지스터가 p 타입 트랜지스터인지 또는 n 타입 트랜지스터인지 여부에 따라, p 타입 또는 n 타입 불순물이 에피택시의 진행과 더불어 인시츄로(in-situ) 도핑될 수 있다. 예를 들어, 결과적인 트랜지스터가 p 타입 트랜지스터일 때, 실리콘 게르마늄 붕소(SiGeB), 실리콘 붕소(SiB) 등이 성장될 수 있다. 반대로, 결과적인 트랜지스터가 n 타입 트랜지스터일 때, 실리콘 인(SiP), 실리콘 탄소 인(SiCP) SiAs, SiAs 등, 또는 이들의 조합들이 성장될 수 있다. 리세스들(42)이 에피택시 영역들(48)로 채워진 후에, 에피택시 영역들(48)의 추가 에피택셜 성장은 에피택시 영역들(48)로 하여금 수평으로 확장되게 하고, 패싯(facet)들이 형성될 수 있다. 에피택시 영역들(48)의 추가 성장은 또한 이웃하는 에피택시 영역들(48)이 서로 병합되도록 할 수 있다. 보이드들(에어 갭들)(49)(도 10a)이 생성될 수 있다.
에피택시 영역들(48)이 실리콘을 포함할 때, 프리커서들은 실리콘 함유 프리커서, 예컨대 모노실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 트리클로로실란(HCl3Si), 디클로로실란(H2SiCl2) 등과 같은 실란을 포함할 수 있다. 도펀트가 비소를 포함하는 경우, 도펀트 함유 프리커서는 아르신(AsH3) 등을 포함할 수 있다. 도펀트가 인을 포함하는 경우, 도펀트 함유 프리커서는 디포스핀(P2H6), 삼염화인(PCl3) 등과 같은 인 함유 프리커서일 수 있다. 에피택시 온도는 약 500 ℃ 내지 약 800 ℃의 범위에 있을 수 있다. 프리커서들의 압력은 약 1 Torr 내지 약 760 Torr의 범위에 있을 수 있다.
도 15 및 16은 몇몇 실시예들에 따른 에피택시 영역들(48)의 형성에서의 중간 스테이지들을 예시한다. 도 15를 참조하면, 에피택시 영역들(48)은 벌크 반도체 기판(20) 및 나노 구조물들(22B)을 포함하는 반도체 재료들로부터 선택적으로 성장된다. 도 15는 에피택시 영역들(48)의 층별 성장을 개략적으로 예시한다. 예를 들어, 제1 서브 층(48-1)이 먼저 성장되고, 에어 내부 스페이서들(46)(이는 나중에 에어로 채워질 수 있거나 또는 진공 상태로 유지될 수 있음)이 제1 서브 층(48-1)에서 밀봉된다. 그 후, 제2 서브 층(48-2)이 성장된다. 도 16은 상단 나노 구조물(22B)보다 높은 레벨로의 에피택시 영역들(48)의 추가 성장을 예시한다.
에피택시에서, 프로세스 조건들은 에어 내부 스페이서들(46)을 형성하도록 조정된다. 예를 들어, 에피택시 영역들(48)의 형성에서 웨이퍼 온도를 감소시키는 것, 프리커서들의 압력을 감소시키는 것, 및/또는 에칭 가스들(Cl2, HCl 또는 이들의 조합들과 같은)의 유량을 증가시키는 것은 높이(HEpiV)의 증가를 초래할 수 있고(도 16), 이는 내부 스페이서들(44)로부터 성장하고 그와 접촉하는 에피택시 영역들(48)의 높이이다. 에어 내부 스페이서(46)의 높이(H46)는 (H44 ― 2*HEpiV)와 같으며, H44는 내부 스페이서(44)의 높이이다. HEpiV가 증가될 때, 에어 내부 스페이서(46)의 높이(H46)는 감소된다. 반대로, 웨이퍼 온도의 증가, 프리커서 압력의 증가, 및/또는 에칭 가스들(Cl2, HCl 또는 이들의 조합들과 같은)의 유량의 감소는 HEpiV 값을 감소시킬 수 있으며, 따라서 에어 내부 스페이서(46)의 높이(H46)를 증가시킬 수 있다.
게다가, 측방향 리세싱 거리(LR2)는 또한 에어 내부 스페이서들(46)이 생성될 수 있는지 여부 및 에어 내부 스페이서들(46)의 사이즈에도 영향을 미친다. 예를 들어, 도 17a, 도 17b 및 도 17c는 음의 값에서 양의 값으로 LR2가 증가함에 따라 에어 내부 스페이서들(46)이 나타나기 시작하고 측방향 리세싱 거리(LR2)가 증가함에 따라 에어 내부 스페이서들(46)의 사이즈들이 그에 따라 증가하는 것을 예시한다. 도 17a, 도 17b 및 도 17c 및 일부 후속 도면들에서 기준 "22A/70"은 대응하는 영역들이 희생 층들일 수 있고 또한 희생 층들이 제거된 후 교체 게이트 영역들임을 나타낸다. 도 17a에 도시된 실시예들에서, 나노 구조물(22B)의 외부 측벽으로부터 내부 스페이서(44)의 외부 측벽의 리세스인 측방 리세싱 거리(LR2)는 음의 값을 가지며, 에어 내부 스페이서가 형성되지 않는다. 도 17b에서, 측방향 리세싱 거리(LR2)는 작은 양의 값을 갖는다. 작은 에어 내부 스페이서(46)가 형성되고, 그 높이(H46)는 내부 스페이서(44)의 높이(H44)보다 작다. 도 17c에서, 측방향 리세싱 거리(LR2)는 더 높은 양의 값을 갖는다. 에어 내부 스페이서(46)의 높이(H46)는 내부 스페이서(44)의 높이(H44)와 같다.
몇몇 실시예들에 따르면, 결과적인 GAA 트랜지스터의 요건에 따라 도 17b 또는 도 17c의 실시예들이 채택될 수 있다. 또한, 리세싱 거리(LR2)를 조정함으로써, 도 17a, 도 17b 및 도 17c에 각각 도시된 바와 같은 구조들을 갖는 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터는 상이한 프로세스들을 통해 동일한 다이/웨이퍼에 형성될 수 있어, 결과적인 트랜지스터들의 성능이 원하는 대로 튜닝될 수 있다.
에피택시 프로세스 후, 에피택시 영역들(48)은 p 타입 또는 n 타입 불순물이 더 주입되어 소스 및 드레인 영역들을 형성할 수 있으며, 이는 또한 참조 번호 48를 사용하여 표시된다. 본 개시물의 대안적인 실시예들에 따르면, 에피택시 영역들(48)이 에피택시 동안 p 타입 또는 n 타입 불순물로 인시츄 도핑될 때 주입 프로세스는 생략되고, 에피택시 영역들(48)은 또한 소스/드레인 영역들이다.
도 11a, 도 11b 및 도 11c는 콘택 에칭 스탑 층(CESL)(50) 및 층간 유전체(ILD)(52)의 형성 후 구조물의 단면도들을 예시한다. 각각의 프로세스는 도 29에 도시된 프로세스 흐름(200)에서 프로세스(222)로서 예시된다. CESL(50)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물 등으로 형성될 수 있고, CVD, ALD 등을 사용하여 형성될 수 있다. ILD(52)는 예를 들어 FCVD, 스핀-온 코팅, CVD 또는 임의의 다른 적합한 성막 방법을 사용하여 형성된 유전체 재료를 포함할 수 있다. ILD(52)는 프리커서로서 테트라 에틸 오르소 실리케이트(TEOS, Tetra Ethyl Ortho Silicate), 포스포-실리케이트 유리(PSG, Phospho-Silicate Glass), 보로-실리케이트 유리(BSG, Boro-Silicate Glass), 붕소 도핑된 포스포-실리케이트 유리(BPSG, Boron-Doped Phospho-Silicate Glass), 도핑되지 않은 실리케이트 유리(USG, Undoped Silicate Glass) 등를 사용하여 형성된 실리콘계 재료일 수 있는, 산소 함유 유전체 재료로 형성될 수 있다.
도 12a 및 도 12b 내지 도 14a 및 도 14b는 대체 게이트 스택들을 형성하기 위한 프로세스를 예시한다. 도 12a 및 도 12b에서, ILD(52)의 상부면을 평평하게 하도록 CMP 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스가 수행된다. 각각의 프로세스는 도 29에 도시된 프로세스 흐름(200)에서 프로세스(224)로서 예시된다. 몇몇 실시예들에 따라, 평탄화 프로세스는 도 12a 및 도 12b에 도시된 바와 같이, 더미 게이트 전극들(34)을 드러내기 위해 하드 마스크(36)를 제거할 수 있다. 대안적인 실시예들에 따르면, 평탄화 프로세스는 하드 마스크들(36)을 드러낼 수 있고 그 위에서 중지될 수 있다. 몇몇 실시예들에 따르면, 평탄화 프로세스 후에, 더미 게이트 전극들(34)(또는 하드 마스크들(36)), 게이트 스페이서들(38), 및 ILD(52)의 상부면들은 프로세스 편차 내에서 동일한 높이이다.
다음으로, 더미 게이트 스택들(30)은 교체 게이트 스택들로 교체된다. 교체 프로세스에서, 더미 게이트 전극들(34)(및 남아 있는 경우 하드 마스크들(36)) 및 더미 게이트 유전체들(32)이 하나 이상의 에칭 프로세스에서 제거되어, 도 13a 및 도 13b에 도시된 바와 같이 리세스들(58)이 형성된다. 각각의 프로세스는 도 29에 도시된 프로세스 흐름(200)에서 프로세스(226)로서 예시된다. 몇몇 실시예들에 따라, 더미 게이트 전극들(34) 및 더미 게이트 유전체들(32)은 이방성 또는 등방성 건식 에칭 프로세스를 통해 제거된다. 예를 들어, 에칭 프로세스는 ILD(52)보다 빠른 레이트로 더미 게이트 전극들(34)을 선택적으로 에칭하는 반응 가스(들)를 사용하여 수행될 수 있다.
다음으로, 희생 층들(22A)은 나노구조물들(22B) 사이의 리세스들(58)을 확장시키기 위해 제거되고, 결과 구조물은 또한 도 13a 및 도 13b에 도시된다. 희생 층들(22A)은 희생 층들(22A)의 재료들에 선택적인 에천트들을 사용하는 습식 에칭 프로세스와 같은 등방성 에칭 프로세스를 수행함으로써 제거될 수 있는 반면, 나노구조물들(22B), 기판(20) 및 STI 영역들(26)은 희생 층들(22A)에 비해 에칭되지 않은 채로 남는다. 희생 층(22A)이 예를 들어 SiGe를 포함하고 나노구조물들(22B)이 예를 들어 Si 또는 SiC를 포함하는 몇몇 실시예들에 따르면, TMAH, 수산화암모늄(NH4OH) 등이 희생 층들(22A)을 제거하는 데 사용될 수 있다.
후속 프로세스들에서, 교체 게이트 스택들이 형성된다. 각각의 프로세스는 도 29에 도시된 프로세스 흐름(200)에서 프로세스(228)로서 예시된다. 도 14a 및 도 14b를 참조하면, 게이트 유전체들(62)이 형성된다. 몇몇 실시예들에 따르면, 게이트 유전체(62) 각각은 계면 층 및 계면 층 상의 하이-k 유전체 층을 포함한다. 계면 층은 ALD 또는 CVD와 같은 컨포멀 성막 프로세스를 통해 성막될 수 있는 실리콘 산화물로 형성되거나 이를 포함할 수 있다. 몇몇 실시예들에 따르면, 하이-k 유전체 층들(64)은 하나 이상의 유전체 층을 포함한다. 예를 들어, 하이-k 유전체 재료(들)는 금속 산화물, 또는 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납, 및 이들의 조합들의 실리케이트를 포함할 수 있다.
게이트 전극들(68)이 그 후 형성된다. 형성에서, 도전성 층들은 먼저 하이-K 유전체 층 상에 형성되고, 리세스들(58)의 나머지 부분들을 채운다. 게이트 전극들(68)은 TiN, TaN, TiAl, TiAlC, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합들, 및/또는 이들의 다층들과 같은 금속 함유 재료를 포함할 수 있다. 예를 들어, 단일 층 게이트 전극들(68)이 도 14a 및 도 14b에 예시되어 있지만, 게이트 전극들(68)은 임의의 수의 층들, 임의의 수의 일함수 층들, 및 가능하게는 충전 재료를 포함할 수 있다. 게이트 유전체들(62) 및 게이트 전극들(68)은 또한 나노구조물들(22B) 중 인접한 나노구조물들 사이의 공간들을 채우고, 나노구조물들(22B) 중 하단 나노구조물들과 아래 놓인 기판 스트립들(20') 사이의 공간들을 채운다. 리세스들(58)을 채운 후, CMP 프로세스 또는 기계적 연마 프로세스와 같은 평탄화 프로세스가 수행되어 게이트 유전체들의 초과 부분들 및 게이트 전극들(68)의 재료를 제거할 수 있으며, 초과 부분들은 ILD(52)의 상부면 위에 있다. 게이트 전극들(68) 및 게이트 유전체들(62)은 결과적인 나노-FET들의 게이트 스택들(70)로 총칭된다. 따라서 GAA 트랜지스거(74)가 형성된다.
도 18 및 도 19는 또한 몇몇 실시예들에 따른 에어 내부 스페이서들(46)을 예시한다. 도 18에서, 에어 내부 스페이서(46)에 노출된 내부 스페이서(44)의 외부 측벽은 만곡되고 오목하다. 도 19에서, 에어 내부 스페이서(46)에 노출된 내부 스페이서(44)의 외부 측벽은 직선이다.
도 20a, 도 20b 및 도 20c는 나노 구조물(22B)의 단부들에 대한 내부 스페이서들(44)의 몇몇 상이한 상대 위치들을 예시한다. 도 20a에서 도 20b까지, 측방향 리세싱 값들(LR1 및 LR2)이 감소한다. 도 20c에서, 나노 구조물들(22B)의 단부에 대한 내부 스페이서(44)의 측방향 리세스(LR2)는 음이 되는데, 이는 나노 구조물들(22B)이 내부 스페이서(44)의 각각의 외부 에지들로부터 측방향으로 리세스됨을 의미한다.
도 21은 비율(H46/L46-111)을 예시하고, 이는 측면(46SA)이 에피택시 영역(48)의 {111} 평면에 있을 때, 에어 내부 스페이서(46)의 측면(46SA)(도 19)의 길이(L46-111)(도 19에 표시됨)에 대한 에어 내부 스페이서(46)의 높이(L46)의 비율이다. 비율(H46/L46-111)은 도 21에 각도(θ)의 함수로서 도시되며, 이는 도 19에도 또한 표시된다. 몇몇 실시예들에 따르면, 에어 내부 스페이서(46)의 높이(H46)는 다음과 같이 표현될 수 있다:
H46 ~ (H44 ― 2HEpiV)/2 * tan θ
각도(θ)가 약 45도일 때, 에어 내부 스페이서(46)의 높이(H46)는 ((H44 ― 2HEpiV) * sqrt(2))/2로 표현될 수 있다. 측벽(46SA)이 {111} 평면 상에 있을 때 높이(H46)가 L46-111이라고 가정하면, 측벽(46SA)이 {111} 평면에서 벗어날 때(θ 감소), 높이(H46)가 그에 따라 감소하고, 비율(H46/L46-111)은 도 21에서와 같이 도시될 수 있다. 에어 내부 스페이서(46)의 체적은 각도(θ)가 증가함에 따라 증가할 수 있다. 몇몇 실시예들에 따르면, 각도(θ)는 약 40도보다 작고, 약 10도 내지 약 40도의 범위에 있을 수 있다.
도 18 및 도 19에서, 에피택시 영역들(48)은 계면들을 형성하기 위해 각각의 내부 스페이서들(44)과 접촉할 수 있거나, 내부 스페이서들(44)로 연장될 수 있지만, 계면들은 형성되지 않을 수 있다. 분명히, 수직 계면이 증가함에 따라 에어 내부 스페이서(46)의 사이즈도 또한 감소된다. 수직 계면은 또한 0과 같을 수 있고, 따라서 에어 내부 스페이서들(48)은 위에 놓인 그리고 아래 놓인 나노 구조물들(22B)로 연장될 수 있다.
도 22 및 도 23은 내부 스페이서(44)의 디싱(오목한 리세싱)의 효과를 예시한다. 도 22는 디싱(Ldishing)이 내부 스페이서(44)의 외부 측벽의 가장 바깥쪽 지점으로부터 내부 스페이서(44)의 외부 측벽의 가장 안쪽 지점까지 측정된 것을 예시한다. 도 23은 에어 내부 스페이서(46)의 측방향 길이(L46)가 디싱(Ldishing)에 선형임을 예시한다.
도 24a는 몇몇의 실시예들에 따른 GAA 트랜지스터(74)의 일부 부분들의 사시도를 예시한다. 도 24b는 터널을 형성하는 에어 내부 스페이서들(46) 중 하나의 사시도를 예시한다. 에어 내부 스페이서(46)는 2개의 단부 포인트들(76A 및 76B) 및 중간 포인트(76C)를 갖고, 여기서 에어 내부 스페이서(46)는 단부 포인트(76A), 중간 포인트(7B), 및 단부 포인트(76C)에서 각각 폭들(L46-A, L46-B, 및 L46-C)을 갖는다. 단부 포인트들(76A 및 76B)은 또한 에어 내부 스페이서(46) 터널의 입구 포인트들이다. 따라서 에어 내부 스페이서(46)가 에피택시 영역(48)에 의해 밀봉된 후, 프리커서들이 중간 포인트(76B)에 도달하기 위해 단부 포인트들(76A 및 76C)을 통해 흐를 필요가 있기 때문에, 에피택시 영역(48)은 중간 포인트(76B)에서보다 단부 포인트들(76A 및 76C)에서 더 높은 성장 레이트를 가질 수 있다. 단부 폭들((L46-A 및 L46-C)은 중간 폭(L46-B)보다 작다.
도 24c는 에어 내부 스페이서(46)의 폭들이 단부 포인트(76A)로부터 단부 포인트(76C)으로 어떻게 변하는지 개략적으로 예시한다. 이는 중간 폭(L46-B)이 가장 클 수 있고, 중간 포인트(76B)에서 단부 포인트(76A, 76C)로 갈수록 에어 내부 스페이서(46)의 폭들이 점진적으로 감소함을 보여준다. 몇몇 실시예들에 따르면, 비율들(L46-A/L46-B 및 L46-C/L46-B)은 약 0% 내지 약 200%의 범위에 있을 수 있다. 비율들(L46-A/L46-B 및 L46-C/L46-B)이 0퍼센트와 같을 때, 대응하는 폭들(L46-A 및 L46-C)은 도 24C에서 점선으로 표시된 것처럼 0과 같고, 이는 에어 내부 스페이서(46)의 대응하는 폭들을 나타낸다. 폭들(L46-A 및 L46-C)이 0과 같을 때, 대응하는 내부 스페이서는 대응하는 내부 스페이서(44), 에피택시 영역(48), 및 가능하게는 위에 놓인 그리고/또는 아래 놓인 나노 구조물(들)(22B)에 의해 완전히 밀봉된다.
도 25a, 도 25b 및 도 25c는 각각 단부 포인트(76A), 단부 포인트(76B) 및 단부 포인트(76C)에서 에어 내부 스페이서(46) 및 내부 스페이서(44)의 단면도들을 개략적으로 예시한다. 이웃하는 나노 구조물들(22B)로부터 성장된 에피택시 영역(48)이 서로 접촉할 때 중간 폭(L76-B)이 고정될 수 있음이 이해된다. 한편, 에피택시 영역들(48)의 형성이 진행됨에 따라, 폭들(L46-A 및 L46-B)은 점점 더 작아질 것이고, 에피택시 프로세스가 종료될 때 0으로 감소될 수도 있다.
도 26은 몇몇 실시예들에 따른 나노 구조물(22B)을 가로지르는 수평 평면의 평면도를 예시한다. 수평 평면은 도 24a의 라인(26-26)을 포함한다. 도 26은 에피택시 영역(48)이 나노 구조물(22B)로부터 직접 성장되고 에어 내부 스페이서(46)가 이 평면으로 연장되지 않는다는 것을 예시한다. 기판(20) 및 에피택시 영역(48)의 예시적인 격자 방향들 <110>, <100>, 및 <110>이 또한 도 26에 도시된다.
도 27은 몇몇 실시예들에 따른 게이트 스택(70), 내부 스페이서(44), 및 에어 내부 스페이서(46)를 가로지르는 수평 평면의 평면도를 예시한다. 수평 평면은 도 24a의 라인(27-27)을 포함한다. 도 27에 도시된 바와 같은 X-방향 및 Y-방향은 도 4 및 도 24a의 X-방향 및 Y-방향에 대응한다. 예시적인 격자 방향들 <110>, <100> 및 <110>이 또한 도 27에 도시된다. 나노 구조물(22B) 옆에 유전체 핀들(78)이 있을 때, 에피택시 영역(48)은 하이-k 유전체 핀들일 수 있는 유전체 핀들(78)로 성장되고 이에 의해 차단된다. 유전체 핀들(78)은 옵션적이며, 형성되거나 형성되지 않을 수 있다는 것이 이해된다.
본 개시물의 실시예들은 몇몇 이로운 피처들을 갖는다. 에어 내부 스페이서들을 형성함으로써, 유전체 내부 스페이서들로부터 직접적으로 에피택시 소스/드레인 영역들의 성장이 감소되고 결과적인 결함들도 또한 감소된다. GAA 트랜지스터들의 성능이 향상된다. 에피택시 소스/드레인 영역들의 체적이 또한 감소되고, 이에 따라 GAA 트랜지스터의 기생 커패시턴스가 감소된다.
본 개시물의 몇몇 실시예들에 따라, 방법은 층들의 스택을 형성하는 단계 ― 층들의 스택은: 복수의 반도체 나노 구조물들; 및 복수의 희생 층들을 포함하고, 복수의 반도체 나노 구조물들 및 복수의 희생 층들은 교대로 배열됨 ― ; 측방 리세스들을 형성하기 위해 복수의 희생 층들을 측방향으로 리세싱하는 단계; 측방 리세스들에 내부 스페이서들을 형성하는 단계; 및 복수의 반도체 나노 구조물들로부터 소스/드레인 영역을 에피택셜 성장시키는 단계 ― 소스/드레인 영역은 에어 내부 스페이서들에 의해 내부 스페이서들로부터 이격됨 ― 를 포함한다.
실시예에서, 내부 스페이서들은 에어 내부 스페이서들을 향하는 오목한 외부 측벽들을 갖는다. 실시예에서, 방법은 내부 스페이서들이 형성된 후에, 복수의 반도체 나노 구조물들을 측방향으로 리세싱하는 단계를 더 포함한다. 실시예에서, 에어 내부 스페이서들은 측방 리세스들 내로 연장된다. 실시예에서, 방법은 소스/드레인 영역이 성장된 후에, 복수의 희생 층들을 제거하는 단계; 및 제거된 복수의 희생 층들에 의해 남겨진 공간들 내로 연장되는 게이트 스택을 형성하는 단계를 더 포함한다. 실시예에서, 에어 내부 스페이서들 중 하나가 내부 스페이서들 중 하나 내로 연장된다. 실시예에서, 내부 스페이서들을 형성하는 단계는: 측방 리세스들 내로 연장되는 유전체 층을 성막하는 단계; 및 유전체 층을 에칭하는 단계 ― 유전체 층의 나머지 부분들은 내부 스페이서들을 형성함 ― 를 포함한다. 실시예에서, 에어 내부 스페이서들 중 하나는 2개의 단부 부분들, 및 2개의 단부 부분들보다 넓은 중간 부분을 갖는다. 실시예에서, 단부 부분들은 실질적으로 0과 동일한 폭을 갖는다.
본 개시물의 몇몇 실시예들에 따라, 집적 회로 구조물은 복수의 반도체 나노 구조물들 ― 복수의 반도체 나노 구조물들 중 상부 반도체 나노 구조물들은 복수의 반도체 나노 구조물들 중 대응하는 하부 반도체 나노 구조물들과 중첩함 ― ; 복수의 반도체 나노 구조물들을 서로 분리시키는 부분들을 포함하는 게이트 스택; 복수의 반도체 나노 구조물들을 서로 분리시키는 내부 스페이서들; 및 복수의 반도체 나노 구조물들의 측면 상의 소스/드레인 영역 ― 소스/드레인 영역은 에어 내부 스페이서들에 의해 내부 스페이서들로부터 이격됨 ― 을 포함한다.
실시예에서, 에어 내부 스페이서들 중 하나는 복수의 반도체 나노 구조물들 중 위에 놓인 반도체 나노구조물과 아래 놓인 반도체 나노 구조물 사이의 공간으로 연장된다. 실시예에서, 에어 내부 스페이서들 중 하나는 내부 스페이서들 중 하나의 일 부분 또는 소스/드레인 영역의 일 부분에 의해 복수의 반도체 나노 구조물들 중 위에 놓인 반도체 나노구조물 또는 아래 놓인 반도체 나노 구조물로부터 분리된다. 실시예에서, 집적 회로 구조물의 단면도에서, 에어 내부 스페이서들 중 하나는 서로 결합된 2개의 직선 에지들을 포함한다. 실시예에서, 에어 내부 스페이서들 중 하나는: 제1 단부 부분 및 제2 단부 부분; 및 제1 단부 부분과 제2 단부 부분 사이에 있고, 제1 단부 부분 및 제2 단부 부분보다 넓은 중간 부분을 포함한다. 실시예에서, 내부 스페이서들 중 하나는 에어 내부 스페이서들 중 하나에 노출된 오목한 측벽을 포함한다. 실시예에서, 에어 내부 스페이서들 중 상부 에어 내부 스페이서들은 에어 내부 스페이서들 중 하부 에어 내부 스페이서들과 중첩한다.
본 개시물의 몇몇 실시예들에 따라, 집적 회로 구조물은 제1 반도체 층; 제1 반도체 층 위에 있고, 제1 반도체 층으로부터 수직으로 이격되는 제2 반도체 층; 제1 반도체 층과 제2 반도체 층 사이에 있고 제1 반도체 층 및 제2 반도체 층과 물리적으로 접촉하는 유전체 내부 스페이서; 제1 반도체 층과 제2 반도체 층 사이에 있고 제1 반도체 층 및 제2 반도체 층과 물리적으로 접촉하는 부분을 포함하는 게이트 스택; 에어 내부 스페이서; 및 반도체 영역 ― 유전체 내부 스페이서 및 반도체 영역 모두는 에어 내부 스페이서에 노출됨 ― 을 포함한다. 실시예에서, 에어 내부 스페이서는 제1 반도체 층과 중첩하는 공간 내로 연장되는 내부 부분을 포함한다. 실시예에서, 에어 내부 스페이서는 제1 반도체 층 및 제2 반도체 층으로부터 수직으로 오프셋된 외부 부분을 더 포함한다. 실시예에서, 에어 내부 스페이서에 노출된 유전체 내부 스페이서의 제1 측벽은 오목하고 둥글며, 에어 내부 스페이서에 노출된 반도체 영역의 제2 측벽은 서로 결합된 2개의 직선 에지들을 포함한다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
층들의 스택을 형성하는 단계 ― 상기 층들의 스택은:
복수의 반도체 나노 구조물들; 및
복수의 희생 층들
을 포함하고, 상기 복수의 반도체 나노 구조물들 및 상기 복수의 희생 층들은 교대로 배열됨 ― ;
측방 리세스들을 형성하기 위해 상기 복수의 희생 층들을 측방향으로 리세싱하는 단계;
상기 측방 리세스들에 내부 스페이서들을 형성하는 단계; 및
상기 복수의 반도체 나노 구조물들로부터 소스/드레인 영역을 에피택셜 성장시키는 단계 ― 상기 소스/드레인 영역은 에어 내부 스페이서들에 의해 상기 내부 스페이서들로부터 이격됨 ―
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 내부 스페이서들은 상기 에어 내부 스페이서들을 향하는 오목한 외부 측벽들을 갖는 것인, 방법.
실시예 3. 실시예 1에 있어서,
상기 내부 스페이서들이 형성된 후에, 상기 복수의 반도체 나노 구조물들을 측방향으로 리세싱하는 단계를 더 포함하는, 방법.
실시예 4. 실시예 1에 있어서,
상기 에어 내부 스페이서들은 상기 측방 리세스들 내로 연장되는 것인, 방법.
실시예 5. 실시예 1에 있어서,
상기 소스/드레인 영역이 성장된 후에, 상기 복수의 희생 층들을 제거하는 단계; 및
제거된 상기 복수의 희생 층들에 의해 남겨진 공간들 내로 연장되는 게이트 스택을 형성하는 단계
를 더 포함하는, 방법.
실시예 6. 실시예 1에 있어서,
상기 에어 내부 스페이서들 중 하나가 상기 내부 스페이서들 중 하나 내로 연장되는 것인, 방법.
실시예 7. 실시예 1에 있어서,
상기 내부 스페이서들을 형성하는 단계는:
상기 측방 리세스들 내로 연장되는 유전체 층을 성막하는 단계; 및
상기 유전체 층을 에칭하는 단계 ― 상기 유전체 층의 나머지 부분들은 상기 내부 스페이서들을 형성함 ―
를 포함하는 것인, 방법.
실시예 8. 실시예 1에 있어서,
상기 에어 내부 스페이서들 중 하나는 2개의 단부 부분들, 및 상기 2개의 단부 부분들보다 넓은 중간 부분을 갖는 것인, 방법.
실시예 9. 실시예 8에 있어서,
상기 단부 부분들은 실질적으로 0과 동일한 폭을 갖는 것인, 방법.
실시예 10. 집적 회로 구조물에 있어서,
복수의 반도체 나노 구조물들 ― 상기 복수의 반도체 나노 구조물들 중 상부 반도체 나노 구조물들은 상기 복수의 반도체 나노 구조물들 중 대응하는 하부 반도체 나노 구조물들과 중첩함 ― ;
상기 복수의 반도체 나노 구조물들을 서로 분리시키는 부분들을 포함하는 게이트 스택;
상기 복수의 반도체 나노 구조물들을 서로 분리시키는 내부 스페이서들; 및
상기 복수의 반도체 나노 구조물들의 측면 상의 소스/드레인 영역 ― 상기 소스/드레인 영역은 에어 내부 스페이서들에 의해 상기 내부 스페이서들로부터 이격됨 ―
을 포함하는, 집적 회로 구조물.
실시예 11. 실시예 10에 있어서,
상기 에어 내부 스페이서들 중 하나는 상기 복수의 반도체 나노 구조물들 중 위에 놓인 반도체 나노구조물과 아래 놓인 반도체 나노 구조물 사이의 공간으로 연장되는 것인, 집적 회로 구조물.
실시예 12. 실시예 10에 있어서,
상기 에어 내부 스페이서들 중 하나는 상기 내부 스페이서들 중 하나의 일 부분 또는 상기 소스/드레인 영역의 일 부분에 의해 상기 복수의 반도체 나노 구조물들 중 위에 놓인 반도체 나노구조물 또는 아래 놓인 반도체 나노 구조물로부터 분리되는 것인, 집적 회로 구조물.
실시예 13. 실시예 10에 있어서,
상기 집적 회로 구조물의 단면도에서, 상기 에어 내부 스페이서들 중 하나는 서로 결합된 2개의 직선 에지들을 포함하는 것인, 집적 회로 구조물.
실시예 14. 실시예 10에 있어서,
상기 에어 내부 스페이서들 중 하나는:
제1 단부 부분 및 제2 단부 부분; 및
상기 제1 단부 부분과 상기 제2 단부 부분 사이에 있고, 상기 제1 단부 부분 및 상기 제2 단부 부분보다 넓은 중간 부분
을 포함하는 것인, 집적 회로 구조물.
실시예 15. 실시예 10에 있어서,
상기 내부 스페이서들 중 하나는 상기 에어 내부 스페이서들 중 하나에 노출된 오목한 측벽을 포함하는 것인, 집적 회로 구조물.
실시예 16. 실시예 10에 있어서,
상기 에어 내부 스페이서들 중 상부 에어 내부 스페이서들은 상기 에어 내부 스페이서들 중 하부 에어 내부 스페이서들과 중첩하는 것인, 집적 회로 구조물.
실시예 17. 집적 회로 구조물에 있어서,
제1 반도체 층;
상기 제1 반도체 층 위에 있고, 상기 제1 반도체 층으로부터 수직으로 이격되는 제2 반도체 층;
상기 제1 반도체 층과 상기 제2 반도체 층 사이에 있고 상기 제1 반도체 층 및 상기 제2 반도체 층과 물리적으로 접촉하는 유전체 내부 스페이서;
상기 제1 반도체 층과 상기 제2 반도체 층 사이에 있고 상기 제1 반도체 층 및 상기 제2 반도체 층과 물리적으로 접촉하는 부분을 포함하는 게이트 스택;
에어 내부 스페이서; 및
반도체 영역 ― 상기 유전체 내부 스페이서 및 상기 반도체 영역 모두는 상기 에어 내부 스페이서에 노출됨 ―
을 포함하는, 집적 회로 구조물.
실시예 18. 실시예 17에 있어서,
상기 에어 내부 스페이서는 상기 제1 반도체 층과 중첩하는 공간 내로 연장되는 내부 부분을 포함하는 것인, 집적 회로 구조물.
실시예 19. 실시예 17에 있어서,
상기 에어 내부 스페이서는 상기 제1 반도체 층 및 상기 제2 반도체 층으로부터 수직으로 오프셋된 외부 부분을 더 포함하는 것인, 집적 회로 구조물.
실시예 20. 실시예 17에 있어서,
상기 에어 내부 스페이서에 노출된 상기 유전체 내부 스페이서의 제1 측벽은 오목하고 둥글며, 상기 에어 내부 스페이서에 노출된 상기 반도체 영역의 제2 측벽은 서로 결합된 2개의 직선 에지들을 포함하는 것인, 집적 회로 구조물.

Claims (10)

  1. 방법에 있어서,
    층들의 스택을 형성하는 단계 ― 상기 층들의 스택은:
    복수의 반도체 나노 구조물들; 및
    복수의 희생 층들
    을 포함하고, 상기 복수의 반도체 나노 구조물들 및 상기 복수의 희생 층들은 교대로 배열됨 ― ;
    측방 리세스들을 형성하기 위해 상기 복수의 희생 층들을 측방향으로 리세싱하는 단계;
    상기 측방 리세스들에 내부 스페이서들을 형성하는 단계; 및
    상기 복수의 반도체 나노 구조물들로부터 소스/드레인 영역을 에피택셜 성장시키는 단계 ― 상기 소스/드레인 영역은 에어 내부 스페이서들에 의해 상기 내부 스페이서들로부터 이격됨 ―
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 내부 스페이서들은 상기 에어 내부 스페이서들을 향하는 오목한 외부 측벽들을 갖는 것인, 방법.
  3. 제1항에 있어서,
    상기 내부 스페이서들이 형성된 후에, 상기 복수의 반도체 나노 구조물들을 측방향으로 리세싱하는 단계를 더 포함하는, 방법.
  4. 제1항에 있어서,
    상기 에어 내부 스페이서들은 상기 측방 리세스들 내로 연장되는 것인, 방법.
  5. 제1항에 있어서,
    상기 소스/드레인 영역이 성장된 후에, 상기 복수의 희생 층들을 제거하는 단계; 및
    제거된 상기 복수의 희생 층들에 의해 남겨진 공간들 내로 연장되는 게이트 스택을 형성하는 단계
    를 더 포함하는, 방법.
  6. 제1항에 있어서,
    상기 에어 내부 스페이서들 중 하나가 상기 내부 스페이서들 중 하나 내로 연장되는 것인, 방법.
  7. 제1항에 있어서,
    상기 내부 스페이서들을 형성하는 단계는:
    상기 측방 리세스들 내로 연장되는 유전체 층을 성막하는 단계; 및
    상기 유전체 층을 에칭하는 단계 ― 상기 유전체 층의 나머지 부분들은 상기 내부 스페이서들을 형성함 ―
    를 포함하는 것인, 방법.
  8. 제1항에 있어서,
    상기 에어 내부 스페이서들 중 하나는 2개의 단부 부분들, 및 상기 2개의 단부 부분들보다 넓은 중간 부분을 갖는 것인, 방법.
  9. 집적 회로 구조물에 있어서,
    복수의 반도체 나노 구조물들 ― 상기 복수의 반도체 나노 구조물들 중 상부 반도체 나노 구조물들은 상기 복수의 반도체 나노 구조물들 중 대응하는 하부 반도체 나노 구조물들과 중첩함 ― ;
    상기 복수의 반도체 나노 구조물들을 서로 분리시키는 부분들을 포함하는 게이트 스택;
    상기 복수의 반도체 나노 구조물들을 서로 분리시키는 내부 스페이서들; 및
    상기 복수의 반도체 나노 구조물들의 측면 상의 소스/드레인 영역 ― 상기 소스/드레인 영역은 에어 내부 스페이서들에 의해 상기 내부 스페이서들로부터 이격됨 ―
    을 포함하는, 집적 회로 구조물.
  10. 집적 회로 구조물에 있어서,
    제1 반도체 층;
    상기 제1 반도체 층 위에 있고, 상기 제1 반도체 층으로부터 수직으로 이격되는 제2 반도체 층;
    상기 제1 반도체 층과 상기 제2 반도체 층 사이에 있고 상기 제1 반도체 층 및 상기 제2 반도체 층과 물리적으로 접촉하는 유전체 내부 스페이서;
    상기 제1 반도체 층과 상기 제2 반도체 층 사이에 있고 상기 제1 반도체 층 및 상기 제2 반도체 층과 물리적으로 접촉하는 부분을 포함하는 게이트 스택;
    에어 내부 스페이서; 및
    반도체 영역 ― 상기 유전체 내부 스페이서 및 상기 반도체 영역 모두는 상기 에어 내부 스페이서에 노출됨 ―
    을 포함하는, 집적 회로 구조물.
KR1020220084526A 2021-12-15 2022-07-08 에어 내부 스페이서들을 갖는 나노 구조 트랜지스터들 및 이를 형성하는 방법들 KR20230090978A (ko)

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