DE102022112544A1

DE102022112544A1 - Kommunikationskanal mit mehrpegelsignalübertragung

Info

Publication number: DE102022112544A1
Application number: DE102022112544.0A
Authority: DE
Inventors: Arindam Raychaudhuri; Jhankar MALAKAR; Sisir Maity; Sushma Nirmala Sambatur
Original assignee: Semiconductor Components Industries LLC
Current assignee: Semiconductor Components Industries LLC
Priority date: 2021-07-09
Filing date: 2022-05-19
Publication date: 2023-01-12
Also published as: CN115604176A

Abstract

Ein System kann mehrere elektrische Komponenten einschließen. Eine elektrische Komponente, wie ein Untersystem zur Bildgebung, kann mit einer anderen elektrischen Komponente, wie einer Steuerschaltungsanordnung für das System, kommunikativ gekoppelt sein. Das Untersystem zur Bildgebung kann eine Senderschaltungsanordnung einschließen. Die Senderschaltungsanordnung kann eine Treiberschaltungsanordnung einschließen, die dazu konfiguriert ist, die Ausgabe der Senderschaltungsanordnung unter Verwendung eines Mehrpegel-Signalisierungsschemas bereitzustellen. Um die Steuersignale für die Treiberschaltung zu erzeugen, kann eine Vortreiberkombinationslogik der Serialisierungsschaltungsanordnung vorgeschaltet und mit der Wortdaten-Auffangspeicher-Schaltungsanordnung gekoppelt sein. Auf diese Weise können die erzeugten Steuersignale für unterschiedliche Abschnitte der Treiberschaltungsanordnung besser miteinander synchronisiert werden, was dazu beiträgt, die Datenaugenmarge bei dem Mehrpegel-Signalschema zu verbessern.

Description

HINTERGRUND
Dies bezieht sich allgemein auf elektronische Systeme und insbesondere auf Datenübertragungs-Schaltungsanordnungen in elektronischen Systemen.
Ein elektronisches System kann mehrere Komponenten einschließen, die über entsprechende Kommunikationskanäle miteinander kommunikativ gekoppelt sind Bei einigen Anwendungen kann eine serialisierer-deserialisierer-basierte (SerDes-basierte) Kommunikationsschaltungsanordnung verwendet werden, um Signale über diese Kommunikationskanäle zu übermitteln. Diese Anwendungen erfordern in der Regel außerdem relativ hohe Datenübertragungsraten, wie Datenraten, die größer als Gbit/s sind. Um diese schnelle Datenübertragung bereitzustellen, kann die Kommunikationsschaltungsanordnung zum Übertragen von Signalen (Symbolen) über diese Kommunikationskanäle Mehr(spannungs)pegelsignalübertragungsschemata (z. B. Mehrsymbolübertragungsschemata) einsetzen.
Die Nutzbarmachung dieser Mehrpegel-Signalübertragungsschemata erfordert jedoch präzise zeitgesteuerte Steuersignale für die Treiberschaltungsanordnung im Sender, um eine zufriedenstellende Datenaugenmarge (en: data EYE margin) (z. B. Datenaugenhöhe, Datenaugenbreite usw.) bereitzustellen und/oder andere Lesitungsmetriken zu erfüllen. Es kann schwierig sein, die genauen Zeitabläufe (Timings) für die Steuersignale der Treiberschaltungsanordnung einzuhalten und somit eine zufriedenstellende Leistung bereitzustellen.
In diesem Zusammenhang ergeben sich die hier beschriebenen Ausführungsformen.
Figurenliste

1 ist ein Funktionsblockdiagramm eines veranschaulichenden Systems mit einer oder mehreren Komponenten, die gemäß einigen Ausführungsformen mit einer Steuerschaltungsanordnung gekoppelt sind.
2 ist ein Funktionsblockdiagramm eines veranschaulichenden Kommunikationskanals zwischen einem Sender und einem Empfänger gemäß einigen Ausführungsformen.
3 ist ein Funktionsblockdiagramm einer serialisiererbasierten Senderschaltungsanordnung, die eine Wegverzögerungsfehlanpassung bei der Vortreiberlogik aufweist.
4 ist ein Funktionsblockdiagramm einer veranschaulichenden Senderschaltungsanordnung mit Vortreiberlogik, die der Serialisiererschaltungsanordnung gemäß einigen Ausführungsformen vorangestellt ist.
5 ist ein Blockschaltbild einer veranschaulichenden serialisiererbasierten Senderschaltungsanordnung mit einer kombinatorischen Logikschaltungsanordnung zwischen Auffangspeicher-Schaltungsanordnung und Serialisiererschaltungsanordnung gemäß einigen Ausführungsformen.
6 ist ein Funktionsblockdiagramm eines veranschaulichenden Bildgebungsmoduls mit einer Senderschaltungsanordnung der in 4 und 5 gezeigten Art gemäß einigen Ausführungsformen.

DETAILLIERTE BESCHREIBUNG
Elektronische Systeme schließen in der Regel mehrere Komponenten ein, die über entsprechende Kommunikationskanäle miteinander kommunikativ gekoppelt sind.
1 zeigt ein Funktionsblockdiagramm eines veranschaulichenden elektronischen Systems wie des Systems 10. Das System 10 kann eine tragbare elektronische Vorrichtung wie eine Kamera, ein Mobilfunktelefon, ein Tablet-Computer, eine Webcam, eine Videokamera, ein Videoüberwachungssystem oder eine beliebige andere tragbare elektronische Vorrichtung sein, kann ein System für den Einsatz in Kraftfahrzeugen wie ein Kraftfahrzeugelektroniksystem, ein Sensorsystem (Erfassungssystem) für den Einsatz in Kraftfahrzeugen, ein Bildgebungssystem für den Einsatz in Kraftfahrzeugen, ein eingebettetes System in der Kraftfahrzeugelektronik oder ein anderer Teil eines Systems für den Einsatz in Kraftfahrzeugen sein, kann ein anderes System mit Bildgebungsfähigkeiten wie ein Videospielsystem mit Bildgebungsfähigkeiten sein oder kann ein anderes gewünschtes elektronisches System mit Bildgebungssystemen oder ohne diese sein.
Die Systeme 10 können eine oder mehrere Komponenten 12 einschließen, die mit der Speicherungs- und Verarbeitungsschaltungsanordnung 16 gekoppelt sind (hierin mitunter gemeinsam als Steuerschaltungsanordnung 16 bezeichnet). Die Speicherungs- und Verarbeitungsschaltungsanordnung 16 kann unter Verwendung und Einschluss einer oder mehrerer integrierter Schaltungen implementiert sein. Die Verarbeitungskomponente der Schaltungsanordnung 16 kann, als veranschaulichende Beispiele, einen oder mehrere Prozessoren mit jeweils einem oder mehreren Verarbeitungskernen, einen oder mehrere Mikroprozessoren oder Mikrocontroller oder eine andere geeignete Schaltungsanordnung zum Manipulieren oder Verarbeiten von Daten einschließen. Die Speicherkomponente der Schaltungsanordnung 16 kann nichtflüchtige Speicherschaltungsanordnungen wie eine Festplatte, ein Solid-State-Laufwerk, einen Nur-Lese-Speicher oder eine beliebige andere Art von nichtflüchtiger Speicherschaltungsanordnung einschließen. Falls gewünscht, kann die Schaltungsanordnung 16 flüchtigen Speicher, wie Direktzugriffsspeicher, einschließen.
In einigen veranschaulichenden Konfigurationen, die hierin als Beispiele beschrieben sind, speichert die Speicherungskomponente der Schaltungsanordnung 16 (z. B. nichtflüchtige computerlesbare Medien) Anweisungen (z. B. Software, Firmware, Code usw.), die durch die Verarbeitungskomponente der Schaltungsanordnung 16 ausführbar sind. Bei Ausführung durch die Verarbeitungskomponente der Schaltungsanordnung 16 können diese Anweisungen einen oder mehrere der hierin beschriebenen Prozesse (z. B. Verarbeitungsschemata, Steuerschemata usw.) implementieren. Auf diese Weise kann die Steuerschaltungsanordnung 16 die Vorgänge des Systems 10 steuern.
Während des Betriebs des Systems 10 kann die Steuerschaltungsanordnung 16 mit einer oder mehreren Komponenten 12 kommunizieren. Die Komponenten 12 können eine Eingangsschaltungsanordnung, die dazu konfiguriert ist, eine Benutzereingabe zu empfangen, eine Ausgangsschaltungsanordnung, die dazu konfiguriert ist, einem Benutzer eine Systemausgabe (z. B. eine visuelle Ausgabe für den Benutzer, eine taktile Ausgabe Benutzer usw.) bereitzustellen, eine Sensorschaltungsanordnung, die dazu konfiguriert ist, Sensordaten zu erheben, die Bedingungen einer Umgebung angeben, in der sich das System 10 befindet, und/oder andere Bedingungen (z. B. eine Benutzerbedingung, eine Komponentenbedingung innerhalb des Systems 10 usw.) angeben, eine Schaltungsanordnung für drahtlose oder drahtgebundene Kommunikation, eine zusätzliche Steuerschaltungsanordnung oder eine beliebige andere geeignete elektrische Komponente innerhalb des Systems 10 einschließen. Das System 10 kann eine geeignete Anzahl dieser Komponenten und/oder andere Komponenten einschließen.
Ein oder mehrere Kommunikationswege, wie Kommunikationskanäle 14, können verwendet werden, um Daten zwischen der Komponente 12 und der Steuerschaltungsanordnung 16 zu übertragen und/oder zu empfangen. Als Beispiele werden hierin veranschaulichende Konfigurationen beschrieben, in denen der Kommunikationskanal 14 unter Verwendung eines oder mehrerer physischer (elektrischer) Verbindungswege (z. B. Drähte, Busse usw.) implementiert ist.
Zwar ist der Kommunikationskanal 14 in 1 als die Komponente 12 mit der Steuerschaltungsanordnung 16 koppelnd dargestellt, doch dies ist lediglich zur Veranschaulichung. Falls gewünscht, kann ein Kommunikationsweg (z. B. mit einem oder mehreren Kommunikationskanälen) eine Komponente 12 mit einer anderen Komponente 12 koppeln, kann die Steuerschaltungsanordnung 12 mit einer zusätzlichen Steuerschaltungsanordnung auf der Komponente 12 koppeln, kann zwei beliebige Elemente innerhalb des Systems 10 kommunikativ koppeln, kann ein Element im System 10 mit einem Element außerhalb des Systems 10 kommunikativ koppeln usw.
2 zeigt ein Funktionsblockdiagramm eines veranschaulichenden drahtgebundenen Kommunikationssystems mit einem Sender, wie dem Sender 22 (hierin mitunter als Senderschaltungsanordnung 22 bezeichnet), und einem Empfänger, wie dem Empfänger 26 (hierin mitunter als Empfängerschaltungsanordnung 26 bezeichnet). Wie in 2 gezeigt, kann der Sender 22 Daten über einen Kommunikationsweg wie einen oder mehrere Kommunikationskanäle 24 zum Empfänger 26 senden. Die Kommunikationskanäle 24 können aus elektrischen Verbindungswegen zwischen dem Sender 22 und dem Empfänger 26 gebildet sein. Der Kommunikationskanal 24 kann, als Beispiele, leitfähige Leiterbahnen, leitfähige Leiterplatten-Durchkontaktierungen, Anschlüsse, Schnittstellenschaltungsanordnungen usw.) einschließen.
Als ein veranschaulichendes Beispiel kann der Sender 22 an der Komponente 12 (z. B. als Teil oder integriert mit der Komponente 12 oder als eine diskrete Komponente, die als Schnittstelle zwischen der Komponente 12 des Kommunikationsweges dient) implementiert sein. Der Empfänger 26 kann an der Steuerschaltungsanordnung 16 (z. B. als Teil oder integriert mit der Steuerschaltungsanordnung 16 oder als eine diskrete Komponente, die als Schnittstelle zwischen dem Kommunikationsweg und der Steuerschaltungsanordnung 16 dient) implementiert sein.
Falls gewünscht, kann die Senderschaltungsanordnung 22 einen Abschnitt einer Transceiver-Schaltungsanordnung (z. B. an der Komponente 12) bilden, wobei die Transceiver-Schaltungsanordnung auch eine entsprechende Empfängerschaltungsanordnung (z. B. an der Komponente 12) einschließt. Ebenso kann die Empfängerschaltungsanordnung 26, falls gewünscht, einen Abschnitt einer Transceiver-Schaltungsanordnung (z. B. an der Steuerschaltungsanordnung 16) bilden, wobei die Empfängerschaltungsanordnung auch eine entsprechende Empfängerschaltungsanordnung (z. B. an der Steuerschaltungsanordnung 16) einschließt.
Im Allgemeinen können jedoch die Senderschaltungsanordnung 22 und die Empfängerschaltungsanordnung 26 auf beliebige geeignete Weise implementiert sein. Als veranschaulichende Beispiele werden hierin Konfigurationen beschrieben, in denen die Senderschaltungsanordnung 22 eine Serialisiererschaltungsanordnung einschließt und die Empfängerschaltungsanordnung 26 eine Deserialisiererschaltungsanordnung einschließt. Mit anderen Worten, bei den Kommunikationsschaltungsanordnungen 22 und 26 kann es sich um eine SerDes-basierte Kommunikationsschaltungsanordnung handeln. In einigen Konfigurationen kann die Senderschaltungsanordnung 22 ohne Feedforward-Entzerrung (z. B. ohne einen Feedforward-Entzerrer) implementiert sein. Falls gewünscht, kann die Senderschaltungsanordnung einen Feedforward-Entzerrer einschließen.
Die Senderschaltungsanordnung 22 (und folglich die Empfängerschaltungsanordnung 26) kann dazu konfiguriert sein, zum Durchführen von Datenübertragungsvorgängen ein beliebiges geeignetes Protokoll oder Schema zu verwenden (kann z. B. ein beliebiges Signalisierungsschema verwenden). Da jedoch die Anzahl der Komponenten in komplexen Systemen immer weiter zunimmt und jede Komponente Mehrzweckanwendungen bedient, wächst die Menge der Daten, die zwischen Komponenten (z. B. zwischen Sensorschaltungsanordnung und Steuerschaltungsanordnung) zu übertragen ist, schnell an.
Um den wachsenden Bedarf an Hochgeschwindigkeits-Datenübertragungsvorgängen besser zu befriedigen, kann die Senderschaltungsanordnung 22 dazu konfiguriert sein, ein Mehr(spannungs)pegelsignalisierungsschema wie das 4-Pegel-PAM-(Pulsamplitudenmodulations-)Schema, das 8-Pegel-PAM-Schema, ein Mehrpegel-Signalisierungsschema, das mit MIPI C-PHY kompatibel ist, usw. einzusetzen. Bei Mehrpegel-Signalisierungsschemata kann die Senderschaltungsanordnung 22 Symbole unter Verwendung von mehreren (z. B. von mehr als zwei) Spannungspegeln übermitteln (wobei z. B. jedes einzelne Symbol durch eine Anzahl unterschiedlicher Spannungspegel definiert ist). Auf diese Weise kann die Senderschaltungsanordnung 22 eine (verglichen mit einem binären Signalisierungsschema wie dem NRZ-(Non-Return-to-Zero-)Schema oder dem 2-Pegel-PAM-Schema) größere Datenmenge in der gleichen Zeit übermitteln.
Bei Verwendung von Mehrpegel-Signalisierungsschemata kann jedoch die Datenaugenmarge des übertragenen Signals (Symbols) leiden (z. B. kürzere Datenaugenhöhe und/oder verringerte Datenaugenbreite), wodurch die Datenübertragung (im Vergleich zu einem binären Signalisierungsschema) anfälliger für Datenaugenverstümmelungen wird. Diese (Datenaugenmargen-)Probleme werden durch Timing-Fehlanpassungen beim Steuern der Treiberschaltung, die für die Durchführung der Signalisierung (z. B. das Erzeugen der unterschiedlichen Spannungspegel oder Symbole) direkt verantwortlich ist, weiter verschärft.
Insbesondere zeigt 3 ein Funktionsblockdiagramm einer serialisiererbasierten Senderschaltungsanordnung, die Wegverzögerungsfehlanpassungen bei der Vortreiberlogik (z. B. der Vortreiberlogik 34) aufweist. Wie in 3 gezeigt, schließt die Senderschaltungsanordnung den Serialisiererblock 32 ein, der entlang der Wege 42 Wortdaten empfängt, die durch den Serialisiererblock 32 serialisiert werden sollen. Der Serialisiererblock 32 empfängt und arbeitet mit dem Bitratentakt BITCLK. Ein Serialisierer kann jeden Satz empfangener paralleler Datenbits (jeden Satz, der einen Abschnitt eines Wortes bildet) an seinem Eingang in einen seriellen Satz Datenbits an seinem Ausgang umwandeln. Auf diese Weise kann der Serialisiererblock 32 an seinem Ausgang ein Wort entlang der Wege 44-1, 44-2, 44-3 usw. ausgeben. Zu einem bestimmten Zeitpunkt können die Serialisiererausgaben gemeinsam ein zu sendendes Wort repräsentieren. Mit anderen Worten, Bit A, Bit B und Bit C können ein 3-Bit-Wort für die Übertragung darstellen (wenn der Serialisiererblock 32 nur diese drei Ausgänge einschließt).
Die Vortreiberlogik 34 kann die Bits A, B, C usw. verwenden, um die Treibersteuersignale (z. B. entlang der Wege 48-1, 48-2, 48-3 usw.) zu erzeugen, die bewirken, dass die Treiberschaltungsanordnung 36 das entsprechende Symbol (welches das mit den Bits A, B, C usw. verknüpfte Wort repräsentiert) zur Übertragung entlang des Kommunikationskanals 50 präsentiert.
Es können jedoch Probleme bei der Vortreiberlogik 34 auftreten, die eine Verschlechterung der übertragenen Datenaugenmarge zur Folge haben können. In dem veranschaulichenden Beispiel von 3 verwendet die Vortreiberlogik 34 einen ersten Satz Bits von den Wegen 44 (z. B. Bit A vom Weg 44-1 und Bit C vom Weg 44-3), um ein oder mehrere Steuersignale auf dem Weg 48-1 für eine erste Treiberschaltung in der Treiberschaltungsanordnung 36 zu erzeugen (wird z. B. verwendet, um einen der Signalwege im Kommunikationskanal 50 zu erzeugen). Die Vortreiberlogik 34 verwendet einen zweiten Satz Bits von den Wegen 44 (z. B. Bit A vom Weg 44-1 und Bit B vom Weg 44-2), um ein oder mehrere Steuersignale auf dem Weg 48-2 für eine zweite Treiberschaltung in der Treiberschaltungsanordnung 36 zu erzeugen (wird z. B. verwendet, um einen anderen der Signalwege im Kommunikationskanal 50 zu erzeugen).
Wie in 3 gezeigt, kann der Weg 46-1 Bit A weiterleiten (z. B. durch eine zwischengeschaltete Logikschaltungsanordnung, wie ein oder mehrere Logik-Gates, die unter Zugrundelegung von Bit A logische Verknüpfungen durchführen), um die Ausgabe auf Wegen 48-1 zu erzeugen, der Weg 46-4 kann Bit C weiterleiten (z. B. durch eine zwischengeschaltete Logikschaltungsanordnung, wie ein oder mehrere Logik-Gates, die unter Zugrundelegung von Bit C logische Verknüpfungen durchführen), um die Ausgabe auf Wegen 48-1 zu erzeugen. Mit anderen Worten können Steuersignale entlang der Wege 48-1 in Abhängigkeit von Bit A und Bit C erzeugt werden.
Der Weg 46-2 kann Bit A weiterleiten (z. B. durch eine zwischengeschaltete Logikschaltungsanordnung, wie ein oder mehrere Logik-Gates, die unter Zugrundelegung von Bit A logische Verknüpfungen durchführen), um die Ausgabe auf Wegen 48-2 zu erzeugen, der Weg 46-3 kann Bit B weiterleiten (z. B. durch eine zwischengeschaltete Logikschaltungsanordnung, wie ein oder mehrere Logik-Gates, die unter Zugrundelegung von Bit B logische Verknüpfungen durchführen), um die Ausgabe auf Wegen 48-2 zu erzeugen. Mit anderen Worten können Steuersignale entlang der Wege 48-2 in Abhängigkeit von Bit A und Bit B erzeugt werden.
Die Wege 46-1, 46-2, 46-3 und 46-4 dienen lediglich zur Veranschaulichung. Aus Gründen der Klarheit wurden die zwischengeschaltete Logikschaltungsanordnung, die Logikfunktionen unter Zugrundelegung von Bit A und Bit C ausführt, und die zwischengeschaltete Logikschaltungsanordnung, die Logikfunktionen unter Zugrundelegung von Bit B und Bit C ausführt, weggelassen. Falls gewünscht, können beliebige geeignete Logik-Gates oder andere Logikschaltungsanordnungen verwendet werden, um die entsprechenden Steuersignale an jedem der Wege 48-1, 48-2, 48-3 usw. unter Zugrundelegung der Bits A, B, C usw. zu erzeugen.
In dem Beispiel von 3 sind die Weglängen entlang der Wege 46-2 und 46-3 (z. B. verwendet, um erste Steuersignale auf Wegen 48-2 zu erzeugen) anders (z. B. kürzer) als die Weglängen entlang der Wege 46-1 und 46-4 (z. B. verwendet, um zweite Steuersignale auf dem Weg 48-1 zu erzeugen). In diesem veranschaulichenden Beispiel ist der Weg 46-4 der längste der vier Wege, sodass ein Weiterleiten über die Wege 46-2 und 46-3 erforderlich ist. Diese Fehlanpassung bei den Wegzeitverzögerungen bewirkt, dass das Timing unterschiedlicher Treibersteuersignale (z. B. das Timing von Steuersignalen entlang des Weges 48-1 und das Timing der Steuersignale entlang des Weges 48-2) zueinander versetzt ist.
In Anbetracht dessen, dass Treibersteuersignale entlang des Weges 48-1 verwendet werden, um einen Abschnitt der Treiberschaltungsanordnung zu steuern, der einen ersten Signalweg des Kommunikationskanals 50 erzeugt, und dass Treibersteuersignale entlang des Weges 48-2 verwendet werden, um einen anderen Abschnitt der Treiberschaltungsanordnung zu steuern, der einen zweiten Signalweg des Kommunikationskanals 50 erzeugt, kann auch das Timing der unterschiedlichen Signalwege im Kommunikationskanal 50 versetzt sein. Dieser Versatz (Offset) verschlechtert die Datenaugenmarge für die über den Kommunikationskanal 50 übertragenen Daten. Diese Probleme werden weiter verschärft, wenn der Serialisiererblock 32 bei einer relativ hohen Taktfrequenz arbeitet (z. B. bei dem Bitratentakt, dessen Frequenz höher ist als die eines Worttakts zum Betreiben der Funktionsblöcke vor dem Serialisiererblock 32).
In Abhängigkeit von den (Mehrpegel-)Signalisierungsschemata, die von der Senderschaltung verwendet werden, kann die Vortreiberlogik 34 unterschiedliche Sätze Eingangsbits verwenden, um die Ausgangstreibersteuersignale zu erzeugen. Bei jedem dieser Signalschemata werden jedoch die ausgegebenen Steuersignale entlang der Wege 48-1, 48-2, 48-3 usw. im Allgemeinen eine Funktion verschiedener Sätze Eingangsbits entlang der Wege 44-1, 44-2, 44-3 usw. sein. Von daher ist es schwierig, eine ordnungsgemäße Wegverzögerungsanpassung über diese Ausgangstreibersteuersignale sicherzustellen. Zudem kann ein Signalweg, der andere Signalwege kreuzt (z. B. der Signalweg 46-4, der die Signalwege 46-2 und 46-3 kreuzt) auch Übersprechen, Rauschen und andere unerwünschte Wechselwirkungen verursachen, was zu Datenaugenverstümmelungen führen kann.
Um diese Probleme zu entschärfen, kann die Senderschaltungsanordnung die Konfiguration des Serialisiererblocks und die Konfiguration der Vortreiberlogik modifizieren. 4 zeigt ein Funktionsblockdiagramm einer veranschaulichenden Senderschaltungsanordnung mit einer Vortreiberlogik, die einem Serialisiererblock vorangestellt ist.
Wie in 4 gezeigt, schließt eine Senderschaltungsanordnung, wie die Senderschaltungsanordnung 22 (in 2), einen Wortdatenauffangspeicherblock, wie den Wortdatenauffangspeicherblock 52 (hierin mitunter als Wortdatenauffangspeicherschaltungsanordnung 52 oder Auffangspeicher-Schaltungsanordnung 52 bezeichnet), eine Vortreiberlogik, wie die Vortreiberlogik 54 (hierin mitunter als Vortreiber-Logikschaltungsanordnung 54 oder Logikschaltungsanordnung 54 bezeichnet), einen Serialisiererblock, wie den Serialisiererblock 58 (hierin mitunter als Serialisiererschaltungsanordnung 58 bezeichnet), und die Treiberschaltung 60 (hierin mitunter als Treiberblock 60 bezeichnet) ein.
Der Wortdatenauffangspeicherblock 52 empfängt Wortdaten über einen oder mehrere Wege 62. Als veranschaulichendes Beispiel,
(Wortdaten-)Spurverteilungsschaltungsanordnung, Codiererschaltungsanordnung, Mapper-Schaltungsanordnung und/oder andere Wortdaten-Verarbeitungsschaltungsanordnung können die Wortdaten über einen oder mehrere Wege 62 zum Wortdatenauffangspeicherblock 52 bereitstellen. Der Wortdatenauffangspeicherblock 52 kann eine geeignete Anzahl Auffangspeicher (Latches) einschließen, die Wortdaten von den Wegen 62 speichern, um entsprechende Sätze paralleler Wortdatenabschnitte zu erzeugen. Diese Auffangspeicher können basierend auf einem Worttakt WDCLK verriegelt werden.
In dem Beispiel von 4 erzeugt der Wortdatenauffangspeicherblock 52 einen Satz paralleler erster Wortdatenabschnitte über Wege 64-1, einen Satz paralleler zweiter Wortdatenabschnitte über Wege 64-2, einen Satz paralleler dritter Wortdatenabschnitte über Wege 64-3 und beliebige andere Sätze paralleler Wortdatenabschnitte über andere Wege, die mit der Vortreiberlogik 54 gekoppelt sind.
Die Vortreiberlogik 54 kann diese parallelen Wortdatenabschnitte empfangen und die einzelnen (den ersten, den zweiten, den dritten usw.) Datenwortabschnitte verwenden, um unterschiedliche Sätze entsprechender paralleler Treibersteuersignale über Wege 66-1, 66-2, 66-3 usw. zu erzeugen. Als Beispiele, die Ausgabe der Vortreiberlogik auf jedem Weg unter den Wegen 66-1 kann von einem ersten Wortbit von einem der Wege unter den Wegen 64-1 und einem zweiten Wortbit von einem der Wege unter den Wegen 64-3 abhängig sein, die Ausgabe der Vortreiberlogik auf jedem Weg unter den Wegen 66-2 kann von einem ersten Wortbit von einem der Wege unter den Wegen 64-1 und einem zweiten Wortbit von einem der Wege unter den Wegen 64-2 abhängig sein, und die Ausgabe der Vortreiberlogik auf jedem Weg unter den Wegen 66-3 kann von einem ersten Wortbit von einem der Wege unter den Wegen 64-2 und einem zweiten Wortbit von einem der Wege unter den Wegen 64-3 abhängig sein.
Die Wege 66-1 können eine Vielzahl von parallelen Wegen darstellen, die zur Serialisierung bereitstehen. Ebenso können die Wege 66-2 und 66-3 jeweils entsprechende Vielzahlen von parallelen Wegen darstellen, die zur Serialisierung bereitstehen.
Der Serialisiererblock 58 kann diese Treibersteuersignale von der Vortreiberlogik 54 über die unterschiedlichen Vielzahlen von parallelen Wegen in jedem der Wege 66-1, 66-2 und 66-3 empfangen. Der Serialisiererblock 58 kann serialisierte Treibersteuersignale über die Wege 68-1, 68-2 und 68-3 ausgeben. Der Serialisiererblock 58 kann mit einem Bittakt BITCLK arbeiten.
Als Beispiel können die Wege 68-1 ein oder mehrere parallele Steuersignale (z. B. ein Pull-up-Signal und ein Pull-down-Signal) für einen ersten Abschnitt der Treiberschaltungsanordnung 60 bereitstellen, die Wege 68-2 können ein oder mehrere parallele Steuersignale (z. B. ein Pull-up-Signal und ein Pull-down-Signal) für einen zweiten Abschnitt der Treiberschaltungsanordnung 60 bereitstellen, und die Wege 68-3 können ein oder mehrere parallele Steuersignale (z. B. ein Pull-up-Signal und ein Pull-down-Signal) für einen dritten Abschnitt der Treiberschaltungsanordnung 60 bereitstellen.
Basierend auf diesen empfangenen Steuersignalen kann die Treiberschaltungsanordnung 60 die Signalwege 24-1, 24-2 und 24-3 für den Kommunikationskanal 24 auf geeignete Spannungen treiben, um die entsprechenden Symbole im Mehrpegel-Signalisierungsschema zu übermitteln.
Die veranschaulichende Konfiguration des Senders 22 in 4 ermöglicht die Verwendung von Mehrpegel-Signalisierungsschemata, während gleichzeitig die Datenaugenmarge für die übertragenen Daten über dem Kommunikationskanal 24 verbessert wird. Insbesondere kann durch Koppeln der Vortreiberlogik 54 zwischen den Wortdatenauffangspeicherblock 52 und den Serialisiererblock 58 (z. B. derart, dass die Vortreiberlogik 54 dem Serialisiererblock 58 vorgeschaltet, statt dem Serialisiererblock 58 nachgeschaltet ist) die Vortreiberlogik 54 Eingangssignale bei einer niedrigeren (Betriebs-)Frequenz (z. B. bei der Wortdatenfrequenz des Worttakts WDCLK) statt bei einer höheren (Betriebs-)Frequenz (z. B. bei der Bitratenfrequenz des Bittakts BITCLK wie in 3 gezeigt) empfangen. Die Bitratenfrequenz ist in der Regel ein ganzzahliges Vielfaches der Wortdatenfrequenz. Das jeweilige ganzzahlige Vielfache ist vom jeweiligen eingesetzten Signalisierungsschema abhängig (z. B. von der Umsetzungsgeschwindigkeit zwischen Wörtern und Bits abhängig).
In dem Beispiel von 4 ist der Sender 22 derart dargestellt, dass er die Betriebsfrequenzdomäne 70 einschließt, die einer Schaltungsanordnung zugeordnet ist, die bei der Wortdatentaktfrequenz arbeitet, und die Betriebsfrequenzdomäne 72 einschließt, die einer Schaltungsanordnung zugeordnet ist, die bei der Taktfrequenz der Bitrate arbeitet. Wie in 4 gezeigt, wird die Vortreiberlogik 54 in der Wortdaten-Taktdomäne 70 (statt einer Bitraten-Taktdomäne, wie in 3 gezeigt) offenbart. Während die Vortreiberlogik 54 aus kombinatorischen Logikschaltungsanordnungen gebildet ist und keine getakteten Komponenten (z. B. Komponenten, die unter Verwendung des Takts WDCLK arbeiten) einschließen darf, werden Eingangssignale auf den Wegen 64-1, 64-2, 64-3, die an der Vortreiberlogik 54 empfangen werden, auf die Wortdatentaktfrequenz gebracht und werden Ausgangssignale auf den Wegen 66-1, 66-2 und 66-3 ebenfalls bei der Wortdatentaktfrequenz ausgegeben.
Obwohl ähnliche Wegverzögerungs-Fehlanpassungsprobleme in der Vortreiberlogik 54 immer noch vorhanden sein können, trägt das Festhalten bzw. Auffangspeichern der Ausgangssignale von der Vortreiberlogik 54 im Serialisiererblock 58 mit dem Bitratentakt BITCLK dazu bei, diese Fehlanpassungsprobleme zu lösen. Mit anderen Worten ermöglicht das Halten bzw. Zwischenspeichern von Vortreiberlogik-Ausgangssignalen im Serialisiererblock 58, dass diese Ausgangssignale in Bezug auf das Bitraten-Taktsignal BITCLK synchron sind.
Da sich die Vortreiberlogik 54 in der langsameren Betriebsfrequenzdomäne 70 befindet, gibt es zudem keine Probleme beim Zwischenspeichern der korrekten Signale im Serialisiererblock 58, solange die Wegverzögerung im Verhältnis zur steigenden und fallenden Flanke des Wortdatentakts WDCLK klein ist.
Jeder Satz zwischengespeicherter und serialisierter Vortreiberlogik-Ausgangssignale kann dann synchron direkt unterschiedlichen Abschnitten der Treiberschaltungsanordnung 60 bereitgestellt werden. An sich gibt es zwischen dem Serialisiererblock 58 und der Treiberschaltungsanordnung 60 keine Wegüberschneidung (en: path crossing) (z. B. minimales Übersprechen und Rauschen), und es gibt keine Wegverzögerungsfehlanpassungen. Dies hilft, die Datenaugenmarge für die übertragenen Daten zu verbessern, da jeder Satz Ausgangsspannungspegel auf dem Kommunikationskanal 24 (z. B. Symbole angebend) (im Vergleich zu der Konfiguration von 3) besser in Synchronisation ist.
5 ist ein Schaltungsblockdiagramm einer veranschaulichenden Senderschaltungsanordnung, die Abschnitte der Senderschaltungsanordnung von 4 in einer veranschaulichenden Konfiguration detaillierter darstellt. In der veranschaulichenden Konfiguration von 5 kann ein Wortdatenauffangspeicherblock (z. B. der Wortdatenauffangspeicherblock 52) die Auffangspeicher-Schaltung 52-1, die Auffangspeicher-Schaltung 52-2, die Auffangspeicher-Schaltung 52-3 und beliebige weitere Auffangspeicher-Schaltungen (die z. B. gemeinsam mindestens einen Abschnitt des Wortdatenauffangspeicherblocks 52 von 4 implementieren) einschließen. Jede Auffangspeicher-Schaltung kann einen Satz paralleler Wortdaten zum Halten bzw. Zwischenspeichern unter Verwendung des Wortdatentakts WDCLK empfangen.
Als ein Beispiel, die Wege 62-1 schließen sieben parallele Wege ein, die Wege 62-2 schließen sieben parallele Wege ein, und die Wege 62-3 schließen sieben parallele Wege ein. Jede Auffangspeicher-Schaltung kann mindestens sieben entsprechende Auffangspeicher (Latches) einschließen, die jeweils ein (Wortdaten-)Signal von einem entsprechenden der sieben parallelen Wege empfangen.
In diesem Beispiel können die Wege 64-1 ebenfalls sieben parallele Wege einschließen, die Wege 64-2 können ebenfalls sieben parallele Wege einschließen, die Wege 64-3 können ebenfalls sieben parallele Wege einschließen. Die Wege 64-1 können sieben parallele Bits Ai übertragen (z. B. die Bits A1, A2, A3, A4, A5, A6 und A7), die von der Auffangspeicher-Schaltung 52-1 ausgegeben wurden, die Wege 64-2 können sieben parallele Bits Bi übertragen (z. B. die Bits B 1, B2, B3, B4, B5, B6 und B7), die von der Auffangspeicher-Schaltung 52-2 ausgegeben wurden, und die Wege 64-3 können sieben parallele Bits Ci übertragen (z. B. die Bits C1, C2, C3, C4, C5, C6 und C7), die von der Auffangspeicher-Schaltung 52-3 ausgegeben wurden. Jedes Bit unter den Bits Ai kann zusammen mit einem entsprechenden Bit unter den Bits Bi und einem entsprechenden Bit unter den Bits Ci 3-Bit-Wort darstellen. Genauer gesagt können die Bits A1, B1 und C1 ein 3-Bit-Wort darstellen, die Bits A2, B2 und C2 können ein anderes 3-Bit-Wort darstellen usw.
Dementsprechend kann die kombinatorische Logikschaltungsanordnung 54 (z. B. bei Implementierung mindestens eines Abschnitts der Vortreiber-Logikschaltungsanordnung 54 in 4) entsprechende Treibersteuer(bit)signale AUi, ADi, BUi, BDi, CUi und CDi (hierin mitunter als Treibersteuerbits, Steuerbits oder Steuersignale bezeichnet) über die Wege 66-1A, 66-1B, 66-2A, 66-2B, 66-3A und 66-3B erzeugen. Insbesondere kann die kombinatorische Logikschaltungsanordnung 54 logische Verknüpfungen der Bits Ai und Ci durchführen, um Treibersteuer(bit)signale AUi und ADi zu erzeugen, kann logische Verknüpfungen der Bits Ai und Bi durchführen, um Treibersteuerungs(bit)signale BUi und BDi zu erzeugen, und kann logische Verknüpfungen der Bits Bi und Ci durchführen, um eine Treibersteuerung (Bitsignale CUi und CDi) zu erzielen.
Ferner können in diesem Beispiel bei Vorhandensein von sieben Sätzen Bits (z. B. sieben Ai-Bits, sieben Bi-Bits, sieben Ci-Bits) die Wege 66-1A sieben Wege einschließen, die jeweils ein entsprechendes der sieben Treibersteuer(bit)signale AUi übertragen (z. B. einen ersten Weg, der das Treibersteuer(bit)signal AU1 überträgt, das unter Zugrundelegung der Bits A2 und C2 erzeugt wird, einen zweiten Weg, der das Treibersteuer(bit)signal AU2 überträgt, das unter Zugrundelegung der Bits A2 und C2 erzeugt wird, usw.), die Wege 66-1B können sieben Wege einschließen, die jeweils ein entsprechendes der sieben Treibersteuer(bit)signale ADi übertragen, die Wege 66-2A können sieben Wege einschließen, die jeweils ein entsprechendes der sieben Treibersteuer(bit)signale BUi übertragen, die Wege 66-2B können sieben Wege einschließen, die jeweils ein entsprechendes der sieben Treibersteuer(bit)signale BDi übertragen, die Wege 66-3A können sieben Wege einschließen, die jeweils ein entsprechendes der sieben Treibersteuer(bit)signale CUi übertragen, die Wege 66-3B können sieben Wege einschließen, die jeweils ein entsprechendes der sieben Treibersteuer(bit)signale CDi übertragen.
Die Serialisiererspur 58-1 kann Steuerbits AUi auf den sieben Wegen 66-1A empfangen und serialisieren und die serialisierten Bits als Steuersignal ZAU entlang des Weges 68-1A ausgeben. Die Serialisiererspur 58-2 kann Steuerbits ADi auf den sieben Wegen 66-1B empfangen und serialisieren und die serialisierten Bits als Steuersignal ZAD entlang des Weges 68-1B ausgeben. Die Serialisiererspur 58-3 kann Steuerbits BUi auf den sieben Wegen 66-2A empfangen und serialisieren und die serialisierten Bits als Steuersignal ZBU entlang des Weges 68-2A ausgeben. Die Serialisiererspur 58-4 kann Steuerbits BDi auf den sieben Wegen 66-2B empfangen und serialisieren und die serialisierten Bits als Steuersignal ZBD entlang des Weges 68-2B ausgeben. Die Serialisiererspur 58-5 kann Steuerbits CUi auf den sieben Wegen 66-3A empfangen und serialisieren und die serialisierten Bits als Steuersignal ZCU entlang des Weges 68-3A ausgeben. Die Serialisiererspur 58-6 kann Steuerbits CDi auf den sieben Wegen 66-3B empfangen und serialisieren und die serialisierten Bits als Steuersignal ZCD entlang des Weges 68-3B ausgeben. Jede der Serialisiererspuren (die z. B. gemeinsam mindestens einen Abschnitt des Serialisiererblocks 58 in 4 implementieren) kann den Serialisierungsprozess basierend auf dem Bittakt BITCLK durchführen. In diesem Beispiel kann die Frequenz des Bittakts BITCLK mindestens siebenmal höher als die Frequenz des Wortdatentakts WDCLK sein.
Jedes der Steuersignale ZAU, ZAD, ZBU, ZBD, ZCU und ZCD kann direkt zum Steuern der entsprechenden Treiberschaltungen 60-1, 60-2 und 60-3 (die z. B. gemeinsam mindestens einen Abschnitt der Treiberschaltung 60 in 4 implementieren) verwendet werden. Wie in 5 gezeigt, schließt die Treiberschaltung 60-1 den Pull-up-Transistor 61-1 und den Pull-down-Transistor 61-2 ein. Die Transistoren 61-1 und 61-2 sind in Reihenschaltung zwischen einer Spannungsquelle, die eine Versorgungsspannung (z. B. Spannung Vaa) liefert, und einer Spannungsquelle, die eine Massespannung liefert, gekoppelt. Der Transistor 61-1 empfängt das Steuersignal ZAU von der Serialisiererspur 58-1, während der Transistor 61-2 das Steuersignal ZAD von der Serialisiererspur 58-2 empfängt. Ein erster Ausgang der Senderschaltungsanordnung, der das Signal ZA übermittelt, ist mit dem gemeinsamen Anschluss zwischen den Transistoren 61-1 und 61-2 gekoppelt.
Ebenso schließt die Treiberschaltung 60-2 den Pull-up-Transistor 61-3 und den Pull-down-Transistor 61-4 ein. Die Transistoren 61-3 und 61-4 sind in Reihenschaltung zwischen einer Spannungsquelle, die eine Versorgungsspannung (z. B. Spannung Vaa) liefert, und einer Spannungsquelle, die eine Massespannung liefert, gekoppelt. Der Transistor 61-3 empfängt das Steuersignal ZBU von der Serialisiererspur 58-3, während der Transistor 61-4 das Steuersignal ZBD von der Serialisiererspur 58-4 empfängt. Ein zweiter Ausgang der Senderschaltungsanordnung, der das Signal ZB übermittelt, ist mit dem gemeinsamen Anschluss zwischen den Transistoren 61-3 und 61-4 gekoppelt. Die Treiberschaltung 60-3 schließt den Pull-up-Transistor 61-5 und den Pull-down-Transistor 61-6 ein. Die Transistoren 61-5 und 61-6 sind in Reihenschaltung zwischen einer Spannungsquelle, die eine Versorgungsspannung (z. B. Spannung Vaa) liefert, und einer Spannungsquelle, die eine Massespannung liefert, gekoppelt. Der Transistor 61-5 empfängt das Steuersignal ZCU von der Serialisiererspur 58-5, während der Transistor 61-6 das Steuersignal ZCD von der Serialisiererspur 58-6 empfängt. Ein dritter Ausgang der Senderschaltungsanordnung, der das Signal ZC übermittelt, ist mit dem gemeinsamen Anschluss zwischen den Transistoren 61-5 und 61-6 gekoppelt.
Basierend auf den Pull-up- und Pull-down-Vorgängen in den Treiberschaltungen können die Signale ZA, ZB und ZC Symbole in einem Mehrpegel-Signalisierungsschema übermitteln. Wie im Zusammenhang mit 4 beschrieben, kann dadurch, dass die kombinatorische Logikschaltungsanordnung 54 (z. B. Logikschaltungsanordnung zum Erzeugen von Steuersignalen für Treiberschaltungen) den Serialisiererspuren vorausgeht, die kombinatorische Logikschaltungsanordnung 54 Eingangssignale mit einer langsameren Wortdatentaktrate empfangen und die Serialisiererspuren können für die Ausgangssignale von der kombinatorischen Logikschaltung bei der höheren Bittaktrate als Speicherfunktion dienen.
Dies ermöglicht, dass die Ausgaben von Serialisiererspuren an den Steueranschlüssen jeweiliger Transistoren in den Treiberschaltungen direkt (z. B. ohne zwischengeschaltete Logikschaltung, wie in 3 gezeigt), ohne Wegverzögerungsfehlanpassung und ohne Spurüberschneidung, empfangen werden. So konfiguriert können die Treiberschaltungen 60-1, 60-2 und 60-3 Pull-up- und Pull-down-Vorgänge bei minimalem Zeitversatz (en: timing offset) gegeneinander durchführen, wodurch die Zeitversätze zwischen den Signalen ZA, ZB und ZC minimiert (reduziert) werden, was zu einer verbesserten Datenaugenmarge für die unter Verwendung der Signale ZA, ZB und ZC übertragenen Daten führt.
Im Vergleich zu der Konfiguration der Senderschaltungsanordnung von 3 kann die Konfiguration der Senderschaltungsanordnung in 4 und 5 zusätzliche Serialisierungsschaltungsanordnungen (Spuren) und zusätzliche Signalwege einschließen.
Während in dem im Zusammenhang mit 5 beschriebenen Beispiel jeder Satz paralleler Wege sieben Wege einschließt (z. B. schließen die Wege 62-1 sieben parallele Wege ein, die Wege 64-1 schließen sieben parallele Wege ein, die Wege 66-1A schließen sieben parallele Wege ein, die Wege 62-2 schließen sieben parallele Wege ein, usw.), gibt es drei Auffangspeicher-Schaltungen, die parallel geschaltet sind, drei Treiberschaltungen, die parallel geschaltet sind, und sechs parallele Serialisiererspuren, doch dieses Beispiel dient nur zur Veranschaulichung. Falls gewünscht, kann jede(r) dieser etlichen parallelen Wege, parallelen Schaltungen, parallelen Serialisiererspuren basierend auf dem benutzten Signalisierungsschema (z. B. 2-Pegel-PAM, 4-Pegel-PAM, 8-Pegel-PAM, MIPI C-PHY, MIPI D-PHY, MIPI C/D-PHY usw.) und basierend auf gewünschten Anforderungen an die Senderschaltungsanordnung und/oder das System angepasst werden. Von daher kann die Senderschaltungsanordnung in 4 und 5 derart modifiziert werden, dass sie diesen Unterschieden bei Signalisierungsschemata, Design von Senderschaltungsanordnungen und/oder Systemdesign Rechnung tragen kann, während sie weiterhin eine Datenübertragung mit verbesserter Augenmarge für die Senderdaten bereitstellt.
Falls gewünscht, kann die veranschaulichende Konfiguration der in 5 gezeigten Senderschaltungsanordnung eine Spur der Senderschaltungsanordnung sein, genauso kann die Konfiguration verwendet werden, um zusätzliche Spuren in der Senderschaltungsanordnung zu bilden.
Wie im Zusammenhang mit 1 und 2 beschrieben, kann die im Zusammenhang mit 4 und 5 beschriebene Senderschaltungsanordnung in einem geeigneten System implementiert sein. Als ein Beispiel ist in 6 eine veranschaulichende Konfiguration gezeigt, bei der die Transceiver-Schaltungsanordnung von 4 und/oder 5 (oder eine andere geeignete Transceiver-Schaltungsanordnung, die eine oder mehrere hierin beschriebene Ausführungsformen verwendet) in einem Bildgebungssystem implementiert ist.
In dem Beispiel von 6 schließt das System 100 (z. B. das System 10 von 1) ein Untersystem zur Bildgebung, wie das Bildgebungsmodul 102 (hierin mitunter als Bildgebungssystem 102 bezeichnet), ein. Das Bildgebungsmodul 102 kann verwendet werden, um einfallendes Licht in digitale Bilddaten umzuwandeln. Das Bildgebungsmodul 102 kann einen oder mehrere entsprechende Bildsensoren 104 und entsprechend eine oder mehrere Linsen über den Bildsensoren 104 einschließen. Die Linsen können unter anderem ortsfeste und/oder einstellbare Linsen sein und können Mikrolinsen, die auf einer Bildgebungsoberfläche des Bildsensors 104 gebildet sind, und andere Makrolinsen einschließen. Falls gewünscht, kann das Kameramodul 102 mit einem Array von Linsen und einem Array entsprechender Bildsensoren 104 bereitgestellt werden.
Während Bilderfassungsvorgängen kann Licht aus einer Szene mittels der Linsen auf den Bildsensor 104 fokussiert werden. Der Bildsensor 104 kann eine Schaltungsanordnung zum Umwandeln analoger Pixelbildsignale in entsprechende digitale Bilddaten einschließen, die der Speicherungs- und Verarbeitungsschaltungsanordnung 106 (z. B. in der Funktion der Speicherung und Verarbeitungsschaltung 16 von 1 ähnlich) im Bildgebungssystem bereitgestellt werden sollen. Falls gewünscht, kann die Speicher- und Verarbeitungsschaltungsanordnung 106 auch verwendet werden, um den Betrieb des Bildsensors 104 (z. B. beim Bereitstellen von Zeitsteuerung, Steuersignalen, Versorgungs- und/oder Vorspannungen usw. für den Bildsensor 104) zu steuern.
Das Bildgebungsmodul 102 kann auch einen Sender, wie den Sender 108, einschließen, der einen oder mehrere Gesichtspunkte der Senderschaltungsanordnung implementiert, die im Zusammenhang mit 4 und 5 beschrieben wurden. Falls gewünscht, kann der Sender 108 einen Teil der integrierten Transceiver-Schaltungsanordnung bilden. Der Sender 108 kann die digitalen Bilddaten (oder falls gewünscht, rohe analoge Bildsignale) unter Verwendung eines Mehrpegel-Signalisierungsschemas, das auf der Beschreibung im Zusammenhang mit 4 und 5 basiert, an einen entsprechenden Empfänger, wie den Empfänger 112, übermitteln. Die Kommunikationsverbindung 114 kann eine geeignete Anzahl Kommunikationskanäle oder -spuren zwischen der Senderschaltungsanordnung 108 und der Empfängerschaltungsanordnung 112 bereitstellen.
Die Speicher- und Verarbeitungsschaltungsanordnung 110 (z. B. die Speicher- und Verarbeitungsschaltungsanordnung 16 von 10) im System 100 kann auch als Teil einer integrierten Transceiver-Schaltungsanordnung ausgebildet sein. Falls gewünscht, kann der Senderabschnitt der integrierten Transceiver-Schaltungsanordnung der Speicherungs- und Verarbeitungsschaltungsanordnung 110 auch einen oder mehrere Gesichtspunkte der Senderschaltungsanordnung implementieren, die im Zusammenhang mit 4 und 5 beschrieben wurden. In einigen veranschaulichenden Konfigurationen können der Bildsensor 104 und/oder die Speicherungs- und Verarbeitungsschaltungsanordnung 106 und/oder die Sender- (Transceiver-) Schaltungsanordnung 108 in einem integrierten Schaltkreis-Chip (IC-Die) ausgebildet sein oder können in dasselbe Package integriert sein.
Zur Veranschaulichung einer Senderschaltungsanordnung mit verbesserter Augenmarge für Senderdaten sind verschiedene Ausführungsformen beschrieben worden.
Als ein Beispiel kann die Senderschaltungsanordnung eine WortdatenauffangspeicherSchaltungsanordnung einschließen, die dazu konfiguriert ist, zu sendende Daten zu empfangen. Die Senderschaltungsanordnung kann eine Treiberschaltungsanordnung einschließen, die dazu konfiguriert ist, basierend auf den empfangenen Daten unter Verwendung eines Mehrpegel-Signalisierungsschemas eine Ausgabe für die Senderschaltungsanordnung bereitzustellen. Die Senderschaltungsanordnung kann eine Serialisiererschaltungsanordnung einschließen, die mit der Treiberschaltungsanordnung gekoppelt ist. Die Senderschaltungsanordnung kann eine Vortreiber-Logikschaltungsanordnung (z. B. eine kombinatorische Logikschaltungsanordnung) einschließen, die zwischen die Auffangspeicher-Schaltungsanordnung und die Serialisiererschaltungsanordnung gekoppelt und dazu konfiguriert ist, der Treiberschaltungsanordnung Steuersignale bereitzustellen. Die Serialisiererschaltungsanordnung kann zwischen die Vortreiber-Logikschaltungsanordnung und die Treiberschaltungsanordnung gekoppelt sein. Die Auffangspeicher-Schaltungsanordnung kann mit einem ersten Taktsignal mit einer ersten Frequenz betreibbar sein, und die Serialisiererschaltungsanordnung kann mit einem zweiten Taktsignal mit einer zweiten Frequenz, die höher als die erste Frequenz ist, betreibbar sein.
Falls gewünscht, kann die kombinatorische Logikschaltungsanordnung dazu konfiguriert sein, die Daten durch die Auffangspeicher-Schaltungsanordnung zu empfangen, Steuersignale für die Treiberschaltungsanordnung basierend auf den Daten zu erzeugen, die Daten über einen Satz paralleler Eingangspfade zu empfangen und die erzeugten Steuersignale entlang eines Satzes paralleler Ausgangspfade an die Serialisiererschaltungsanordnung auszugeben. Die Serialisiererschaltungsanordnung kann dazu konfiguriert sein, die Steuersignale auf dem Satz paralleler Ausgangspfade zu serialisieren, um ein serialisiertes Ausgangssteuersignal auszugeben. Die Treiberschaltungsanordnung kann dazu konfiguriert sein, das serialisierte Ausgangssteuersignal zu empfangen und die Ausgabe für die Senderschaltungsanordnung basierend auf dem serialisierten Ausgangssteuersignal bereitzustellen.
Falls gewünscht, kann die Auffangspeicher-Schaltungsanordnung eine Vielzahl von Auffangspeicher-Schaltungen einschließen, die zu der Vortreiber-Logikschaltungsanordnung parallel geschaltet sind und jeweils über eine entsprechende Vielzahl von Wegen mit der Vortreiber-Logikschaltungsanordnung gekoppelt sind. Die Serialisiererschaltungsanordnung kann eine Vielzahl von Serialisiererspuren einschließen, die jeweils mit der Vortreiber-Logikschaltungsanordnung gekoppelt ist, und zwar über eine weitere entsprechende Vielzahl von Wegen. Die Treiberschaltungsanordnung kann eine Vielzahl von Transistoren einschließen, die jeweils mit einer entsprechenden Spur der Vielzahl von Serialisiererspuren gekoppelt ist.
Falls gewünscht, kann die Senderschaltungsanordnung in einem Bildgebungssystem enthalten sein, das einen Bildsensor aufweist, der dazu konfiguriert ist, Bilddaten basierend auf einfallendem Licht zu erzeugen. Die Senderschaltungsanordnung kann dazu konfiguriert sein, einen Datenübertragungsvorgang basierend auf den Bilddaten durchzuführen. Insbesondere kann die kombinatorische Logikschaltungsanordnung dazu konfiguriert sein, Wortdaten, die auf den Bilddaten basieren, mittels der Auffangspeicher-Schaltungsanordnung zu empfangen und basierend auf den Wortdaten ein Steuersignal zu erzeugen, wobei die Treiberschaltungsanordnung dazu konfiguriert sein kann, das Steuersignal zu empfangen und eine Datenübertragungssignalisierung für den Datenübertragungsvorgang basierend auf dem Steuersignal durchzuführen. Wie ebenfalls vorstehend beschrieben, kann die kombinatorische Logikschaltungsanordnung in einer ersten Taktdomäne mit einer ersten Betriebsfrequenz angeordnet sein und die Serialisiererschaltungsanordnung und die Treiberschaltungsanordnung können in einer zweiten Taktdomäne mit einer zweiten Betriebsfrequenz, die höher als die erste Betriebsfrequenz ist, angeordnet sein. Falls gewünscht, können der Bildsensor und die Senderschaltungsanordnung auf demselben integrierten Schaltkreis-Chip ausgebildet sein.
Falls gewünscht, kann die Senderschaltungsanordnung in jedem geeigneten System enthalten sein. Die Serialisiererschaltungsanordnung und die Treiberschaltungsanordnung können dazu konfiguriert sein, in einer ersten Frequenzdomäne zu arbeiten, der eine erste Betriebsfrequenz zugeordnet ist, und die Vortreiber-Logikschaltungsanordnung kann dazu konfiguriert sein, in einer zweiten Frequenzdomäne zu arbeiten, der eine zweite Betriebsfrequenz zugeordnet ist, die niedriger als die erste Betriebsfrequenz ist.
Gemäß einer Ausführungsform kann die Senderschaltungsanordnung Folgendes einschließen: eine Auffangspeicher-Schaltungsanordnung, die dazu konfiguriert ist, zu sendende Daten zu empfangen; eine Treiberschaltungsanordnung, die dazu konfiguriert ist, basierend auf den empfangenen Daten eine Ausgabe für die Senderschaltungsanordnung bereitzustellen; eine Serialisiererschaltungsanordnung, die mit der Treiberschaltungsanordnung gekoppelt ist; und eine Vortreiber-Logikschaltungsanordnung, die zwischen die Auffangspeicher-Schaltung und die Serialisiererschaltungsanordnung gekoppelt ist.
Gemäß einer anderen Ausführungsform kann die Serialisiererschaltungsanordnung zwischen die Vortreiber-Logikschaltungsanordnung und die Treiberschaltungsanordnung gekoppelt sein.
Gemäß einer anderen Ausführungsform kann die Vortreiber-Logikschaltungsanordnung kombinatorische Logikschaltungsanordnungen einschließen.
Gemäß einer anderen Ausführungsform kann die kombinatorische Logikschaltungsanordnung dazu konfiguriert sein, die Daten mittels der Auffangspeicher-Schaltung zu empfangen und Steuersignale für die Treiberschaltungsanordnung basierend auf den Daten zu erzeugen.
Gemäß einer anderen Ausführungsform kann die kombinatorische Logikschaltungsanordnung dazu konfiguriert sein, die Daten über einen Satz paralleler Eingangspfade zu empfangen.
Gemäß einer anderen Ausführungsform kann die kombinatorische Logikschaltungsanordnung dazu konfiguriert sein, die erzeugten Steuersignale entlang eines Satzes paralleler Ausgangspfade an die Serialisiererschaltungsanordnung auszugeben.
Gemäß einer anderen Ausführungsform kann die Serialisiererschaltungsanordnung dazu konfiguriert sein, die Steuersignale auf dem Satz paralleler Ausgangspfade zu serialisieren, um ein serialisiertes Ausgangssteuersignal auszugeben.
Gemäß einer anderen Ausführungsform kann die Treiberschaltungsanordnung dazu konfiguriert sein, das serialisierte Ausgangssteuersignal zu empfangen und die Ausgabe für die Senderschaltungsanordnung basierend auf dem serialisierten Ausgangssteuersignal bereitzustellen.
Gemäß einer anderen Ausführungsform kann die Auffangspeicher-Schaltungsanordnung eine Vielzahl von Auffangspeicher-Schaltungen einschließen, die zu der Vortreiber-Logikschaltungsanordnung parallel geschaltet sind.
Gemäß einer anderen Ausführungsform kann jede Auffangspeicher-Schaltung der Vielzahl von Auffangspeicher-Schaltungen über eine entsprechende Vielzahl von Wegen mit der Vortreiber-Logikschaltungsanordnung gekoppelt sein.
Gemäß einer anderen Ausführungsform kann die Serialisiererschaltungsanordnung eine Vielzahl von Serialisiererspuren einschließen, die jeweils mit der Vortreiber-Logikschaltungsanordnung gekoppelt sind, und zwar über eine weitere entsprechende Vielzahl von Wegen.
Gemäß einer anderen Ausführungsform kann die Treiberschaltungsanordnung eine Vielzahl von Transistoren einschließen, die jeweils mit einer entsprechenden Spur der Vielzahl von Serialisiererspuren gekoppelt ist.
Gemäß einer anderen Ausführungsform kann die Auffangspeicher-Schaltungsanordnung mit einem ersten Taktsignal betreibbar sein und kann die Serialisiererschaltungsanordnung mit einem zweiten Taktsignal betreibbar sein.
Gemäß einer anderen Ausführungsform kann das erste Taktsignal eine erste Frequenz aufweisen und kann das zweite Taktsignal eine zweite Frequenz, die höher als die erste Frequenz ist, aufweisen.
Gemäß einer anderen Ausführungsform kann die Treiberschaltungsanordnung dazu konfiguriert sein, die Ausgabe für die Senderschaltungsanordnung basierend auf einem Mehrpegel-Signalisierungsschema bereitzustellen.
Gemäß einer Ausführungsform kann ein Bildgebungssystem Folgendes einschließen: einen Bildsensor, der dazu konfiguriert ist, Bilddaten basierend auf einfallendem Licht zu erzeugen; und eine Senderschaltungsanordnung, die dazu konfiguriert ist, einen Datenübertragungsvorgang basierend auf den Bilddaten durchzuführen. Die Senderschaltungsanordnung kann Folgendes einschließen: eine kombinatorische Logikschaltungsanordnung, die dazu konfiguriert ist, Wortdaten, die auf den Bilddaten basieren, zu empfangen und basierend auf den Wortdaten ein Steuersignal zu erzeugen; eine Treiberschaltungsanordnung, die dazu konfiguriert ist, das Steuersignal zu empfangen und eine Datenübertragungssignalisierung für den Datenübertragungsvorgang basierend auf dem Steuersignal durchzuführen; und eine Serialisiererschaltung, die zwischen die kombinatorische Logikschaltungsanordnung und die Treiberschaltungsanordnung gekoppelt ist.
Gemäß einer anderen Ausführungsform kann die Senderschaltungsanordnung eine Auffangspeicher-Schaltungsanordnung einschließen, die dazu konfiguriert ist, die Wortdaten der kombinatorischen Logikschaltungsanordnung bereitzustellen.
Gemäß einer anderen Ausführungsform kann die kombinatorische Logikschaltungsanordnung in einer ersten Taktdomäne mit einer ersten Betriebsfrequenz angeordnet sein und können die Serialisiererschaltungsanordnung und die Treiberschaltungsanordnung in einer zweiten Taktdomäne mit einer zweiten Betriebsfrequenz, die höher als die erste Betriebsfrequenz ist, angeordnet sein.
Gemäß einer anderen Ausführungsform können der Bildsensor und die Senderschaltungsanordnung auf einem integrierten Schaltkreis-Chip ausgebildet sein.
Gemäß einer Ausführungsform kann ein System eine Senderschaltungsanordnung einschließen, die dazu konfiguriert ist, Daten zu senden. Die Senderschaltungsanordnung kann Folgendes aufweisen: eine Treiberschaltungsanordnung, die dazu konfiguriert ist, eine Ausgabe für die Senderschaltungsanordnung bereitzustellen, um die Daten zu senden; eine Serialisiererschaltungsanordnung, die mit der Treiberschaltungsanordnung gekoppelt ist, wobei die Serialisiererschaltungsanordnung und die Treiberschaltungsanordnung dazu konfiguriert sind, in einer ersten Frequenzdomäne zu arbeiten, der eine erste Betriebsfrequenz zugeordnet ist; und eine Vortreiber-Logikschaltungsanordnung, die mit der Serialisiererschaltung gekoppelt und dazu konfiguriert ist, Steuersignale an die Treiberschaltungsanordnung zu liefern, wobei die Vortreiber-Logikschaltungsanordnung dazu konfiguriert ist, in einer zweiten Frequenzdomäne zu arbeiten, der eine zweite Betriebsfrequenz zugeordnet ist, die niedriger als die erste Betriebsfrequenz ist.
Das Vorhergehende dient lediglich der Veranschaulichung der Prinzipien dieser Erfindung, und vielfältige Modifikationen können durch den Fachmann vorgenommen werden, ohne vom Schutzumfang und vom Geist der Erfindung abzuweichen. Die vorhergehenden Ausführungsformen können einzeln oder in einer beliebigen Kombination implementiert werden.

Claims

Senderschaltungsanordnung, umfassend: eine Auffangspeicher-Schaltungsanordnung, die dazu konfiguriert ist, zu sendende Daten zu empfangen; eine Treiberschaltungsanordnung, die dazu konfiguriert ist, basierend auf den empfangenen Daten eine Ausgabe für die Senderschaltungsanordnung bereitzustellen, eine Serialisiererschaltungsanordnung, die mit der Treiberschaltungsanordnung gekoppelt ist; und eine Vortreiber-Logikschaltungsanordnung, die zwischen die Auffangspeicher-Schaltung und die Serialisiererschaltungsanordnung gekoppelt ist.
Senderschaltungsanordnung nach Anspruch 1, wobei die Serialisiererschaltungsanordnung zwischen die Vortreiber-Logikschaltungsanordnung und die Treiberschaltungsanordnung gekoppelt ist.
Senderschaltungsanordnung nach Anspruch 1, wobei die Vortreiber-Logikschaltungsanordnung eine kombinatorische Logikschaltungsanordnung umfasst, wobei die kombinatorische Logikschaltungsanordnung dazu konfiguriert ist, die Daten mittels der Auffangspeicher-Schaltung zu empfangen und Steuersignale für die Treiberschaltungsanordnung basierend auf den Daten zu erzeugen, wobei die kombinatorische Logikschaltungsanordnung dazu konfiguriert ist, die Daten über einen Satz paralleler Eingangspfade zu empfangen, wobei die kombinatorische Logikschaltungsanordnung dazu konfiguriert ist, die erzeugten Steuersignale entlang eines Satzes paralleler Ausgangspfade an die Serialisiererschaltungsanordnung auszugeben, wobei die Serialisiererschaltungsanordnung dazu konfiguriert ist, die Steuersignale auf dem Satz paralleler Ausgangspfade zu serialisieren, um ein serialisiertes Ausgangssteuersignal auszugeben, und wobei die Treiberschaltungsanordnung dazu konfiguriert ist, das serialisierte Ausgangssteuersignal zu empfangen und die Ausgabe für die Senderschaltungsanordnung basierend auf dem serialisierten Ausgangssteuersignal bereitzustellen.
Senderschaltungsanordnung nach Anspruch 1, wobei die Auffangspeicher-Schaltungsanordnung eine Vielzahl von Auffangspeicher-Schaltungen einschließt, die zu der Vortreiber-Logikschaltungsanordnung parallel geschaltet sind, wobei jede Auffangspeicher-Schaltung der Vielzahl von Auffangspeicher-Schaltungen über eine entsprechende Vielzahl von Wegen mit der Vortreiber-Logikschaltungsanordnung gekoppelt ist, wobei die Serialisiererschaltungsanordnung eine Vielzahl von Serialisiererspuren umfasst, die jeweils mit der Vortreiber-Logikschaltungsanordnung gekoppelt ist, und zwar über eine weitere entsprechende Vielzahl von Wegen, und wobei die Treiberschaltungsanordnung eine Vielzahl von Transistoren umfasst, die jeweils mit einer entsprechenden Spur der Vielzahl von Serialisiererspuren gekoppelt ist.
Senderschaltungsanordnung nach Anspruch 1, wobei die Auffangspeicher-Schaltungsanordnung mit einem ersten Taktsignal betreibbar ist und die Serialisiererschaltung mit einem zweiten Taktsignal betreibbar ist und wobei das erste Taktsignal eine erste Frequenz aufweist und das zweite Taktsignal eine zweite Frequenz aufweist, die höher als die erste Frequenz ist.
Senderschaltungsanordnung nach Anspruch 1, wobei die Treiberschaltungsanordnung dazu konfiguriert ist, die Ausgabe für die Senderschaltungsanordnung basierend auf einem Mehrpegel-Signalisierungsschema bereitzustellen.
Bildgebendes System, umfassend: einen Bildsensor, der dazu konfiguriert ist, Bilddaten basierend auf einfallendem Licht zu erzeugen; und eine Senderschaltungsanordnung, die dazu konfiguriert ist, einen Datenübertragungsvorgang basierend auf den Bilddaten durchzuführen, wobei die Senderschaltungsanordnung Folgendes umfasst: eine kombinatorische Logikschaltungsanordnung, die dazu konfiguriert ist, Wortdaten, die auf den Bilddaten basieren, zu empfangen und basierend auf den Wortdaten ein Steuersignal zu erzeugen; eine Treiberschaltungsanordnung, die dazu konfiguriert ist, das Steuersignal zu empfangen und eine Datenübertragungssignalisierung für den Datenübertragungsvorgang basierend auf dem Steuersignal durchzuführen; und eine Serialisiererschaltung, die zwischen die kombinatorische Logikschaltungsanordnung und die Treiberschaltungsanordnung gekoppelt ist.
Bildgebungssystem nach Anspruch 7, wobei die Senderschaltungsanordnung eine Auffangspeicher-Schaltungsanordnung umfasst, die dazu konfiguriert ist, die Wortdaten für die kombinatorische Logikschaltungsanordnung bereitzustellen.
Bildgebungssystem nach Anspruch 7, wobei die kombinatorische Logikschaltungsanordnung in einer ersten Taktdomäne mit einer ersten Betriebsfrequenz angeordnet ist und die Serialisiererschaltungsanordnung und die Treiberschaltungsanordnung in einer zweiten Taktdomäne mit einer zweiten Betriebsfrequenz, die höher als die erste Betriebsfrequenz ist, angeordnet sind.
Bildgebungssystem nach Anspruch 7, wobei der Bildsensor und die Senderschaltungsanordnung auf einem integrierten Schaltungschip ausgebildet sind.
System, umfassend: Senderschaltungsanordnung, die dazu konfiguriert ist, Daten zu übertragen, wobei die Senderschaltung Folgendes aufweist: eine Treiberschaltung, die dazu konfiguriert ist, eine Ausgabe für die Senderschaltungsanordnung bereitzustellen, um die Daten zu senden; eine Serialisiererschaltungsanordnung, die mit der Treiberschaltungsanordnung gekoppelt ist, wobei die Serialisiererschaltungsanordnung und die Treiberschaltungsanordnung dazu konfiguriert sind, in einer ersten Frequenzdomäne zu arbeiten, der eine erste Betriebsfrequenz zugeordnet ist; und eine Vortreiber-Logikschaltungsanordnung, die mit der Serialisiererschaltung gekoppelt und dazu konfiguriert ist, Steuersignale an die Treiberschaltungsanordnung zu liefern, wobei die Vortreiber-Logikschaltungsanordnung dazu konfiguriert ist, in einer zweiten Frequenzdomäne zu arbeiten, der eine zweite Betriebsfrequenz zugeordnet ist, die niedriger als die erste Betriebsfrequenz ist.