DE102021113765A1

DE102021113765A1 - Mehrstufige puffer zum vorspannen von hochfrequenzschaltern

Info

Publication number: DE102021113765A1
Application number: DE102021113765.9A
Authority: DE
Inventors: Mehmet Akkaya; Atilim ERGUL
Original assignee: Analog Devices International ULC
Current assignee: Analog Devices International ULC
Priority date: 2020-05-28
Filing date: 2021-05-27
Publication date: 2021-12-02
Also published as: US11152917B1; CN215897704U

Abstract

Es werden mehrstufige Puffer zum Vorspannen von Hochfrequenzschaltern (HF-Schaltern) bereitgestellt. Bei bestimmten Ausführungsformen weist ein HF-Schaltkreis einen Feldeffekttransistorschalter (FET-Schalter), eine Impedanz und einen mehrstufigen Puffer auf, der durch die Impedanz an einem Gate des FET eine Schaltsteuerspannung bereitstellt. Der mehrstufige Puffer empfängt ein Steuersignal, um den FET-Schalter ein- oder auszuschalten. Darüber hinaus wird der mehrstufige Puffer mit gestapelten Wechselrichtern implementiert, die mit unterschiedlichen Taktsignalphasen betrieben werden, um die Schaltersteuerspannung als Reaktion auf eine Veränderung des Steuersignals zu pulsen, um dadurch eine Verzögerung beim Schalten des HF-Schalters zu verkürzen.

Description

VERWEIS AUF VERWANDTE ANMELDUNGEN
Die vorliegende Anmeldung beansprucht Priorität von der vorläufigen US-Patentanmeldung Nr. 62/704.795 , eingereicht am 28. Mai 2020, und mit dem Titel „MULTI-LEVEL BUFFERS FOR BIASING OF RADIO FREQUENCY SWITCHES“, die hiermit durch Bezugnahme vollinhaltlich aufgenommen wird. Die vorliegende Anmeldung beansprucht ferner Priorität von der endgültigen US-Patentanmeldung Nr. 16/949.056 , eingereicht am 12. Oktober 2020, und mit dem Titel „MULTI-LEVEL BUFFERS FOR BIASING OF RADIO FREQUENCY SWITCHES“, die hiermit durch Bezugnahme vollinhaltlich aufgenommen wird.
GEGENSTAND DER OFFENBARUNG
Ausführungsformen der Erfindung beziehen sich auf elektronische Systeme und insbesondere auf ein Vorspannen von Hochfrequenzschaltern.
HINTERGRUND
Ein Hochfrequenzkommunikationssystem (HF-Kommunikationssystem) kann HF-Schalter aufweisen, die für eine Vielfalt von Zwecken verwendet werden.
Bei einem Beispiel kann das HF-Kommunikationssystem ein Antennenschaltmodul (ASM) aufweisen, das mithilfe von HF-Schaltern implementiert wird. Das Antennenschaltmodul kann zusätzlich verwendet werden, um eine Antenne mit einem bestimmten Sende- oder Empfangspfad des Systems elektrisch zu verbinden, wodurch mehreren Komponenten erlaubt wird, auf die Antenne zuzugreifen. Bei einem weiteren Beispiel kann das HF-Kommunikationssystem ein digitales Dämpfungsglied (Digital Step Attenuator, DSA) aufweisen, und das DSA kann HF-Schalter aufweisen, die eingeschaltet oder ausgeschaltet werden, um eine von dem DSA bereitgestellte Dämpfungsgröße zu regeln.
KURZDARSTELLUNG DER OFFENBARUNG
Es werden mehrstufige Puffer zum Vorspannen von Hochfrequenzschaltern (HF-Schaltern) bereitgestellt. Bei bestimmten Ausführungsformen weist ein HF-Schaltkreis einen Feldeffekttransistorschalter (FET-Schalter), eine Impedanz und einen mehrstufigen Puffer auf, der durch die Impedanz eine Schaltsteuerspannung an einem Gate des FET bereitstellt. Der mehrstufige Puffer empfängt ein Steuersignal, um den FET-Schalter ein- oder auszuschalten. Darüber hinaus wird der mehrstufige Puffer mit gestapelten Invertern implementiert, die mit unterschiedlichen Taktsignalphasen betrieben werden, um die Schaltersteuerspannung als Reaktion auf eine Veränderung des Steuersignals zu pulsen, um dadurch eine Verzögerung beim Schalten des HF-Schalters zu verkürzen. Durch das Stapeln der Inverter, die mit unterschiedlichen Taktsignalphasen betrieben werden, werden Transistorübergangsspannungen in einer Weise gesteuert, dass maximale Gate-Source-Spannungen, maximale Gate-Drain-Spannungen und/oder maximale Drain-Source-Spannungen nicht überschritten werden.
Bei einem Aspekt wird ein Hochfrequenzschaltkreis (HF-Schaltkreis) bereitgestellt. Der HF-Schaltkreis weist einen Feldeffekttransistorschalter (FET-Schalter), der ein Gate aufweist, eine Impedanz und einen mehrstufigen Puffer auf, der eine Ausgangsklemme aufweist, die durch die Impedanz mit dem Gate des FET verbunden ist. Der mehrstufige Puffer weist auf: einen ersten Inverter, der ausgebildet ist zum Empfangen einer ersten Taktsignalphase und der durch eine erste Versorgungsspannung und eine zweite Versorgungsspannung, die geringer als die erste Versorgungsspannung ist, mit Energie versorgt wird, einen zweiten Inverter, der ausgebildet ist zum Empfangen einer zweiten Taktsignalphase und der durch die zweite Versorgungsspannung und eine dritte Versorgungsspannung, die geringer als die zweite Versorgungsspannung ist, mit Energie versorgt wird, einen dritten Inverter, der ausgebildet ist zum Empfangen einer dritten Taktsignalphase und der durch einen Ausgang des ersten Inverters und einen Ausgang des zweiten Inverters mit Energie versorgt wird, und einen ersten Ausgangsschalter, der zwischen die Ausgangsklemme und einen Ausgang des dritten Inverters geschaltet ist.
Bei einem weiteren Aspekt wird ein mehrstufiger Puffer zum Treiben eines Transistor-Gates bereitgestellt. Der mehrstufige Puffer weist auf: eine Ausgangsklemme, einen ersten Inverter, der ausgebildet ist zum Empfangen einer ersten Taktsignalphase und der durch eine erste Versorgungsspannung und eine zweite Versorgungsspannung, die geringer als die erste Versorgungsspannung ist, mit Energie versorgt wird, einen zweiten Inverter, der ausgebildet ist zum Empfangen einer zweiten Taktsignalphase und der durch die zweite Versorgungsspannung und eine dritte Versorgungsspannung, die geringer als die zweite Versorgungsspannung ist, mit Energie versorgt wird, einen dritten Inverter, der ausgebildet ist zum Empfangen einer dritten Taktsignalphase und der durch einen Ausgang des ersten Inverters und einen Ausgang des zweiten Inverters mit Energie versorgt wird, und einen ersten Ausgangsschalter, der zwischen die Ausgangsklemme und einen Ausgang des dritten Inverters geschaltet ist.
Bei einem weiteren Aspekt wird ein Verfahren zum Hochfrequenzschalten (HF-Schalten) bereitgestellt. Das Verfahren weist auf: Bereitstellen einer ersten Taktsignalphase an einem Eingang eines ersten Inverters, der durch eine erste Versorgungsspannung und eine zweite Versorgungsspannung, die geringer als die erste Versorgungsspannung ist, mit Energie versorgt wird, Bereitstellen einer zweiten Taktsignalphase an einem Eingang eines zweiten Inverters, der durch die zweite Versorgungsspannung und eine dritte Versorgungsspannung, die geringer als die erste Versorgungsspannung ist, mit Energie versorgt wird, Bereitstellen einer dritten Taktsignalphase an einem Eingang eines dritten Inverters, der durch einen Ausgang des ersten Inverters und einen Ausgang des zweiten Inverters mit Energie versorgt wird, und Steuern einer Ausgangsspannung an einer Ausgangsklemme mithilfe eines ersten Ausgangsschalters, der zwischen die Ausgangsklemme und einen Ausgang des dritten Inverters geschaltet ist, und Bereitstellen der Ausgangsspannung durch eine Impedanz an einem Gate eines Feldeffekttransistorschalters (FET-Schalters).
Figurenliste

1 ist ein schematisches Schaltbild eines Beispiels eines Hochfrequenzsystems (HF-Systems), das einen oder mehrere HF-Schaltkreise gemäß den hier vorgestellten Lehren aufweisen kann.
2A ist ein Schaltbild eines HF-Schaltkreises gemäß einer Ausführungsform.
2B ist ein Beispiel eines Zeitdiagramms für den HF-Schaltkreis der 2A.
2C ist ein weiteres Beispiel eines HF-Schalters für eine Verwendung in einem HF-Schaltkreis.
3A ist ein schematisches Schaltbild einer Ausführungsform eines mehrstufigen Puffers zum Treiben eines HF-Schalters.
3B ist ein schematisches Schaltbild einer weiteren Ausführungsform eines mehrstufigen Puffers zum Treiben eines HF-Schalters.
4A ist ein schematisches Schaltbild einer weiteren Ausführungsform eines mehrstufigen Puffers zum Treiben eines HF-Schalters.
4B ist eine Tabelle, die ein Betriebsbeispiel des mehrstufigen Puffers der 4A beschreibt.
5A ist ein schematisches Schaltbild eines mehrstufigen Puffers der 4A in einem ersten Betriebszustand.
5B ist ein schematisches Schaltbild eines mehrstufigen Puffers der 4A in einem zweiten Betriebszustand.
5C ist ein schematisches Schaltbild eines mehrstufigen Puffers der 4A in einem dritten Betriebszustand.
5C ist ein schematisches Schaltbild eines mehrstufigen Puffers der 4A in einem vierten Betriebszustand.
6 ist ein Zeitdiagramm für einen mehrstufigen Puffer gemäß einer Ausführungsform.
7 ist ein Zeitdiagramm für einen HF-Schaltkreis gemäß einer Ausführungsform.

DETAILLIERTE BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
Die folgende detaillierte Beschreibung von Ausführungsformen stellt zahlreiche Beschreibungen spezifischer Ausführungsformen der Erfindung dar. In dieser Beschreibung wird auf die Zeichnungen Bezug genommen, in denen gleiche Bezugszeichen identische oder funktionell ähnliche Elemente bezeichnen können. Es ist selbstverständlich, dass die in den Figuren dargestellten Elemente nicht unbedingt maßstabsgetreu gezeichnet sind. Darüber hinaus ist es selbstverständlich, dass bestimmte Ausführungsformen mehr als die in einer Zeichnung dargestellten Elemente und/oder eine Teilgruppe von den in einer Zeichnung dargestellten Elementen aufweisen können. Ferner können einige Ausführungsformen jede beliebige Kombination von Merkmalen aus einer oder mehreren Zeichnungen enthalten.
Ein Hochfrequenzkommunikationssystem (HF-Kommunikationssystem) kommuniziert, indem HF-Signale drahtlos gesendet und empfangen werden. Diese HF-Kommunikationssysteme können einen oder mehrere HF-Schalter beinhalten, um eine Kontrolle über das Routing der HF-Signale und eine Konnektivität zwischen den Komponenten oder Schaltkreisen bereitzustellen und/oder um verschiedene weitere Schaltfunktionen bereitzustellen. Zu Beispielen von HF-Kommunikationssystemen mit einem oder mehreren HF-Schalter gehören, ohne auf diese beschränkt zu sein, Basisstationen, Mobilfunkeinheiten (zum Beispiel Smartphones oder Handgeräte), Laptop-Computer, Tablet-Computer, Vorrichtungen für ein Internet der Dinge (IdD) und/oder tragbare Elektronikeinheiten.
Einige HF-Schaltkreise beinhalten einen Feldeffekttransistorschalter (FET-Schalter) und einen Schaltervorspannungsschaltkreis, der eine Gate-Spannung des Schalters steuert, um dadurch eine Kanalimpedanz des Schalters zu ändern und die Leitfähigkeit des Schalters zu modulieren. Der Schaltervorspannungsschaltkreis kann zum Beispiel die Gate-Spannung auf einen ersten Pegel steuern, um den FET-Schalter auszuschalten, sodass die Kanalimpedanz hoch ist und das HF-Signal den FET-Schalter nicht durchquert. Der Schaltervorspannungsschaltkreis kann außerdem die Gate-Spannung auf einen zweiten Pegel steuern, um den FET-Schalter einzuschalten, sodass die Kanalimpedanz niedrig ist und das HF-Signal den FET-Schalter durchquert. Der Schaltervorspannungsschaltkreis wird somit dazu verwendet, den FET-Schalter ein- oder auszuschalten, um so den Durchgang des HF-Signals zu steuern.
Ein HF-Signal kann über eine parasitäre Gate-Drain-Kapazität (Cgd) und/oder eine parasitäre Gate-Source-Kapazität (Cgs) des FET-Schalters an dem Gate des FET-Schalters ausgelöst werden. Um eine Isolation bereitzustellen, kann ein Gate-Widerstand zwischen einen Ausgang des Schaltervorspannungsschaltkreises und das Gate des FET-Schalters eingebunden werden.
Durch einen großen Widerstandswert des Gate-Widerstands werden zahlreiche Vorzüge wie zum Beispiel ein geringer Verlust und/oder eine niedrige Sperrfrequenz bereitgestellt, um eine Breitbandfunktion bereitzustellen. Das Vergrößern des Widerstandswert des Gate-Widerstands verlängert jedoch in unerwünschter Weise die Einschaltzeit und die Ausschaltzeit des FET-Schalters. Wenn zum Beispiel der Schaltervorspannungsschaltkreis die Gate-Spannung des FET-Schalters verändert, tritt eine unerwünschte Schaltverzögerung aufgrund einer Widerstands-Kondensator-Zeitkonstante (Resistor-Capacitor time constant, RC-Zeitkonstante) auf, die aus dem Widerstand des Gate-Widerstands und einer Gate-Kapazität des FET-Schalters entsteht. Die Verzögerung beim Schalten führt zu einem Anstieg der Einschaltzeit und der Ausschaltzeit des Schalters.
Obwohl das Implementieren des Gate-Widerstands mit einem hohen Widerstand eine Reihe von Vorzügen bereitstellt, beeinträchtigt es somit auch die Schaltleistung des FET-Schalters.
Zum Erreichen kurzer Schaltzeiten kann ein HF-System aufweisen: einen HF-Schalter, der einen Steuereingang aufweist, der eine Impedanz des HF-Schalters steuert; einen mehrstufigen Puffer, der ausgebildet ist, um ein Steuersignal zum selektiven Aktivieren des HF-Schalters zu empfangen; und einen Widerstand, der elektrisch zwischen einen Ausgang des mehrstufigen Puffers und den Steuereingang des HF-Schalters geschaltet ist. Darüber hinaus erzeugt der mehrstufige Puffer eine Schaltersteuerspannung an dem Ausgang und pulst die Schaltersteuerspannung als Reaktion auf eine Veränderung des Steuersignals, um dadurch eine Verzögerung beim Schalten des HF-Schalters zu verkürzen.
Anstatt die Schaltersteuerspannung direkt von einer EIN-Spannung in eine AUS-Spannung oder umgekehrt zu überführen, wird die Schaltersteuerspannung somit gepulst, bevor sie auf einen stationären Spannungspegel gesteuert wird. Durch das Pulsen der Schaltersteuerspannung in dieser Weise tritt das Laden oder Entladen des Steuereingangs des HF-Schalters schneller auf, was die Schaltverzögerung des HF-Schalters verkürzt.
Hier werden Ausführungsformen von mehrstufigen Puffern zum Treiben von HF-Schaltern bereitgestellt.
Bei bestimmten Implementierungen steuert der mehrstufige Puffer den HF-Schalter nicht nur mit einer stationären Schalter-EIN-Spannung (zum Beispiel einer hohen Versorgungsspannung) und einer stationären Schalter-AUS-Spannung (zum Beispiel einer niedrigen Versorgungsspannung), sondern auch mit einer hohen Spannung, die größer als die stationäre Schalter-EIN-Spannung ist, und mit einer niedrigen Spannung, die geringer als die stationäre Schalter-AUS-Spannung ist.
Wenn zum Beispiel ein n-Typ-Feldeffekttransistorschalter (NFET-Schalter) eingeschaltet wird, verwendet der mehrstufige Puffer die hohe Spannung, um die Gate-Spannung des NFET-Schalters für einen Zeitraum zu steuern, und danach steuert er die Gate-Spannung mit der stationären Schalter-EIN-Spannung. Wenn der NFET-Schalter ausgeschaltet wird, verwendet der mehrstufige Puffer außerdem die niedrige Spannung, um die Gate-Spannung des NFET-Schalters für einen Zeitraum zu steuern und danach steuert er die Gate-Spannung mit der stationären Schalter-AUS-Spannung. Das Ergebnis ist ein Beschleunigen der Einschalt- und Ausschaltzeiten des NFET-Schalters.
Bei bestimmten Implementierungen liegt der Spannungspegel jenseits der Durchbruchspannung, bei welcher der Schalter zuverlässig funktionieren kann, zum Beispiel höher als eine maximale Gate-Source-Spannung für FET-Schalter. Der Pulsspannungspegel würde somit den Schalter aufgrund von Zuverlässigkeitsbetrachtungen schädigen, wenn er verwendet würde, um den Schalter im stationären Zustand zu steuern. Durch das Anlegen des Pulses über einen Widerstand oder eine andere Impedanz bleibt jedoch die Spannung an dem Steuereingang des Schalters in einem Spannungsbereich für einen zuverlässigen Betrieb. Die Vorzüge einer schnellen Schaltzeit werden somit erreicht, ohne den Schalter zu schädigen.
Bei bestimmten Implementierungen wird der mehrstufige Puffer auch mithilfe eines Standardspannungs-FETs implementiert, der die volle Spannung des Pulses nicht zuverlässig handhaben kann. Durch das Stapeln der Inverter, die mit unterschiedlichen Taktsignalphasen betrieben werden, werden jedoch Transistorübergangsspannungen der FETs in einer Weise gesteuert, dass maximale Gate-Source-Spannungen, maximale Gate-Drein-Spannungen und/oder maximale Drain-Source-Spannungen nicht überschritten werden. Der mehrstufige Puffer funktioniert auf diese Weise innerhalb von Zuverlässigkeitsvorgaben, obwohl er Standardspannungs-FETs verwendet, wodurch eine Notwendigkeit für die Kosten und/oder die Komplexität eines Herstellungsprozesses vermieden werden, der hochspannungstolerante Transistoren bereitstellt.
Das Pulsen der Schaltersteuerspannung stellt eine Verbesserung der Schaltgeschwindigkeit mit geringem oder keinem Einfluss auf andere Leistungseigenschaften des HF-Schalters wie zum Beispiel eine Linearität, eine Leistungsbelastbarkeit und/oder einen Einbauverlust bereit. Die Schaltersteuerspannung kann zum Beispiel gepulst werden, ohne eine zusätzliche Schaltung entlang des HF-Signalpfads durch den Schalter oder an dem Steuereingang des HF-Schalters einbinden zu müssen. Die Schaltgeschwindigkeit wird auf diese Weise verbessert, ohne eine Schaltung wie zum Beispiel Überbrückungsschalter einbinden zu müssen, die eine Leistungsfähigkeit durch ein parasitäres Laden des HF-Schalters vermindern können.
1 ist ein schematisches Schaltbild eines Beispiels eines HF-Kommunikationssystems 10, das einen oder mehrere HF-Schaltkreise gemäß den hier vorgestellten Lehren aufweisen kann.
Obwohl das HF-Kommunikationssystem 10 ein Beispiel eines elektronischen Systems darstellt, das einen oder mehrere HF-Schaltkreise aufweisen kann, können die hier beschriebenen HF-Schaltkreise auch in anderen Ausgestaltungen von elektronischen Systemen verwendet werden.
Obwohl in 1 eine spezielle Ausgestaltung von Komponenten dargestellt wird, kann das HF-Kommunikationssystem 10 darüber hinaus in einer sehr vielfältigen Weise angepasst und verändert werden. Das HF-Kommunikationssystem 10 kann zum Beispiel mehr oder weniger Empfangspfade und/oder Sendepfade aufweisen. Zusätzlich kann das HF-Kommunikationssystem 10 verändert werden, um mehr oder weniger Komponenten und/oder eine unterschiedliche Anordnung der Komponenten einschließlich zum Beispiel einer unterschiedlichen Anordnung der HF-Schaltkreise aufzuweisen.
Bei der dargestellten Ausgestaltung weist das HF-Kommunikationssystem 10 auf: einen Basisbandprozessor 1, einen I/Q-Modulator 2, einen I/Q-Demodulator 3, ein erstes digitales Dämpfungsglied 4a, ein zweites digitales Dämpfungsglied 4b, einen Filter 5, einen Leistungsverstärker 6, ein Antennenschaltmodul 7, einen rauscharmen Verstärker 8 und eine Antenne 9.
Wie in 1 gezeigt wird, erzeugt der Basisbandprozessor 1 ein In-Phase(I)-Sendesignal und ein Quadraturphase(Q)-Sendesignal, die dem I/Q-Modulator 2 bereitgestellt werden. Außerdem empfängt der Basisbandprozessor 1 ein I-Empfangssignal und ein Q-Empfangssignal von dem I/Q-Demodulator 3. Das I- und das Q-Sendesignal entsprechen Signalkomponenten eines Sendesignals mit einer bestimmten Amplitude, Frequenz und Phase. Das I-Sendesignal und das Q-Sendesignal stellen zum Beispiel eine In-Phase-Sinuskomponente bzw. eine Quadratur-Phase-Sinuskomponente dar und können eine äquivalente Darstellung des Sendesignals sein. Das I- und das Q-Empfangssignal entsprechen Signalkomponenten eines Empfangssignals mit einer bestimmten Amplitude, Frequenz und Phase.
Bei bestimmten Umsetzungen sind das I-Sendesignal, das Q-Sendesignal, das I-Empfangssignal und das Q-Empfangssignal digitale Signale. Der Basisbandprozessor 1 kann außerdem einen digitalen Signalprozessor, einen Mikroprozessor oder eine Kombination davon aufweisen, die für das Verarbeiten der digitalen Signale verwendet werden.
Der I/Q-Modulator 2 empfängt die I- und Q-Sendesignale von dem Basisbandprozessor 1 und verarbeitet sie, um ein moduliertes HF-Signal zu erzeugen. Der I/Q-Modulator 2 kann bei bestimmten Ausgestaltungen DACs, die ausgebildet sind zum Wandeln der I- und Q-Sendesignale in ein analoges Format, Mischer zum Aufwärtswandeln der I- und Q-Signale zu einer Hochfrequenz und Signalkombinierer zum Kombinieren der aufwärtsgewandelten I- und Q-Signale in das modulierte HF-Signal aufweisen.
Das erste digitale Dämpfungsglied 4a empfängt das modulierte HF-Signal und dämpft das modulierte HF-Signal, um ein gedämpftes HF-Signal zu erzeugen. Das erste digitale Dämpfungsglied 4a kann dabei helfen, eine im Zusammenhang mit der Übertragung gewünschten Verstärkung und/oder eines gewünschten Leistungspegels zu erhalten. Bei der dargestellten Ausgestaltung weist das erste digitale Dämpfungsglied 4a einen ersten HF-Schaltkreis 20a auf. Das erste digitale Dämpfungsglied 4a stellt ein Beispiel eines Schaltkreises dar, der einen oder mehrere HF-Schaltkreise gemäß den hier vorgestellten Lehren aufweisen kann. Das erste digitale Dämpfungsglied 4a kann eine Kaskade von Dämpfungsstufen aufweisen, von denen jede mithilfe eines HF-Schaltkreises überbrückt werden kann, um bei einem Bereitstellen einer digital einstellbaren Dämpfungsgröße zu helfen.
Der Filter 5 empfängt das gedämpfte HF-Signal von dem ersten digitalen Dämpfungsglied 4a und stellt ein gefiltertes HF-Signal an einem Eingang des Leistungsverstärkers 6 bereit. Bei bestimmten Ausgestaltungen kann der Filter 5 ein Bandpassfilter sein, der ausgebildet ist, um eine Bandpassfilterung bereitzustellen. Der Filter 5 kann jedoch abhängig von der Anwendung ein Tiefpassfilter, ein Bandpassfilter, ein Kerbfilter, ein Hochpassfilter oder eine Kombination davon sein.
Der Leistungsverstärker 6 kann das gefilterte HF-Signal verstärken, um ein verstärktes HF-Signal zu erzeugen, das dem Antennenschaltmodul 7 bereitgestellt wird. Das Antennenschaltmodul 7 ist ferner mit der Antenne 9 und einem Eingang des rauscharmen Verstärkers 8 elektrisch verbunden. Das Antennenschaltmodul 7 kann verwendet werden, um die Antenne 9 mit dem Ausgang des Leistungsverstärkers 6 oder dem Eingang des rauscharmen Verstärkers 8 selektiv zu verbinden. Bei bestimmten Implementierungen kann das Antennenschaltmodul 7 eine Anzahl von weiteren Funktionalitäten bereitstellen, zu denen, ohne auf diese beschränkt zu sein ein Bandumschalten, ein Umschalten zwischen Senden und Empfangen und/oder ein Umschalten zwischen verschiedenen Leistungsmodi gehören.
Bei der dargestellten Ausgestaltung weist das Antennenschaltmodul 7 einen zweiten HF-Schaltkreis 20b auf. Das Antennenschaltmodul 7 stellt ein weiteres Beispiel eines Schaltkreises dar, der einen oder mehrere HF-Schaltkreise gemäß den hier vorgestellten Lehren aufweisen kann. Das Antennenschaltmodul 7 kann zum Beispiel einen HF-Schaltkreis aufweisen, der als ein einpoliger Mehrstufenschalter implementiert wird. Obwohl 1 eine Ausgestaltung darstellt, bei der das Antennenschaltmodul 7 als ein einpoliger Zweistufenschalter betrieben wird, kann das Antennenschaltmodul 7 geeignet sein, um zusätzliche Pole und/oder Stufen aufzuweisen.
Der LNA 8 empfängt ein Antennenempfangssignal von dem Antennenschaltmodul 7 und erzeugt ein verstärktes Antennenempfangssignal, das dem zweiten digitalen Dämpfungsglied 4b bereitgestellt wird. Das zweite digitale Dämpfungsglied 4b kann das verstärkte Antennenempfangssignal um eine digital steuerbare Dämpfungsgröße dämpfen. Wie in 1 gezeigt wird, erzeugt das zweite digitale Dämpfungsglied 4b ein gedämpftes Empfangssignal, das dem I/Q-Demodulator 3 bereitgestellt wird. Darüber hinaus kann das zweite digitale Dämpfungsglied 4b dabei helfen, dem I/Q-Demodulator 3 ein Signal bereitzustellen, das eine gewünschte Amplitude und/oder einen gewünschten Leistungspegel aufweist. Bei der dargestellten Ausgestaltung weist das zweite digitale Dämpfungsglied 4b einen dritten HF-Schaltkreis 20c auf. Das zweite digitale Dämpfungsglied 4b stellt ein weiteres Beispiel eines Schaltkreises dar, der einen oder mehrere HF-Schaltkreise gemäß den hier vorgestellten Lehren aufweisen kann.
Der I/Q-Demodulator 3 kann verwendet werden, um das I-Empfangssignal und das Q-Empfangssignal zu erzeugen, wie weiter oben beschrieben wurde. Bei bestimmten Ausgestaltungen kann der I/Q-Demodulator 3 ein Paar Mischer aufweisen, um das gedämpfte Empfangssignal mit einem Paar Taktsignale zu mischen, die um ungefähr neunzig Grad phasenverschoben sind. Die Mischer können außerdem abwärtsgewandelte Signale erzeugen, die den ADCs bereitgestellt werden, um die I- und Q-Empfangssignale zu erzeugen.
Die HF-Schaltkreise 20a - 20c können verwendet werden, um HF-Signale mithilfe einer Vielfalt von Kommunikationsstandards zu handhaben, einschließlich zum Beispiel eines globalen Systems für Mobilfunkkommunikationen (Global System for Mobile Communications, GSM), eines Codemultiplexverfahrens (Code Division Multiple Access, CDMA), eines Breitband-CDMA (Wideband CDMA, W-CDMA), einer LTE (Long Term Evolution), einer EDGE (Enhanced Data Rates for GSM Evolution), 3G, 4G und/oder 5G sowie weitere geschützte und nicht geschützte Kommunikationsstandards.
Darüber hinaus können die HF-Schaltkreise 20a bis 20c das Schalten von Signalen mit einer Vielfalt von Frequenzen steuern, einschließlich nicht nur von HF-Signalen zwischen 100 MHz und 7 GHz, sondern auch bis zu höheren Frequenzen wie zum Beispiel in dem X-Band (ungefähr 7 GHz bis 12 GHz), dem K_u-Band (ungefähr 12 GHz bis 18 GHz), dem K-Band (ungefähr 18 GHz bis 27 GHz), dem K_a-Band (ungefähr 27 GHz bis 40 GHz), dem V-Band (ungefähr 40 GHz bis 75 GHz) und/oder dem W-Band (ungefähr 75 GHz bis 110 GHz). Dementsprechend sind die hier vorgestellten Lehren auf eine große Vielfalt von HF-Kommunikationssystemen einschließlich der Mikrowellenkommunikationssysteme anwendbar.
Ein Bereitstellen eines HF-Schalters in einem Sende- oder Empfangspfad eines HF-Kommunikationssystems kann sich auf die Leistungsfähigkeit des Systems auswirken. Zum Beispiel können nicht nur die Linearität, die Leistungsbelastbarkeit und/oder der Einbauverlust des HF-Schalters die Funktionen des Systems beeinflussen, sondern auch transiente Leistungseigenschaften wie zum Beispiel die Einschaltzeit, die Ausschaltzeit und/oder die Einschwingzeit können Auswirkungen auf die Leistungsfähigkeit haben. Die hier vorgestellten Lehren können verwendet werden, um die transienten Leistungseigenschaften eines HF-Schalters mit geringem oder keinem Einfluss auf andere Leistungseigenschaften des HF-Schalters wie zum Beispiel die Linearität, die Leistungsbelastbarkeit und/oder den Einbauverlust zu verbessern.
2A ist ein Schaltbild eines HF-Schaltkreises 20 gemäß einer Ausführungsform. Der HF-Schaltkreis 20 weist einen n-Typ-Feldeffekttransistorschalter (NFET-Schalter) 21, einen mehrstufigen Puffer 22 (auf den hier auch als Schaltervorspannungsschaltkreis Bezug genommen wird) und einen Gate-Vorspannungswiderstand 31 auf.
Wie in 2A gezeigt wird, empfängt der mehrstufige Puffer 22 ein Steuersignal CTL zum Anzeigen, ob der NFET-Schalter 21 durch den mehrstufigen Puffer 22 eingeschaltet oder ausgeschaltet werden soll. Auf diese Weise wird das Steuersignal CTL verwendet, um den NFET-Schalter 21 selektiv zu aktivieren. Der mehrstufige Puffer 22 empfängt auch eine hohe Versorgungsspannung V_DD, eine Erdung oder eine niedrige Versorgungsspannung V_SS, eine hohe Spannung V_HIGH, die größer als die hohe Versorgungsspannung V_DD ist, und eine niedrige Spannung V_Low, die niedriger als die niedrige Versorgungsspannung V_SS ist.
Obwohl 2A eine Ausgestaltung darstellt, in welcher der mehrstufige Puffer 22 verwendet wird, um einen FET-Schalter zu steuern, kann der mehrstufige Puffer 22 dazu ausgebildet sein, einen oder mehrere zusätzliche FET-Schalter vorzuspannen. Bei dieser Ausgestaltung kann der mehrstufige Puffer 22 zusätzliche Schaltersteuereingänge wie zum Beispiel ein Steuersignal aufweisen, das jedem FET-Schalter zugeordnet ist. Jedoch sind weitere Ausgestaltungen möglich wie zum Beispiel Implementierungen, bei denen ein Steuersignal verwendet wird, um mehrere FET-Schalter zu steuern. Bei bestimmten Implementierungen wird zum Beispiel ein mehrstufiger Puffer verwendet, um einen in Reihe geschalteten FET-Schalter sowie einen Nebenschluss-FET-Schalter zu steuern. Der in Reihe geschaltete FET-Schalter und der Nebenschluss-FET-Schalter können außerdem durch ein gemeinsames Steuersignal so gesteuert werden, dass der Nebenschluss-FET-Schalter ausgeschaltet wird, wenn der in Reihe geschaltete FET-Schalter eingeschaltet wird, und umgekehrt.
Bei der dargestellten Ausgestaltung wird eine Source des NFET-Schalters 21 mit dem HF-Eingang HF_EIN und ein Drain des NFET-Schalters 21 wird mit dem HF-Ausgang HF_AUS elektrisch verbunden. Obwohl bei einem Beispiel ein HF-Schalter zwischen eine HF-Eingangsklemme und eine HF-Ausgangsklemme geschaltet wird, sind andere Ausgestaltungen wie zum Beispiel Implementierungen möglich, bei denen der HF-Schalter zwischen eine erste HF-Klemme und eine zweite HF-Klemme geschaltet wird, die beide bidirektional sind.
Wie in 2A gezeigt wird, ist der Gate-Vorspannungswiderstand 31 zwischen einen Gate-Vorspannungsausgang des mehrstufigen Puffers 22 und ein Gate des NFET-Schalters 21 geschaltet. Der Gate-Vorspannungswiderstand 31 kann die Isolierung zwischen dem Gate-Vorspannungsausgang des mehrstufigen Puffers 22 und dem Gate des NFET-Schalters 21 verstärken. Zum Beispiel können die Hochfrequenzsignalkomponenten über parasitäre Gate-Drain und/oder Gate-Source-Kapazitäten auf das Gate des NFET-Schalters 21 gekoppelt werden und der Gate-Vorspannungswiderstand 31 kann einen Widerstand bereitstellen, der verhindert, dass die Hochfrequenzsignalkomponente den Gate-Vorspannungsausgang des mehrstufigen Puffers 22 erreicht.
Obwohl in 2A dargestellt wird, dass der Ausgang des mehrstufigen Puffers 22 über den Widerstand 31 mit dem Gate des NFET-Schalters 21 verbunden ist, kann jede geeignete Impedanz zwischen den Ausgang des mehrstufigen Puffers 22 und das Gate des NFET-Schalters 21 geschaltet werden. Bei einer weiteren Ausführungsform sind zum Beispiel eine Induktivität und eine Kombination aus einer Induktivität und einem Widerstand zwischen den Ausgang eines mehrstufigen Puffers und einen Steuereingang eines HF-Schalters geschaltet.
Der NFET-Schalter 21 kann in vielfältiger Weise implementiert werden. Bei einer Ausführungsform wird der NFET-Schalter 21 als ein Silicium-auf-Isolator-Metalloxid-Halbleitertransistor (SOI-MOS-Transistor) implementiert, der potenzialfrei ist. So wie sie hier verwendet werden und wie dem Fachmann bekannt ist, können MOS-Transistoren Gates aufweisen, die aus Materialien hergestellt sind, die keine Metalle sind, und die dielektrische Bereiche aufweisen, die nicht allein mit Siliziumoxid, sondern mit anderen Dielektrika wie zum Beispiel als Dielektrika mit hoher Dielektrizitätskonstante implementiert werden.
Obwohl 2A eine Ausgestaltung darstellt, die n-Typ-Transistoren verwendet, sind die hier vorgestellten Lehren auf Ausgestaltungen anwendbar, die p-Typ-Transistoren oder eine Kombination von n-Typ-Transistoren und p-Typ-Transistoren verwendet. Darüber hinaus sind die hier vorgestellten Lehren auf weitere Typen von HF-Schaltern anwendbar, die einen Steuereingang zum Steuern der Impedanz des HF-Schalters aufweisen.
Der HF-Schaltkreis 20 kann in einer großen Vielfalt von Ausgestaltungen innerhalb eines elektronischen Systems verwendet werden. Der NFET-Schalter 21 kann zum Beispiel in einem Sendesignalpfad oder einen Empfangssignalpfad eines HF-Kommunikationssystems wie zum Beispiel des HF-Kommunikationssystems 10 der 1 betrieben werden.
Bezugnehmend auf 2A empfängt der mehrstufige Puffer 22 das Steuersignal CTL, um den NFET-Schalter 21 selektiv zu aktivieren. Das Steuersignal CTL zeigt insbesondere an, ob der mehrstufige Puffer 22 den NFET-Schalter 21 einschalten oder den NFET-Schalter 21 ausschalten soll.
Der mehrstufige Puffer 22 erzeugt eine Schaltersteuerspannung an dem Gate-Vorspannungsausgang und pulst die Schaltersteuerspannung als Reaktion auf eine Veränderung des Steuersignals CTL, um dadurch eine Verzögerung beim Schalten des NFET-Schalters 21 zu verkürzen.
Anstatt die Schaltersteuerspannung direkt von einer EIN-Spannung in eine AUS-Spannung oder umgekehrt zu überführen, wird die Schaltersteuerspannung somit vorübergehend gepulst, bevor sie auf einen stationären Spannungspegel gesteuert wird. Durch das Pulsen der Schaltersteuerspannung in dieser Weise wird die Schaltverzögerung des NFET-Schalters 21 verkürzt.
Das Pulsen kann angewandt werden, wenn der NFET-Schalter 21 eingeschaltet wird, um die Einschaltgeschwindigkeit zu verbessern und/oder wenn der NFET-Schalter 21 ausgeschaltet wird, um die Ausschaltgeschwindigkeit zu verbessern. Obwohl zahlreiche hier vorgestellte Ausführungsformen einen Puls sowohl für einen EIN-zu-AUS-Übergang als auch für einen AUS-zu-EIN-Übergang bereitstellen, sind die hier vorgestellten Lehren auch auf Implementierungen anwendbar, bei denen ein Puls nur für einen EIN-zu-AUS-Übergang bereitgestellt werden oder nur für einen AUS-zu-EIN-Übergang bereitgestellt werden. Bei diesen Implementierungen kann ein mehrstufiger Puffer eine entsprechende Schaltung zum Bereitstellen des gewünschten Pulses aufweisen, während andere Schaltungen weggelassen werden, die nicht für das Bereitstellen des gewünschten Pulses benötigt werden.
Bei bestimmten Implementierungen, wenn der NFET-Schalter 21 von einem AUS-Zustand in einen EIN-Zustand geschaltet wird, ändert der mehrstufige Puffer 22 zuerst die Schaltersteuerspannung von einer stationären Schalter-AUS-Spannung (zum Beispiel V_SS) zur hohen Spannung VHIGH und danach von der hohen Spannung VHIGH zu einer stationären Schalter-EIN-Spannung (zum Beispiel V_DD). Der mehrstufige Puffer 22 pulst somit die Schaltersteuerspannung, wenn der NFET-Schalter 21 eingeschaltet wird.
Durch das Pulsen der Schaltersteuerspannung in dieser Weise, wird die Einschaltzeit des NFET-Schalters 21 verkürzt.
Bei bestimmten Implementierungen, wenn der NFET-Schalter 21 von einem EIN-Zustand in einen AUS-Zustand geschaltet wird, ändert der mehrstufige Puffer 22 zuerst die Schaltersteuerspannung von einer stationären Schalter-EIN-Spannung (zum Beispiel V_DD) zur niedrigen Spannung V_Low und danach von der niedrigen Spannung V_Low zu einer stationären Schalter-AUS-Spannung (zum Beispiel V_SS). Der mehrstufige Puffer 22 pulst somit die Schaltersteuerspannung, wenn der NFET mehrstufige Puffer 21 ausgeschaltet wird, um dadurch die Ausschaltzeit zu verkürzen. Die Dauer des Pulses kann in sehr vielfältiger Weise einschließlich durch eine Logikschaltung gesteuert werden, die ausgebildet ist, um Taktsignalphasen für eine zeitliche Abstimmung des mehrstufigen Puffers 22 aufgrund eines Verzögerns einer Flanke des Steuersignals CTL zu erzeugen.
Die hohe Spannung VHIGH und/oder die niedrige Spannung V_Low können in sehr vielfältiger Weise einschließlich, ohne darauf beschränkt zu sein, eines Empfangens der Spannung an einem Kontaktstift bereitgestellt werden oder mithilfe einer Ladungspumpe oder anderer Spannungsregler erzeugt werden. In ähnlicher Weise können V_DD und/oder V_SS in sehr vielfältiger Weise einschließlich, ohne darauf beschränkt zu sein, eines Empfangens der Spannung an dem Kontaktstift bereitgestellt werden oder mithilfe anderer Spannung (zum Beispiel aus VHIGH und/oder V_LOW) erzeugt werden.
Bei bestimmten Implementierungen liegt mindestens eine der hohen Spannung VHIGH oder der niedrigen Spannung V_Low hinsichtlich der Transistorzuverlässigkeitsbetrachtungen jenseits einer Durchbruchspannung, zum Beispiel über einer maximalen oder unter einer minimalen Gate-Source-Spannung, die in der Verarbeitungstechnologie erlaubt ist, die verwendet wird, um den NFET-Schalter 21 herzustellen. Das Steuern des Gates des NFET-Schalters 21 mit der hohen Spannung VHIGH und/oder der niedrigen Spannung V_LOW, würde somit den HF-Schalter 21 im stationären Betrieb aufgrund der Transistorzuverlässigkeitsbegrenzungen potenziell schädigen.
Durch das Anwenden der gepulsten Schaltersteuerspannung an einem Ende des Gate-Widerstands 31, der dem Ende entgegengesetzt ist, das mit dem Gate des NFET-Schalters 21 verbunden ist, bleibt die Spannung an dem Gate innerhalb eines Spannungsbereichs, der für einen zulässigen Betrieb des NFET-Schalters 21 akzeptabel ist. Die Vorzüge der schnellen Schaltzeit werden somit erreicht, während der Betrieb innerhalb der Spannungseinschränkungen oder -begrenzungen des NFET-Schalters 21 erfolgt.
2B ist ein Beispiel eines Zeitdiagramms für den HF-Schaltkreis 20 der 2A. Das Zeitdiagramm weist eine erste Kurve 11 der Schaltersteuerspannung, die von dem mehrstufigen Puffer 22 ausgegeben wird, über der Zeit und eine zweite Kurve 12 der Gate-Spannung des NFET-Schalters 21 über der Zeit auf. Das Zeitdiagramm weist einen ersten Zeitpunkt t₁, an dem das Steuersignal CTL verändert wird, um den NFET-Schalter 21 von einem AUS-Zustand zu einem EIN-Zustand zu schalten, und einen Zeitpunkt t₂ auf, an dem das Steuersignal CTL verändert wird, um den NFET-Schalter 21 von dem EIN-Zustand in den AUS-Zustand zu schalten.
Wie in 2B gezeigt wird, pulst der mehrstufige Puffer 22 bei dieser Ausführungsform die Schaltersteuerspannung, sowohl wenn der Schalter eingeschaltet wird, als auch wenn der Schalter ausgeschaltet wird. Wenn der NFET-Schalter 21 zum Beispiel zum Zeitpunkt t₁ eingeschaltet wird, erzeugt der mehrstufige Puffer 22 einen Einschaltpuls 13, der dem Verändern der Schaltersteuerspannung zuerst von V_SS nach V_HIGH, und danach von VHIGH nach V_DD zugeordnet ist. Wenn der NFET-Schalter 21 zum Beispiel zum Zeitpunkt t₂ ausgeschaltet wird, erzeugt der mehrstufige Puffer 22 außerdem einen Ausschaltpuls 14, der dem Verändern der Schaltersteuerspannung zuerst von V_DD nach V_LOW, und danach von V_LOW nach V_SS zugeordnet ist.
Die Dauer 15 des Einschaltpulses 13 und die Dauer 16 des Ausschaltpulses 14 können in vielfältiger Weise gesteuert werden. Bei einem ersten Beispiel weist der mehrstufige Puffer 22 eine Logikschaltung auf, die logische Operationen an einem Eingangssteuersignal und an verzögerten Versionen davon ausführt, um Taktsignalphasen zu erzeugen, welche die Dauer 15 und die Dauer 16 einstellen.
Wie in 2B gezeigt wird, weisen der Einschaltpuls 13 und der Ausschaltpuls 14 eine gegensätzliche Polarität auf. Der Einschaltpuls 13 weist zum Beispiel einen erhöhten Spannungspegel auf, bevor er auf einen niedrigeren Spannungspegel geregelt wird, während der Ausschaltpuls 14 einen niedrigeren Spannungspegel aufweist, bevor er auf einen höheren Spannungspegel geregelt wird. Bei bestimmten Implementierungen erzeugt ein mehrstufiger Puffer einen ersten Puls als Reaktion auf einen EIN-zu-AUS-Übergang eines HF-Schalters und erzeugt einen zweiten Puls als Reaktion auf einen AUS-zu-EIN-Übergang des HF-Schalters und der erste und der zweite Puls weisen eine gegensätzliche Polarität auf.
2C ist ein weiteres Beispiel eines HF-Schalters 50 für eine Verwendung in einem HF-Schaltkreis.
Der HF-Schaltkreis 50 weist auf: einen ersten NFET-Schalter 21a, einen zweiten NFET-Schalter 21b, einen dritten NFET-Schalter 21c, einen ersten Gate-Vorspannungswiderstand 31a, einen zweiten Gate-Vorspannungswiderstand 31b, einen dritten Gate-Vorspannungswiderstand 31c, einen ersten Kanalvorspannungswiderstand 32a, einen zweiten Kanalvorspannungswiderstand 32b, einen dritten Kanalvorspannungswiderstand 32c, einen vierten Kanalvorspannungswiderstand 32d, einen ersten DC-Sperrkondensator 41 und einen zweiten DC-Sperrkondensator 42. Obwohl eine Ausführungsform eines HF-Schalters in 2C gezeigt wird, sind die hier vorgestellten Lehren auf HF-Schalter anwendbar, die in sehr vielfältiger Weise implementiert werden.
Bei der dargestellten Ausführungsform sind der erste NFET-Schalter 21a, der zweite NFET-Schalter 21b und der dritte NFET-Schalter 21c miteinander in Reihe geschaltet. Das Einbinden mehrerer in Reihe geschalteter FET-Schalterkomponenten kann eine Leistungsbelastbarkeit eines HF-Schalters vergrößern. Obwohl ein Beispiel mit drei in Reihe geschalteten FET-Schaltern gezeigt wird, können mehr oder weniger FET-Schalter vorhanden sein, um die gewünschten Leistungseigenschaften zu erreichen. Wie in 2C gezeigt wird, sind die Gate-Vorspannungswiderstände 31a bis 31c elektrisch zwischen eine Gate-Vorspannungsklemme GATE_BIAS (die von einem mehrstufigen Puffer getrieben wird) und die jeweiligen Gates der NFET-Schalter 21a bis 21c geschaltet.
Die Kanalvorspannungswiderstände 32a bis 32d werden gemeinsam betrieben, um eine Vorspannung der Sources und Drains der NFET-Schalter 21a bis 21c zu steuern, wodurch das Steuern der Gate-Source- und der Gate-Drain-Vorspannungseigenschaften unterstützt wird. Obwohl ein Beispiel eines Kanalvorspannens gezeigt wird, sind weitere Implementierungen eines Kanalvorspannens möglich, zu denen, ohne auf diese beschränkt zu sein, Implementierungen gehören, die Widerstände verwenden, die parallel zu den Kanälen des einen oder der mehreren NFET-Schalter geschaltet sind.
Der erste DC-Sperrkondensator 41 und der zweite DC-Sperrkondensator 42 stellen eine DC-Sperrung bereit, um den Sources und Drains der NFET-Schalter 21a bis 21c zu erlauben, mit anderen DC-Spannungspegeln als der HF-Eingang HF_EIN und der HF-Ausgang HF_AUS betrieben zu werden. Die hier vorgestellten Lehren sind jedoch auch auf HF-Schalter anwendbar, die ohne DC-Sperrkondensator betrieben werden.
Obwohl ein Beispiel eines HF-Schalters mit NFETs-Schaltern gezeigt wird, können auch HF-Schalter implementiert werden, die p-Typ-FET-Schalter (PFET-Schalter) oder eine Kombination von NFET-Schaltern und PFET-Schaltern verwenden.
3A ist ein schematisches Schaltbild einer Ausführungsform eines mehrstufigen Puffers 60 zum Treiben eines HF-Schalters. Der mehrstufige Puffer 60 wird mit den Spannungsversorgungen V_HIGH, V_DD, Vss und V_LOW betrieben, wobei VHIGH > V_DD > V_SS > V_LOW ist (wie zum Beispiel in 2B gezeigt wird). Der mehrstufige Puffer 60 empfängt ein Steuersignal CTL und weist eine Ausgangsklemme AUS zum Treiben eines Steuereingangs eines HF-Schalters (zum Beispiel eine Gate-Vorspannungsklemme) durch eine Impedanz (zum Beispiel einen Gate-Widerstand) auf.
Bei der dargestellten Ausführungsform weist der mehrstufige Puffer 60 auf: einen ersten Inverter 51, der durch eine erste Taktsignalphase φ₁ gesteuert wird, einen zweiten Inverter 52, der durch eine zweite Taktsignalphase φ₂ gesteuert wird, einen dritten Inverter 53, der durch eine dritte Taktsignalphase φ₃ gesteuert wird, einen vierten Inverter 54, der durch eine vierte Taktsignalphase φ₄ gesteuert wird, einen fünften Inverter 55, der durch eine fünfte Taktsignalphase φ₅ gesteuert wird, einen sechsten Inverter 56, der durch eine sechste Taktsignalphase φ₆ gesteuert wird, einen ersten Ausgangsschalter (der bei diesem Beispiel als ein PFET 57 implementiert wird), einen zweiten Ausgangsschalter (der bei diesem Beispiel als ein NFET 58 implementiert wird), und einen Zeitsteuerungsschaltkreis 59.
Wie in 3A gezeigt wird, wird der erste Inverter 51 durch VHIGH und V_DD versorgt, während der zweite Inverter 52 durch V_DD und V_SS versorgt wird. Auf diese Weise sind der erste Inverter 51 und der zweite Inverter 52 zwischen den Spannungsversorgungen VHIGH und V_SS elektrisch gestapelt. Darüber hinaus wird der dritte Inverter 53 durch einen Ausgang des ersten Inverters 51 und einen Ausgang des zweiten Inverters 52 mit Energie versorgt. Der Ausgang des dritten Inverters 53 ist über einen Kanal des PFET 57 mit der Ausgangsklemme AUS verbunden, während der Ausgang des zweiten Inverters 52 ein Gate des PFET 57 steuert.
Unter weiterem Bezug auf 3A wird der vierte Inverter 54 durch V_DD und V_SS versorgt, während der fünfte Inverter 55 durch V_SS und V_Low versorgt wird. Auf diese Weise sind der vierte Inverter 54 und der fünfte Inverter 55 zwischen den Spannungsversorgungen V_DD und V_LOW elektrisch gestapelt. Darüber hinaus wird der sechste Inverter 56 durch einen Ausgang des vierten Inverters 54 und einen Ausgang des fünften Inverters 55 mit Energie versorgt. Der Ausgang des sechsten Inverters 56 ist mit der Ausgangsklemme AUS über einen Kanal des NFET 58 verbunden, während der Ausgang des zweiten Inverters 54 ein Gate des NFET 58 steuert.
Bei der dargestellten Ausführungsform werden die erste bis sechste Taktsignalphase φ₁ bis φ₆ durch den Zeitsteuerungsschaltkreis 59 erzeugt, der das Steuersignal CTL empfängt. Bei bestimmten Implementierungen wird eine Flanke des Steuersignals CTL innerhalb des Zeitsteuerungsschaltkreises 59 verzögert und der Zeitsteuerungsschaltkreis 59 führt logische Operationen an dem Steuersignal CTL und/oder an verzögerten Versionen davon aus, um die Taktsignalphasen zu erzeugen. Das Implementieren des Zeitsteuerungsschaltkreises 59 in dieser Weise vermeidet die Notwendigkeit eines Oszillators, der ein Rauschen an der Oszillationsfrequenz erzeugen kann, das mit der Operation der HF-Signalisierung interferieren kann. Es sind jedoch auch andere Implementierungen von Zeitsteuerungsschaltkreisen möglich.
3B ist ein schematisches Schaltbild einer weiteren Ausführungsform eines mehrstufigen Puffers 80 zum Treiben eines HF-Schalters. Der mehrstufige Puffer 80 der 3B weist eine ähnliche Ausgestaltung mit einem Zeitsteuerungsschaltkreis 59, einem PFET-Ausgangsschalter 57, einem NFET-Ausgangsschalter 58 und Invertern wie der mehrstufige Puffer 60 der 3A auf, mit der Ausnahme, dass in 3B jeder Inverter insbesondere mithilfe eines PFET und eines NFET implementiert wird, die als ein CMOS-Inverter geschaltet sind.
Zum Beispiel weist der erste Inverter einen ersten PFET MP1 und einen ersten NFET MN1 auf, während der zweite Inverter einen zweiten PFET MP2 und einen zweiten NFET MN2 aufweist. Außerdem weist der dritte Inverter einen dritten PFET MP3 und einen dritten NFET MN3 auf, während der vierte Inverter einen vierten PFET MP4 und einen vierten NFET MN4 aufweist. Darüber hinaus weist der fünfte Inverter einen fünften PFET MP5 und einen fünften NFET MN5 auf, während der sechste Inverter einen sechsten PFET MP6 und einen sechsten NFET MN6 aufweist.
Außerdem weist der mehrstufige Puffer 80 der 3B ferner einen ersten Pegelumsetzer 71 zum Treiben des ersten Inverters und einen zweiten Pegelumsetzer 72 zum Treiben des fünften Inverters auf. Der erste Pegelumsetzer 71 verschiebt das erste Taktsignal φ₁ in einen Spannungsbereich, der V_DD und V_SS zugeordnet ist, um ein Taktsignal φ₁' in einem Spannungsbereich zu erzeugen, der VHIGH und V_DD zugeordnet ist. Außerdem verschiebt der zweite Pegelumsetzer 72 das fünfte Taktsignal φ₅ in einen Spannungsbereich, der V_DD und V_SS zugeordnet ist, um ein Taktsignal φ₅' in einem Spannungsbereich zu erzeugen, der V_SS und V_LOW zugeordnet ist. Jeder beliebige Pegelumsetzertyp kann zum Bereitstellen einer Pegelverschiebung verwendet werden.
Die linke Zweig weist zwei gestapelte Inverter auf, die zwischen V_HIGH:V_DD bzw. V_DD:V_SS betrieben werden. Der linke Zweig ist hinsichtlich der Verlässlichkeit eigensicher. Der obere linke Inverter definiert die Versorgungsspannung des mittleren linken Zweigs, während der untere linke Inverter eine Erdungsspannung des mittleren linken Zweigs definiert. Der obere linke Zweig verwendet den ersten Pegelumsetzer 71, der zwischen V_HIGH und V_DD betrieben wird.
Die rechte Zweig weist zwei gestapelte Inverter auf, die zwischen V_DD: V_SS bzw. V_SS:V_LOW betrieben werden. Der rechte Zweig ist hinsichtlich der Verlässlichkeit eigensicher. Der obere rechte Inverter definiert die Versorgungsspannung des mittleren rechten Zweigs, während der untere rechte Inverter eine Erdungsspannung des mittleren rechten Zweigs definiert. Der obere rechte Zweig verwendet den zweiten Pegelumsetzer 72, der zwischen V_SS und V_LOW betrieben wird.
Der mittlere Zweig wird verwendet, um einen des linken Zweigs und des rechten Zweigs zu isolieren, während die gewünschte Ausgangsspannung erzeugt wird.
4A ist ein schematisches Schaltbild einer weiteren Ausführungsform eines mehrstufigen Puffers 100 zum Treiben eines HF-Schalters. Der mehrstufige Puffer 100 der 4A weist den PFET-Ausgangsschalter 57, den NFET-Ausgangsschalter 58, und die sechs Inverter auf, die für den mehrstufigen Puffer 80 der 4A gezeigt werden. Obwohl diese nicht dargestellt werden, kann der mehrstufige Puffer 100 den Zeitsteuerungsschaltkreis 59 und die Pegelumsetzer 71 und 72 der 3B aufweisen. Wie in 4A gezeigt wird, werden Bezeichnungen für spezifische Versorgungsspannungen (V_HIGH = 2*V_DD, Vss = 0 V und V_LOW = -V_DD) gezeigt.
4B ist eine Tabelle, die ein Betriebsbeispiel des mehrstufigen Puffers 80 der 4A beschreibt. Die Taktsignalwerte zum Erreichen jeder der vier Ausgangsspannungen werden dargestellt.
In Bezug auf 4A und 4B benötigt der mehrstufige Puffer 100 keine Hochspannungstransistoren und funktioniert ohne jegliche Zuverlässigkeitsbedenken. Somit können alle FETs des mehrstufigen Puffers Standardspannungstransistoren sein, die für V_DD ausgelegt sind. Außerdem ist der mehrstufige Puffer in der Lage vier Ausgangsspannungspegel (2*V_DD (V_HIGH), V_DD, GND (V_SS) und -V_DD (V_LOW)) zu erzeugen, wobei jeder Transistor nur in einem V_DD-Bereich betrieben wird, während alle erforderlichen Spannungen (einschließlich 2*V_DD, -V_DD) erzeugt werden. Darüber hinaus funktioniert der mehrstufige Puffer 100 mit einem niedrigen Laststrom, was insbesondere vorteilhaft ist bei Anwendungen, bei denen eine oder mehrere der Versorgungsspannungen mithilfe eines Reglers oder einer Ladungspumpe erzeugt werden.
Immer noch in Bezug auf die 4A und 4B weist der mehrstufige Puffer einen großen Dynamikbereich zum Beispiel für einen Betrieb zwischen 2*V_DD und - V_DD auf, um einen Dynamikbereich von 3*V_DD zu erreichen. Alle Transistoren können mithilfe von Standardspannungstransistoren zum Beispiel von Standard-(3V-)NMOS- oder PMOS-Vorrichtungen ohne jegliche Hochspannungsvorrichtungen implementiert werden. Bei diesem Beispiel kann die Ausgangsspannung 2*V_DD, V_DD, 0 oder -V_DD gemäß den Taktsignalphasen φ₁ bis φ₆) sein und somit kann der mehrstufige Puffer 100 bei bestimmten Implementierungen digital betrieben werden.
Zum Erzeugen einer Spannung, die höher als V_DD und niedriger als GND ist, werden die Taktsignalphasen φ₁, φ₂, φ₃, φ₄, φ₅ und φ₆ gesteuert, ohne irgendwelche Zuverlässigkeitsproblem aufzuerlegen.
Bei einem ersten Beispiel verwendet ein Übergang von -V_DD zu 2*V_DD φ₅ < φ₄ < φ₂ < φ₁ (zuerst φ₅, zuletzt φ₁₎.
Bei einem zweiten Beispiel verwendet ein Übergang von 2*V_DD zu V_DD φ₁ < φ₃ < φ₂.
Bei einem dritten Beispiel verwendet ein Übergang von V_DD zu -V_DD φ₃ < φ₄ < φ₅.
Wenn diese Zeitsteuerungssequenzierungsregeln (Prioritätsregeln) auf die Taktphasen angewandt werden, liegen die Spannungsdifferenzen aller Transistoren (Gate-Source-Spannung oder Vgs, Gate-Drain-Spannung oder Vgd und Drain-Source-Spannung oder Vds) immer unter V_DD.
Die dargestellte Ausführungsform stellt eine untere Spannung von -V_DD bereit. Bei einer weiteren Ausführungsform wird sogar eine niedrigere Spannung (zum Beispiel -2*V_DD) erreicht, indem ein weiterer Schalter eingefügt wird, der durch ein anderes Steuersignal gesteuert wird.
5A ist ein schematisches Schaltbild eines mehrstufigen Puffers 100 der 4A in einem ersten Betriebszustand, in dem die Ausgangsspannung 2*V_DD ist.
Wie in 5A gezeigt wird, sind zum Erreichen der Ausgangsspannung von 2*V_DD: φ₁' = V_DD, φ₂ = GND, φ₃ = V_DD, φ₄ = GND, φ₅' = -V_DD und φ₆ = GND.
5B ist ein schematisches Schaltbild eines mehrstufigen Puffers 100 der 4A in einem zweiten Betriebszustand, in dem die Ausgangsspannung V_DD ist.
Wie in 5B gezeigt wird, sind zum Erreichen der Ausgangsspannung von V_DD: φ₁' = 2*V_DD, φ₂ = V_DD, φ₃ = GND, φ₄ = GND, φ₅' = -V_DD und φ₆ = GND.
5C ist ein schematisches Schaltbild eines mehrstufigen Puffers 100 der 4A in einem dritten Betriebszustand, in dem die Ausgangsspannung GND ist.
Wie in 5C gezeigt wird, sind zum Erreichen der Ausgangsspannung von GND: φ₁' = 2*V_DD, φ₂ = V_DD, φ₃ = V_DD, φ₄ = GND, φ₅' = -V_DD und φ₆ = V_DD.
5D ist ein schematisches Schaltbild eines mehrstufigen Puffers 100 der 4A in einem vierten Betriebszustand, in dem die Ausgangsspannung -V_DD ist.
Wie in 5B gezeigt wird, sind zum Erreichen der Ausgangsspannung von -V_DD: φ₁' = 2*V_DD, φ₂ = V_DD, φ₃ = V_DD, φ₄ = V_DD, φ₅' = GND und φ₆ = GND.
6 ist ein Zeitdiagramm für einen mehrstufigen Puffer gemäß einer Ausführungsform. Das Zeitdiagramm stellt zahlreiche Taktsignalphasen zum Erzeugen eines verstärkten Pulses zum Treiben eines HF-Schalters dar. Insbesondere werden Beispielspannungen für AUS, φ_1' φ₂, φ₃, φ₄, φ₅' und φ₆ gezeigt. Bei dieser speziellen Simulation wird AUS auf nur drei verschiedenen Spannungspegeln anstatt vier Spannungspegeln gesteuert.
7 ist ein Zeitdiagramm für einen HF-Schaltkreis gemäß einer Ausführungsform. Das Zeitdiagramm vergleicht eine Gate-Spannung an einem HF-Schalter, wenn eine Verstärkung verwendet wird, in Bezug darauf, wenn keine Verstärkung verwendet wird. Wenn, wie in 7 gezeigt wird, eine Verstärkung verwendet wird, wird eine schnellere Einschaltzeit erreicht.
Anwendungen
Vorrichtungen, welche die oben beschriebenen Konzepte einsetzen, können in verschiedenen elektronischen Vorrichtungen implementiert werden. Zu den Beispielen elektronischer Vorrichtungen gehören, ohne auf diese beschränkt zu sein, HF-Kommunikationssysteme, Unterhaltungselektronikprodukte, elektronische Prüfgeräte, eine Kommunikationsinfrastruktur usw. HF-Schalter mit einem schnellen Schalten können zum Beispiel in einem weiten Bereich von HF-Kommunikationssystemen verwendet werden zu denen, ohne auf diese beschränkt zu sein, Basisstationen, mobile Geräte (zum Beispiel Smartphones oder Handgeräte), Laptop-Computer, Tablet-Computer, Vorrichtungen für ein Internet der Dinge (IdD-Vorrichtungen) und/oder tragbare Elektronikeinheiten gehören. Die hier vorgestellten Lehren sind auf HF-Kommunikationssysteme anwendbar, die über einen großen Bereich von Frequenzen und Bändern einschließlich jener betrieben werden, die einen Zeitduplexbetrieb (Time Division Duplexing, TDD) und/oder einen Frequenzduplexbetrieb (Frequency Division Duplexing, FDD) verwenden.
Schlussfolgerungen
Die vorangehende Beschreibung kann sich auf Elemente oder Merkmale als miteinander „verbunden“ oder zusammen „geschaltet“ beziehen. So wie „verbunden“ hier verwendet werden, bedeutet es, außer wenn dies ausdrücklich angemerkt wird, dass ein Element/Merkmal direkt oder indirekt aber nicht unbedingt mechanisch mit einem anderen Element/Merkmal verbunden ist. Auf ähnliche Weise bedeutet „geschaltet“, außer wenn dies ausdrücklich angemerkt wird, dass ein Element/Merkmal direkt oder indirekt aber nicht unbedingt mechanisch mit einem anderen Element/Merkmal zusammen geschaltet ist. Obwohl die vorliegenden in den Figuren gezeigten Konzepte beispielhafte Anordnungen von Elementen und Komponenten darstellen, können zusätzliche eingreifende Elemente, Vorrichtungen, Merkmale oder Komponenten in einer aktuellen Ausführungsform vorhanden sein (vorausgesetzt, dass die Funktionalität der dargestellten Schaltkreise nicht nachteilig beeinträchtigt wird).
Obwohl diese Erfindung in Bezug auf bestimmte Ausführungsformen beschrieben wurde, fallen auch weitere Ausführungsformen, die für den für den Fachmann offensichtlich sind, einschließlich von Ausführungsformen, die nicht alle der hier ausgeführten Merkmale und Vorteile bereitstellen, in den Umfang dieser Erfindung. Darüber hinaus können die verschiedenen oben beschriebenen Ausführungsformen kombiniert werden, um weitere Ausführungsformen bereitzustellen. Außerdem können bestimmte Merkmale, die im Zusammenhang mit einer Ausführungsform gezeigt werden, genauso gut in andere Ausführungsformen eingefügt werden. Folglich wird der Umfang der vorliegenden Erfindung nur durch die Bezugnahme auf die angefügten Ansprüche definiert.
Aspekte der vorliegenden Offenbarung beziehen sich auf mehrstufige Puffer zum Vorspannen von Hochfrequenzschaltern (HF-Schaltern). Bei bestimmten Ausführungsformen weist ein HF-Schaltkreis einen Feldeffekttransistorschalter (FET-Schalter), eine Impedanz und einen mehrstufigen Puffer auf, der durch die Impedanz eine Schaltsteuerspannung an einem Gate des FET bereitstellt. Der mehrstufige Puffer empfängt ein Steuersignal, um den FET-Schalter ein- oder auszuschalten. Darüber hinaus wird der mehrstufige Puffer mit gestapelten Invertern implementiert, die mit unterschiedlichen Taktsignalphasen betrieben werden, um die Schaltersteuerspannung als Reaktion auf eine Veränderung des Steuersignals zu pulsen, um dadurch eine Verzögerung beim Schalten des HF-Schalters zu verkürzen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 62/704795 [0001]
US 16/949056 [0001]

Claims

Hochfrequenzschaltkreis (HF-Schaltkreis), aufweisend: einen Feldeffekttransistorschalter (FET-Schalter), der aufweist: ein Gate; eine Impedanz; und einen mehrstufigen Puffer, der eine Ausgangsklemme aufweist, die durch die Impedanz mit dem Gate des FET verbunden ist, wobei der mehrstufige Puffer aufweist: einen ersten Inverter, der ausgebildet ist zum Empfangen einer ersten Taktsignalphase und der durch eine erste Versorgungsspannung und eine zweite Versorgungsspannung, die geringer als die erste Versorgungsspannung ist, mit Energie versorgt wird, einen zweiten Inverter, der ausgebildet ist zum Empfangen einer zweiten Taktsignalphase und der durch die zweite Versorgungsspannung und eine dritte Versorgungsspannung, die geringer als die zweite Versorgungsspannung ist, mit Energie versorgt wird, einen dritten Inverter, der ausgebildet ist zum Empfangen einer dritten Taktsignalphase und der durch einen Ausgang des ersten Inverters und einen Ausgang des zweiten Inverters mit Energie versorgt wird, und einen ersten Ausgangsschalter, der zwischen die Ausgangsklemme und einen Ausgang des dritten Inverters geschaltet ist.
HF-Schaltkreis nach Anspruch 1, wobei der mehrstufige Puffer ausgebildet ist zum Erzeugen eines Einschaltpulses der Schaltersteuerspannung als Reaktion auf einen Übergang eines Steuersignals von einem Aus-Zustand zu einem Ein-Zustand.
HF-Schaltkreis nach Anspruch 2, wobei der mehrstufige Puffer ausgebildet ist zum Erzeugen des Einschaltpulses, indem die Schaltersteuerspannung während der Dauer des Einschaltpulses mit der ersten Versorgungsspannung gesteuert wird, und danach einer stationären Ein-Spannung, indem die Schaltersteuerspannung mit der zweiten Versorgungsspannung gesteuert wird.
HF-Schaltkreis nach einem der Ansprüche 1 bis 3, wobei der erste Ausgangsschalter ein p-Typ-FET ist, der ein Gate aufweist, das durch den Ausgang des zweiten Inverters gesteuert wird.
HF-Schaltkreis nach einem der Ansprüche 1 bis 4, wobei der mehrstufige Puffer ferner aufweist: einen vierten Inverter, der ausgebildet ist zum Empfangen einer vierten Taktsignalphase und der durch die zweite Versorgungsspannung und die dritte Versorgungsspannung mit Energie versorgt wird, und einen zweiten Ausgangsschalter, der mit der Ausgangsklemme verbunden ist und durch einen Ausgang des vierten Inverters gesteuert wird.
HF-Schaltkreis nach Anspruch 5, wobei der mehrstufige Puffer ferner aufweist: einen fünften Inverter, der ausgebildet ist zum Empfangen einer fünften Taktsignalphase und der durch die dritte Versorgungsspannung und eine vierte Versorgungsspannung, die geringer als die dritte Versorgungsspannung ist, mit Energie versorgt wird, und einen sechsten Inverter, der ausgebildet ist zum Empfangen einer sechsten Taktsignalphase und der durch einen Ausgang des vierten Inverters und einen Ausgang des fünften Inverters mit Energie versorgt wird, und wobei ein Ausgang des sechsten Inverters durch den zweiten Ausgangsschalter mit der Ausgangsklemme verbunden ist.
HF-Schaltkreis nach Anspruch 6, wobei der zweite Ausgangsschalter ein n-Typ-FET ist, der ein Gate aufweist, das durch den Ausgang des vierten Inverters gesteuert wird.
HF-Schaltkreis nach Anspruch 6 oder 7, wobei der mehrstufige Puffer ausgebildet ist zum Erzeugen eines Ausschaltpulses der Schaltersteuerspannung als Reaktion auf einen Übergang des Steuersignals von einem Ein-Zustand zu einem Aus-Zustand.
HF-Schaltkreis nach Anspruch 8, wobei der mehrstufige Puffer ausgebildet ist zum Erzeugen des Ausschaltpulses, indem die Schaltersteuerspannung während einer Dauer des Ausschaltpulses mit der vierten Versorgungsspannung gesteuert wird, und danach einer stationären Aus-Spannung, indem die Schaltersteuerspannung mit der dritten Versorgungsspannung gesteuert wird.
HF-Schaltkreis nach einem der Ansprüche 6 bis 9, wobei der mehrstufige Treiber ferner aufweist: einen ersten Pegelumsetzer, der ausgebildet ist zum Treiben eines Eingangs des ersten Inverters, und einen zweiten Pegelumsetzer, der ausgebildet ist zum Treiben eines Eingangs des fünften Inverters.
HF-Schaltkreis nach einem der Ansprüche 1 bis 10, wobei der erste Inverter, der zweite Inverter, der dritte Inverter und der erste Ausgangsschalter mithilfe einer Vielzahl von FETs implementiert werden.
HF-Schaltkreis nach Anspruch 11, wobei eine Spannungsdifferenz zwischen der ersten Versorgungsspannung und der dritten Versorgungsspannung eine Betriebsspannung der Vielzahl von Transistoren überschreitet.
HF-Schaltkreis nach einem der Ansprüche 1 bis 12, wobei der FET-Schalter ein n-Typ-Metalloxid-Halbleiterschalter (N-type Metal Oxide Semiconductor switch, NMOS-Schalter) oder ein p-Typ-Metalloxid-Halbleiterschalter (P-type Metal Oxide Semiconductor switch, PMOS-Schalter) ist.
HF-Schaltkreis nach einem der Ansprüche 1 bis 13, wobei die Impedanz einen Gate-Widerstand aufweist.
HF-Schaltkreis nach einem der Ansprüche 1 bis 14, wobei der mehrstufige Treiber ferner aufweist: einen Zeitsteuerungsschaltkreis, der ausgebildet ist zum Empfangen eines Steuersignals und zum Erzeugen einer Vielzahl von Taktsignalphasen einschließlich der ersten Taktsignalphase, der zweiten Taktsignalphase und der dritten Taktsignalphase.
Mehrstufiger Puffer zum Treiben eines Transistor-Gates, wobei der mehrstufige Puffer aufweist: eine Ausgangsklemme; einen ersten Inverter, der ausgebildet ist zum Empfangen einer ersten Taktsignalphase und der durch eine erste Versorgungsspannung und eine zweite Versorgungsspannung, die geringer als die erste Versorgungsspannung ist, mit Energie versorgt wird; einen zweiten Inverter, der ausgebildet ist zum Empfangen einer zweiten Taktsignalphase und der durch die zweite Versorgungsspannung und eine dritte Versorgungsspannung, die geringer als die zweite Versorgungsspannung ist, mit Energie versorgt wird; einen dritten Inverter, der ausgebildet ist zum Empfangen einer dritten Taktsignalphase und der durch einen Ausgang des ersten Inverters und einen Ausgang des zweiten Inverters mit Energie versorgt wird; und einen ersten Ausgangsschalter, der zwischen die Ausgangsklemme und einen Ausgang des dritten Inverters geschaltet ist.
Mehrstufiger Puffer nach Anspruch 16, wobei der erste Ausgangsschalter ein p-Typ-FET ist, der ein Gate aufweist, das durch den Ausgang des zweiten Inverters gesteuert wird.
Mehrstufiger Puffer nach Anspruch 16 oder 17, wobei der mehrstufige Puffer ferner aufweist: einen vierten Inverter, der ausgebildet ist zum Empfangen einer vierten Taktsignalphase und der durch die zweite Versorgungsspannung und die dritte Versorgungsspannung mit Energie versorgt wird, und einen zweiten Ausgangsschalter, der mit der Ausgangsklemme verbunden ist und durch einen Ausgang des vierten Inverters gesteuert wird.
Mehrstufiger Puffer nach einem der Ansprüche 16 bis 18, wobei der mehrstufige Puffer ferner aufweist: einen fünften Inverter, der ausgebildet ist zum Empfangen einer fünften Taktsignalphase und der durch die dritte Versorgungsspannung und eine vierte Versorgungsspannung, die geringer als die dritte Versorgungsspannung ist, mit Energie versorgt wird, und einen sechsten Inverter, der ausgebildet ist zum Empfangen einer sechsten Taktsignalphase und der durch einen Ausgang des vierten Inverters und einen Ausgang des fünften Inverters mit Energie versorgt wird, und wobei ein Ausgang des sechsten Inverters durch den zweiten Ausgangsschalter mit der Ausgangsklemme verbunden ist.
Verfahren für ein Hochfrequenzschalten (HF-Schalten), wobei das Verfahren aufweist: Bereitstellen einer ersten Taktsignalphase an einem Eingang eines ersten Inverters, der durch eine erste Versorgungsspannung und eine zweite Versorgungsspannung, die geringer als die erste Versorgungsspannung ist, mit Energie versorgt wird; Bereitstellen einer zweiten Taktsignalphase an einem Eingang eines zweiten Inverters, der durch die zweite Versorgungsspannung und eine dritte Versorgungsspannung, die geringer als die erste Versorgungsspannung ist, mit Energie versorgt wird; Bereitstellen einer dritten Taktsignalphase an einem Eingang eines dritten Inverters, der durch einen Ausgang des ersten Inverters und einen Ausgang des zweiten Inverters mit Energie versorgt wird; und Steuern einer Ausgangsspannung an einer Ausgangsklemme mithilfe eines ersten Ausgangsschalters, der zwischen die Ausgangsklemme und einen Ausgang des dritten Inverters geschaltet ist; und Bereitstellen der Ausgangsspannung durch eine Impedanz an einem Gate eines Feldeffekttransistorschalters (FET-Schalters).