DE102019130405A1 - Hybrid-dielektrikum-schema in packages - Google Patents

Hybrid-dielektrikum-schema in packages Download PDF

Info

Publication number
DE102019130405A1
DE102019130405A1 DE102019130405.9A DE102019130405A DE102019130405A1 DE 102019130405 A1 DE102019130405 A1 DE 102019130405A1 DE 102019130405 A DE102019130405 A DE 102019130405A DE 102019130405 A1 DE102019130405 A1 DE 102019130405A1
Authority
DE
Germany
Prior art keywords
transmission lines
molding compound
layers
pair
differential transmission
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102019130405.9A
Other languages
English (en)
Inventor
Chien-Hsun Chen
Jiun Yi Wu
Chen-Hua Yu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102019130405A1 publication Critical patent/DE102019130405A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H01L21/481Insulating layers on insulating parts, with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145Organic substrates, e.g. plastic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293Organic, e.g. plastic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135Double encapsulation or coating and encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894Materials of the insulating layers or coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/66High-frequency adaptations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0216Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0237High frequency adaptations
    • H05K1/0245Lay-out of balanced signal pairs, e.g. differential lines or twisted lines
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/115Via connections; Lands around holes or via connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038Through-connections; Vertical interconnect access [VIA] connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64Impedance arrangements
    • H01L2223/66High-frequency adaptations
    • H01L2223/6605High-frequency electrical connections
    • H01L2223/6638Differential pair signal lines
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81192Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06Lamination
    • H05K2203/061Lamination of previously made multilayered subassemblies

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Electromagnetism (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

Ein Verfahren weist die folgenden Schritte auf: Herstellen einer ersten Umverteilungsleitung; Herstellen einer ersten Polymerschicht mit einem ersten Teil, der die erste Umverteilungsleitung umschließt, und einem zweiten Teil, der die erste Umverteilungsleitung überdeckt; Herstellen eines Paars Differential-Übertragungsleitungen über und in Kontakt mit der ersten Polymerschicht; und Umspritzen des Paars Differential-Übertragungsleitungen mit einer Formmasse. Die Formmasse weist einen ersten Teil, der das Paar Differential-Übertragungsleitungen umschließt, und einen zweiten Teil auf, der das Paar Differential-Übertragungsleitungen überdeckt. Ein elektrisches Verbindungselement wird über und in elektrischer Verbindung mit dem Paar Differential-Übertragungsleitungen hergestellt.

Description

  • Hintergrund
  • Mit der Entwicklung von Halbleitertechnologien werden Halbleiter-Chips/-Dies immer kleiner. Inzwischen müssen mehr Funktionen in die Halbleiter-Dies integriert werden, sodass auch andere Halbleiter-Dies und die resultierenden Packages immer größer werden.
  • Zum Trassieren der Energie und der Signale in den Packages werden Umverteilungsleitungen in den Package-Substraten hergestellt. Übertragungsleitungen werden als Teile der Umverteilungsleitungen hergestellt, und sie werden ebenfalls sehr lang, wenn die Packages größer werden, gelegentlich bis zu mehreren zehn Millimeter. Die langen Übertragungsleitungen haben hohe Widerstandswerte und bewirken eine signifikante Einfügungsdämpfung, insbesondere für Signale mit hohen Geschwindigkeiten.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1 bis 15 zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Die-Stapels gemäß einigen Ausführungsformen.
    • Die 16 bis 18 zeigen Schnittansichten von Packages gemäß einigen Ausführungsformen.
    • Die 19A, 19B und 20 zeigen zwei Schnittansichten bzw. eine Draufsicht von Übertragungsleitungen gemäß einigen Ausführungsformen.
    • 21 zeigt eine vergrößerte Darstellung eines Bereichs in einem Package gemäß einigen Ausführungsformen.
    • 22 zeigt einen Prozessablauf zum Herstellen eines Packages gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Gemäß einigen Ausführungsformen werden ein Package und ein Verfahren zu seiner Herstellung bereitgestellt. Es werden Zwischenstufen bei der Herstellung des Packages gemäß einigen Ausführungsformen erläutert. Außerdem werden einige Abwandlungen einiger Ausführungsformen erörtert. Ausführungsformen, die hier erörtert werden, sollen Beispiele liefern, um eine Herstellung oder Nutzung des Gegenstands der vorliegenden Erfindung zu ermöglichen, und ein Durchschnittsfachmann dürfte ohne weiteres Modifikationen erkennen, die vorgenommen werden können, ohne von dem beabsichtigten Schutzumfang anderer Ausführungsformen abzuweichen. In allen Darstellungen und erläuternden Ausführungsformen werden ähnliche Bezugszahlen zum Bezeichnen von ähnlichen Komponenten verwendet. Verfahrens-Ausführungsformen können zwar als Ausführungsformen erörtert werden, die in einer bestimmten Reihenfolge ausgeführt werden, aber andere Verfahrens-Ausführungsformen können in jeder logischen Reihenfolge ausgeführt werden.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung weist ein Package Hochgeschwindigkeits-Übertragungsleitungen auf, die Differential-Übertragungsleitungen sein können. Gemäß einigen Ausführungsformen weist die Übertragungsleitung eine höherliegende dielektrische Schicht und eine tieferliegende dielektrische Schicht auf. Die höherliegende dielektrische Schicht und die tieferliegende dielektrische Schicht können aus unterschiedlichen Materialien und mit unterschiedlichen Verfahren hergestellt werden, sodass die höherliegende Schicht oder die tieferliegende Schicht eine Dicke haben kann, die wesentlich größer als die der jeweils anderen Schicht ist. Die Übertragungsleitungen in dieser Struktur können eine große Leitungsbreite für eine reduzierte Einfügungsdämpfung haben, während sie eine angestrebte Impedanz aufrechterhalten können.
  • Die 1 bis 15 zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Packages gemäß einigen Ausführungsformen der vorliegenden Erfindung. Die entsprechenden Schritte sind auch in dem Prozessablauf 200 schematisch angegeben, der in 22 gezeigt ist. In 1 wird ein Träger 20 bereitgestellt, und der Träger 20 wird mit einer Ablöseschicht 22 beschichtet. Der Träger 20 wird aus einem transparenten Material hergestellt und kann ein Glasträger, ein Keramikträger, ein organischer Träger oder dergleichen sein. Die Ablöseschicht 22 ist in physischem Kontakt mit der Oberseite des Trägers 20. Die Ablöseschicht 22 kann aus einem LTHC-Beschichtungsmaterial (LTHC: Licht-Wärme-Umwandlung) hergestellt werden, das durch Beschichten auf den Träger 20 aufgebracht wird. Bei einigen Ausführungsformen der vorliegenden Erfindung kann das LTHC-Beschichtungsmaterial durch die Wärme des Lichts oder der Strahlung (wie etwa Laser) zersetzt werden, und dadurch kann der Träger 20 von der Struktur, auf der er hergestellt ist, abgelöst werden. Wie außerdem in 1 gezeigt ist, wird bei einigen Ausführungsformen eine dielektrische Pufferschicht 24 auf dem LTHC-Beschichtungsmaterial 22 hergestellt. Bei einigen Ausführungsformen wird die dielektrische Pufferschicht 24 aus einem Material auf Polymerbasis hergestellt. Die dielektrische Pufferschicht 24 kann zum Beispiel aus Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder anderen geeigneten Polymeren hergestellt werden.
  • Die 2 und 3 zeigen die Herstellung von Umverteilungsleitungen (RDLs) 26 auf der dielektrischen Pufferschicht 24. Der entsprechende Schritt ist als ein Schritt 202 in dem Prozessablauf 200 angegeben, der in 22 gezeigt ist. In 2 wird eine metallische Seed-Schicht 26A hergestellt. Die metallische Seed-Schicht 26A wird als eine Schutzschicht hergestellt, die bei einigen Ausführungsformen eine Haftschicht und eine kupferhaltige Schicht umfassen kann. Die Haftschicht kann aus Titan, Titannidrid, Tantal, Tantalnitrid oder dergleichen hergestellt werden. Die kupferhaltige Schicht kann aus im Wesentlichen reinem Kupfer oder einer Kupferlegierung hergestellt werden. Als Abscheidungsverfahren für die Materialien der metallischen Seed-Schicht 26A können physikalische Aufdampfung (PVD), plasmaunterstützte chemische Aufdampfung (PECVD), Atomlagenabscheidung (ALD) oder dergleichen verwendet werden. Dann wird eine strukturierte Plattierungsmaske 28, die aus einem Fotoresist hergestellt werden kann, über der metallischen Seed-Schicht 26A hergestellt. Es werden Öffnungen 30 erzeugt, um einige Teile der metallischen Seed-Schicht 26A freizulegen. Dann werden metallische Bereiche (RDLs) 26B in den Öffnungen 30 zum Beispiel durch elektrochemische Plattierung hergestellt. Die RDLs 26B können aus Kupfer oder einer Kupferlegierung, Aluminium, Nickel, Palladium, Legierungen davon oder mehreren Schichten davon hergestellt werden.
  • Nach der Herstellung der RDLs 26B wird die Plattierungsmaske 28 entfernt, wodurch die darunter befindlichen Teile der metallischen Seed-Schicht 26A freigelegt werden. Dann werden die freigelegten Teile der metallischen Seed-Schicht 26A geätzt, und die verbleibenden Teile werden ebenfalls als metallische Seed-Schicht 26A bezeichnet. Die resultierende Struktur ist in 3 gezeigt. In der gesamten Beschreibung werden die verbliebenen Teile der metallischen Seed-Schicht 26A als Teile der RDLs angesehen, und daher werden 26A und 26B gemeinsam als RDLs 26 bezeichnet.
  • Die 4 bis 6 zeigen Schnittansichten von Zwischenstufen bei der Herstellung von Durchkontaktierungen 32 gemäß einigen Ausführungsformen der vorliegenden Erfindung. Der entsprechende Schritt ist als ein Schritt 204 in dem Prozessablauf 200 angegeben, der in 22 gezeigt ist. In 4 wird eine metallische Seed-Schicht 32A hergestellt. Die Herstellungsverfahren und die Materialien für die metallische Seed-Schicht 32A können denen für die in 2 gezeigte metallische Seed-Schicht 26A ähnlich sein, und sie werden daher hier nicht wiederholt. Die metallische Seed-Schicht 32A bedeckt die Oberseiten und Seitenwände der RDLs 26 und erstreckt sich auf der Oberseite der dielektrischen Pufferschicht 24. Dann wird eine strukturierte Plattierungsmaske 34 zum Beispiel aus einem Fotoresist hergestellt, wobei in der Plattierungsmaske 34 Öffnungen 36 erzeugt werden, die einige Teile der RDLs 26 überdecken.
  • Anschließend werden, wie in 5 gezeigt ist, Durchkontaktierungen 32B zum Beispiel durch Plattieren in den Öffnungen 36 hergestellt. Nach der Herstellung der Durchkontaktierungen 32B wird die Plattierungsmaske 34 entfernt, wodurch die darunter befindlichen Teile der metallischen Seed-Schicht 32A freigelegt werden. Dann werden die freigelegten Teile der metallischen Seed-Schicht 32A geätzt, und die verbleibenden Teile werden ebenfalls mit 32A bezeichnet. Die resultierende Struktur ist in 6 gezeigt. Die verbliebenen Teile der metallischen Seed-Schicht 32A werden als Teile der RDLs angesehen, und die Durchkontaktierungen 32B und die verbliebenen Teile der metallischen Seed-Schicht 32A werden nachstehend gemeinsam als Durchkontaktierungen 32 bezeichnet. Durch den Herstellungsprozess sind Ränder der Durchkontaktierungen 32 im Wesentlichen vertikal und gerade, und sie haben zum Beispiel einen Neigungswinkel α von etwa 85° bis 90° oder von etwa 88° bis 90°.
  • In 7 wird eine dielektrische Schicht 38 so hergestellt, dass sie die RDLs 26 und die Durchkontaktierungen 32 verkapselt. Der entsprechende Schritt ist als ein Schritt 206 in dem Prozessablauf 200 angegeben, der in 22 gezeigt ist. Die dielektrische Schicht 38 wird bis zu einem Niveau eingefüllt, das höher als die Oberseiten der Durchkontaktierungen 32 ist. Bei einigen Ausführungsformen weist die dielektrische Schicht 38 eine Formmasse, eine Formunterfüllung, ein Epoxid und/oder ein Harz auf. Die Oberseite der dielektrischen Schicht 38 ist nach dem Aufbringen höher als obere Enden der Durchkontaktierungen. Wenn die dielektrische Schicht 38 aus einer Formmasse oder einer Formunterfüllung hergestellt wird, kann sie ein Grundmaterial, das ein Polymer, ein Harz, ein Epoxid oder dergleichen sein kann, und Füllstoffteilchen (nicht dargestellt, siehe 21) in dem Grundmaterial aufweisen. Die Füllstoffteilchen können dielektrische Teilchen aus SiO2, Al2O3, Kieselerde oder dergleichen sein und können kugelförmig sein. Außerdem können die kugelförmigen Füllstoffteilchen mehrere unterschiedliche Durchmesser haben. Da die dielektrische Schicht 38 unterschiedliche Materialien, wie etwa das Grundmaterial und die Füllstoffteilchen, aufweisen kann, kann sie aus einem oder mehreren heterogenen Materialien hergestellt werden.
  • Bei alternativen Ausführungsformen wird die dielektrische Schicht 38 aus einem homogenen Material hergestellt. Das homogene Material kann ein lichtempfindliches Material oder ein nicht-lichtempfindliches Material sein. Das homogene Material kann zum Beispiel PBO, Polyimid, ein Harz, ein Epoxid oder dergleichen sein oder aufweisen. Der Herstellungsprozess kann ein Verteilen der homogenen dielektrischen Schicht 38 in einer fließfähigen Form, ein Härten der dielektrischen Schicht und ein anschließendes Durchführen eines Planarisierungsprozesses zum Freilegen der Durchkontaktierungen 32 umfassen. Die dielektrische Schicht 38 kann auch aus einem anorganischen Material, wie etwa Siliziumoxid, Siliziumnitrid oder dergleichen, hergestellt werden.
  • Wie in 7 gezeigt ist, wird in einem nachfolgenden Schritt ein Planarisierungsprozess, wie etwa ein CMP-Prozess (CMP: chemisch-mechanische Polierung) oder ein mechanischer Schleifprozess, durchgeführt, um die dielektrische Schicht 38 zu planarisieren, bis die Durchkontaktierungen 32 freigelegt sind. Durch den Planarisierungsprozess sind die oberen Enden der Durchkontaktierungen 32 im Wesentlichen auf gleicher Höhe (koplanar) mit der Oberseite der dielektrischen Schicht 38.
  • 8 zeigt die Herstellung von RDLs 40, die eine metallische Seed-Schicht 40A und einen plattierten metallischen Bereich (RDLs) 40B umfassen können. Der entsprechende Schritt ist als ein Schritt 208 in dem Prozessablauf 200 angegeben, der in 22 gezeigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung kann die Herstellung der RDLs 40 die folgenden Schritte umfassen: Abscheiden einer metallischen Schutz-Seed-Schicht; Herstellen einer strukturierten Plattierungsmaske über der metallischen Schutz-Seed-Schicht; Plattieren der metallischen Bereiche 40B; Entfernen der Plattierungsmaske; und Ätzen der freigelegten Teile der metallischen Seed-Schicht. Die Materialien für die RDLs 40 können aus der gleichen Gruppe von in Frage kommenden Materialien wie zum Herstellen der RDLs 26 gewählt werden, und sie werden hier nicht wiederholt.
  • 9 zeigt das Aufbringen und das Strukturieren einer dielektrischen Schicht 42. Der entsprechende Schritt ist als ein Schritt 210 in dem Prozessablauf 200 angegeben, der in 22 gezeigt ist. Bei einigen Ausführungsformen wird die dielektrische Schicht 42 aus einem lichtempfindlichen Material hergestellt, das ein Polymer, wie etwa Polyimid, PBO oder dergleichen, sein kann oder dieses aufweist. Die dielektrische Schicht 42 kann in einer fließfähigen Form aufgebracht werden und wird dann gehärtet. Auf Grund des Beschichtungsprozesse braucht kein Planarisierungsprozess zum Planarisieren der Oberseite der dielektrischen Schicht 42 durchgeführt zu werden. Die Herstellungsprozesse umfassen ein Aufbringen der dielektrischen Schicht 42, ein Durchführen eines Belichtungsprozesses an der dielektrischen Schicht 42 (zum Beispiel unter Verwendung einer strukturierten fotolithografischen Maske) und ein Entwickeln der dielektrischen Schicht 42. Einige Teile der dielektrischen Schicht 42 werden in dem Entwicklungsprozess entfernt, um Öffnungen 44 zu erzeugen. Durch den Herstellungsprozess sind Ränder der Öffnungen 44 geneigt und gerade.
  • In 10 werden RDLs 46 hergestellt, die eine metallische Seed-Schicht 46A und plattierte metallische Bereiche 46B umfassen können. Der entsprechende Schritt ist als ein Schritt 212 in dem Prozessablauf 200 angegeben, der in 22 gezeigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst die Herstellung der RDLs 46 die folgenden Schritte umfassen: Abscheiden einer metallischen Schutz-Seed-Schicht so, dass sie sich in die Öffnungen 44 (siehe 9) hinein erstreckt; und Herstellen einer strukturierten Plattierungsmaske (nicht dargestellt) über der metallischen Schutz-Seed-Schicht. Dann werden die metallischen Bereiche 46B zum Beispiel durch Plattierung hergestellt. Anschließend wird die Plattierungsmaske zum Beispiel mit einem Ablösungsprozess entfernt. Die Teile der metallischen Seed-Schicht, die vorher von der Plattierungsmaske bedeckt waren, werden dann geätzt, sodass die in 10 gezeigten RDLs 46 entstehen. Die Materialien für die RDLs 46 können aus der gleichen Gruppe von in Frage kommenden Materialien wie zum Herstellen der RDLs 26 gewählt werden, und sie werden hier nicht wiederholt.
  • Die RDLs 46 umfassen Leitungsteile 46L, die sich über der dielektrischen Schicht 42 befinden, und Durchkontaktierungsteile 46V, die sich in die dielektrische Schicht 42 hinein erstrecken. Bei einigen Ausführungsformen der vorliegenden Erfindung können einige Teile der Oberseiten der RDLs 46 direkt über den Durchkontaktierungsteilen 46V auf Grund der von den Öffnungen 44 bewirkten Topologie ausgespart werden. Die ausgesparten Oberseiten der RDLs 46 sind bei einigen beispielhaften Ausführungsformen durch Strichlinien 47 dargestellt. Bei anderen Ausführungsformen wird der Plattierungsprozess so eingestellt, dass Oberseiten der Leitungsteile 46L direkt über den Durchkontaktierungsteilen 46V planar mit den oder höher als Oberseiten der Teile der Leitungsteile 46L sind, die die dielektrische Schicht 42 überdecken. Durch den Herstellungsprozess sind Ränder der Durchkontaktierungsteile 46V zum Beispiel mit einem Neigungswinkel β geneigt, der kleiner als etwa 85° oder kleiner als etwa 80° oder etwa 75° ist.
  • Wie in den 9 und 10 gezeigt ist, kann, da sie aus einem homogenen Material hergestellt ist, die dielektrische Schicht 42 strukturiert werden, um Öffnungen 44 zu erzeugen (wie in 9 gezeigt ist). Dadurch können die Leitungsteile 46L und die Durchkontaktierungsteile 46V in dem gleichen Prozess hergestellt werden. Da im Gegensatz dazu die dielektrische Schicht 38 heterogen sein kann und das Grundmaterial und die Füllstoffteilchen darin unterschiedliche Ätzraten haben, ist es schwierig, die dielektrische Schicht 38 zu ätzen. Dementsprechend werden die Durchkontaktierungen 32 und die RDLs 40 in getrennten Prozessen hergestellt, was zu einem Anstieg der Herstellungskosten führt. Die höheren Kosten werden jedoch durch den Vorteil aufgewogen, dass eine Dicke der dielektrischen Schicht 38 auf einen Sollwert eingestellt werden kann, der größer als etwa 15 µm sein kann und etwa 20 µm bis 40 µm betragen kann. Wenn hingegen die dielektrische Schicht 42 aus einem lichtempfindlichen Material hergestellt wird, ist durch die Beschränkung der Belichtung die Dicke der dielektrischen Schicht 42 zum Beispiel auf einen Wert begrenzt, der kleiner als etwa 15 µm ist.
  • 11 zeigt die Herstellung von Durchkontaktierungen 50, die metallische Seed-Schichten 50A und metallische Bereiche (RDLs) 50B umfassen. Der entsprechende Schritt ist als ein Schritt 214 in dem Prozessablauf 200 angegeben, der in 22 gezeigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung kann die Herstellung der Durchkontaktierungen 50 die folgenden Schritte umfassen: Abscheiden einer metallischen Schutz-Seed-Schicht; Herstellen einer strukturierten Plattierungsmaske (nicht dargestellt) über der metallischen Schutz-Seed-Schicht; Plattieren der metallischen Bereiche 50B; Entfernen der Plattierungsmaske; und Ätzen der freigelegten Teile der metallischen Seed-Schicht. Die Materialien für die Durchkontaktierungen 50 können aus der gleichen Gruppe von in Frage kommenden Materialien wie zum Herstellen der Durchkontaktierungen 32 gewählt werden, und sie werden hier nicht wiederholt.
  • Dann wird eine dielektrische Schicht 52 so hergestellt, dass sie die RDL-Leitungsteile 46L und die Durchkontaktierungen 50 verkapselt. Der entsprechende Schritt ist als ein Schritt 216 in dem Prozessablauf 200 angegeben, der in 22 gezeigt ist. Die dielektrische Schicht 52 kann aus einem Material hergestellt werden, das aus der gleichen Gruppe von in Frage kommenden Materialien wie zum Herstellen der dielektrischen Schicht 38 gewählt wird, und sie kann aus einer Formmasse, einer Formunterfüllung, einem Epoxid, einem Harz, einem anorganischen dielektrischen Material oder dergleichen hergestellt werden oder kann dieses aufweisen. Dann wird ein Planarisierungsprozess, wie etwa ein CMP-Prozess oder ein mechanischer Schleifprozess, durchgeführt, um die dielektrische Schicht 52 zu planarisieren, bis die Durchkontaktierungen 50 freigelegt sind. Der entsprechende Schritt ist ebenfalls als der Schritt 216 in dem Prozessablauf 200 angegeben, der in 22 gezeigt ist. Durch den Planarisierungsprozess sind obere Enden der Durchkontaktierungen 50 im Wesentlichen auf gleicher Höhe (koplanar) mit einer Oberseite der dielektrischen Schicht 52.
  • 12 zeigt die Herstellung weiterer darüber befindlicher Strukturelemente, die RDLs 56 und eine dielektrische Schicht 58 umfassen. Der entsprechende Schritt ist als ein Schritt 218 in dem Prozessablauf 200 angegeben, der in 22 gezeigt ist. Zum Beispiel können einige der darüber befindlichen Schichten, die durch Punkte dargestellt sind, eine Mehrschichtstruktur bilden, die der Struktur ähnlich ist, die die dielektrischen Schichten 42 und 52 und die leitfähigen Strukturelemente 40, 46 und 50 umfasst. Bei einigen Ausführungsformen wird für die später hergestellten dielektrischen Schichten und die zuvor hergestellten dielektrischen Schichten 38, 42 und 52 gemeinsam ein Wechsel-Layout verwendet, wobei einige der Schichten aus homogenen Materialien hergestellt werden und andere Schichten aus heterogenen Materialien hergestellt werden. Jede Schicht, die aus einem homogenen Material hergestellt wird, kann so zwischen zwei aus heterogenen Materialien hergestellten Schichten eingefügt werden, dass sie diese zwei Schichten kontaktiert, und jede Schicht, die aus einem heterogenen Material hergestellt wird, kann so zwischen zwei aus homogenen Materialien hergestellten Schichten eingefügt werden, dass sie diese zwei Schichten kontaktiert. Zum Beispiel können die Schichten 24, 42 und 58 aus homogenen Materialien hergestellt werden, während die Schichten 38 und 52 aus heterogenen Materialien hergestellt werden können. Für die leitfähigen Strukturelemente in den darüber befindlichen Strukturen können in Abhängigkeit von den Materialien der jeweiligen dielektrischen Schichten ebenfalls die Strukturen der RDLs 46 und 50 verwendet werden.
  • Außerdem werden Metallisierungen unter dem Kontakthügel (UBMs) 60 und elektrische Verbindungselemente 62 hergestellt. Die entsprechenden Schritte sind als Schritte 220 und 222 in dem Prozessablauf 200 angegeben, der in 22 gezeigt ist. Die UBMs 60 können ähnlich wie die RDLs 46 hergestellt werden und können eine Haftschicht (wie etwa eine Titanschicht) und eine darüber befindliche Kupferschicht aufweisen. Die elektrischen Verbindungselemente 62 können zum Beispiel Lotbereiche sein oder aufweisen. In der gesamten Beschreibung werden Strukturelemente über der Ablöseschicht 22 gemeinsam als Verbund-Package-Substrat 64 bezeichnet. Das Verbund-Package-Substrat 64 weist keine Bauelement-Dies und aktiven Bauelemente auf.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung betragen Dicken T1 der RDL-Leitungsteile 46L und der RDLs 26, 40 und 56 etwa 1 µm bis etwa 20 µm. Dicken T2 der homogenen Schicht 42 (und der darüber befindlichen homogenen Schichten) können etwa 3 µm bis etwa 30 µm betragen. Dicken T3 der heterogenen Schichten 38 und 52 (und der darüber befindlichen heterogenen Schichten) können etwa 5 µm bis etwa 50 µm betragen. Die Dicke T3 ist größer als die Dicke T2, und ein Verhältnis T3/T2 kann etwa 1,5 bis etwa 3,0 betragen. Ein Abstand S2 zwischen den Leitungsteilen 46L und den darüber befindlichen RDLs (nicht dargestellt) kann etwa 5 µm bis etwa 40 µm betragen. Ein Verhältnis S2/S1 ist größer als 1,0 und kann bei einigen Ausführungsformen etwa 1,5 bis etwa 3,0 betragen.
  • 13 zeigt ein Bonden des Package-Substrats 66 an das Verbund-Package-Substrat 64. Der entsprechende Schritt ist als ein Schritt 224 in dem Prozessablauf 200 angegeben, der in 22 gezeigt ist. Es ist zwar nur ein Package-Substrat 66 dargestellt, aber es kann eine Mehrzahl von identischen Package-Substraten 66 geben, die an das Verbund-Package-Substrat 64 gebondet werden. Bei einigen Ausführungsformen weist das Package-Substrat 66 einen Kern 68 auf, der wiederum ein Kerndielektrikum 72, leitfähige Leitungen 70, die das Kerndielektrikum 72 durchdringen, und ein dielektrisches Füllmaterial 74 in den leitfähigen Leitungen 70 aufweist. Bei einigen Ausführungsformen wird das Kerndielektrikum 72 aus Glasfaserstoff, einem Epoxid, einem Harz, Prepreg oder dergleichen hergestellt. Die RDLs 76 und die dielektrische Schicht 78 werden auf gegenüberliegenden Schichten des Kerns 68 hergestellt und können durch die leitfähigen Leitungen 70 miteinander verbunden werden. Bondpads 80 können mit den RDLs 76 verbunden werden. Eine dielektrische Schicht 82 kann Randteile der Bondpads 80 bedecken, während mittlere Teile der Bondpads 80 freiliegen. Die dielektrische Schicht 82 kann zum Beispiel aus einer Lotmaske hergestellt werden.
  • Bei einigen Ausführungsformen wird ein Verkapselungsmaterial 84, das aus einer Formunterfüllung, einer Formmasse oder dergleichen hergestellt werden kann, so aufgebracht, dass es das Package-Substrat 66 verkapselt. Der entsprechende Schritt ist als ein Schritt 224 in dem Prozessablauf 200 angegeben, der in 22 gezeigt ist. Das Verkapselungsmaterial 84 ist in Kontakt mit den Seitenwänden des Package-Substrats 66. Die Struktur über der Ablöseschicht 22 wird nachstehend als eine Verbund-Package-Komponente 86 bezeichnet.
  • Dann wird die Verbund-Package-Komponente 86 von dem Träger 20 zum Beispiel durch Projizieren von Licht auf die Ablöseschicht 22 abgelöst, wobei das Licht (wie etwa ein Laserstrahl) durch den transparenten Träger 20 hindurchgeht. Der entsprechende Schritt ist als ein Schritt 226 in dem Prozessablauf 200 angegeben, der in 22 gezeigt ist. Die Ablöseschicht 22 wird dadurch zersetzt, und die Verbund-Package-Komponente 86 löst sich von dem Träger 20 ab. Die resultierende Struktur ist in 14 gezeigt. In nachfolgenden Schritten wird die dielektrische Pufferschicht 24 zum Beispiel durch Laserbohren strukturiert. Elektrische Verbindungselemente 87, die Lotbereiche sein können, werden so hergestellt, dass sie die Metallpads in den RDLs 26 kontaktieren. Der entsprechende Schritt ist als ein Schritt 228 in dem Prozessablauf 200 angegeben, der in 22 gezeigt ist.
  • Die Verbund-Package-Komponente 86 kann dann durch Zersägen des Verkapselungsmaterials 84 und der darunter befindlichen dielektrischen Schichten vereinzelt werden, sodass eine Mehrzahl von identischen Package-Substraten entsteht. Der entsprechende Schritt ist als ein Schritt 230 in dem Prozessablauf 200 angegeben, der in 22 gezeigt ist. Eines der vereinzelten Package-Substrate 86' ist in 15 gezeigt. Das Package-Substrat 86' umfasst ein Package-Substrat 64', das von dem Verbund-Package-Substrat 64 vereinzelt worden ist. Bei einigen Ausführungsformen wird das Package-Substrat 86' an Package-Komponenten 88 und 90 gebondet, sodass ein Package 92 entsteht. Der entsprechende Schritt ist als ein Schritt 232 in dem Prozessablauf 200 angegeben, der in 22 gezeigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung ist die Package-Komponente 88 ein Bauelement-Die. Bei einigen Ausführungsformen der vorliegenden Erfindung weist die Package-Komponente 88 einen Interposer (nicht dargestellt) und einen Bauelement-Die (oder eine Mehrzahl von Bauelement-Dies; nicht dargestellt) auf, der an den Interposer gebondet ist, wobei der Interposer direkt an das Package-Substrat 64' gebondet ist. Bei einigen Ausführungsformen der vorliegenden Erfindung ist die Package-Komponente 88 ein integriertes Fan-out-Package (InFO-Package), das einen Bauelement-Die (nicht dargestellt), der in einem Verkapselungsmaterial verkapselt ist, und RDLs aufweist, die auf dem Verkapselungsmaterial und dem Bauelement-Die hergestellt sind. Bei weiteren Ausführungsformen der vorliegenden Erfindung ist die Package-Komponente 88 eine Chip-auf-Wafer-auf-Substrat-Struktur (CoWoS-Struktur), die einen an einen Wafer gebondeten Chip aufweist, der dann abgesägt wird, um ein Package herzustellen, wobei das Package wiederum an ein Package-Substrat gebondet wird. Die Package-Komponente 90 kann zum Beispiel eine gedruckte Leiterplatte sein oder aufweisen.
  • 19A zeigt einen Teil des Package-Substrats 64'. Bei einigen Ausführungsformen umfasst die dargestellte Struktur dielektrische Schichten DL1 bis DL9 und weitere dielektrische Schichten, die die dielektrischen Schichten 24, 38, 42, 52, 58 und dergleichen von 12 darstellen. Signalübertragungsleitungen SL1 bis SL6 und Erderplatten GPL1 bis GPL4 entsprechen den RDLs 26, 40, 46, 56 und dergleichen, die in 12 gezeigt sind. Die Erderplatten GPL1 bis GPL4 sind elektrisch geerdet. Die Signalübertragungsleitungen SL1 bis SL6 verlaufen zwischen den entsprechenden Erderplatten GPL1, GPL2, GPL3 und GPL4 und können eine Einzelleitungs-Übertragungsleitung oder Differential-Übertragungsleitungen bilden. Bei einigen Ausführungsformen der vorliegenden Erfindung können die Übertragungsleitungen SL1 und SL2 ein Paar Differential-Übertragungsleitungen bilden, und die Übertragungsleitungen SL3 und SL4 können ebenfalls ein Paar Differential-Übertragungsleitungen bilden. Außerdem sind RDLs RDL1 bis RDL10 und Durchkontaktierungen V1, V2, V3, V4, V5, V6, V7 und dergleichen dargestellt. Die Formen dieser Durchkontaktierungen entsprechen dem Material und den Herstellungsverfahren für die entsprechenden dielektrischen Schichten, die unter Bezugnahme auf die 2 bis 6 sowie 9 und 10 erörtert worden sind.
  • Die in 19A gezeigte Struktur kann einigen Teilen in dem Package-Substrat 64' entsprechen, das in 12 gezeigt ist. Zum Beispiel können die dielektrischen Schichten DL2, DL4 und DL6 den dielektrischen Schichten 38 und 52 (12) entsprechen, und sie werden mit ähnlichen Materialien, ähnlichen Herstellungsverfahren und ähnlichen Dicken wie diese hergestellt, die größer sein können, und sie können aus einer Formmasse hergestellt werden. Die dielektrischen Schichten DL1, DL3 und DL5 können den dielektrischen Schichten 42 und 58 (15) entsprechen, und sie werden mit ähnlichen Materialien, ähnlichen Herstellungsverfahren und ähnlichen Dicken wie diese hergestellt, die kleiner sein können, und sie können aus einem lichtempfindlichen Material, wie etwa Polyimid oder PBO, hergestellt werden. 19A zeigt außerdem die RDLs mit Pads und Durchkontaktierungen zum Herstellen von vertikalen elektrischen Verbindungen, die den RDLs und den Durchkontaktierungen entsprechen, die in 12 gezeigt sind.
  • Die Struktur, die in den 19A und 15 gezeigt ist, kann zum Herstellen von Hochgeschwindigkeits-Übertragungsleitungen (wie etwa Differential-Übertragungsleitungen) verwendet werden und kann für große Packages verwendet werden, bei denen die Übertragungsleitungen lang sind und somit die Einfügungsdämpfung hoch ist. Zum Reduzieren der Einfügungsdämpfung wird die Leitungsbreite W1 (19A) der Übertragungsleitungen vorzugsweise vergrößert (zum Beispiel so, dass sie größer als etwa 15 µm bis etwa 20 µm ist), sodass der Widerstand der Übertragungsleitungen verringert werden kann. Die Vergrößerung der Breite der Übertragungsleitungen führt jedoch dazu, dass die Impedanz der Übertragungsleitungen nachteilig reduziert wird, was eine Nicht-Übereinstimmung der Impedanzwerte zwischen unterschiedlichen Teilen des Packages zur Folge hat. Bei den Ausführungsformen der vorliegenden Erfindung wird der Abstand S2 (12 und 19A) zwischen der Übertragungsleitung (wie etwa SL1/SL2/SL3/SL4) und einer der benachbarten Erderplatten (wie etwa GPL2) vergrößert, sodass bei einer Vergrößerung der Leitungsbreite W1 die Impedanz nicht reduziert wird und auf einem Sollwert (zum Beispiel 100 Ω) gehalten werden kann. Bei einigen Ausführungsformen wird der Abstand S1 nicht vergrößert. Das liegt daran, dass die Herstellung der RDLs in dickeren dielektrischen Schichten (wie etwa 38 in 12) mit zwei Plattierungsprozessen (wie etwa in den 2 bis 6) verbunden ist und die Herstellungskosten hoch sind. Wenn der Abstand S2 (19A) klein ist, können die dielektrischen Schichten (wie etwa DL1, DL3, DL5 usw.) unter Verwendung von lichtempfindlichen Materialien hergestellt werden, was bedeutet, dass die entsprechenden Durchkontaktierungen (wie etwa 46V in 12) und die entsprechenden RDL-Leitungen (wie etwa 46L in 12) in dem gleichen Prozess hergestellt werden können und die Kosten für die Herstellung dieser Teile der RDLs nicht steigen. Daher kann durch Verwenden von wechselnden dickeren und dünneren dielektrischen Schichten die Forderung, die Einfügungsdämpfung zu reduzieren und die Herstellungskosten niedrig zu halten, mit der Forderung, die Impedanz der Übertragungsleitungen nicht zu verringern, ins Gleichgewicht gebracht werden.
  • Die in 19A gezeigte Ausführungsform ist relativ kostengünstig, da einige dielektrische Schichten, wie etwa die Schichten DL1, DL3, DL5 und DL7, aus lichtempfindlichen Materialien hergestellt werden und die entsprechenden RDLs RDL2, RDL4, RDL6 usw. mit einem Einzelplattierungsprozess hergestellt werden (wie in den 9 und 10 gezeigt ist). Bei weiteren Ausführungsformen der vorliegenden Erfindung, die in 19B gezeigt sind, wird eine Hochleistungsstruktur hergestellt, bei der mehr Formmasse-Schichten verwendet werden. Entsprechend werden die RDLs in den Formmasse-Schichten unter Verwendung von Herstellungsverfahren mit zwei Plattierungsprozessen hergestellt (wie in den 2 bis 6 gezeigt ist). Zum Beispiel können in 19B die dielektrischen Schichten DL3 und DL5 (zusätzlich zu den Schichten DL2, DL4 und DL6) aus einer Formmasse hergestellt werden. Dementsprechend kann der Abstand Si” vergrößert werden, sodass er zum Beispiel in dem gleichen Bereich wie der Abstand S2 liegt. Die Leistung der resultierenden Struktur kann weiter angepasst und verbessert werden, was aber zu Lasten der Kosten geht. Dies bietet eine Möglichkeit für die Herstellung von Schaltkreisen, die eine bestimmte Leistung erfordern. Zur Anpassung an die Verwendung einer Formmasse zum Herstellen der dielektrischen Schichten DL3 und DL5 werden die Durchkontaktierungen V3, V5 und V7 und ihre darüber befindlichen Metallleitungen RDL3, RDL5 und RDL7 mit Doppelplattierungsprozessen (die den Prozessen in den 2 bis 6 ähnlich sind) hergestellt, wie es durch die Formen der Durchkontaktierungen V3, V5 und V7 angegeben ist. Es dürfte wohlverstanden sein, dass jede der in den 19A und 19B gezeigten Strukturen in jede der Ausführungsformen integriert werden kann, die in den 15, 16, 17 und 18 gezeigt sind.
  • Bei einigen Ausführungsformen, die in 19A gezeigt sind, ist die dielektrische Schicht (DL2, DL4 oder DL6) direkt über den Übertragungsleitungen (SL1/SL2 oder SL3/SL4) dicker als die dielektrischen Schichten (DL1, DL3 oder DL5) direkt unter den Übertragungsleitungen. Bei alternativen Ausführungsformen ist die dielektrische Schicht (DL2, DL4 oder DL6) direkt über den Übertragungsleitungen (SL1/SL2 oder SL3/SL4) dünner als die dielektrischen Schichten (DL1, DL3 oder DL5) direkt unter den Übertragungsleitungen. Bei diesen Ausführungsformen werden die dünneren dielektrischen Schichten DL2, DL4 und DL6 unter Verwendung (zum Beispiel) eines lichtempfindlichen Materials hergestellt, während die dickeren dielektrischen Schichten DL1, DL3 und DL5 unter Verwendung von heterogenen Materialien, wie etwa einer Formmasse, hergestellt werden.
  • 20 zeigt eine schematische Draufsicht der Übertragungsleitungen SL1 und SL2, wobei die in den 19A und 19B gezeigte Schnittansicht von dem Referenzquerschnitt 19 - 19 von 20 erhalten werden kann. Außerdem ist die beispielhafte Form der Erderplatten GPL1, GLP2, GPL3 und GPL4 unter Verwendung von Strichlinien gezeigt.
  • Kommen wir wieder zu 15 zurück. Bei einigen Ausführungsformen umfasst das Package-Substrat 64' horizontale Hochgeschwindigkeits-Übertragungsleitungen, und daher wird das Package-Substrat 64' zum Übertragen von Hochgeschwindigkeitssignalen (wie etwa Hochfrequenzsignalen) verwendet. Das Package-Substrat 66 kann zum Übertragen von Stromsignalen oder Signalen mit niedriger Geschwindigkeit verwendet werden. Dementsprechend können die dielektrischen Schichten in dem Package-Substrat 66 dick oder dünn sein, ohne die Leistung des resultierenden Schaltkreises zu beeinträchtigen.
  • Bei einigen Ausführungsformen werden einige der RDLs in dem Package-Substrat 64' zum Trassieren von horizontalen Hochgeschwindigkeits-Übertragungsleitungen verwendet, während andere RDLs keine Hochgeschwindigkeits-Übertragungsleitungen haben, die darin horizontal trassiert sind. Bei einigen Ausführungsformen kann für die dielektrischen Schichten (wie etwa die Schichten DL1 bis DL6 von 19A) mit horizontalen Hochgeschwindigkeits-Übertragungsleitungen das Wechselschema verwendet werden, während andere dielektrische Schichten (wie etwa die Schichten DL7 bis DL9 von 19A), die keine horizontalen Hochgeschwindigkeits-Übertragungsleitungen haben, unter Verwendung von lichtempfindlichen Materialien hergestellt werden können, wobei für die darin hergestellten RDLs das Schema der 9 und 10 verwendet wird. Zum Beispiel können die mehreren RDL-Schichten (wie etwa die RDLs 26, 40 und 46 von 15), die dichter an der Package-Komponente 88 sind, zum Trassieren von Hochgeschwindigkeits-Übertragungsleitungen verwendet werden, während die darüber befindlichen RDL-Schichten bis zu den RDLs 56 mit lichtempfindlichen Materialien hergestellt werden können. Somit werden die Materialien für die dielektrischen Schichten entsprechend ausgewählt.
  • Die Package-Herstellungsprozesse, die in den 1 bis 15 gezeigt sind, werden als Prozesse mit einem RDL-zuerst-Schema bezeichnet, bei dem RDLs in dem Package-Substrat 64' hergestellt werden, bevor die Package-Komponente 88 gebondet wird. 16 zeigt ein Package 92, das unter Verwendung eines RDL-zuletzt-Schemas hergestellt wird. Bei der Herstellung des Packages 92 wird zuerst die Package-Komponente 88 bereitgestellt, auf deren Oberfläche Metallpads 94 angeordnet sind. Dann wird ein Package-Substrat 64 schichtweise auf der Package-Komponente 88 hergestellt. Zum Beispiel wird zunächst eine dielektrische Schicht 24' aus einem lichtempfindlichen (homogenen) Material hergestellt, und RDLs 26' werden so hergestellt, dass sie sich in die dielektrische Schicht 24' hinein erstrecken, um die Metallpads 94 zu kontaktieren. In späteren Prozessen werden die dielektrischen Schichten 38, 42 und 52 und die RDLs/Durchkontaktierungen 32, 40, 46, 50 und 56 usw. hergestellt. Das Package-Substrat 66 wird dann an das Package-Substrat 64 gebondet und wird in dem Verkapselungsmaterial 84 verkapselt. Anschließend wird die resultierende Verbund-Package-Komponente vereinzelt, sodass eine Mehrzahl von Packages 92 entsteht, die das Package-Substrat 64' aufweisen.
  • 17 zeigt das Package 92 gemäß einigen Ausführungsformen. Diese Ausführungsformen sind dem Package von 15 (für das das RDL-zuerst-Schema verwendet wird) ähnlich, mit der Ausnahme, dass das in 15 gezeigte Package-Substrat 66 nicht verwendet wird. Stattdessen wird die Package-Komponente 90 direkt an das Package-Substrat 64' gebondet.
  • 18 zeigt das Package 92 gemäß einigen Ausführungsformen. Diese Ausführungsformen sind denen von 16 (für das das RDL-zuletzt-Schema verwendet wird) ähnlich, mit der Ausnahme, dass das Package-Substrat 66 nicht verwendet wird. Stattdessen wird die Package- Komponente 90 direkt an das Package-Substrat 64' gebondet.
  • 21 ist eine vergrößerte Darstellung eines Bereichs 96 von 15, der einen Teil (eines heterogenen Materials, wie etwa) der dielektrischen Schicht 38, einen Teil der dielektrischen Schicht 42 und einen Teil der RDL 40 zeigt. Wie vorstehend dargelegt worden ist, kann die dielektrische Schicht 38 ein Grundmaterial 38A, wie etwa ein Epoxid, ein Harz, ein Polymer und dergleichen, und kugelförmige Teilchen 38B aufweisen. Durch den Planarisierungsprozess können die oberen Teile einiger kugelförmiger Teilchen 38B entfernt werden, sodass partielle Teilchen entstehen, die planare Oberseiten haben, die mit der planaren Oberseite des Grundmaterials 38A koplanar sind. Die Unterseite der dielektrischen Schicht 42 kontaktiert die planaren Oberseiten der partiellen Teilchen 38B und des Grundmaterials 38A. Die dielektrische Schicht 42 kann aber auch homogen sein und keine Teilchen aufweisen.
  • Bei den vorstehend erläuterten Ausführungsformen werden einige Prozesse und Strukturelemente gemäß einigen Ausführungsformen der vorliegenden Erfindung erörtert, die zum Herstellen eines dreidimensionalen (3D) Packages verwendet werden. Es können auch andere Prozesse und Strukturelemente verwendet werden. Zum Beispiel können Prüfstrukturen zum Unterstützen der Verifikationsprüfung der 3D-Packaging- oder 3DIC-Bauelemente verwendet werden. Die Prüfstrukturen können zum Beispiel Prüfpads, die in einer Umverteilungsschicht oder auf einem Substrat hergestellt sind und die Prüfung der 3D-Packaging- oder 3DIC-Bauelemente ermöglichen, die Verwendung von Sonden und/oder Sondenkarten und dergleichen umfassen. Die Verifikationsprüfung kann an Zwischenstrukturen sowie an Endstrukturen durchgeführt werden. Außerdem können die hier beschriebenen Strukturen und Verfahren in Verbindung mit Prüfmethodologien verwendet werden, die eine Zwischenverifikation von erwiesenermaßen guten Dies umfassen, um die Ausbeute zu steigern und die Kosten zu senken.
  • Die Ausführungsformen der vorliegenden Erfindung haben mehrere Vorzüge. Durch Verwenden einer Formmasse oder eines ähnlichen Materials auf einer Seite (Oberseite oder Unterseite) von Übertragungsleitungen können die Breiten der Übertragungsleitungen vergrößert werden (um den Widerstand zu verringern), ohne dass es zu einer unerwünschten Reduzierung der Impedanz der Übertragungsleitungen kommt. Auf der anderen Seite (Unterseite oder Oberseite) kann ein lichtempfindliches Material verwendet werden, um die Herstellungskosten zu senken. Dadurch werden bei den Ausführungsformen der vorliegenden Erfindung die Leistung der Schaltkreise und die Herstellungskosten im Gleichgewicht gehalten.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren die folgenden Schritte auf: Herstellen einer ersten Umverteilungsleitung; Herstellen einer ersten Polymerschicht mit einem ersten Teil, der die erste Umverteilungsleitung umschließt, und einem zweiten Teil, der die erste Umverteilungsleitung überdeckt; Herstellen eines Paars Differential-Übertragungsleitungen über und in Kontakt mit der ersten Polymerschicht; Umspritzen des Paars Differential-Übertragungsleitungen mit einer ersten Formmasse, wobei die erste Formmasse einen ersten Teil, der das Paar Differential-Übertragungsleitungen umschließt, und einen zweiten Teil aufweist, der das Paar Differential-Übertragungsleitungen überdeckt; und Herstellen eines elektrischen Verbindungselements über und in elektrischer Verbindung mit dem Paar Differential-Übertragungsleitungen. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Herstellen einer zweiten Umverteilungsleitung zeitgleich mit dem Herstellen des Paars Differential-Übertragungsleitungen; Herstellen einer Durchkontaktierung über und in Kontakt mit der zweiten Umverteilungsleitung; und Durchführen eines Planarisierungsprozesses, um Oberseiten der Durchkontaktierung und der ersten Formmasse auf gleiche Höhe zu bringen. Bei einer Ausführungsform umfasst das Herstellen der zweiten Umverteilungsleitung einen ersten Plattierungsprozess, und das Herstellen der Durchkontaktierung umfasst einen zweiten Plattierungsprozess. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Herstellen einer ersten Erderplatte, die von dem Paar Differential-Übertragungsleitungen überdeckt wird, wobei das Paar Differential-Übertragungsleitungen mit einem ersten Abstand von der ersten Erderplatte beabstandet ist; und Herstellen einer zweiten Erderplatte, die das Paar Differential-Übertragungsleitungen überdeckt, wobei das Paar Differential-Übertragungsleitungen mit einem zweiten Abstand von der zweiten Erderplatte beabstandet ist, der größer als der erste Abstand ist. Bei einer Ausführungsform weist die erste Formmasse ein Grundmaterial und Füllstoffteilchen in dem Grundmaterial auf, wobei die erste Polymerschicht aus einem homogenen Material hergestellt wird. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Bonden eines ersten Package-Substrats an das elektrische Verbindungselement; und Durchführen eines Vereinzelungsprozesses zum Zersägen der ersten Polymerschicht und der ersten Formmasse in ein zweites Package-Substrat. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Herstellen einer zweiten Polymerschicht über und in Kontakt mit der ersten Formmasse; und Herstellen einer zweiten Formmasse über und in Kontakt mit der zweiten Polymerschicht.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren die folgenden Schritte auf: Herstellen einer Mehrzahl von Polymerschichten; Herstellen einer Mehrzahl von Formmasse-Schichten, wobei die mehreren Polymerschichten und die mehreren Formmasse-Schichten abwechselnd hergestellt werden und jede der mehreren Formmasse-Schichten mit Prozessen hergestellt wird, die ein Verteilen eines Formmasse-Materials und ein Durchführen eines Planarisierungsprozesses zum Ebnen einer Oberseite des Formmasse-Materials umfassen; Herstellen einer ersten Umverteilungsleitung in jeder der Mehrzahl von Polymerschichten; und Herstellen einer zweiten Umverteilungsleitung in jeder der Mehrzahl von Formmasse-Schichten. Bei einer Ausführungsform ist eine der Mehrzahl von Formmasse-Schichten dicker als eine erste und eine zweite Polymerschicht der Mehrzahl von Polymerschichten, wobei die erste Polymerschicht über und in Kontakt mit der einen der Mehrzahl von Formmasse-Schichten angeordnet ist und die zweite Polymerschicht unter und in Kontakt mit der einen der Mehrzahl von Formmasse-Schichten angeordnet ist. Bei einer Ausführungsform wird die Mehrzahl von Polymerschichten nicht mit Planarisierungsprozessen planarisiert. Bei einer Ausführungsform umfasst das Verfahren weiterhin ein Herstellen einer Mehrzahl von Durchkontaktierungen jeweils in einer der Mehrzahl von Formmasse-Schichten, wobei jede der Mehrzahl von Durchkontaktierungen und eine entsprechende darunter befindliche Umverteilungsleitung in getrennten Prozessen hergestellt werden. Bei einer Ausführungsform wird jede der Mehrzahl von Durchkontaktierungen mit einem entsprechenden Planarisierungsprozess planarisiert. Bei einer Ausführungsform umfasst das Verfahren weiterhin ein Bonden eines Package-Substrats zum elektrischen Verbinden mit der ersten Umverteilungsleitung. Bei einer Ausführungsform umfasst das Verfahren weiterhin ein Herstellen eines Paars Differential-Übertragungsleitungen in einer der Mehrzahl von Polymerschichten und der Mehrzahl von Formmasse-Schichten. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Herstellen einer ersten Erderplatte über dem Paar Differential-Übertragungsleitungen, wobei das Paar Differential-Übertragungsleitungen mit einem ersten Abstand von der ersten Erderplatte beabstandet ist; und Herstellen einer zweiten Erderplatte unter dem Paar Differential-Übertragungsleitungen, wobei das Paar Differential-Übertragungsleitungen mit einem zweiten Abstand von der zweiten Erderplatte beabstandet ist, der von dem ersten Abstand verschieden ist. Bei einer Ausführungsform ist das Paar Differential-Übertragungsleitungen in einer der Mehrzahl von Formmasse-Schichten angeordnet, und die erste Erderplatte und die zweite Erderplatte sind in zwei der Mehrzahl von Polymerschichten angeordnet, wobei der erste Abstand größer als der zweite Abstand ist.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung weist ein Package Folgendes auf: eine Mehrzahl von Polymerschichten, wobei die mehreren Polymerschichten erste Dicken haben; eine Mehrzahl von Formmasse-Schichten, wobei die mehreren Polymerschichten und die mehreren Formmasse-Schichten abwechselnd angeordnet sind und die mehreren Formmasse-Schichten zweite Dicken haben, die größer als die ersten Dicken sind; eine erste Umverteilungsleitung in jeder der mehreren Polymerschichten; und eine zweite Umverteilungsleitung in jeder der mehreren Formmasse-Schichten. Bei einer Ausführungsform weist das Package weiterhin ein Paar Differential-Übertragungsleitungen in einer der Mehrzahl von Polymerschichten und der Mehrzahl von Formmasse-Schichten auf. Bei einer Ausführungsform weist das Package weiterhin Folgendes auf: eine erste Erderplatte über dem Paar Differential-Übertragungsleitungen, wobei das Paar Differential-Übertragungsleitungen mit einem ersten Abstand von der ersten Erderplatte beabstandet ist; und eine zweite Erderplatte unter dem Paar Differential-Übertragungsleitungen, wobei das Paar Differential-Übertragungsleitungen mit einem zweiten Abstand von der zweiten Erderplatte beabstandet ist, der von dem ersten Abstand verschieden ist. Bei einer Ausführungsform sind die Mehrzahl von Polymerschichten und die Mehrzahl von Formmasse-Schichten Teile eines ersten Package-Substrats, wobei das Package weiterhin ein zweites Package-Substrat aufweist, das an das erste Package-Substrat gebondet ist.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Verfahren mit den folgenden Schritten: Herstellen einer ersten Umverteilungsleitung; Herstellen einer ersten Polymerschicht mit einem ersten Teil, der die erste Umverteilungsleitung umschließt, und einem zweiten Teil, der die erste Umverteilungsleitung überdeckt; Herstellen eines Paars Differential-Übertragungsleitungen über und in Kontakt mit der ersten Polymerschicht; Umspritzen des Paars Differential-Übertragungsleitungen mit einer ersten Formmasse, wobei die erste Formmasse einen ersten Teil, der das Paar Differential-Übertragungsleitungen umschließt, und einen zweiten Teil aufweist, der das Paar Differential-Übertragungsleitungen überdeckt; und Herstellen eines elektrischen Verbindungselements über und in elektrischer Verbindung mit dem Paar Differential-Übertragungsleitungen.
  2. Verfahren nach Anspruch 1, das weiterhin Folgendes umfasst: Herstellen einer zweiten Umverteilungsleitung zeitgleich mit dem Herstellen des Paars Differential-Übertragungsleitungen; Herstellen einer Durchkontaktierung über und in Kontakt mit der zweiten Umverteilungsleitung; und Durchführen eines Planarisierungsprozesses, um Oberseiten der Durchkontaktierung und der ersten Formmasse auf gleiche Höhe zu bringen.
  3. Verfahren nach Anspruch 2, wobei das Herstellen der zweiten Umverteilungsleitung einen ersten Plattierungsprozess umfasst und das Herstellen der Durchkontaktierung einen zweiten Plattierungsprozess umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes umfasst: Herstellen einer ersten Erderplatte, die von dem Paar Differential-Übertragungsleitungen überdeckt wird, wobei das Paar Differential-Übertragungsleitungen mit einem ersten Abstand von der ersten Erderplatte beabstandet ist; und Herstellen einer zweiten Erderplatte, die das Paar Differential-Übertragungsleitungen überdeckt, wobei das Paar Differential-Übertragungsleitungen mit einem zweiten Abstand von der zweiten Erderplatte beabstandet ist, der größer als der erste Abstand ist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Formmasse ein Grundmaterial und Füllstoffteilchen in dem Grundmaterial aufweist und die erste Polymerschicht aus einem homogenen Material hergestellt wird.
  6. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes umfasst: Bonden eines ersten Package-Substrats an das elektrische Verbindungselement; und Durchführen eines Vereinzelungsprozesses zum Zersägen der ersten Polymerschicht und der ersten Formmasse in ein zweites Package-Substrat.
  7. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes umfasst: Herstellen einer zweiten Polymerschicht über und in Kontakt mit der ersten Formmasse; und Herstellen einer zweiten Formmasse über und in Kontakt mit der zweiten Polymerschicht.
  8. Verfahren mit den folgenden Schritten: Herstellen einer Mehrzahl von Polymerschichten; Herstellen einer Mehrzahl von Formmasse-Schichten, wobei die mehreren Polymerschichten und die mehreren Formmasse-Schichten abwechselnd hergestellt werden und jede der mehreren Formmasse-Schichten mit Prozessen hergestellt wird, die Folgendes umfassen: Verteilen eines Formmasse-Materials, und Durchführen eines Planarisierungsprozesses, um eine Oberseite des Formmasse-Materials zu ebnen; Herstellen einer ersten Umverteilungsleitung in jeder der Mehrzahl von Polymerschichten; und Herstellen einer zweiten Umverteilungsleitung in jeder der Mehrzahl von Formmasse-Schichten.
  9. Verfahren nach Anspruch 8, wobei eine der Mehrzahl von Formmasse-Schichten dicker als eine erste und eine zweite Polymerschicht der Mehrzahl von Polymerschichten ist, wobei die erste Polymerschicht über und in Kontakt mit der einen der Mehrzahl von Formmasse-Schichten angeordnet ist und die zweite Polymerschicht unter und in Kontakt mit der einen der Mehrzahl von Formmasse-Schichten angeordnet ist.
  10. Verfahren nach Anspruch 8 oder 9, wobei die Mehrzahl von Polymerschichten nicht mit Planarisierungsprozessen planarisiert wird.
  11. Verfahren nach einem der Ansprüche 8 bis 10, das weiterhin ein Herstellen einer Mehrzahl von Durchkontaktierungen jeweils in einer der Mehrzahl von Formmasse-Schichten umfasst, wobei jede der Mehrzahl von Durchkontaktierungen und eine entsprechende darunter befindliche Umverteilungsleitung in getrennten Prozessen hergestellt werden.
  12. Verfahren nach Anspruch 11, wobei jede der Mehrzahl von Durchkontaktierungen mit einem entsprechenden Planarisierungsprozess planarisiert wird.
  13. Verfahren nach einem der Ansprüche 8 bis 12, das weiterhin ein Bonden eines Package-Substrats zum elektrischen Verbinden mit der ersten Umverteilungsleitung umfasst.
  14. Verfahren nach einem der Ansprüche 8 bis 13, das weiterhin ein Herstellen eines Paars Differential-Übertragungsleitungen in einer der Mehrzahl von Polymerschichten und der Mehrzahl von Formmasse-Schichten umfasst.
  15. Verfahren nach Anspruch 14, das weiterhin Folgendes umfasst: Herstellen einer ersten Erderplatte über dem Paar Differential-Übertragungsleitungen, wobei das Paar Differential-Übertragungsleitungen mit einem ersten Abstand von der ersten Erderplatte beabstandet ist; und Herstellen einer zweiten Erderplatte unter dem Paar Differential-Übertragungsleitungen, wobei das Paar Differential-Übertragungsleitungen mit einem zweiten Abstand von der zweiten Erderplatte beabstandet ist, der von dem ersten Abstand verschieden ist.
  16. Verfahren nach Anspruch 15, wobei das Paar Differential-Übertragungsleitungen in einer der Mehrzahl von Formmasse-Schichten angeordnet ist und die erste Erderplatte und die zweite Erderplatte in zwei der Mehrzahl von Polymerschichten angeordnet sind, wobei der erste Abstand größer als der zweite Abstand ist.
  17. Package mit: einer Mehrzahl von Polymerschichten, wobei die mehreren Polymerschichten erste Dicken haben; einer Mehrzahl von Formmasse-Schichten, wobei die mehreren Polymerschichten und die mehreren Formmasse-Schichten abwechselnd angeordnet sind, wobei die mehreren Formmasse-Schichten zweite Dicken haben, die größer als die ersten Dicken sind; einer ersten Umverteilungsleitung in jeder der Mehrzahl von Polymerschichten; und einer zweiten Umverteilungsleitung in jeder der Mehrzahl von Formmasse-Schichten.
  18. Package nach Anspruch 17, das weiterhin ein Paar Differential-Übertragungsleitungen in einer der Mehrzahl von Polymerschichten und der Mehrzahl von Formmasse-Schichten aufweist.
  19. Package nach Anspruch 18, das weiterhin Folgendes aufweist: eine erste Erderplatte über dem Paar Differential-Übertragungsleitungen, wobei das Paar Differential-Übertragungsleitungen mit einem ersten Abstand von der ersten Erderplatte beabstandet ist; und eine zweite Erderplatte unter dem Paar Differential-Übertragungsleitungen, wobei das Paar Differential-Übertragungsleitungen mit einem zweiten Abstand von der zweiten Erderplatte beabstandet ist, der von dem ersten Abstand verschieden ist.
  20. Package nach einem der Ansprüche 17 bis 19, wobei die Mehrzahl von Polymerschichten und die Mehrzahl von Formmasse-Schichten Teile eines ersten Package-Substrats sind und das Package weiterhin ein zweites Package-Substrat aufweist, das an das erste Package-Substrat gebondet ist.
DE102019130405.9A 2019-10-18 2019-11-12 Hybrid-dielektrikum-schema in packages Pending DE102019130405A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/656,642 US11195788B2 (en) 2019-10-18 2019-10-18 Hybrid dielectric scheme in packages
US16/656,642 2019-10-18

Publications (1)

Publication Number Publication Date
DE102019130405A1 true DE102019130405A1 (de) 2021-04-22

Family

ID=75268624

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019130405.9A Pending DE102019130405A1 (de) 2019-10-18 2019-11-12 Hybrid-dielektrikum-schema in packages

Country Status (5)

Country Link
US (2) US11195788B2 (de)
KR (1) KR102382717B1 (de)
CN (1) CN112687651A (de)
DE (1) DE102019130405A1 (de)
TW (1) TWI731619B (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11508665B2 (en) * 2020-06-23 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Packages with thick RDLs and thin RDLs stacked alternatingly
KR20230128976A (ko) * 2022-02-28 2023-09-05 이비덴 가부시키가이샤 프린트 배선판

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018123492A1 (de) * 2018-03-26 2019-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterbauelement und herstellungsverfahren

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3635219B2 (ja) * 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
KR100660604B1 (ko) 2005-04-21 2006-12-22 (주)웨이브닉스이에스피 금속 박편을 이용한 수동 소자 및 반도체 패키지의제조방법
US8941244B1 (en) * 2013-07-03 2015-01-27 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
JP2015226034A (ja) 2014-05-30 2015-12-14 京セラサーキットソリューションズ株式会社 配線基板
US9601353B2 (en) * 2014-07-30 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with molding structures and methods of forming the same
US9715131B2 (en) 2014-09-11 2017-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package including dielectric waveguide
US10109604B2 (en) 2015-03-30 2018-10-23 Sony Corporation Package with embedded electronic components and a waveguide cavity through the package cover, antenna apparatus including package, and method of manufacturing the same
US10629540B2 (en) 2017-09-27 2020-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
JP2019071393A (ja) 2017-10-11 2019-05-09 イビデン株式会社 プリント配線板
US11069671B2 (en) 2018-03-23 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018123492A1 (de) * 2018-03-26 2019-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterbauelement und herstellungsverfahren

Also Published As

Publication number Publication date
TW202117875A (zh) 2021-05-01
KR20210047226A (ko) 2021-04-29
CN112687651A (zh) 2021-04-20
US11195788B2 (en) 2021-12-07
TWI731619B (zh) 2021-06-21
KR102382717B1 (ko) 2022-04-06
US20210118787A1 (en) 2021-04-22
US20220093498A1 (en) 2022-03-24

Similar Documents

Publication Publication Date Title
DE102019105763B4 (de) Integriertes photonisches package undverfahren zu dessen herstellung
DE102019109690B4 (de) Halbleiterstrukturen und Verfahren zu deren Herstellung
DE102019130567B4 (de) Package mit brücken-die zum verbinden und verfahren zu dessen herstellung
DE102020101431B4 (de) Halbleitervorrichtung und Herstellungsverfahren
DE102019103729B4 (de) Halbleiter-package und verfahren
DE102018130035B4 (de) Package und verfahren
DE102016100270A1 (de) Bondstrukturen und verfahren zu ihrer herstellung
DE102015105981A1 (de) Gehäuse und Verfahren zum Bilden von Gehäusen
DE102019103952A1 (de) Kreuzwafer-RDLs in konstruierten Wafern
DE10234208A1 (de) Waferlevel-Stapelchippackung und Herstellungsverfahren hierfür
DE102020108542B4 (de) Package unter Verwendung von Verstärkungs-Patches und Verfahren zur Herstellung
DE102020100946B4 (de) Getrenntes strom- und erdungsdesign zur ertragsverbesserung
DE102008003160A1 (de) Wafer Level Package (WLP) mit Die-Aufnahmebohrung und Verfahren zu deren Herstellung
DE102019117763A1 (de) Seitenwandschutz für metallkontakthügel
DE102018117689A1 (de) Unterstützen von Info-Packages zum Reduzieren von Durchbiegung
DE102019113476A1 (de) Halbleiter-bauelement und verfahren zu dessen herstellung
DE102016100523B4 (de) Multi-Stack-Package-on-Package-Strukturen
DE102011053356A1 (de) Halbleiterstruktur und Verfahren zu deren Herstellung
DE102019120381A1 (de) Integriertes schaltungs-package und verfahren
DE102016114814B4 (de) Halbleitervorrichtung und Herstellungsverfahren
DE102020117547A1 (de) Packages mit abwechselnd gestapelten dicken rdls und dünnen rdls
DE102018126129A1 (de) Verfahren zum Bilden von Umverteilungsleitungen, und darauf gebildeter Aufbau
DE102019130405A1 (de) Hybrid-dielektrikum-schema in packages
DE102021128933A1 (de) Halbleiter-package und verfahren zu dessen herstellung
DE102019104259A1 (de) Sensor-package und verfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication