DE102018218564A1 - Leistungshalbleitervorrichtung und Herstellungsverfahren derselben - Google Patents

Leistungshalbleitervorrichtung und Herstellungsverfahren derselben Download PDF

Info

Publication number
DE102018218564A1
DE102018218564A1 DE102018218564.6A DE102018218564A DE102018218564A1 DE 102018218564 A1 DE102018218564 A1 DE 102018218564A1 DE 102018218564 A DE102018218564 A DE 102018218564A DE 102018218564 A1 DE102018218564 A1 DE 102018218564A1
Authority
DE
Germany
Prior art keywords
impurities
conductivity type
activation
field stop
concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102018218564.6A
Other languages
English (en)
Inventor
Ju Hwan Lee
Hyuk Woo
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hyundai Mobis Co Ltd
Original Assignee
Hyundai Autron Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Autron Co Ltd filed Critical Hyundai Autron Co Ltd
Publication of DE102018218564A1 publication Critical patent/DE102018218564A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

Bereitgestellt wird eine Halbleitervorrichtung. Die Vorrichtung umfasst eine Epitaxieschicht, welche einen Teil eines Aktiv-Zellbereichs bildet und mit Störstellen eines ersten Leitungstyps einer ersten Konzentration dotiert ist; einen Feldstoppbereich, welcher unterhalb der Epitaxieschicht positioniert ist und mit Störstellen eines zweiten Leitungstyps bei einer zweiten Konzentration dotiert ist, welche dann aktiviert werden; und einen Kollektor-Bereich, welcher unterhalb des Feldstoppbereichs 70 positioniert ist und mit Störstellen eines zweiten Leitungstyps dotiert ist. Der Fensterbereich wird durch wiederholtes alternierendes Anordnen von Bereichen, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps relativ stark ist, und Bereichen, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps relativ schwach ist, ausgebildet.

Description

  • Querverweis zu verwandten Anmeldungen
  • Diese Anmeldung beansprucht die Priorität und den Vorzug aus der am 30. Oktober 2017 beim koreanischen Patentamt eingereichten koreanischen Patentanmeldung mit der Nummer 10-2017-0142732 , deren gesamte Inhalte hierin durch Bezugnahme eingebunden sind.
  • Hintergrund
  • Gebiet
  • Die vorliegende Erfindung betrifft eine Leistungshalbleitervorrichtung und ein Herstellungsverfahren davon, und insbesondere eine Isolierte-Gate-Bipolar-Transistor (IGBT) Vorrichtung und ein Herstellungsverfahren davon.
  • Verwandte Technologie
  • Ein Isolierte-Gate-Bipolar-Transistor (IGBT) wird durch eine funktionale Integration einer Metalloxid-Halbleiter (MOS) Technologie und Bipolar-Physik entwickelt. Diese ist durch deren geringe Sättigungsspannung und schnelle Schalteigenschaften charakterisiert. Dessen Anwendung erstreckt sich auf Anwendungen, welche nicht mit Thyrostoren, bipolaren Transistoren, MOSFETs, und so weiter realisiert werden können. Diese ist ebenso eine Leistungshalbleitervorrichtung einer nächsten Generation, welche im Wesentlichen in einem Hocheffizienz, Hochgeschwindigkeitsleistungssystem im Wesentlichen Verwendung findet, welches in einem Spannungsbereich von 300 V oder mehr weithin verwendet wird. Seit der Entwicklung von Leistung-MOSFETs in den 1970er Jahren wurden MOSFETs als Schaltvorrichtungen in den Gebieten verwendet, bei welchen Schnell-Schalteigenschaften notwendig sind, während Bipolar-Transistoren, Thyristoren, GTOs und so weiter in den Gebieten verwendet wurden, bei welchen eine große Menge an Stromleitung bei mittleren bis hohen Spannungen notwendig ist. Der IGBT, welcher in den frühen 1980er Jahren entwickelt wurde, weist eine bessere Stromeigenschaft als Bipolar-Transistoren in Bezug auf Ausgabeeigenschaften auf und weist Gate-Betriebseigenschaften wie MOSFET in Bezug auf Eingabeeigenschaften auf, und daher ist dieser zum Schalten bei einer hohen Geschwindigkeit von ungefähr 100 kHz geeignet. Entsprechend wird der IGBT in einem weiten Anwendungsbereich von Industrie- bis Heim-Elektronik verwendet, da diese nicht nur für Vorrichtungen zum Ersetzen von MOSFET, bipolaren Transistoren und Thyristoren verwendet wird, sondern ebenso zum Schaffen von neuen Anwendungssysteme.
  • Ein verwandter Stand der Technik ist die koreanische Veröffentlichungsschrift mit der Nummer 20140057630 (veröffentlicht am 13. Mai 2014, mit dem Titel „IGBT und Herstellungsverfahren davon“).
  • Zusammenfassung
  • Eine Aufgabe der vorliegenden Erfindung ist es eine Halbleitervorrichtung bereitzustellen, welche zum Verbessern sowohl einer Effizienz als auch einer Robustheit geeignet ist, und ein Verfahren zum Herstellen davon. Allerdings sind diese Probleme illustrativ, und somit ist der Schutzbereich der vorliegenden Erfindung nicht darauf beschränkt.
  • Eine Leistungshalbleitervorrichtung gemäß einem Aspekt der vorliegenden Erfindung zum Lösen der obigen Probleme wird bereitgestellt. Die Leistungshalbleitervorrichtung umfasst eine Epitaxieschicht, welche einen Teil eines Aktiv-Zellbereichs bildet und mit Störstellen eines ersten Leitungstyps bei einer ersten Konzentration dotiert ist; einen Feldstoppbereich, welcher unterhalb der Epitaxieschicht angeordnet ist und mit Störstellen eines zweiten Leitungstyps bei einer zweiten Konzentration dotiert ist, welche dann aktiviert sind; und einen Kollektor-Bereich, welcher unterhalb des Feldstoppbereichs positioniert ist und mit Störstellen eines zweiten Leitungstyps dotiert ist, wobei der Feldstoppbereich durch wiederholtes alternierendes Anordnen von Bereichen, bei welchen die Aktivierung von Störstellen des ersten Leitungstyps relativ stark ist, und Bereichen, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps relativ schwach ist, gebildet ist.
  • Wenn die Leistungshalbleitervorrichtung eingeschaltet wird, ist ein Lochstrom, welcher durch die Bereiche des Feldbereichs, bei welchem die Aktivierung relativ schwach ist, hindurch tritt, größer als ein Lochstrom, welcher durch den Bereich des Feldstoppbereichs hindurchtritt, bei welchem die Aktivierung relativ stark ist, und, wenn die Leistungshalbleitervorrichtung ausgeschaltet wird, ist ein Strom, welcher durch die Bereiche des Feldstoppbereichs hindurchtritt, bei welchem die Aktivierung relativ stark ist, größer als ein Strom, welcher durch die Bereiche des Feldstoppbereichs hindurchtritt, bei welchem die Aktivierung relativ schwach ist.
  • In der Leistungshalbleitervorrichtung kann die zweite Konzentration der Störstellen des ersten Leitungstyps in dem Feldstoppbereich höher als die erste Konzentration der Störstellen des ersten Leitungstyps in der Epitaxieschicht sein.
  • In der Leistungshalbleitervorrichtung können der erste Leitungstyp und der zweite Leitungstyp entgegengesetzte Leitungstypen sein und können jeweils ein p-Typ oder n-Typ sein.
  • Ein Verfahren zum Herstellen einer Leistungshalbleitervorrichtung entsprechend einem anderen Aspekt der vorliegenden Erfindung zum Lösen der obigen Probleme wird bereitgestellt. Das Verfahren umfasst: Ausbilden einer Epitaxieschicht, welche einen Teil eines Aktiv-Zellbereichs bildet und mit Störstellen eines ersten Leitungstyps bei einer ersten Konzentration dotiert ist, auf einem Halbleiterwafer; Ausbilden einer Gate-Struktur auf der Epitaxieschicht; Entfernen des Halbleiterwafers mit Ausnahme eines Rands des Halbleiterwafers; Ausbilden eines Feldstoppbereichs durch Dotieren eines unteren Abschnitts der Epitaxieschicht mit Störstellen eines ersten Leitungstyps bei einer zweiten Konzentration und durch Aktivieren der Störstellen unter Verwendung eines ersten Lasertemperprozess (Laserglühprozess); und Ausbilden eines Kollektor-Bereichs durch Dotieren eines Bereichs des unteren Abschnitts der Epitaxieschicht unterhalb des Feldstoppbereichs mit Störstellen eines zweiten Leitungstyps und durch Aktivieren der Störstellen unter Verwendung eines zweiten Lasertemperprozess, wobei der erste Temperprozess derart ausgeführt wird, dass Bereiche, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps und der zweiten Konzentration relativ stark ist, und Bereiche, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps und der zweiten Konzentration relativ schwach ist, wiederholt alternierend angeordnet werden.
  • Ein Verfahren zum Herstellen einer Leistungshalbleitervorrichtung gemäß einem weiteren Aspekt der vorliegenden Erfindung zum Lösen der obigen Probleme wird bereitgestellt. Das Verfahren umfasst: Ausbilden einer Epitaxieschicht, welche einen Teil eines Aktiv-Zellbereichs bildet und mit Störstellen eines ersten Leitungstyps bei einer ersten Konzentration dotiert ist, auf einem Halbleiterwafer; Ausbilden einer Gate-Struktur auf der Epitaxieschicht; Entfernen des Halbleiterwafers mit Ausnahme eines Rands des Halbleiterwafers; Ausbilden eines Kollektor-Bereichs durch Dotieren eines unteren Abschnitts der Epitaxieschicht mit Störstellen eines zweiten Leitungstyps und durch Aktivieren der Störstellen unter Verwendung eines zweiten Lasertemperprozess; und Ausbilden eines Feldstoppbereichs durch Dotieren des Kollektor-Bereichs in dem unteren Abschnitt der Epitaxieschicht mit Störstellen eines ersten Leitungstyps bei einer zweiten Konzentration und durch Aktivieren der Störstellen unter Verwendung eines ersten Lasertemperprozess, wobei der erste Lasertemperprozess derart ausgeführt wird, dass Bereiche, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps und der zweiten Konzentration relativ stark ist, und Bereiche, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps und der zweiten Konzentration relativ schwach ist, wiederholt alternierend angeordnet werden.
  • In dem Verfahren zur Herstellung einer Leistungshalbleitervorrichtung kann der erste Lasertemperprozess derart ausgeführt werden, dass zumindest die Laserenergie und/oder die Glühdauer differenziell auf Bereiche angewendet werden, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps relativ stark ist, und die Bereiche, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps relativ schwach ist, sodass die Bereiche, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps relativ stark ist, und die Bereiche, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps relativ schwach ist, in dem Feldstoppbereich wiederholt alternierend angeordnet werden.
  • In dem Verfahren zum Herstellen einer Leistungshalbleitervorrichtung kann ein entfernen des Halbleiterwafers mit Ausnahme des Rands des Halbleiterwafers den Schritt zum Entfernen unter Verwendung eines Tyco-Prozess-Abriebprozesses umfassen.
  • Entsprechend Ausführungsformen der vorliegenden Erfindung, wie oben beschrieben, können eine Leistungshalbleitervorrichtung und ein Verfahren zum Herstellen davon umgesetzt werden, welche zum Verbessern sowohl einer Effizienz als auch einer Robustheit geeignet sind. Natürlich ist der Schutzbereich der vorliegenden Erfindung nicht durch diese Effekte beschränkt.
  • Figurenliste
    • 1 stellt einen Abschnitt eines Aktiv-Zellbereichs einer konventionellen Leistungshalbleitervorrichtung dar.
    • 2 zeigt eine Tabelle, welche das Konzentrationsprofil, eine Effizienz und Robustheit gemäß der Dicke eines Feldstoppbereichs in einem Bereich A aus 1 darstellt.
    • 3 ist ein Graph, welcher die Beziehung zwischen einer Effizienz und einer Robustheit in einer konventionellen Leistungshalbleitervorrichtung zeigt.
    • 4A und 4B stellen die Effizienz und Robustheit in einer Leistungshalbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung dar.
    • 5 ist eine Querschnittsansicht eines Aktiv-Zellbereichs in einer Leistungshalbleitervorrichtung entsprechend einer Ausführungsform der vorliegenden Erfindung.
    • 6A bis 6C und 7A bis 7D stellen jeweils Teile eines Prozess zum Herstellen einer Leistungshalbleitervorrichtung entsprechend einer Ausführungsform der vorliegenden Erfindung dar.
    • 8A und 8B stellen die Gitteränderungen aufgrund einer Aktivierung entsprechend eines Ionenimplantation Prozesses und eines nachfolgenden Temperprozesses dar.
    • 9 zeigt eine Tabelle, welche die Pufferschicht-Struktur, das Störstellenkonzentrationsprofil, die Effizienz und die Robustheit in der Leistungshalbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung und Vergleichsbeispielen zusammenfasst.
  • <Erläuterung von Bezugszeichen>
    • 10: Epitaxieschicht
    • 70: Feldstoppbereich als Pufferschicht
    • 70a: Bereich, bei welchem die Aktivierung der Störstellen eines ersten Leitungstyps relativ stark ist
    • 70b: Bereich, bei welchem die Aktivierung der Störstellen eines ersten Leitungstyps relativ schwach ist
    • 71 Kollektor-Bereich
  • Detailbeschreibung
  • Nachfolgend werden Ausführungsformen der vorliegenden Erfindung genau mit Bezug zu den beiliegenden Figuren beschrieben. Allerdings sollte verstanden werden, dass die vorliegende Erfindung nicht auf die nachstehend beschriebenen Ausführungsformen beschränkt ist, sondern in zahlreichen anderen Formen ausgeführt werden kann. Die nachstehenden Ausführungsformen sind dazu gedacht eine vollständigere Beschreibung der vorliegenden Offenbarung zu geben, und sind bereitgestellt, um den Schutzbereich der Offenbarung dem Fachmann vollständig zu vermitteln. Ebenso können zumindest die Komponenten zur Vereinfachung der Erläuterung in deren Größe übertrieben oder reduziert sein. Ähnliche Bezugszeichen bezeichnen ähnliche Elemente durch die Figuren hindurch.
  • In dieser Beschreibung können ein erster Leitungstyp und ein zweiter Leitungstyp entgegengesetzte Leitungstypen aufweisen, und können jeweils ein n-Typ oder ein p-Typ sein. Beispielsweise kann der erste Leitungstyp ein n-Typ sein und kann der zweite Leitungstyps ein p-Typ sein, und diese Leitungstypen sind beispielhaft in den beiliegenden Figuren dargestellt. Allerdings ist die technische Idee der vorliegenden Erfindung nicht darauf beschränkt. Beispielsweise kann der erste Leitungstyp ein p-Typ sein und kann der zweite Leitungstyps ein n-Typ sein.
  • 1 stellt einen Abschnitt eines Aktiv-Zellbereichs einer konventionellen Leistungshalbleitervorrichtung dar. 2 zeigt eine Tabelle, welche das Konzentrationsprofil, Effizienz und Robustheit entsprechend der Dicke eines Feldstoppbereich in einem Bereich A einer konventionellen Leistungshalbleitervorrichtung darstellt.
  • Mit Bezug zu den 1 bis 3, umfasst eine Leistungshalbleitervorrichtung eine Epitaxieschicht 10, welche einen Teil eines Aktiv-Zellbereichs bildet und mit Störstellen eines ersten Leitungstyps bei einer ersten Konzentration dotiert ist, einen Feldstoppbereich 70, welcher unterhalb der Epitaxieschicht 10 angeordnet ist und mit Störstellen eines ersten Leitungstyps bei einer zweiten Konzentration dotiert ist, welche dann aktiviert werden, und einen Kollektor-Bereich 71, welcher unterhalb des Feldstoppbereichs 70 angeordnet ist und mit Störstellen eines zweiten Leitungstyps dotiert ist. Hierbei kann der Feldstoppbereich 70 als eine Pufferschicht verstanden werden.
  • Falls die Dicke des Feldstoppbereichs 70 relativ klein ist, ist ein nach oben gerichteter Strom durch Löcher während eines Einschaltens relativ hoch, und daher ist die Schaltgeschwindigkeit (Effizienz) gut. Allerdings gibt es ein Problem, dass der nach unten gerichtete Aus-Strom durch Elektronen während eines Ausschaltens relativ gering ist und daher die Robustheit schlecht ist.
  • Indessen, falls die Dicke des Feldstoppbereichs 70 relativ groß ist, ist der nach unten gerichtete Aus-Strom durch Elektronen während einem Ausschalten relativ hoch und ist daher die Robustheit gut. Allerdings gibt es ein Problem, dass der nach oben gerichtete Strom durch Löcher während eines Einschaltens relativ gering ist und daher die Schaltgeschwindigkeit (Effizienz) schlecht ist.
  • Somit weisen die Leistungshalbleitervorrichtungen normalerweise einen Kompromiss zwischen der Effizienz und der Robustheit auf.
  • Die 4A und 4B stellen die Effizienz und die Robustheit in einer Leistungshalbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung dar.
  • Eine Leistungshalbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung umfasst eine Epitaxieschicht 10, welche einen Teil eines Aktiv-Zellbereichs bildet und mit Störstellen eines ersten Leitungstyps bei einer ersten Konzentration dotiert ist, und einen Feldstoppbereich 70, welcher unterhalb der Epitaxieschicht 10 positioniert ist und mit Störstellen eines ersten Leitungstyps bei einer zweiten Konzentration dotiert ist, welche dann aktiviert werden.
  • Der Feldstoppbereich 70 ist ausgebildet durch wiederholtes alternierendes Anordnen von Bereichen 70a, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps relativ stark ist, und Bereichen 70b, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps relativ schwach ist. Beispielsweise kann der Bereich 70a und 70b alternierend angeordnet werden, während diese miteinander in der Richtung parallel zur oberen Oberfläche der Epitaxieschicht 10 verbunden sind. In anderen Fällen kann der Bereich 70a, bei welchem die Aktivierung der Störstellen des ersten Leitungstyps relativ stark ist, länger als der Bereich 70b, bei welchem die Aktivierung der Störstellen des ersten Leitungstyps relativ schwach ist, entlang der Tiefenrichtung (vertikale Richtung in der Figur) der Leistungshalbleitervorrichtung sein.
  • Mit Bezug zu 4A, wenn die Leistungshalbleitervorrichtung entsprechend der Ausführungsform der vorliegenden Erfindung eingeschaltet wird, ist ein Lochstrom, welcher durch den Bereich 70b des Feldstoppbereichs hindurchtritt, bei welchem die Aktivierung relativ schwach ist, größer als ein Lochstrom, welcher den Bereich 70a des Feldstoppbereichs 70, bei welchem die Aktivierung relativ stark ist, hindurchtritt, wodurch eine Zunahme einer Effizienz durch den Niedrigaktivierungsbereich sichergestellt wird.
  • Mit Bezug zu 4B, wenn die Leistungshalbleitervorrichtung entsprechend der Ausführungsform der vorliegenden Erfindung ausgeschaltet wird, ist ein Elektronenstrom, welcher durch den Bereich 70a des Feldstoppbereichs 70 fließt, bei welchem die Aktivierung relativ stark ist, größer als ein Elektronenstrom, welcher durch den Bereich 70b hindurchtritt, bei welchem die Aktivierung relativ schwach ist, sodass der Aus-Strom durch den Aktivierungsbereich effektiv fließt, und dadurch die Robustheit sichergestellt ist.
  • Daher weist die Leistungshalbleitervorrichtung entsprechend der Ausführungsform der vorliegenden Erfindung einen vorteilhaften Effekt auf, dass die Effizienz und die Robustheit gleichzeitig sichergestellt werden kann, mit dem Feldstoppbereich 70, welcher durch wiederholtes alternierendes Anordnen von Bereichen 70a, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps relativ stark ist, und Bereichen 70b, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps relativ schwach ist.
  • 5 ist eine Querschnittsansicht eines Aktiv-Zellenbereichs in einer Leistungshalbleitervorrichtung entsprechend einer Ausführungsform der Erfindung.
  • Mit Bezug zu 5, umfasst eine Leistungshalbleitervorrichtung 100 entsprechend einer Ausführungsform der vorliegenden Erfindung eine Epitaxieschicht 10, welche einen Teil eines Aktiv-Zellenbereichs bildet und mit Störstellen eines ersten Leitungstyps bei einer ersten Konzentration dotiert ist, einen Feldstoppbereich 70, welcher unterhalb der Epitaxieschicht 10 positioniert ist und mit Störstellen eines ersten Leitungstyps bei einer zweiten Konzentration dotiert ist, welche dann aktiviert werden, und einen Kollektor-Bereich 71, welcher unterhalb des Feldstoppbereichs 70 positioniert ist und mit Störstellen eines zweiten Leitungstyps dotiert ist. Der Feldstoppbereich 70 ist durch wiederholtes alternierendes Anordnen von Bereichen, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps relativ stark ist, und Bereichen, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps relativ schwach ist, ausgebildet.
  • Die Epitaxieschicht 10, als ein Trägermaterial, kann verstanden werden, sodass eine Epitaxieschicht, welche epitaktisch auf einem Halbleiterwafer gewachsen ist, umfasst. Halbleiterwafer kann beispielsweise einen Halbleiterwafer umfassen, welcher mit Störstellen eines ersten Leitungstyps leicht dotiert ist. Die Dotierungskonzentration der n-Typ Störstellen in dem Halbleiterwafer kann beispielsweise um 1013/cm3 bis um 1016/cm3 sein. Unter Berücksichtigung der Dotierungskonzentration der n-Typ Störstellen, kann das Trägermaterial 10, welches eine epitaktisch gewachsene Epitaxieschicht umfasst, als ein N-Trägermaterial bezeichnet werden. Allerdings sind das Material und die Dotierungskonzentration des Trägermaterials 10 nicht darauf beschränkt, sondern können verändert werden. Der Aktiv-Zellenbereich umfasst einen Bereich, bei welchem eine Vielzahl von aktiven Zellen angeordnet ist und eine Stromleitung in der vertikalen Richtung auftritt.
  • Ein Feldstoppbereich 70 ist als eine Pufferschicht auf der oberen Oberfläche entgegengesetzt zu der oberen Oberfläche der Epitaxieschicht 10 vorgesehen. Der Feldstoppbereich 70 kann ein Bereich sein, welcher mit Störstellen eines ersten Leitungstyps dotiert ist. Beispielsweise kann die n-Typ Störstellenkonzentration in dem Feldstoppbereich 70 ungefähr 1014/cm3 bis 1016/cm3 sein. Unter Berücksichtigung der n-Typ Störstellenkonzentration in dem Feldstoppbereich 70, kann der Feldstoppbereich 70 als eine N0 Schicht bezeichnet werden. Die n-Typ Störstellenkonzentration in dem Feldstoppbereich 70 kann höher als die n-Typ Störstellenkonzentration in dem Trägermaterial 10 sein, welches die epitaktisch gewachsene Epitaxieschicht umfasst. Ein Kollektor-Bereich 71 kann unterhalb des Feldstoppbereichs 70 vorgesehen sein. Der Kollektor-Bereich 71 kann ein Bereich sein, welcher mit Störstellen eines zweiten Leitungstyps dotiert ist, beispielsweise p-Typ Störstellen. Indessen kann ein zweiter Metallfilm 76 unterhalb des Kollektor-Bereichs 70 vorgesehen sein. Der zweite Metallfilm 76 kann als eine Kollektor-Elektrode vorgesehen sein.
  • Weiter werden darstellende Elemente nachstehend beschrieben, welche die Leistungshalbleitervorrichtung 100 entsprechend einer Ausführungsform der vorliegenden Erfindung bildend. Es sollte allerdings verstanden werden, dass diese darstellenden Elemente nicht zum Beschränken der technischen Idee der vorliegenden Erfindung gedacht sind, sondern vielmehr als eine Erläuterung zum Verständnis der Konfiguration einer Leistungshalbleitervorrichtung vorgesehen sind.
  • Eine Leistungshalbleitervorrichtung 100 entsprechend einer Ausführungsform der vorliegenden Erfindung umfasst ein paar von Gate-Elektroden 50a und 50b, welche in einem ersten Graben 20a und einem zweiten Graben 20b jeweils angeordnet sind, welche voneinander in der Epitaxieschicht 10 beabstandet sind. Hierbei kann die Epitaxieschicht 10 verstanden werden, dass diese eine Epitaxieschicht umfasst, welche epitaktisch auf dem Wafer gewachsen ist.
  • Eine Leistungshalbleitervorrichtung 100 entsprechend einer Ausführungsform der vorliegenden Erfindung umfasst einen Körperbereich 42 mit einem zweiten Leitungstyp, angeordnet zwischen dem ersten Graben 20a und dem zweiten Graben 20b, und einem Paar von Source-Bereichen 44a und 44b mit einem ersten Leitungstyps, welche voneinander beabstandet sind und benachbart zu dem ersten Bereich 20a und dem zweiten Bereich 20b jeweils in dem Körperbereich 42 angeordnet sind.
  • Die Leistungshalbleitervorrichtung 100 entsprechend einer Ausführungsform der vorliegenden Erfindung umfasst einen potenzialfreien Bereich (Floating-Bereich) 30a mit einem zweiten Leitungstyp, welcher die untere Oberfläche und zumindest eine Seitenoberfläche des ersten Grabens 20a umgibt, und einen potenzialfreien Bereich (Floating-Bereich) 30b mit einem zweiten Leitungstyp, welcher die untere Oberfläche und zumindest eine Seitenoberfläche des zweiten Grabens 20b umgibt. Ein Paar der potenzialfreien Bereiche 30a und 30b mit einem zweiten Leitungstyp kann beabstandet voneinander sein. Die Tiefe zu den unteren Oberflächen der potenzialfreien Bereiche 30a und 30b mit Bezug zu der oberen Oberfläche 1s der Epitaxieschicht 10 als ein Trägermaterial ist größer als die Tiefe der unteren Oberflächen des ersten Grabens 20a und des zweiten Grabens 20b. Das heißt, die maximale dotiert Tiefe der potenzialfreien Bereiche 30a und 30b mit einem zweiten Leitungstyp kann größer als die Tiefe des ersten Grabens 20a und des zweiten Grabens 20b sein.
  • Die Leistungshalbleitervorrichtung 100 entsprechend einer Ausführungsform der vorliegenden Erfindung umfasst einen Drift-Bereich mit einem ersten Leitungstyps, welcher sich von unterhalb einem Paar der potentialfreien Bereiche 30a und 30b mit einem zweiten Leitungstyp bis zu einem Bereich 14 zwischen dem Paar der potenzialfreien Bereiche 30a und 30b mit einem zweiten Leitungstyp bis zu dem Körperbereich 42 eines zweiten Leitungstyps erstreckt.
  • Indessen ist die maximale dotiert Tiefe des Körperbereichs 42 mit einem zweiten Leitungstyp kleiner als die Tiefe des ersten Grabens 20a und des zweiten Grabens 20b, und die maximale dotiert Tiefe der potenzialfreien Bereiche 30a und 30b mit einem zweiten Leitungstyp kann größer als die Tiefen des ersten Grabens 20a und des zweiten Grabens 20b sein.
  • Ein Leitungsmuster 64, welches mit den Gate-Elektroden 50a und 50b elektrisch verbunden ist, und ein Leitungsmuster 68, welches mit den Source-Bereichen 44a und 44b und dem Körperbereich 42 elektrisch verbunden ist, sind auf dem Trägermaterial angeordnet. Die Leitungsmuster 64 und 68 fungieren als Elektroden oder Kontakte und können elektrisch mit Isoliermustern 62 und 66 isoliert sein, welche dazwischen angeordnet sind. Indessen kann eine Kollektor-Elektrode 76 unterhalb des Trägermaterials angeordnet sein.
  • Nachfolgend wird ein Verfahren zum Herstellen einer Leistungshalbleitervorrichtung entsprechend einer Ausführungsform der vorliegenden Erfindung beschrieben.
  • Die 6A bis 6C und 7A bis 7D stellen jeweils Teile eines Prozesses zum Herstellen einer Leistungshalbleitervorrichtung entsprechend einer Ausführungsform der vorliegenden Erfindung dar. Die in 6A gezeigte Leistungshalbleitervorrichtung gehört zu einem Zustand, bevor ein Lasertemperprozess angewendet ist, und die in 7A gezeigte Leistungshalbleitervorrichtung gehört zu einem Zustand, nachdem der Lasertemperprozess angewendet ist.
  • 7B ist ein Graph, welcher ein Dotierungskonzentrationsprofil in einem entlang einer Linie A-A genommenen Querschnitt in der in 7A gezeigten Leistungshalbleitervorrichtung zeigt, 7C ist ein Graph, welcher ein Dotierungskonzentrationsprofil in einem entlang einer Linie B-B genommenen Querschnitt in der in 7A gezeigten Leistungshalbleitervorrichtung zeigt, und 7D ist ein Graph, welcher ein elektrisches Feldprofil in der in 7A gezeigten Leistungshalbleitervorrichtung zeigt.
  • Entsprechend einem Aspekt der vorliegenden Erfindung umfasst ein Verfahren zum Herstellen einer Leistungshalbleitervorrichtung: Ausbilden einer Epitaxieschicht, welche einen Teil eines Aktiv-Zellbereichs bildet und mit Störstellen eines ersten Leitungstyps bei einer ersten Konzentration dotiert ist, auf einem Halbleiterwafer 200; Ausbilden einer Gate-Struktur auf der Epitaxieschicht; Entfernen des Halbleiterwafers 200 mit Ausnahme eines Rands 250 des Halbleiterwafers; Ausbilden eines Feldstoppbereich durch Dotieren eines unteren Abschnitts der Epitaxieschicht mit Störstellen eines ersten Leitungstyps bei einer zweiten Konzentration und durch Aktivieren der Störstellen unter Verwendung eines ersten Lasertemperprozess; und Ausbilden eines Kollektor-Bereichs durch Dotieren eines Bereichs des unteren Abschnitts der Epitaxieschicht unterhalb des Feldstoppbereichs mit Störstellen eines zweiten Leitungstyps und durch Aktivieren der Störstellen unter Verwendung eines zweiten Lasertemperprozesses. Indessen wird der erste Temperprozess derart ausgeführt, dass Bereiche, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps und der zweiten Konzentration relativ stark ist, und Bereiche, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps und der zweiten Konzentration relativ schwach ist, wiederholt alternierend angeordnet werden. Hierbei wird der Feldstoppbereich vor dem Kollektor-Bereich ausgebildet.
  • Entsprechend einem anderen Aspekt der vorliegenden Erfindung umfasst ein Verfahren zum Herstellen einer Leistungshalbleitervorrichtung: ein Ausbilden einer Epitaxieschicht, welche einen Teil eines Aktiv-Zellbereichs bildet und mit Störstellen eines ersten Leitungstyps bei einer ersten Konzentration dotiert ist, auf einem Halbleiterwafer 200; Ausbilden einer Gate-Struktur auf der Epitaxieschicht; Entfernen des Halbleiterwafers 200 mit Ausnahme eines Rands 250 des Halbleiterwafers; Ausbilden eines Kollektor-Bereichs durch Dotieren eines unteren Abschnitts der Epitaxieschicht mit Störstellen eines zweiten Leitungstyps und durch Aktivieren der Störstellen unter Verwendung eines zweiten Lasertemperprozesses; und Ausbilden eines Feldstoppbereichs durch Dotieren des Kollektor-Bereichs in dem unteren Abschnitt der Epitaxieschicht mit Störstellen eines ersten Leitungstyps bei einer zweiten Konzentration und durch Aktivieren der Störstellen unter Verwendung eines ersten Lasertemperprozesses. Indessen wird der erste Temperprozess derart ausgeführt, dass Bereiche, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps und der zweiten Konzentration relativ stark ist, und Bereiche, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps und der zweiten Konzentration relativ schwach ist, wiederholt alternierend angeordnet werden. Hierbei wird der Kollektor-Bereich vor dem Feldstoppbereich ausgebildet.
  • Hierbei kann der Halbleiterwafer 200 beispielsweise einen Halbleiterwafer umfassen, welcher mit Störstellen eines ersten Leitungstyps leicht dotiert ist. Die Dotierungskonzentration der n-Typ Störstellen in dem Halbleiterwafer können beispielsweise um 1013/cm3 bis um 1016/cm3 sein. Unter Berücksichtigung der Dotierungskonzentration der n-Typ Störstellen kann das Trägermaterial, welches eine epitaktisch gewachsene Epitaxieschicht umfasst, als ein N-Trägermaterial bezeichnet werden.
  • Die Dicke des Halbleiterwafers 200 ist relativ dick und ist daher ineffizient zum Ausbilden eines Feldstoppbereichs und eines Kollektor-Bereichs durch Dotieren der unteren Oberfläche der Epitaxieschicht mit Störstellen durch die hintere Oberfläche des Halbleiterwafers 200 und dann Aktivieren der Störstellen. Daher ist es notwendig die Dicke von zumindest einem Teil der hinteren Oberfläche des Halbleiterwafers 200 zu reduzieren, bevor der Feldstoppbereich und der Kollektor-Bereich ausgebildet werden. Solch ein Entfernungsprozess kann beispielsweise ein Ausdünnungsprozess unter Verwendung eines Ätzprozesses oder einen Abriebprozess umfassen. Allerdings, falls der Ausdünnungsprozess über den gesamten Bereich des Halbleiterwafers 200 angewendet wird, kann ein Problem auftreten, dass eine Verbiegung auftritt, und eine Handhabung des nachfolgenden Prozesses nicht einfach ist. Somit ist es vorteilhaft, den zentralen Abschnitt des Halbleiterwafers 200 mit Ausnahme einer vorbestimmten Dicke oder mehr des Rands 250 derart zu entfernen, dass die Epitaxieschicht freigelegt ist. Beispielsweise kann der Schritt zum Entfernen des Abschnitts des Halbleiterwafers mit Ausnahme des Rands einen Schritt zum Entfernen unter Verwendung eines Tyco-Prozess-Abriebprozesses umfassen.
  • Unter einer solchen Struktur, geht ein Differenzieren der Störstellen-Dotierungskonzentration mit einem Fotolithographieprozess einher, und daher ist ein Verfahren zum Differenzieren des Grads einer Störstellenaktivierung in dem Feldstoppbereich auf der unteren Oberfläche der Epitaxieschicht praktisch nicht einfach.
  • Daher wird die Dotierungskonzentration der zum Ausbilden des Feldstoppbereichs implantierten Störstellen gleichmäßig über den Aktiv-Zellenbereich angewendet, und der in 6C gezeigte Lasertemperprozess wird als ein Temperprozess differenziell in dem ersten Bereich 70a und dem zweiten Bereich 70b als der Temperprozess für den vorläufigen Feldstoppbereich 70c ausgeführt, bei welchem die Störstellen implantiert sind, wodurch der Feldstoppbereich 70 gebildet wird. Der resultierende Feldstoppbereich 70 ist derart ausgebildet, dass Bereiche 70a, bei welchen die Aktivierung der dotierten Störstellen relativ stark ist, und Bereiche 70b, bei welchen die Aktivierung der reduzierten Störstellen relativ schwach ist, wiederholt alternierend angeordnet werden. Das Verfahren zum Differenzieren des Lasertemperprozesses kann derart ausgeführt werden, dass zumindest die Laserenergie und die Glühzeit auf die ersten Bereiche 70a und die zweiten Bereiche 70b differenziell angewendet werden.
  • Beispielsweise kann der untere Aktivierungsbereich, welcher der zweite Bereiche 70b in dem Feldstoppbereich 70 der Leistungshalbleitervorrichtung ist, einem Lasertemperprozess derart unterzogen werden, dass zumindest die Laserenergie und/oder die Glühzeit relativ klein oder kurz ist, im Vergleich zu dem Hochaktivierungsbereich, welcher der erste Bereich 70a in dem Feldstoppbereich 70 der Leistungshalbleitervorrichtung ist.
  • Die 8A und 8B stellen die Gitteränderungen aufgrund einer Aktivierung entsprechend eines Ionenimplantationsprozesses und eines nachfolgenden Temperprozesses dar.
  • Mit Bezug zu 8A und 8B, ist ersichtlich, dass das Gitter bricht, während die Dotierungsionen, welche durch • dargestellt sind, implantiert werden, und das das gebrochene Gitter durch den Lasertemperprozess wiederhergestellt wird und die Trägerdotierungsionen aktiviert werden.
  • Die technische Idee der vorliegenden Erfindung wurde oben mit Bezug zu Ausführungsformen und Vergleichsbeispielen beschrieben.
  • 9 zeigt eine Tabelle, welche die Pufferschichtstruktur, das Störstellenkonzentrationsprofil, die Effizienz und die Robustheit in der Leistungshalbleitervorrichtung entsprechend einer Ausführungsform der vorliegenden Erfindung und Vergleichsbeispielen zusammenfasst.
  • Mit Bezug zu 9 umfasst eine Leistungshalbleitervorrichtung eine Epitaxieschicht 10, welche einen Teil eines Aktiv-Zellbereichs bildet und mit Störstellen eines ersten Leitungstyps bei einer ersten Konzentration dotiert ist, einen Feldstoppbereich 70, welcher unterhalb der Epitaxieschicht 10 positioniert ist und mit Störstellen eines ersten Leitungstyps bei einer zweiten Konzentration dotiert ist, welche dann aktiviert werden, und einen Kollektor-Bereich 71, welche unterhalb des Feldstoppbereichs 70 angeordnet ist und mit Störstellen eines zweiten Leitungstyps dotiert ist. Hierbei kann der Feldstoppbereich 70 als eine Pufferschicht verstanden werden.
  • Wie in Vergleichsbeispiel 1, falls die Dicke des Feldstoppbereichs 70 relativ klein ist, ist der nach oben gerichtete Strom durch Löcher während einem Einschalten relativ hoch und daher ist die Schaltgeschwindigkeit (Effizienz) gut. Allerdings gibt es ein Problem, dass der nach unten gerichtete Aus-Strom durch Elektronen während eines Ausschalten relativ gering ist und daher die Robustheit schlecht ist.
  • Wie in Vergleichsbeispiel 2, falls die Dicke des Feldstoppbereichs 70 relativ groß ist, ist der nach unten gerichtete Aus-Strom durch Elektronen während einem Ausschalten relativ hoch und daher ist die Robustheit gut. Allerdings gibt es ein Problem das der nach oben gerichtete Strom durch Löcher während einem Einschalten relativ gering ist, und daher ist die Schaltgeschwindigkeit (Effizienz) schlecht.
  • Andererseits weist in der Ausführungsform der vorliegenden Erfindung der Feldstoppbereich 70 eine Struktur mit alternierend angeordneten starken und schwachen Bereichen auf. Das heißt, Bereiche, bei welchen die Aktivierung der dotierten Störstellen des ersten Leitungstyps relativ stark ist, und Bereiche, bei welchen die Aktivierung der dotierten Störstellen des ersten Leitungstyps relativ schwach ist, werden wiederholt alternierend angeordnet. Es wurde bestätigt, dass in dieser Struktur der nach unten gerichtete Aus-Strom durch Elektronen während einem Ausschalten relativ hoch ist, und daher die Robustheit gut ist, und das der nach oben gerichtete Strom durch Löcher während einem Einschalten relativ hoch ist, und daher die Schaltgeschwindigkeit (Effizienz) gut ist.
  • Während die vorliegende Erfindung mit Bezug zu Ausführungsformen beschrieben wurde, versteht es sich, dass die Erfindung nicht auf die offenbarten Ausführungsformen beschränkt ist, sondern im Gegensatz dazu, dazu gedacht ist verschiedene Modifikationen und äquivalente Anordnungen abzudecken, welche innerhalb des Geistes und des Schutzbereichs der beigefügten Ansprüche umfasst sind. Daher sollte der wahre Schutzbereich der vorliegenden Erfindung durch die technische Idee der beigefügten Ansprüche bestimmt werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 1020170142732 [0001]

Claims (8)

  1. Eine Leistungshalbleitervorrichtung, umfassend: eine Epitaxieschicht, welche einen Teil eines Aktiv-Zellenbereichs bildet und mit Störstellen eines ersten Leitungstyps bei einer ersten Konzentration dotiert ist; einen Feldstoppbereich, welche unterhalb der Epitaxieschicht positioniert ist und mit Störstellen eines ersten Leitungstyps bei einer zweiten Konzentration dotiert ist, welche dann aktiviert werden; und einen Kollektor-Bereich, welcher unterhalb des Feldstoppbereichs positioniert ist und mit Störstellen eines zweiten Leitungstyps dotiert ist, wobei der Feldstoppbereich durch wiederholtes alternierendes Anordnen von Bereichen, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps relativ stark ist, und Bereichen, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps relativ schwach ist, ausgebildet ist.
  2. Vorrichtung gemäß Anspruch 1, wobei, wenn die Leistungshalbleitervorrichtung eingeschaltet wird, ein Lochstrom, welcher durch die Bereiche des Feldstoppbereichs hindurchtritt, bei welchen die Aktivierung relativ schwach ist, größer als ein Lochstrom ist, welcher durch die Bereiche des Feldstoppbereichs hindurchtritt, bei welchem die Aktivierung relativ stark ist, und wobei, wenn die Halbleitervorrichtung ausgeschaltet wird, ein Strom, welcher durch die Bereiche des Feldstoppbereichs tritt, bei welchem die Aktivierung relativ stark ist, größer als ein Strom ist, welcher durch die Bereiche des Feldstoppbereichs hindurchtritt, in welchem die Aktivierung relativ schwach ist.
  3. Vorrichtung gemäß Anspruch 1, wobei die zweite Konzentration der Störstellen des ersten Leitungstyps in dem Feldstoppbereich höher als die erste Konzentration der Störstellen des ersten Leitungstyps in der Epitaxieschicht ist.
  4. Vorrichtungsgemäß Anspruch 1, wobei der erste Leitungstyp und der zweite Leitungstyp entgegengesetzte Leitungstypen aufweisen und jeweils ein p-Typ und/oder ein n-Typ sind.
  5. Ein Verfahren zum Herstellen einer Leistungshalbleitervorrichtung, wobei das Verfahren umfasst: Ausbilden einer Epitaxieschicht, welche einen Teil eines Aktiv-Zellbereichs bildet und mit Störstellen eines ersten Leitungstyps bei einer ersten Konzentration dotiert ist, auf einem Halbleiterwafer; Ausbilden einer Gate-Struktur auf der Epitaxieschicht; Entfernen des Halbleiterwafers mit Ausnahme eines Rahmens des Halbleiterwafers; Ausbilden eines Feldstoppbereichs durch Dotieren eines unteren Abschnitt der Epitaxieschicht mit Störstellen eines ersten Leitungstyps bei einer zweiten Konzentration und durch Aktivieren der Störstellen unter Verwendung eines ersten Lasertemperprozess; und Ausbilden eines Kollektor-Bereichs durch Dotieren eines Bereichs des unteren Abschnitts der Epitaxieschicht unterhalb des Feldstoppbereichs mit Störstellen eines zweiten Leitungstyps und durch Aktivieren der Störstellen unter Verwendung eines zweiten Lasertemperprozess, wobei der erste Temperprozess ausgeführt wird, dass Bereiche, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps und der zweiten Konzentration relativ stark ist, und Bereiche, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps und der zweiten Konzentration der relativ schwach ist, wiederholt alternierend angeordnet werden.
  6. Ein Verfahren zum Herstellen einer Leistungshalbleitervorrichtung, wobei das Verfahren umfasst: Ausbilden einer Epitaxieschicht, welche einen Teil eines Aktiv-Zellbereichs bildet und mit Störstellen eines ersten Leitungstyps bei einer ersten Konzentration dotiert ist, auf einem Halbleiterwafer; Ausbilden einer Gate-Struktur auf der Epitaxieschicht; Entfernen des Halbleiterwafers mit Ausnahme eines Rands des Halbleiterwafers; Ausbilden eines Kollektor-Bereichs durch Dotieren eines unteren Abschnitts der Epitaxieschicht mit Störstellen eines zweiten Leitungstyps und durch Aktivieren der Störstellen unter Verwendung eines zweiten Lasertemperprozess; und Ausbilden eines Feldstoppbereichs durch Dotieren des Kollektor-Bereichs in dem unteren Abschnitt der Epitaxieschicht mit Störstellen eines ersten Leitungstyps bei einer zweiten Konzentration und durch Aktivieren der Störstellen unter Verwendung eines Lasertemperprozess, wobei der erste Lasertemperprozess derart ausgeführt wird, dass Bereiche, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps und der zweiten Konzentration relativ stark ist, und Bereiche, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps und der zweiten Konzentration relativ schwach ist, wiederholt alternierend angeordnet werden.
  7. Vorrichtung gemäß Anspruch 5 oder 6, wobei der Lasertemperprozess derart ausgeführt wird, dass zumindest die Laserenergie und die Glühzeit differenziell auf die Bereiche, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps relativ stark ist, und die Bereiche, bei welchem die Aktivierung der Störstellen des ersten Leitungstyps relativ schwach ist, angewendet wird, sodass die Bereiche, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps relativ stark ist, und die Bereiche, bei welchen die Aktivierung der Störstellen des ersten Leitungstyps relativ schwach ist, in dem Feldstoppbereich wiederholt alternierend angeordnet sind.
  8. Vorrichtung gemäß einem der Ansprüche 5 oder 6, wobei ein Entfernen des Halbleiterwafers mit Ausnahme des Rands des Halbleiterwafers den Schritt zum Entfernen unter Verwendung eines Tyco-Prozess-Abriebprozesses umfasst.
DE102018218564.6A 2017-10-30 2018-10-30 Leistungshalbleitervorrichtung und Herstellungsverfahren derselben Pending DE102018218564A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0142732 2017-10-30
KR1020170142732A KR101977957B1 (ko) 2017-10-30 2017-10-30 전력 반도체 소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
DE102018218564A1 true DE102018218564A1 (de) 2019-05-02

Family

ID=66138088

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018218564.6A Pending DE102018218564A1 (de) 2017-10-30 2018-10-30 Leistungshalbleitervorrichtung und Herstellungsverfahren derselben

Country Status (4)

Country Link
US (1) US11164964B2 (de)
KR (1) KR101977957B1 (de)
CN (1) CN109728082B (de)
DE (1) DE102018218564A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11205578B2 (en) * 2017-10-18 2021-12-21 Texas Instruments Incorporated Dopant anneal with stabilization step for IC with matched devices

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170142732A (ko) 2016-06-20 2017-12-28 엘에스엠트론 주식회사 차량용 안테나

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5573862A (en) 1992-04-13 1996-11-12 Alliedsignal Inc. Single crystal oxide turbine blades
US8740670B2 (en) 2006-12-28 2014-06-03 Saint-Gobain Ceramics & Plastics, Inc. Sapphire substrates and methods of making same
JP5036327B2 (ja) * 2007-01-23 2012-09-26 三菱電機株式会社 半導体装置及びその製造方法
CN102934231B (zh) 2010-06-17 2016-02-17 Abb技术有限公司 功率半导体器件
KR20120127055A (ko) * 2011-05-13 2012-11-21 삼성전자주식회사 절연 게이트 바이폴라 트랜지스터의 제조 방법
MX2014003783A (es) 2011-09-28 2014-05-14 Toyota Motor Co Ltd Igbt y metodo para fabricar el mismo.
CN103065962B (zh) 2011-10-18 2015-08-19 上海华虹宏力半导体制造有限公司 绝缘栅双极晶体管的制造方法
US9466689B2 (en) * 2012-03-30 2016-10-11 Fuji Electric Co., Ltd. Method for manufacturing a semiconductor device and semiconductor device manufactured thereby
CN104425260A (zh) 2013-08-30 2015-03-18 无锡华润上华半导体有限公司 反向导通场截止型绝缘栅双极型晶体管的制备方法
FR3011379B1 (fr) 2013-09-27 2016-12-23 Commissariat Energie Atomique Procede de preparation d'un substrat de silicium recristallise a gros cristallites
CN203871337U (zh) 2014-06-05 2014-10-08 无锡新洁能股份有限公司 沟槽型igbt器件
WO2016001182A2 (en) 2014-06-30 2016-01-07 Abb Technology Ag Semiconductor device
US9768285B1 (en) * 2016-03-16 2017-09-19 Semiconductor Components Industries, Llc Semiconductor device and method of manufacture
US10318763B2 (en) 2016-12-20 2019-06-11 Privacy Analytics Inc. Smart de-identification using date jittering

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170142732A (ko) 2016-06-20 2017-12-28 엘에스엠트론 주식회사 차량용 안테나

Also Published As

Publication number Publication date
KR20190048154A (ko) 2019-05-09
US11164964B2 (en) 2021-11-02
CN109728082A (zh) 2019-05-07
CN109728082B (zh) 2022-04-29
US20190131440A1 (en) 2019-05-02
KR101977957B1 (ko) 2019-05-13

Similar Documents

Publication Publication Date Title
DE102007036147B4 (de) Verfahren zum Herstellen eines Halbleiterkörpers mit einer Rekombinationszone
DE102009029692B4 (de) Robustes Leistungshalbleiterbauelement
DE102008045488B4 (de) Halbleiterbauelement und Verfahren zur Herstellung desselben
DE102014108913B4 (de) Bipolartransistorvorrichtung mit isoliertem Gate und Halbleitervorrichtung
DE102012111503B4 (de) Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung
DE102008023474A1 (de) Halbleitervorrichtung mit Super-Junction-Struktur und Verfahren zu deren Fertigung
DE102016103243A1 (de) Halbleitereinrichtung und verfahren zum herstellten derselben
DE102015109545B4 (de) Transistor mit Feldelektroden und verbessertem Lawinendurchbruchsverhalten
DE102013107758B4 (de) Halbleitervorrichtung mit einer dielektrischen Struktur in einem Trench
DE102017216923A1 (de) Halbleitervorrichtung
DE102012220166A1 (de) IGBT mit vertikalen Gräben und Verfahren zu seiner Herstellung
DE102016118543A1 (de) Halbleiterbauelemente, leistungshalbleiterbauelemente und verfahren zum bilden eines halbleiterbauelements
DE102017210255A1 (de) Leistungshalbleiterbauelement
DE112006001280B4 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102014107721B4 (de) Leistungshalbleiter und zugehöriges Herstellungsverfahren
DE102019216131A1 (de) Halbleitervorrichtung
DE102018218564A1 (de) Leistungshalbleitervorrichtung und Herstellungsverfahren derselben
DE102019208844A1 (de) Leistungshalbleitervorrichtung und Herstellungsverfahren hierfür
DE112017008011T5 (de) Halbleitervorrichtung
WO2021089230A1 (de) Vertikaler feldeffekttransistor und verfahren zum ausbilden desselben
DE102017210257A1 (de) Leistungshalbleiterbauelement und Verfahren zum Herstellen desselben
DE102017209410A1 (de) Leistungshalbleitereinrichtung und verfahren zur herstellung derselben
DE102019201453A1 (de) Halbleiter-Bauelement, Leistungsschalter, Steuergerät sowie Verfahren zur Herstellung eines Halbleiter-Bauelements
DE102020202034A1 (de) Vertikaler Feldeffekttransistor, Verfahren zum Herstellen desselben und Bauelement aufweisend vertikale Feldeffekttransistoren
DE102020110072A1 (de) Vertikale leistungs-halbleitervorrichtung und herstellungsverfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R081 Change of applicant/patentee

Owner name: HYUNDAI MOBIS CO., LTD., KR

Free format text: FORMER OWNER: HYUNDAI AUTRON CO., LTD., SEOUL, KR

R082 Change of representative

Representative=s name: HOFFMANN - EITLE PATENT- UND RECHTSANWAELTE PA, DE

R016 Response to examination communication