DE102018204552A1

DE102018204552A1 - Verfahren zur Herstellung einer Leiterplatte und Leiterplatte

Info

Publication number: DE102018204552A1
Application number: DE102018204552.6A
Authority: DE
Inventors: Robert Müller
Original assignee: Schweizer Electronic AG
Current assignee: Schweizer Electronic AG
Priority date: 2018-03-26
Filing date: 2018-03-26
Publication date: 2019-09-26

Abstract

Leiterplatte (10) mit einer Schichtabfolge (LS) von Leiterplatten-Lagen mit mindestens einer Außenlage (16, 28), mindestens einem in mindestens eine Ausnehmung (40, 42) in der Schichtabfolge (LS) eingesetzten Inlay (30, 32), das im wesentlichen oberflächenbündig mit mindestens einer der Außenlagen (16, 28) der Schichtabfolge (LS) abschließt, in mindestens einer der Außenlagen (16, 28) ausgebildeten Leiterbahnen (28.1, 28.2), und einer auf einer Bestückungsseite der Leiterplatte (10) aufgebrachten Lötstoppmaske (38). Ein Leiterplattenelement mit einer erfindungsgemäßen Leiterplatte umfasst eine Lage aus thermisch leitendem Schnittstellenmaterial (TIM) auf einer lötstoppfernen Außenlage (16) und einen auf der Lage aus thermisch leitendem Schnittstellenmaterial (TIM) aufgebrachten Kühlkörper (CP).

Description

Technisches Gebiet
Die vorliegende Erfindung betrifft den Bereich der Leiterplattenherstellung. Insbesondere betrifft die vorliegende Erfindung die Herstellung von zur Bestückung mit sogenannten TOLL-Feldeffekttransistoren geeigneten bzw. vorgesehenen Leiterplatten sowie derart hergestellte Leiterplatten.
Beschreibung des Standes der Technik
Strukturierte Leiterplatten mit eingelegten Metallteilen sind bekannt und werden in der Fachwelt bspw. als Inlay-PCB (Printed Circuit Board) bezeichnet. Die Leiterplatten dienen als Träger elektronischer Komponenten wie bspw. Transistoren, Leistungshalbleitern (Chips) u.dgl. Zur Realisierung hoher Stromtragfähigkeiten und eines besseren Wärmetransports ist es bekannt, Metalleinlagen wie insb. aus Kupfer in eine dafür vorgesehene Ausnehmung in dem Leiterplattenaufbau einzubringen und zu verpressen bzw. laminieren. Diese Inlays dienen somit als Hochstromleitelemente und/oder zur Wärmeableitung (vgl. bspw. DE 10 2015 112 031 A1 und DE 10 2009 022 110 A1 ). Sie können auch Busbar-Funktionen (Busbar: Hochstromsammelschiene) in der Leiterplatte übernehmen.
Zusammenfassung der Erfindung
Ausgehend hiervon werden erfindungsgemäß ein Verfahren zur Herstellung einer Leiterplatte mit den Merkmalen des Anspruchs 1 sowie eine Leiterplatte mit den Merkmalen des Anspruchs 7 vorgeschlagen. Des weiteren werden erfindungsgemäß ein Verfahren zur Herstellung einer elektronischen Komponente mit einem Kühlkörper basierend auf einer erfindungsgemäßen Leiterplatte mit den Merkmalen des Anspruchs 10 und ein Leiterplattenelement mit den Merkmalen des Anspruchs 13 vorgeschlagen.
Der Grundgedanke der Erfindung besteht darin, in eine ggf. vorgeheftete Schichtabfolge von Leiterplatteninnenschichten zumindest eine Aussparung oder Ausnehmung vorzusehen, die zur Aufnahme mindestens eines Inlays dient. Nach dem Einsetzen des oder der Inlays in die dazu vorgesehene(n) Aussparung(en) erfolgt eine Erpressung des so erzeugten Schichtaufbaus, und zwar derart, dass die eingesetzten Inlays oberflächenbündig mit einer Oberfläche des umgebenden Schichtaufbaus abschließen. Anschließend werden vorzusehende oberflächenbündige Leiterbahnen (bspw. zur Ankontaktierung) ausgebildet und ggf. eine Lötstoppmaske aufgebracht.
Die Erfindung ermöglicht eine Ausgestaltung von Leiterplatten bzw. Leiterplattenelementen mit oberflächenbündig abschließenden Inlays, wodurch wiederum die Möglichkeit einer Bestückung der Leiterplatte mit unbedrahteten Bestückungskomponenten (in der Fachsprache leadless oder TO-leadless (TOLL) genannt), wie bspw. TOLL-Gehäuse (TOLL-MOSFET) u.dgl., eröffnet wird. Erfindungsgemäß kann somit eine direkte Bestückung auf dem Inlay erfolgen, und es sind keine Durchkontaktierungen mehr notwendig, wodurch die Prozessabfolge deutlich vereinfacht wird. Ein bislang notwendiges Tiefenfräsen auf die Oberfläche des tiefer liegenden Inlays ist nun nicht mehr notwendig. Die Leiterbahnen zur Ankontaktierung liegen nun auf dem gleichen Niveau wie die Inlayoberfläche, so dass keine Niveauunterschiede mehr auszugleichen sind.
Die Bestückung (bspw. durch einen weiterverarbeitenden Hersteller) erfolgt auf einer nicht-isolierten Seite einer erfindungsgemäßen Leiterplatte. Die isolierte Seite der Leiterplatte kann bspw. lediglich aus einem thermisch leitfähigen Prepreg bestehen (mit dem die Leiterplatte auf einer Kühlsenke/Kühlplatte angebracht sein kann). Die Erfindung umfasst somit auch elektronische Komponenten (wie bspw. Leistungselektronikmodule) oder Leiterplattenelemente basierend auf der erfindungsgemäßen Leiterplatte in weiterverarbeitetem Zustand mit Bauelementbestückung und/oder aufgebrachtem Kühlkörper.
Weitere Vorteile und Ausgestaltungen der Erfindung ergeben sich aus der Beschreibung und der beiliegenden Zeichnung.
Es versteht sich, dass die voranstehend genannten und die nachstehend noch zu erläuternden Merkmale nicht nur in der jeweils angegebenen Kombination, sondern auch in anderen Kombinationen oder in Alleinstellung verwendbar sind, ohne den Rahmen der vorliegenden Erfindung zu verlassen.
Die Erfindung ist anhand von Ausführungsbeispielen in der Zeichnung schematisch dargestellt und wird im folgenden unter Bezugnahme auf die Zeichnung ausführlich beschrieben.
Figurenliste

1 zeigt eine Draufsicht auf einen Ausschnitt der Bestückungsseite einer erfindungsgemäßen Leiterplatte.
2 zeigt eine Schnittdarstellung durch die erfindungsgemäße Leiterplatte der 1 gemäß Schnittlinie II-II.
3 zeigt eine Schnittdarstellung durch die erfindungsgemäße Leiterplatte der 1 gemäß Schnittlinie III-III.

Ausführliche Beschreibung
Gleiche oder ähnliche Elemente in den Figuren sind mit den gleichen Bezugszeichen versehen.
1 zeigt eine Draufsicht auf einen Ausschnitt einer erfindungsgemäßen Leiterplatte 10 auf deren Bestückungsseite BS, und die 2 und 3 zeigen Schnittdarstellungen durch diese Leiterplatte 10 gemäß der Schnittlinien II-II bzw. III-III der 1.
Die Leiterplatte 10 umfasst einen Schichtaufbau, wie er insbesondere auch in den Darstellungen der 2 und 3 veranschaulicht ist.
Der Schichtaufbau der Leiterplatte 10 umfasst einerseits eine mit dem Bezugszeichen LS bezeichnete Schichtabfolge von Leiterplatten-Lagen CL1, CL2. Jede der beiden Lagen CL1, CL2 umfasst eine obere und eine untere leitende Schicht 16, 20 bzw. 24, 28 sowie eine zwischen den beiden leitenden Schichten angeordnete Isolierlage 18 bzw. 26. Letztere besteht bspw. aus ausgehärtetem FR4. Die leitenden Schichten bestehen insbesondere aus Kupfer.
Zwischen den beiden Lagen CL1, CL2 liegt eine Prepreg-Schicht 22 (wie bspw. FR4).
Die Schichtabfolge LS umfasst somit eine erste Kupferschicht 16, eine darauf liegende erste Schicht 18 aus ausgehärtetem FR4, gefolgt von einer zweiten Kupferschicht 20. An die zweite Kupferschicht 20 schließt sich die Prepreg-Schicht 22 an, gefolgt von der dritten Kupferschicht 24, der zweiten Schicht 26 aus ausgehärtetem FR4 und der vierten Kupferschicht 28. Letztere bildet in dem dargestellten Ausführungsbeispiel gleichzeitig die (obere) Außenlage, ebenso wie die erwähnte erste Kupferschicht 16 die weitere (untere) Außenlage bildet. Selbstverständlich können die leitenden Schichten im allgemeinen und die Außenlagen 16, 28 im besonderen aus anderen geeigneten leitenden Materialien bestehen als Kupfer.
In der Schichtabfolge LS sind des weiteren eine erste Ausnehmung 40 und eine zweite Ausnehmung 42 vorgesehen. In der ersten Ausnehmung 40 ist ein erstes Inlay 30 und in der zweiten Ausnehmung 42 ein zweites Inlay 32 eingesetzt. Die beiden Inlays 30, 32 bestehen bspw. aus massivem Kupfer. Spalte 44, 46, 48 zwischen Seitenrändern der Inlays 30, 32 und Rändern der Ausnehmungen 40, 42 der Schichtabfolge LS sind durch während des nachstehend noch zu beschreibenden Laminierprozesses verflüssigtes und in die Zwischenräume eingedrungenes Harz der Prepreg-Schicht 22 ausgefüllt.
In der Orientierung der Darstellung der 2 und 3 weisen die beschriebene Außenlage 28 nach oben und die beschriebene erste Kupferschicht (untere Außenlage) 16 nach unten. Die so definierte Oberseite entspricht einer Bestückungsseite MS der Leiterplatte 10, und die so definierte Unterseite entspricht einer Kühlseite CS der Leiterplatte 10.
An die erste Kupferschicht 16 der Schichtabfolge LS (und die eingesetzten Inlays 30, 32) schließt sich auf der Kühlseite CS der Leiterplatte 10 eine Basislage an, die in dem dargestellten Ausführungsbeispiel aus einer thermisch leitfähigen isolierten Lage 14 (wie bspw. ein sogenanntes thermisches Prepreg) und einer Kupferlage 12 besteht. Mit dieser isolierten Kühlseite CS ist die Leiterplatte vollflächig auf einer Kühlplatte CP zur Wärmeabfuhr aufgebracht.
Auf der oberen Bestückungsseite MS ist die Außenlage 28 zur Ausbildung von Leiterbahnen 28.1, 28.2, 28.3 zumindest teilweise strukturiert. Die Inlays 30, 32 schlie-ßen erfindungsgemäß oberflächenbündig, d.h. bündig mit der Außenlage 28 und somit auch mit den aus der Außenlage 28 ausgebildeten Leiterbahnen 28.1, 28.2, 28.3, ab.
Auf ihrer Bestückungsseite MS ist die Leiterplatte 10 zudem mit einer Maske 38 aus Lötstopplack (Lötstoppmaske) versehen. Diese Maske 38 lässt lediglich diejenigen Stellen der Oberfläche der Bestückungsseite MS der Leiterplatte 10 frei, die in einem Bestückungs-Prozessschritt mit Lötmaterial (Lötpaste) zu bestreichen sind (solder paste screening). Auf der Lötpaste wird dann das zu bestücken elektronische Bauelement aufgesetzt (bestückt).
In der Darstellung der 1 bis 3 ist diese Bauelementbestückung bereits veranschaulicht: als Bauelement TF ist ein TOLL-MOSFET auf mit Lötpaste bestrichen Anschlussstellen (Drain, Bezugszeichen 50; Source, Bezugszeichen 52; Gate, Bezugszeichen 54) aufgesetzt. Es ist zu beachten, dass in der Darstellung der 1 aus Gründen der Übersichtlichkeit auf eine Wiedergabe der Lötstoppmaske verzichtet wurde.
Wie insbesondere aus der Darstellung der Draufsicht der 1 ersichtlich ist, verfügt das zweite Inlay 32 zur Ausbildung eines Gate-Anschlusses (Gate-Pad) 28.3 über eine Aussparung 32.1. So kommt das Gate-Pad 28.3 elektrisch getrennt neben dem Source-Anschluss des zweiten Inlays 32 zu liegen. Das Gate-Pad 28.3 ist über die Leiterbahnen 28.1, 28.2 ankontaktiert; die Leiterbahnen werden zwischen den Inlays durch- und in die Aussparung hineingeführt. Zwischen den Leiterbahnen 28.1, 28.2 und den Inlays 30, 32 liegt die tieferliegende zweite FR4-Schicht 26 frei, bedingt durch die Ausgestaltung der Leiterbahnen (wie bspw. durch Ätzen) aus der Kupfer-Außenlage 28.
Wie bereits voranstehend ausgeführt, erfolgt die Herstellung der erfindungsgemäßen Leiterplatte, indem zunächst die Schichtabfolge LS übereinandergeschichtet wird, wobei die Lagen CL1, CL2 jeweils vorgefertigt sein können (vorgefertigte Lage aus zwei Kupferfolien mit dazwischen liegendem FR4-Material (= kupferkaschierte Core-Lage); insbesondere können ggf. bereits strukturierte Schichten (insb. die Schichten 16, 20 und/oder 24) mit Leiterbahnen ausgebildet sein). Zwischen die beiden Innenlagen CL1, CL2 wird eine Prepreg-Schicht 22 eingebracht. Die so erzeugte Schichtabfolge kann mittels eines dem Fachmann geläufigen Verfahrens vorgeheftet bzw. vorverheftet werden, d.h. die einzelnen Lagen werden für die Durchführung der weiteren Verfahrensschritte gegeneinander fixiert, ohne jedoch laminiert zu werden. Es ist zu betonen, dass das beschriebene und beanspruchte Verfahren auch ohne vorheriges Verheften des Stapels bzw. der Schichtabfolge funktioniert.
In diese ggf. vorgeheftete Schichtabfolge werden nun die beiden Ausnehmungen 40, 42 eingebracht, bspw. durch Stanzen, Laserschneiden o.dgl. Anschließend wird die mit den Ausnehmungen 40, 42 versehene Schichtabfolge LS auf eine Laminierunterlage oder ggf. die Basislage 12, 14 aufgesetzt und die Inlays 30, 32 werden in die entsprechenden Ausnehmungen 40 bzw. 42 eingesetzt. Alternativ können entsprechende Ausschnitte in die Einzelschichten eingebracht werden, die dann beim Verlegen präzise übereinandergestapelt werden, so dass alle Ausschnitte zur Bildung der erfindungsgemäßen Ausnehmung(en) bündig übereinander liegen, bevordie Inlays wie beschrieben in die Ausnehmungen gesetzt werden. Im Anschluss daran erfolgt das Verpressen/Laminieren des Schichtaufbaus mit den eingesetzten Inlays derart, dass die Inlays im wesentlichen oberflächenbündig mit der Außenlage 28 des umgebenden Schichtaufbaus abschließen. Beim Laminieren verflüssigtes Harz der Prepreg-Schicht 22 dringt dabei - wie voranstehend bereits erwähnt - in die Spalte 44, 46, 48 um die Inlays ein und füllt diese aus. In diesem Zusammenhang ist zu betonen, dass die Basislage grundsätzlich auch nur aus einer der beiden beschriebenen Schichten Kupferlage/isolierte Lage bestehen kann.
In an sich bekannter Weise kann ggf. noch eine Durchkontaktierung und Metallisierung der Leiterplatte erfolgen. um die innenliegenden Lagen elektrisch anzubinden.
Als nächstes schließt sich das Ausbilden von (oberflächenbündigen) Leiterbahnen aus der Kupfer-Außenlage 28 mittels dem Fachmann bekannter Techniken sowie das Aufbringen der Lötstoppmaske an.
In dieser Form wird die erfindungsgemäße Leiterplatte an einen weiterverarbeitenden Abnehmer abgegeben, der im Rahmen der Endkonfektionierung die Leiterplatte wie üblich bestückt (wie voranstehend bereits beschrieben durch Aufbringen von Lötpaste 50, 52, 54 und Bestücken mit elektronischen Bauelementen TF sowie den sich daran anschließenden üblichen Schritten wie Reflow, und ggf. Reinigen usw. schließlich wird die Leiterplatte in ein weiteres Modul eingesetzt und/oder auf eine Kühlplatte CP aufgesetzt.
Als vorteilhaft erweist sich mit der erfindungsgemäßen Leiterplatte, dass sich die weiteren Prozessabfolge des Bestückens und des Aufbringens auf eine Kühlplatte sehr einfach gestalten, da die Inlays auf der Bestückungsseite MS der Leiterplatte oberflächenbündig mit den Leiterbahnen und somit auch weiteren Kontaktstellen (wie das beschriebene Gate-Pad) abschließen und die Kühlseite CS der Leiterplatte mit der Basislage vollflächig ausgestaltet ist und direkt auf eine Kühlplatte aufgebracht werden kann, ohne dass der weiterverarbeitende Hersteller bei der Herstellung einer elektronischen Komponente auf der Grundlage der erfindungsgemäßen Leiterplatte zusätzliche Maßnahmen (wie das Aufbringen einer TIM-Lage (TIM: thermal interface material)) treffen muss. Die Leiterplatte verfügt somit bereits über einen reduzierten thermischen Widerstand. Je nach Wunsch des weiterverarbeitenden Herstellers kann selbstverständlich auch kühlseitig auf das beschriebene Prepreg 14 und die Kupferlage 12 verzichtet werden, und der weiterverarbeitende Hersteller bringt eine (die elektrische Isolation gegenüber dem Kühlkörper darstellende) TIM-Lage auf. Dies schließt im Falle der Anwesenheit der Basislage 12, 14 jedoch nicht aus, dass auch dann eine TIM-Lage eingebracht wird; dies erfolgt in erster Linie, um Luft aus einem üblicherweise zwischen der Leiterplatte und dem Kühlkörper entstehenden Spalt zu verdrängen. In diesem Fall muss die TIM-Lage nicht unbedingt elektrisch isolierend sein, sondern kann ggf. auch aus elektrisch leitendem Material bestehen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

DE 102015112031 A1 [0002]
DE 102009022110 A1 [0002]

Claims

Verfahren zur Herstellung einer Leiterplatte (10) mit den folgenden Schritten: - Bereitstellen einer Schichtabfolge (LS) übereinander geschichteter Leiterplatten-Lagen mit mindestens einer darin vorgesehenen Ausnehmung (40, 42) zur Aufnahme von Inlays, - Einsetzen mindestens eines Inlays (30, 32) in die mindestens eine Ausnehmung (40, 42), - Verpressen des so erzeugten Schichtaufbaus, derart dass das bzw. die eingesetzten Inlays (30, 32) im wesentlichen oberflächenbündig mit einer oder beiden Außenlagen (16, 28) der umgebenden Schichtabfolge (LS) abschließen, - Ausbilden von Leiterbahnen (28.1, 28.2) in zumindest einer der Außenlagen (16, 28), und - Aufbringen einer Lötstoppmaske (38).
Verfahren nach Anspruch 1, bei dem die Schichtabfolge (LS) mindestens zwei vorgefertigte metallfolienkaschierte Leiterplattenlagen (CL1, CL2) und mindestens eine Zwischenlage (22) aus elektrisch nichtleitendem Trägermaterial umfasst.
Verfahren nach Anspruch 1 oder 2, bei dem die Ausnehmungen (40, 42) mittels durch die Schichtabfolge (LS) durchgehende Ausschnitte gebildet werden.
Verfahren nach Anspruch 3, bei dem die Schichtabfolge (SL) nach dem Ausbilden der Ausnehmungen (40, 42) und vor dem Einsetzen der Inlays (30, 32) auf eine Basislage (12, 14) aufgebracht wird.
Verfahren nach Anspruch 4, bei dem die Basislage (12, 14) eine Kupferlage (12) und eine thermisch leitfähige Isolierlage (14) umfasst.
Verfahren nach Anspruch 4 oder 5, bei dem unter die Basislage (12, 14) eine Kühlplatte angebracht wird.
Leiterplatte (10) mit - einer Schichtabfolge (LS) von Leiterplatten-Lagen mit mindestens einer Außenlage (16, 28), - mindestens einem in mindestens eine Ausnehmung (40, 42) in der Schichtabfolge (LS) eingesetzten Inlay (30, 32), das im wesentlichen oberflächenbündig mit mindestens einer der Außenlagen (16, 28) der Schichtabfolge (LS) abschließt, - in mindestens einer der Außenlagen (16, 28) ausgebildeten Leiterbahnen (28.1, 28.2), und - einer auf einer Bestückungsseite der Leiterplatte (10) aufgebrachten Lötstoppmaske (38).
Leiterplatte (LP) nach Anspruch 7, deren Schichtabfolge (LS) mindestens eine Leiterplattenlage (CL1, CL2) und mindestens eine Zwischenlage (22) aus elektrisch nichtleitendem Trägermaterial umfasst.
Leiterplatte (LP) nach Anspruch 7 oder 8, mit einer Basislage (12, 14) aus einer thermisch leitfähigen Isolierlage (14) auf der lötstoppfernen Außenlage (16) und einer vollflächigen elektrisch leitenden Lage (12).
Verfahren zur Herstellung einer elektronischen Komponente mit einem Kühlkörper zur Abfuhr von Leistungswärme, mit den folgenden Schritten: - Bereitstellen einer Leiterplatte nach Anspruch 7 oder 8, - Aufbringen einer Lage aus thermisch leitendem Schnittstellenmaterial (TIM) auf einer lötstoppfernen Außenlage (16) der Leiterplatte (10), - Aufbringen eines Kühlkörpers (CP) auf die Lage aus thermisch leitendem Schnittstellenmaterial (TIM).
Verfahren zum Herstellen einer elektronischen Komponente mit einem Kühlkörper zur Abfuhr von Leistungswärme, mit den folgenden Schritten: - Bereitstellen einer Leiterplatte nach Anspruch 9, - Aufbringen eines Kühlkörpers (CP) auf die Basislage (12, 14).
Verfahren nach Anspruch 10 oder 11, mit dem weiteren Schritt des Einbettens der Leiterplatte (10) mit dem aufgebrachten Kühlkörper in ein übergeordnetes Leiterplattenelement.
Leiterplattenelement mit einer Leiterplatte nach Anspruch 7 oder 8, die eine Lage aus thermisch leitendem Schnittstellenmaterial (TIM) auf einer lötstoppfernen Außenlage (16) und einen auf der Lage aus thermisch leitendem Schnittstellenmaterial (TIM) aufgebrachten Kühlkörper (CP) aufweist.
Leiterplattenelement mit einer Leiterplatte nach Anspruch 9, die einen auf der Basislage (12, 14) aufgebrachten Kühlkörper (CP) aufweist.