DE102018133344A1 - Halbleiterpanels, halbleitergehäuse, und verfahren zu ihrer herstellung - Google Patents

Halbleiterpanels, halbleitergehäuse, und verfahren zu ihrer herstellung Download PDF

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Abstract

Ein Verfahren zur Herstellung eines Halbleiterpanels beinhaltet ein Bereitstellen einer ersten vorgeformten Polymerform. Das Verfahren beinhaltet ferner ein Anordnen mehrerer Halbleiterchips über der ersten vorgeformten Polymerform. Das Verfahren beinhaltet ferner ein Befestigen einer zweiten vorgeformten Polymerform an der ersten vorgeformten Polymerform, wobei die Halbleiterchips zwischen den befestigten vorgeformten Polymerformen angeordnet sind, und wobei die befestigten vorgeformten Polymerformen das Halbleiterpanel ausbilden, welches die Halbleiterchips einkapselt.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Offenbarung bezieht sich im Allgemeinen auf Halbleitertechnologie. Insbesondere bezieht sich die vorliegende Offenbarung auf Halbleiterpanels, Halbleitergehäuse, und Verfahren zu deren Herstellung.
  • HINTERGRUND
  • Halbleitervorrichtungen können in Form von Halbleitergehäusen (Halbleiterpackages) hergestellt werden, d.h. Metall-, Kunststoff-, Glas- oder Keramikgehäuse, die ein oder mehrere elektronische Halbleiterkomponenten enthalten. Die Kosten für das Häusen (Packaging) können als einer der wichtigsten Treiber für die Halbleiterindustrie angesehen werden. Das Design und die Herstellung von Leistungshalbleitergehäusen können spezifische Anforderungen stellen. So können beispielsweise Leiterbahnen in Leistungsgehäusen für den richtigen Umgang mit auftretenden hohen Strömen ausgelegt werden. Die Hersteller von Halbleitervorrichtungen sind ständig bestrebt, ihre Produkte und Verfahren zu deren Herstellung zu verbessern. Daher kann es wünschenswert sein, Verfahren zur Herstellung von Halbleitervorrichtungen zu entwickeln, die eine verbesserte und kosteneffiziente Herstellung der Vorrichtungen ermöglichen und die sich besonders für die Herstellung von Leistungshalbleitergehäusen eignen.
  • KURZDARSTELLUNG
  • Ein Aspekt der vorliegenden Offenbarung bezieht sich auf ein Verfahren zur Herstellung eines Halbleiterpanels. Das Verfahren umfasst ein Bereitstellen einer ersten vorgeformten Polymerform. Das Verfahren umfasst ferner ein Anordnen mehrerer Halbleiterchips über der ersten vorgeformten Polymerform. Das Verfahren umfasst ferner ein Befestigen einer zweiten vorgeformten Polymerform an der ersten vorgeformten Polymerform, wobei die Halbleiterchips zwischen den befestigten vorgeformten Polymerformen angeordnet sind, und wobei die befestigten vorgeformten Polymerformen das Halbleiterpanel ausbilden, welches die Halbleiterchips einkapselt.
  • Ein weiterer Aspekt der vorliegenden Offenbarung bezieht sich auf ein Halbleitergehäuse. Das Halbleitergehäuse umfasst eine erste vorgeformte Polymerform. Das Halbleitergehäuse umfasst ferner eine zweite vorgeformte Polymerform, die an der ersten vorgeformten Polymerform befestigt ist. Das Halbleitergehäuse umfasst ferner einen Halbleiterchip, der zwischen den befestigten vorgeformten Polymerformen angeordnet ist, wobei die befestigten vorgeformten Polymerformen ein Halbleitergehäuse ausbilden, das den Halbleiterchip einkapselt.
  • Figurenliste
  • Die beigefügten Zeichnungen dienen dem besseren Verständnis der Aspekte und sind in diese Beschreibung integriert und bilden einen Teil davon. Die Zeichnungen veranschaulichen Aspekte und dienen zusammen mit der Beschreibung dazu, Prinzipien von Aspekten zu erklären. Andere Aspekte und viele der beabsichtigten Vorteile von Aspekten werden leicht erkannt, da sie durch die folgende detaillierte Beschreibung besser verstanden werden. Die Elemente der Zeichnungen müssen nicht unbedingt relativ zueinander skaliert werden. Gleiche Bezugszeichen können entsprechende ähnliche Teile bezeichnen.
    • 1 enthält die 1A bis 1C, die schematisch eine Querschnittsseitenansicht eines Verfahrens zur Herstellung eines Halbleiterpanels 100 gemäß der Offenbarung darstellen.
    • 2 veranschaulicht schematisch eine Querschnittsseitenansicht eines Halbleitergehäuses 200 gemäß der Offenbarung.
    • 3 enthält die 3A bis 3J, die schematisch eine Querschnittsseitenansicht eines Verfahrens zur Herstellung eines Halbleiterpanels und eines Halbleitergehäuses 300 gemäß der Offenbarung darstellen.
    • 4 veranschaulicht schematisch eine Querschnittsseitenansicht eines Halbleitergehäuses 400 gemäß der Offenbarung.
    • 5 veranschaulicht schematisch eine Querschnittsseitenansicht eines Halbleitergehäuses 500 gemäß der Offenbarung.
    • 6 veranschaulicht ein Flussdiagramm eines Verfahrens zur Herstellung eines Halbleiterpanels gemäß der Offenbarung.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen verwiesen, in denen zur Veranschaulichung spezifische Aspekte dargestellt sind, in denen die Offenbarung praktiziert werden kann. In diesem Zusammenhang kann eine Richtungsterminologie wie „oben“, „unten“, „vorne“, „hinten“, usw. in Bezug auf die Ausrichtung der beschriebenen Figuren verwendet werden. Da Komponenten der beschriebenen Vorrichtungen in verschiedenen Ausrichtungen angeordnet sein können, kann die Richtungsterminologie zur Veranschaulichung verwendet werden und ist in keiner Weise einschränkend. Andere Aspekte können genutzt werden und strukturelle oder logische Änderungen können vorgenommen werden, ohne vom Konzept der vorliegenden Offenbarung abzuweichen. Die folgende detaillierte Beschreibung ist daher nicht in einem einschränkenden Sinne zu verstehen, und das Konzept der vorliegenden Offenbarung wird durch die beigefügten Ansprüche definiert.
  • 1 enthält die 1A bis 1C, die schematisch eine Querschnittsseitenansicht eines Verfahrens zur Herstellung eines Halbleiterpanels 100 gemäß der Offenbarung darstellen. Das Verfahren der 1 ist allgemein dargestellt, um Aspekte der Offenbarung qualitativ zu beschreiben. Das Verfahren kann weitere Aspekte beinhalten, die aus Gründen der Einfachheit nicht dargestellt sind. So kann beispielsweise das Verfahren um jeden der Aspekte erweitert werden, die in Verbindung mit anderen Verfahren und Vorrichtungen gemäß der Offenbarung beschrieben werden.
  • In 1A wird eine erste vorgeformte Polymerform 2 bereitgestellt. Im Beispiel der 1A kann die erste vorgeformte Polymerform 2 mehrere Aussparungen aufweisen, in denen später mehrere Halbleiterchips angeordnet werden können. In weiteren Beispielen kann die erste vorgeformte Polymerform 2 eine andere Gestalt aufweisen. So kann beispielsweise eine Oberfläche der ersten vorgeformten Polymerform 2 zur späteren Montage von Halbleiterchips im Wesentlichen eben sein. Darüber hinaus ist die Anzahl der in 1A dargestellten Aussparungen beispielhaft und kann in weiteren Beispielen abweichen.
  • In 1B werden mehrere Halbleiterchips 4 über der ersten vorgeformten Polymerform 2 angeordnet. Im Beispiel der 1B können die Halbleiterchips 4 in den Aussparungen angeordnet werden. In weiteren Beispielen können die Halbleiterchips 4 zusätzlich oder alternativ über einer ebenen Oberfläche der ersten vorgeformten Polymerform 2 angeordnet werden.
  • In 1C wird eine zweite vorgeformte Polymerform 6 an der ersten vorgeformten Polymerform 2 befestigt. Im Beispiel der 1C können die vorgeformten Polymerformen 2 und 6 eine ähnliche Gestalt aufweisen. In weiteren Beispielen können sich die Gestalten der vorgeformten Polymerformen 2 und 6 voneinander unterscheiden. Die Halbleiterchips 4 sind zwischen den befestigten vorgeformten Polymerformen 2 und 6 angeordnet. Die befestigten vorgeformten Polymerformen 2 und 6 bilden ein Halbleiterpanel 100 aus, welches die Halbleiterchips 4 einkapselt.
  • Gemäß einer Ausführungsform kann das Anordnen der Halbleiterchips 4 ein Anordnen der Halbleiterchips 4 in mehreren Aussparungen der ersten vorgeformten Polymerform 2 beinhaltet, wie in der 1B beispielhaft dargestellt. Die Form einer Aussparung kann der Form eines Halbleiterchips 4 ähneln, der in der Aussparung angeordnet ist, in einer z-Richtung betrachtet (siehe Pfeil in 1C). So kann beispielsweise ein Halbleiterchip 4 auf einen Boden der Aussparung geklebt werden, so dass die Öffnung der Aussparung etwas größer gewählt werden kann als der Halbleiterchip 4.
  • Gemäß einer Ausführungsform kann das Anordnen der Halbleiterchips 4 ein Anordnen von elektrischen Kontakten der Halbleiterchips 4 über Durchgangslöchern der ersten vorgeformten Polymerform 2 beinhalten. Ein elektrischer Kontakt eines Halbleiterchips 4 kann als Kontaktpad (oder ein Kontaktelement oder ein Kontaktanschluss oder eine Kontaktelektrode) ausgebildet sein und einen elektrischen Zugang zu den internen Schaltungen des Halbleiterchips 4 bereitstellen. Die Durchgangslöcher können sich von einer ersten Oberfläche der ersten vorgeformten Polymerform 2 bis zu einer zweiten Oberfläche der ersten vorgeformten Polymerform 2 erstrecken. Die Durchgangslöcher können später mit einem elektrisch leitfähigen Material gefüllt werden, so dass die gefüllten Durchgangslöcher einen elektrischen Zugang zu den elektrischen Kontakten der Halbleiterchips 4 bereitstellen können, insbesondere von einer gegenüberliegenden Seite der ersten vorgeformten Polymerform 2.
  • Gemäß einer Ausführungsform kann das Anordnen der elektrischen Kontakte ein Anordnen eines ersten elektrischen Kontakts eines Halbleiterchips 4 über einem ersten Durchgangsloch, und ein Anordnen eines zweiten elektrischen Kontakts des Halbleiterchips 4 über einem zweiten Durchgangsloch neben dem ersten Durchgangsloch beinhalten. Das erste Durchgangsloch und das zweite Durchgangsloch können durch eine Trennstruktur getrennt sein. Die Öffnungsbereiche der Durchgangslöcher in z-Richtung (siehe Pfeil in 1C) können im Wesentlichen den Oberflächenbereichen der elektrischen Kontakte entsprechen. Zum Beispiel kann der Halbleiterchip 4 ein Leistungstransistorchip mit einer Gate-Elektrode und einer Source-Elektrode sein, die auf einer Oberfläche des Halbleiterchips 4 angeordnet sind, die dem ersten und zweiten Durchgangsloch zugewandt ist. Hierbei kann die Gate-Elektrode über dem ersten Durchgangsloch und die Source-Elektrode über dem zweiten Durchgangsloch angeordnet werden. Die später mit einem elektrisch leitfähigen Material gefüllten Durchgangslöcher können einen elektrischen Zugang zur Gate-Elektrode und Source-Elektrode des Halbleiterchips 4 bereitstellen, insbesondere von einer gegenüberliegenden Seite der ersten vorgeformten Polymerform 2.
  • Gemäß einer Ausführungsform kann das Befestigen der zweiten vorgeformten Polymerform 6 ein Anordnen von Durchgangslöchern der zweiten vorgeformten Polymerform 6 über elektrischen Kontakten der Halbleiterchips 4 beinhalten. Die Durchgangslöcher können sich von einer ersten Oberfläche der zweiten vorgeformten Polymerform 6 bis zu einer zweiten Oberfläche der zweiten vorgeformten Polymerform 6 erstrecken. Die später mit einem elektrisch leitfähigen Material gefüllten Durchgangslöcher können einen elektrischen Zugang zu den elektrischen Kontakten ermöglichen, insbesondere von einer gegenüberliegenden Seite der zweiten vorgeformten Polymerform. Im Falle eines Leistungstransistorchips, wie oben erläutert, können die elektrischen Kontakte den Drain-Elektroden der Halbleiterchips 4 entsprechen.
  • Gemäß einer Ausführungsform kann das Verfahren der 1 ferner ein Abscheiden eines Metallisierungsmaterials in Durchgangslöcher von mindestens einer der vorgeformten Polymerformen 2 und 6 beinhalten, wobei das abgeschiedene Metallisierungsmaterial elektrisch mit elektrischen Kontakten der Halbleiterchips 4 gekoppelt werden kann. Zum Beispiel kann das Metallisierungsmaterial durch Anwendung mindestens einer der folgenden Techniken abgeschieden werden: Kaltgasspritzen, Plasmastaubspritzen, plasmainduziertes Spritzen, Elektroplattieren, stromloses Plattieren, galvanisches Abscheiden, Aufdampfen, Drucken, usw.
  • Gemäß einer Ausführungsform kann das Abscheiden des Metallisierungsmaterials ein Kaltgasspritzen von mindestens einem eines Metalls und einer Metalllegierung in die Durchgangslöcher beinhalten. Das Kaltgasspritzen kann sich auf ein Beschichtungsverfahren beziehen, bei dem Feststoffpulver in einem Überschallgasstrahl auf Geschwindigkeiten von bis zu etwa 500 m/s bis etwa 1000 m/s beschleunigt werden können. Teilchen des beschleunigten Pulvers können einen Durchmesser von etwa 1 Mikrometer bis etwa 50 Mikrometer aufweisen. Während des Aufpralls auf ein Ziel können die Teilchen eine plastische Verformung erfahren und an einer Oberfläche des Ziels haften. Im Allgemeinen können Metalle, Polymere, Keramiken, Verbundmaterialien, und nanokristalline Pulver durch Kaltgasspritzen abgeschieden werden. Die beim Kaltgasspritzen verwendeten Pulver müssen während des Spritzvorgangs nicht unbedingt geschmolzen werden. Zum Beispiel kann das Metallisierungsmaterial abgeschieden werden durch Kaltgasspritzen mindestens eines von Kupfer, Aluminium, Eisen, Nickel, Legierungen davon. Das kaltgasgespritzte Metallisierungsmaterial kann eine Porosität aufweisen, die kleiner als etwa 50%, insbesondere kleiner als etwa 40%, insbesondere kleiner als etwa 30%, insbesondere kleiner als etwa 20%, und noch spezieller kleiner als etwa 10% ist. In einem Beispiel kann die Porosität in einem Bereich von etwa 10% bis etwa 50% liegen. Die Porosität kann dimensionslos sein und kann dem Verhältnis des Hohlraumvolumens zum Gesamtvolumen des porösen Materials oder des aus dem porösen Material ausgebildeten Körpers entsprechen. So kann beispielsweise ein Metallisierungsmaterial, das durch Kaltgasspritzen hergestellt wurde, von einer Bulkmaterialschicht aus dem gleichen Material unterschieden werden.
  • Gemäß einer Ausführungsform kann das Verfahren der 1 ferner ein teilweise Entfernen mindestens eines von einer der vorgeformten Polymerformen 2 und 6 und des Metallisierungsmaterials beinhalten, wobei eine Oberfläche mindestens einer der vorgeformten Polymerformen 2 und 6 und eine Oberfläche des Metallisierungsmaterials nach dem Entfernen des Materials in einer gemeinsamen Ebene angeordnet sein können. Zum Beispiel kann eine durch eine der vorgeformten Polymerformen 2 und 6 und das Metallisierungsmaterial ausgebildete Oberfläche planarisiert werden müssen, so dass eine weitere Materialschicht geeignet über der ausgebildeten ebenen Oberfläche abgeschieden werden kann. Das Material kann durch Anwendung mindestens einer der folgenden Techniken entfernt werden: Schleifen, chemisch-mechanisches Polieren, Ätzen, usw.
  • Gemäß einer Ausführungsform kann die erste vorgeformte Polymerform 2 ein erstes Via-Loch beinhalten, das sich durch die erste vorgeformte Polymerform 2 erstreckt, und die zweite vorgeformte Polymerform 6 kann ein zweites Via-Loch beinhalten, das sich durch die zweite vorgeformte Polymerform 6 erstreckt. Darüber hinaus kann das Befestigen der zweiten vorgeformten Polymerform 6 ein Bereitstellen einer Überlappung zwischen dem ersten Via-Loch und dem zweiten Via-Loch beinhalten, und das abgeschiedene Metallisierungsmaterial kann eine elektrische Via-Verbindung ausbilden, die sich durch das Halbleiterpanel 100 erstreckt. Ein elektrischer Kontakt auf einer Oberfläche des Halbleiterchips 4 kann somit von einer Oberfläche des Halbleiterpanels 100, die der Chipoberfläche gegenüberliegt zugänglich werden. Zum Beispiel können alle elektrischen Kontakte eines Leistungstransistorchips (d.h. Gate-Elektrode, Source-Elektrode, Drain-Elektrode) auf einer gleichen Oberfläche eines Halbleitergehäuses angeordnet sein, das durch Vereinzeln des Halbleiterpanels 100 erhalten wird.
  • Gemäß einer Ausführungsform kann das Verfahren der 1 ferner, vor dem Befestigen der zweiten vorgeformten Polymerform 6, ein Anordnen einer elektrisch leitfähigen Schicht über der ersten vorgeformten Polymerform 2 beinhalten, wobei die elektrisch leitfähige Schicht zwischen den vorgeformten Polymerformen 2 und 6 angeordnet sein kann. Insbesondere kann die elektrisch leitfähige Schicht aus mindestens einem eines Metalls und einer Metalllegierung, wie z.B. Kupfer, Aluminium, Legierungen davon, hergestellt werden. Die elektrisch leitfähige Schicht kann durch Anwenden einer geeigneten Technik hergestellt werden. In einem Beispiel kann die elektrisch leitfähige Schicht durch Anwenden von mindestens einer der folgenden Verfahren hergestellt werden: stromlose Plattierung, galvanische Abscheidung, Dampfabscheidung, usw. In einem weiteren Beispiel kann die elektrisch leitfähige Schicht ein vorgeformtes Metallblech, wie z.B. ein Kupferblech oder ein Aluminiumblech sein, das an einer der vorgeformten Polymerformen 2 und 6 befestigt, insbesondere geklebt, werden kann, bevor die vorgeformten Polymerformen 2 und 6 aneinander befestigt werden. Die elektrisch leitfähige Schicht kann die Funktion einer Umverteilungsschicht haben, die eine Umverteilung der elektrischen Signale des Halbleiterchips 4 und weiterer elektronischer Komponenten eines herzustellenden Halbleitergehäuses bereitstellt.
  • Gemäß einer Ausführungsform kann das Verfahren der 1 ferner ein Ausbilden mindestens einer Aussparung in mindestens einer der vorgeformten Polymerformen 2 und 6 und ein Anordnen einer elektronischen Komponente in der mindestens einen Aussparung beinhalten, wobei die elektronische Komponente in das Halbleiterpanel 100 eingekapselt sein kann. Zum Beispiel kann die elektronische Komponente mindestens eine passive elektronische Komponente (z.B. eine integrierte passive Vorrichtung (IPD)), eine aktive elektrische Komponente, eine Oberflächenmontagevorrichtung (SMD) (z.B. einen SMD-Kondensator) usw. beinhalten. Nach dem Befestigen der vorgeformten Polymerformen 2 und 6 aneinander kann die elektronische Komponente somit insbesondere in einem Hohlraum des Halbleiterpanels 100 angeordnet sein.
  • Gemäß einer Ausführungsform kann die elektronische Komponente über die elektrisch leitfähige Schicht mit einem der Halbleiterchips 4 elektrisch gekoppelt werden. Insbesondere kann die elektronische Komponente an die elektrisch leitfähige Schicht geklebt oder gelötet werden, wobei eine elektrische Verbindung zwischen einem elektrischen Kontakt der elektronischen Komponente und einem elektrischen Kontakt eines Halbleiterchips 4 über die elektrisch leitfähige Schicht hergestellt werden kann.
  • Gemäß einer Ausführungsform können die Halbleiterchips 4 Leistungshalbleiterchips beinhalten. Die Halbleiterchips (oder Halbleiterdies) 4 können ähnlich oder unterschiedlich sein. Im Allgemeinen können die Halbleiterchips 4 integrierte Schaltungen, passive elektronische Komponenten, aktive elektronische Komponenten, usw. beinhalten. Im Allgemeinen können die integrierten Schaltungen als logische integrierte Schaltungen, analoge integrierte Schaltungen, gemischt-signal integrierte Schaltungen, leistungsintegrierte Schaltungen, usw. ausgestaltet sein. In einem Beispiel können die Halbleiterchips 4 aus einem elementaren Halbleitermaterial, wie beispielsweise Si, usw. hergestellt werden. In einem weiteren Beispiel können die Halbleiterchips 4 aus einem Verbindungshalbleitermaterial hergestellt werden, zum Beispiel GaN, SiC, SiGe, GaAs, usw. Insbesondere können die Halbleiterchips 4 einen oder mehrere Leistungshalbleiter beinhalten. Leistungshalbleiterchips können als Dioden, Leistungs-MOSFETs (Metalloxid-Halbleiter-Feldeffekttransistoren), IGBTs (Insulated Gate Bipolar Transistors), JFETs (Junction Gate Field Effect Transistors), HEMTs (High Electron Mobility Transistors), Super-Junction-Vorrichtungen, Leistungs-Bipolartransistoren, usw. ausgelegt sein. Leistungshalbleiterchips können eine vertikale Struktur aufweisen, d.h. elektrische Ströme können im Wesentlichen in einer Richtung senkrecht zu den Hauptflächen der Halbleiterchips fließen. Zum Beispiel können die Source-Elektrode und Gate-Elektrode eines Leistungs-MOSFETs über einer Fläche angeordnet sein, während die Drain-Elektrode des Leistungs-MOSFETs über der anderen Fläche angeordnet sein kann. Leistungshalbleiterchips können eine laterale Struktur aufweisen, d.h. elektrische Ströme können im Wesentlichen in einer Richtung parallel zu einer Hauptfläche der Halbleiterchips fließen. Zum Beispiel können eine Gate-Elektrode, eine Source-Elektrode und eine Drain-Elektrode eines Leistungs-MOSFETs über einer Hauptfläche eines Leistungs-MOSFETs angeordnet sein.
  • Gemäß einer Ausführungsform kann das Verfahren nach 1 ferner ein Strukturieren mindestens einer der vorgeformten Polymerformen 2 und 6 beinhalten, wobei das Strukturieren mindestens eines von Molden, Fräsen, Schleifen, Laserbohren umfasst. Das Molden kann mindestens eines von Pressmolden (compression molding), Spritzmolden (injection molding), Pulvermolden (powder molding), Flüssigmolden (liquid molding), Laminieren, Drucken, usw. beinhalten. Insbesondere kann das Strukturieren der vorgeformten Polymerformen 2 und 6 vor den Handlungen der 1 durchgeführt werden.
  • Gemäß einer Ausführungsform kann das Halbleiterpanel 100 rechteckig sein, und eine Oberfläche des rechteckigen Halbleiterpanels 100 kann größer oder gleich 300mm × 300mm sein. Das Verfahren der 1 kann als eine PLP-Technik (Panel-Level Packaging) oder eine FOPLP-Technik (Fan-Out Panel-Level Packaging) betrachtet werden, die sich von bekannten WLP-Techniken (Wafer-Level Packaging) und bekannten FOWLP-Techniken (Fan-Out Wafer-Level Packaging) unterscheiden kann. Bei WLP oder FOWLP kann der Wafer oder rekonstituierte Wafer eine kreisförmige Form mit einem Durchmesser von 200mm oder 300mm aufweisen. Im Vergleich zu WLP und FOWLP kann die Größe des Halbleiterpaneels in PLP und FOPLP so vergrößert werden, dass ein Hersteller oder Zulieferer in der Lage sein kann, mehr Halbleiterchips (oder Halbleiterdies) auf Panel-Ebene im Vergleich zum Wafer-Ebene zu verarbeiten. Zum Beispiel kann ein 500mm × 500mm großes Panel 4,54 mal so viele Halbleiterchips verarbeiten wie ein 300mm-Durchmesser Wafer. Dies kann zu niedrigeren Produktionskosten führen. Insbesondere kann das hergestellte Halbleiterpanel 100 bei Betrachtung in z-Richtung rechteckig sein (siehe Pfeil in 1C). In dieser Ansicht können die Halbleiterchips 4 z.B. in einer periodischen und rechteckigen gitterartigen Struktur angeordnet sein. In einem Beispiel kann das Halbleiterpanel 100 eine Größe von 510mm × 515mm haben. In einem weiteren Beispiel kann das Halbleiterpanel 100 eine Größe von 600mm × 600mm haben. In noch einem weiteren Beispiel kann das Halbleiterpanel 100 die Größe 18" × 24" (d.h. 457,2mm × 609,6mm) haben. Die Anzahl der in das Halbleiterpanel 100 eingebetteten Halbleiterchips 4 kann bis zu 8000 oder mehr betragen.
  • 2 veranschaulicht schematisch eine Querschnittsseitenansicht eines Halbleitergehäuses 200 gemäß der Offenbarung. Das Halbleitergehäuse 200 ist allgemein dargestellt, um Aspekte der Offenbarung qualitativ zu beschreiben. Das Halbleitergehäuse 200 kann weitere Komponenten beinhalten, die aus Gründen der Einfachheit nicht dargestellt sind. Zum Beispiel kann das Halbleitergehäuse 200 um jeden der Aspekte erweitert werden, die in Verbindung mit anderen Vorrichtungen und Verfahren gemäß der Offenbarung beschrieben sind.
  • Das Halbleitergehäuse 200 beinhaltet eine erste vorgeformte Polymerform. Das Halbleitergehäuse 200 beinhaltet ferner eine zweite vorgeformte Polymerform 6, die an der ersten vorgeformten Polymerform 2 befestigt ist. Das Halbleitergehäuse 200 beinhaltet ferner einen Halbleiterchip 4, der zwischen den befestigten vorgeformten Polymerformen 2 und 6 angeordnet ist. Die befestigten vorgeformten Polymerformen 2 und 6 bilden ein Halbleitergehäuse 200 aus, das den Halbleiterchip 4 einkapselt. Zum Beispiel kann das Halbleitergehäuse 200 nach dem Verfahren der 1 hergestellt werden. In diesem Zusammenhang kann ein Halbleiterpanel 100 wie in den 1A bis 1C dargestellt hergestellt werden. In einer weiteren Handlung kann das Halbleiterpanel 100 in mehrere Halbleitergehäuse 200 vereinzelt werden. Das Halbleiterpanel 100 kann durch Anwendung eines Dicingprozesses vereinzelt werden, der mindestens eines der folgenden Verfahren beinhaltet: Plasmadicing, mechanisches Ultraschalldicing, Laserdicing, usw.
  • Gemäß einer Ausführungsform kann das Halbleitergehäuse 200 ferner ein Metallisierungsmaterial beinhalten, das elektrisch mit einem elektrischen Kontakt des Halbleiterchips 4 gekoppelt ist, wobei das Metallisierungsmaterial durch Kaltgasspritzen hergestellt sein kann. Insbesondere kann das Metallisierungsmaterial mindestens eines von Kupfer, Aluminium, Eisen, Nickel, Legierungen davon beinhalten oder daraus hergestellt sein. Das gespritzte Metallisierungsmaterial kann eine Porosität aufweisen, die kleiner als etwa 50%, insbesondere kleiner als etwa 40%, insbesondere kleiner als etwa 30%, insbesondere kleiner als etwa 20%, und sogar noch spezieller kleiner als etwa 10% ist. In einem Beispiel kann die Porosität in einem Bereich von etwa 10% bis etwa 50% liegen.
  • Gemäß einer Ausführungsform kann das Halbleitergehäuse 200 ferner eine elektrisch leitfähige Schicht beinhalten, die zwischen den vorgeformten Polymerformen 2 und 6 angeordnet ist. Insbesondere kann die elektrisch leitfähige Schicht ein vorgeformtes Metallblech, wie z.B. ein Kupferblech oder ein Aluminiumblech sein.
  • Gemäß einer Ausführungsform kann mindestens eine der vorgeformten Polymerformen 2 und 6 mindestens eines von einer Moldverbindung, einem Laminat, einem Epoxid, einem gefüllten Epoxid, einem glasfasergefüllten Epoxid, einem Imid, einem Thermoplast, einem duroplastischen Polymer, einer Polymermischung beinhalten. Die vorgeformten Polymerformen 2 und 6 können aus einem ähnlichen oder einem verschiedenen Material hergestellt sein. Insbesondere können die vorgeformten Polymerformen 2 und 6 vorgefertigt werden. Das heißt, die vorgeformten Polymerformen 2 und 6 können in einer oder mehreren Handlungen hergestellt und ausgebildet werden, bevor die Handlungen der 1 ausgeführt werden.
  • 3 enthält die 3A bis 3J, die schematisch eine Querschnittsseitenansicht eines Verfahrens zur Herstellung eines Halbleiterpanels und eines Halbleitergehäuses 300 gemäß der Offenbarung darstellen. Das hergestellte Halbleitergehäuse 300 kann als eine detailliertere Implementierung des Halbleitergehäuses 200 der 2 angesehen werden. Darüber hinaus kann das Verfahren der 3 als eine detailliertere Implementierung des Verfahrens der 1 angesehen werden.
  • In 3A kann eine erste vorgeformte Polymerform 2 bereitgestellt werden, die in einer Querschnittsseitenansicht dargestellt ist. Die erste vorgeformte Polymerform 2 kann eine Aussparung 8 beinhalten, in der später ein Halbleiterchip angeordnet werden kann. Insbesondere kann bei Betrachtung in einer z-Richtung (siehe Pfeil) ein Öffnungsbereich der Aussparung 8 etwas größer sein als ein Bereich einer Grundfläche des zu montierenden Halbleiterchips. Die erste vorgeformte Polymerform 2 kann ferner ein erstes Durchgangsloch 10 und ein zweites Durchgangsloch 12 daneben beinhalten, die durch eine Trennstruktur 14 getrennt sein können. Die Durchgangslöcher 10 und 12 können sich von einer Bodenfläche der Aussparung 8 bis zu einer Bodenfläche der ersten vorgeformten Polymerform 2 erstrecken. Die erste vorgeformte Polymerform 2 kann ferner eine Aussparung 40 und ein Via-Loch 16 beinhalten. Das Via-Loch 16 kann sich von einer Unterseite der Aussparung 40 bis zu einer Oberseite der ersten vorgeformten Polymerform 2 erstrecken. Wie durch eine gestrichelte Linie in 3A dargestellt, kann die Querschnittsseitenansicht der ersten vorgeformten Polymerform 2 vor dem Ausbilden der Aussparungen und Durchgangslöcher im Wesentlichen rechteckig sein.
  • Zur Veranschaulichung zeigt 3A nur einen Teil oder Abschnitt der ersten vorgeformten Polymerform 2. Die erste vorgeformte Polymerform 2 kann durch eine Mehrzahl solcher Abschnitte ausgebildet werden, die periodisch links und rechts von dem in 3A dargestellten Abschnitt angeordnet sein können. Darüber hinaus können die Abschnitte auch periodisch in oder aus der Zeichenebene der 3A angeordnet sein. Die periodisch angeordneten Abschnitte können eine einstückige (oder integrale) erste vorgeformte Polymerform 2 ausbilden, wobei die Aussparungen 8 insbesondere eine rechteckige und periodische Gitterstruktur ausbilden können, wenn in der z-Richtung betrachtet (siehe Pfeil). Die folgende Beschreibung kann sich nur auf den Abschnitt der 3A beziehen, kann aber auch für zusätzliche Abschnitte gelten, die aus Gründen der Einfachheit nicht dargestellt sind.
  • 3B veranschaulicht eine Unteransicht der Aussparung 8, der Durchgangslöcher 10, 12 und der Trennstruktur 14 der ersten vorgeformten Polymerform 2 der 3A. Der Umriss der Aussparung 8 wird durch ein gestricheltes Rechteck angezeigt. Die Trennstruktur 14 kann so angeordnet sein, dass der Öffnungsbereich des ersten Durchgangslochs 10 und der Öffnungsbereich des zweiten Durchgangslochs 12 den Oberflächenbereichen der elektrischen Kontakte eines Halbleiterchips, der in der Aussparung 8 angeordnet werden soll, ähnlich sein können. Im Beispiel der 3B kann die Trennstruktur 14 bogenförmig sein. In weiteren Beispielen kann die Trennstruktur 14 rechteckig, polygonal, usw. sein.
  • In 3C können mehrere Halbleiterchips 4 bereitgestellt werden. Die Halbleiterchips 4 können in einer vorhergehenden Handlung von einem Halbleiterwafer gediced worden sein. Die Anzahl der Halbleiterchips 4 ist beliebig und kann insbesondere der Anzahl der Aussparungen 8 in der ersten vorgeformten Polymerform 2 entsprechen. Im Beispiel der 3C können die Halbleiterchips 4 Leistungstransistorchips mit einer vertikalen Struktur sein. Jeder der Halbleiterchips 4 kann eine Gate-Elektrode 18 und eine Source-Elektrode 20 beinhalten, die auf einer Oberseite des jeweiligen Halbleiterchips 4 angeordnet sind. Darüber hinaus kann jeder der Halbleiterchips 4 eine Drain-Elektrode 22 beinhalten, die auf einer gegenüberliegenden Unterseite des jeweiligen Halbleiterchips 4 angeordnet ist. In weiteren Beispielen können die Halbleiterchips 4 von unterschiedlichem Typ sein, z.B. Leistungstransistorchips mit einer lateralen Struktur, Leistungsdiodenchips, usw. Ein Haftmaterial 24, wie z.B. Klebstoff, kann an den Außenkanten der oberen Oberflächen der Halbleiterchips 4 sowie zwischen den Gate-Elektroden 18 und den Source-Elektroden 20 angeordnet sein. So kann beispielsweise das Haftmaterial 24 auf die Oberseite der Halbleiterchips 4 gedruckt werden.
  • In 3D können die Halbleiterchips 4 der 3C umgedreht und in den Aussparungen 8 der ersten vorgeformten Polymerform 2 angeordnet werden. Das Haftmaterial 24 kann die Außenkanten des Halbleiterchips 4 an den Kanten des Bodens der Aussparung 8 befestigen. Darüber hinaus kann das Haftmaterial 24 den Bereich zwischen der Gate-Elektrode 18 und der Source-Elektrode 20 an der Trennstruktur 14 befestigen. Die Source-Elektrode 20 kann über dem ersten Durchgangsloch 10 und die Gate-Elektrode 18 über dem zweiten Durchgangsloch 12 angeordnet werden. Nach dem Anordnen des Halbleiterchips 4 kann das Haftmaterial 24 in einer optionalen weiteren Handlung vernetzt, insbesondere ausgehärtet, werden.
  • In 3E kann eine elektrisch leitfähige Schicht 26 über der Oberseite der ersten vorgeformten Polymerform 2 angeordnet werden. Insbesondere kann der Bereich über dem Halbleiterchip 4 durch die elektrisch leitfähige Schicht 26 unbedeckt bleiben. Im Beispiel der 3E kann die elektrisch leitfähige Schicht 26 ein vorgeformtes Metallblech oder ein vorgeformtes Metalllegierungsblech sein, beispielsweise ein Blech aus oder mit Kupfer oder Aluminium. Das Metallblech kann an die Oberseite der ersten vorgeformten Polymerform 2 unter Verwendung eines Haftmaterials 24 geklebt werden, das dem Haftmaterial 24 der 3D ähnlich sein kann. Insbesondere kann das Haftmaterial 24 über mehrere Abschnitte der ersten vorgeformten Polymerform 2 parallel abgeschieden werden, beispielsweise durch Anwendung einer Drucktechnik.
  • In 3F kann eine zweite vorgeformte Polymerform 6 bereitgestellt werden, die in einer Querschnittsseitenansicht gezeigt ist. Ähnlich wie bei der ersten vorgeformten Polymerform 2 der 3A ist in der 3F aus darstellerischen Gründen nur ein Teil oder Abschnitt der zweiten vorgeformten Polymerform 6 gezeigt. Die zweite vorgeformte Polymerform 6 kann mehrere solcher periodisch angeordneten Abschnitte beinhalten. Die zweite vorgeformte Polymerform 6 kann eine Aussparung 28, ein Durchgangsloch 30 und ein Via-Loch 32 beinhalten. Die Aussparung 28 kann in einer oberen Fläche der zweiten vorgeformten Polymerform 6 ausgebildet werden. Das Durchgangsloch 30 kann sich von einer Bodenfläche der Aussparung 28 bis zu einer Bodenfläche der zweiten vorgeformten Polymerform 6 erstrecken. Insbesondere kann die Fläche der Grundfläche des Durchgangslochs 30 einer Fläche der Drain-Elektrode 22 des Halbleiterchips 4 ähnlich sein, wenn in der z-Richtung betrachtet. Das Via-Loch 32 kann sich auch von einer Bodenfläche der Aussparung 28 bis zu einer Bodenfläche der zweiten vorgeformten Polymerform 6 erstrecken. Die Via-Löcher 16 und 32 der ersten und zweiten vorgeformten Polymerformen 2 und 6 können im Wesentlichen deckungsgleich sein, wenn die vorgeformten Polymerformen 2 und 6 übereinander angeordnet sind. Gleiches gilt für die Durchgangslöcher der vorgeformten Polymerformen 2 und 6.
  • In 3G kann ein Haftmaterial 34, wie z.B. Klebstoff, über der Oberseite der ersten vorgeformten Polymerform 2 und insbesondere über der Oberseite der elektrisch leitfähigen Schicht 26 angeordnet sein. Der Bereich über dem Halbleiterchip 4 kann durch das Haftmaterial 34 unbedeckt bleiben. Insbesondere kann das Haftmaterial 34 über mehrere periodisch angeordnete Abschnitte der ersten vorgeformten Polymerform 2 parallel aufgebracht werden, z.B. durch Anwenden einer Drucktechnik. Nach dem Auftragen des Haftmaterials 34 kann die zweite vorgeformte Polymerform 6 an der ersten vorgeformten Polymerform 2 befestigt werden. Nach der Befestigung können sich die Via-Löcher 16 und 32 der ersten und zweiten vorgeformten Polymerformen 2 und 6 überlappen und im Wesentlichen deckungsgleich sein. Gleiches gilt für die Durchgangslöcher der vorgeformten Polymerformen 2 und 6.
  • In 3H kann ein Metallisierungsmaterial 36 in der Aussparung 28, in dem Durchgangsloch 30 und in dem Via-Loch 32 abgeschieden werden. Im Beispiel der 3H kann das Metallisierungsmaterial 36 Kupfer sein, das durch Anwendung einer Kaltgasspritztechnik abgeschieden werden kann. Es ist zu beachten, dass das Metallisierungsmaterial 36 parallel über mehrere Abschnitte der zweiten vorgeformten Polymerform 6 abgeschieden werden kann. Während des Spritzvorgangs kann eine Hartmaske 38 über der Oberseite der zweiten vorgeformten Polymerform 6 angeordnet werden, so dass das abgeschiedene Metallisierungsmaterial 36 strukturiert werden kann und die Oberseite durch das Metallisierungsmaterial 36 unbedeckt bleiben kann. Insbesondere können die Aussparung 28, das Durchgangsloch 30 und das Via-Loch 32 vollständig mit dem Metallisierungsmaterial 36 gefüllt werden. Das abgeschiedene Metallisierungsmaterial 36 kann in physikalischem und elektrischem Kontakt mit der Drain-Elektrode 22 und der elektrisch leitfähigen Schicht 26 sein.
  • In einer weiteren Handlung (nicht dargestellt) kann Material von mindestens einer der zweiten vorgeformten Polymerformen 6 und dem Metallisierungsmaterial 36 von der Oberseite der Anordnung entfernt werden, um eine ebene Oberseite zu erhalten. Insbesondere können die Oberseite der zweiten vorgeformten Polymerform 6 und die Oberseite des Metallisierungsmaterials 36 nach dem Entfernen des Materials in einer gemeinsamen Ebene angeordnet sein. Zum Beispiel kann das Material durch Anwendung von mindestens einem von Schleifen, chemisch-mechanisches Polieren, Ätzen, Fräsen, usw. entfernt werden. Eine Dicke t des in der Aussparung 28 zwischen dem Durchgangsloch 30 und dem Via-Loch 32 angeordneten Abschnitts des elektrisch leitfähigen Materials 36 kann in einem Bereich von etwa 15 Mikrometern bis etwa 450 Mikrometern liegen. Insbesondere kann die Dicke t größer als etwa 100 Mikrometer, größer als etwa 200 Mikrometer, größer als etwa 300 Mikrometer, oder größer als etwa 400 Mikrometer sein. Eine Erhöhung der Dicke t des elektrisch leitfähigen Materials 36 kann die Wärmeabfuhr und damit eine Kühlung des zu fertigenden Halbleitergehäuses verbessern.
  • In 3I kann ein Metallisierungsmaterial 36 in das erste Durchgangsloch 10, in das zweite Durchgangsloch 12, in das Via-Loch 16 und in die Aussparung 40 abgeschieden werden. Das Metallisierungsmaterial 36 und die Technik zum Auftragen des Materials können ähnlich wie in 3H sein. Die Bodenflächen des abgeschiedenen Metallisierungsmaterials 36 können den Landepads 42 des zu fertigenden Halbleitergehäuses entsprechen. Die Landepads 42 können Kontaktpads sein, die dazu ausgelegt sind, das Halbleitergehäuse später mit einer Leiterplatte zu verbinden. Es ist zu beachten, dass die Größe der Landepads 42, die Form der Landepads 42 und die Abstände zwischen den Landepads 42 anpassbar sein können, indem eine entsprechende Größe und Form der Aussparungen in der ersten vorgeformten Polymerform 2 gewählt werden. Im Beispiel der 3I können die Gate-Elektrode 18, die Source-Elektrode 20 und die Drain-Elektrode 22 durch Kontaktieren der auf der Unterseite der Anordnung angeordneten Landepads 42 zugänglich sein.
  • In 3J kann ein elektrisch isolierendes Material 44 über der Oberseite der Anordnung angeordnet werden, um das elektrisch leitfähige Material 36 von weiteren elektronischen oder leitfähigen Komponenten elektrisch zu isolieren. Zum Beispiel kann das elektrisch isolierende Material 44 in Form einer Schicht abgeschieden werden. Es ist zu beachten, dass das elektrisch isolierende Material 44 parallel über mehrere Abschnitte des Halbleiterpanels abgeschieden werden kann.
  • Das Verfahren der 3 kann zusätzliche Handlungen beinhalten, die aus Gründen der Einfachheit nicht im Detail beschrieben sind. Zum Beispiel kann das Halbleiterpanel der 3I in mehrere Halbleitergehäuse 300 vereinzelt werden, wie durch gestrichelte Linien in der 3I angedeutet. Darüber hinaus können die vereinzelten Halbleitergehäuse 300 über einer Leiterplatte angeordnet werden, wobei die Landepads 42 der Leiterplatte zugewandt sein können und eine elektrische und mechanische Verbindung zwischen dem Halbleitergehäuse 300 und der Leiterplatte herstellen können.
  • Die 4 und 5 veranschaulichen schematisch Querschnittsseitenansichten der Halbleitergehäuse 400 und 500 gemäß der Offenbarung. Die Halbleitergehäuse 400 und 500 können als detailliertere Implementierungen des Halbleitergehäuses 200 der 2 angesehen werden und können nach dem Verfahren der 3 hergestellt werden.
  • Das Halbleitergehäuse 400 der 4 kann eine erste vorgeformte Polymerform 2 und eine zweite vorgeformte Polymerform 6, die an der ersten vorgeformten Polymerform 2 befestigt ist beinhalten. Ein Halbleiterchip 4 kann zwischen den vorgeformten Polymerformen 2 und 6 angeordnet und eingekapselt sein. Im Beispiel der 4 kann der Halbleiterchip 4 ein Leistungstransistorchip mit einer Gate-Elektrode 18 und einer Source-Elektrode 20 auf einer ersten Oberfläche des Halbleiterchips 4 sowie eine Drain-Elektrode 22 auf einer gegenüberliegenden zweiten Oberfläche des Halbleiterchips 4 sein. Die Elektroden des Halbleiterchips 4 können über ein elektrisch leitfähiges Material 36, das sich durch die vorgeformten Polymerformen 2 und 6 erstreckt, auf eine Unterseite des Halbleitergehäuses 400 umverteilt werden. Eine elektrisch leitfähige Schicht 26 kann zwischen den vorgeformten Polymerformen 2 und 6 angeordnet sein. Darüber hinaus kann eine elektrisch isolierende Schicht 44 über der Oberseite des Halbleitergehäuses 400 angeordnet werden. Das Halbleitergehäuse 400 kann dem Halbleitergehäuse der 3J ähnlich sein. Im Gegensatz zu 3J können die Landepads 42 des Halbleitergehäuses 400 eine vergrößerte Grundfläche zum Verbinden des Halbleitergehäuses 400 mit einer Leiterplatte aufweisen.
  • Das Halbleitergehäuse 500 der 5 kann dem Halbleitergehäuse der 4 ähnlich sein. Im Gegensatz zu 4 kann das Halbleitergehäuse 500 ferner einen Hohlraum 46 aufweisen, in dem eine elektronische Komponente 48 angeordnet sein kann. Es versteht sich, dass die Halbleitergehäuse anderer hierin beschriebener Beispiele auch ein oder mehrere elektronische Komponenten beinhalten können, die in Hohlräumen ähnlich wie in 5 angeordnet sind. Im Beispiel der 5 kann der Hohlraum 46 durch eine Aussparung in der zweiten vorgeformten Polymerform 6 ausgebildet sein. In weiteren Beispielen kann der Hohlraum 46 auch durch eine Aussparung in der ersten vorgeformten Polymerform 2 oder Aussparungen in beiden vorgeformten Polymerformen 2 und 6 ausgebildet sein. Die elektronische Komponente 48 kann über eine elektrisch leitfähige Schicht 26 elektrisch mit dem Halbleiterchip 4 gekoppelt sein. Um eine solche elektrische Kopplung bereitzustellen, kann die elektrisch leitfähige Schicht 26 in einer zusätzlichen Handlung strukturiert werden. Im Beispiel der 5 kann die elektronische Komponente 48 insbesondere mit der Drain-Elektrode 22 des Halbleiterchips 4 elektrisch gekoppelt sein.
  • 6 veranschaulicht ein Flussdiagramm eines Verfahrens zur Herstellung eines Halbleiterpanels gemäß der Offenbarung. Das Verfahren kann ähnlich sein wie das Verfahren der 1 und kann in Verbindung mit dem Verfahren der 1 gelesen werden.
  • Bei 50 wird eine erste vorgeformte Polymerform bereitgestellt. Bei 52 werden mehrere Halbleiterchips über der ersten vorgeformten Polymerform angeordnet. Bei 54 wird eine zweite vorgeformte Polymerform an der ersten vorgeformten Polymerform befestigt. Die Halbleiterchips sind zwischen den befestigten vorgeformten Polymerformen angeordnet. Die befestigten vorgeformten Polymerformen bilden das Halbleiterpanel aus, welches die Halbleiterchips einkapselt.
  • BEISPIELE
  • Im Folgenden werden Halbleiterpanels und Halbleitergehäuse sowie Verfahren zu deren Herstellung anhand von Beispielen erläutert.
  • Beispiel 1 ist ein Verfahren zur Herstellung eines Halbleiterpanels, wobei das Verfahren umfasst: Bereitstellen einer ersten vorgeformten Polymerform; Anordnen mehrerer Halbleiterchips über der ersten vorgeformten Polymerform; und Befestigen einer zweiten vorgeformten Polymerform an der ersten vorgeformten Polymerform, wobei die Halbleiterchips zwischen den befestigten vorgeformten Polymerformen angeordnet sind, und wobei die befestigten vorgeformten Polymerformen das Halbleiterpanel ausbilden, welches die Halbleiterchips einkapselt.
  • Beispiel 2 ist ein Verfahren nach Beispiel 1, wobei das Anordnen der Halbleiterchips umfasst: Anordnen der Halbleiterchips in mehreren Aussparungen der ersten vorgeformten Polymerform.
  • Beispiel 3 ist ein Verfahren nach Beispiel 1 oder 2, wobei das Anordnen der Halbleiterchips umfasst: Anordnen elektrischer Kontakte der Halbleiterchips über Durchgangslöcher der ersten vorgeformten Polymerform.
  • Beispiel 4 ist ein Verfahren nach Beispiel 3, wobei das Anordnen der elektrischen Kontakte umfasst: Anordnen eines ersten elektrischen Kontakts eines Halbleiterchips über einem ersten Durchgangsloch, und Anordnen eines zweiten elektrischen Kontakts des Halbleiterchips über einem zweiten Durchgangsloch neben dem ersten Durchgangsloch, wobei das erste Durchgangsloch und das zweite Durchgangsloch durch eine Trennstruktur getrennt sind.
  • Beispiel 5 ist ein Verfahren nach einem der vorhergehenden Beispiele, wobei das Befestigen der zweiten vorgeformten Polymerform umfasst: Anordnen von Durchgangslöchern der zweiten vorgeformten Polymerform über elektrischen Kontakten der Halbleiterchips.
  • Beispiel 6 ist ein Verfahren nach einem der vorhergehenden Beispiele, ferner umfassend: Abscheiden eines Metallisierungsmaterials in Durchgangslöcher von mindestens einer der vorgeformten Polymerformen, wobei das abgeschiedene Metallisierungsmaterial elektrisch mit elektrischen Kontakten der Halbleiterchips gekoppelt ist.
  • Beispiel 7 ist ein Verfahren nach Beispiel 6, wobei das Abscheiden des Metallisierungsmaterials umfasst: Kaltgasspritzen von mindestens einem eines Metalls und einer Metalllegierung in die Durchgangslöcher.
  • Beispiel 8 ist ein Verfahren nach Beispiel 6 oder 7, ferner umfassend: teilweises Entfernen mindestens einer der vorgeformten Polymerformen und des Metallisierungsmaterials, wobei eine Oberfläche mindestens einer der vorgeformten Polymerformen und eine Oberfläche des Metallisierungsmaterials nach dem Entfernen in einer gemeinsamen Ebene angeordnet sind.
  • Beispiel 9 ist ein Verfahren nach einem der Beispiele 6 bis 8, wobei die erste vorgeformte Polymerform ein erstes Via-Loch umfasst, das sich durch die erste vorgeformte Polymerform erstreckt, die zweite vorgeformte Polymerform ein zweites Via-Loch umfasst, das sich durch die zweite vorgeformte Polymerform erstreckt, das Befestigen der zweiten vorgeformten Polymerform ein Bereitstellen einer Überlappung zwischen dem ersten Via-Loch und dem zweiten Via-Loch umfasst, und das abgeschiedene Metallisierungsmaterial eine elektrische Via-Verbindung ausbildet, die sich durch das Halbleiterpanel erstreckt.
  • Beispiel 10 ist ein Verfahren nach einem der vorhergehenden Beispiele, ferner umfassend: vor dem Befestigen der zweiten vorgeformten Polymerform, Anordnen einer elektrisch leitfähigen Schicht über der ersten vorgeformten Polymerform, wobei die elektrisch leitfähige Schicht zwischen den vorgeformten Polymerformen angeordnet ist.
  • Beispiel 11 ist ein Verfahren nach einem der vorhergehenden Beispiele, ferner umfassend: Ausbilden mindestens einer Aussparung in mindestens einer der vorgeformten Polymerformen, und Anordnen einer elektronischen Komponente in der mindestens einen Aussparung, wobei die elektronische Komponente in dem Halbleiterpanel eingekapselt ist.
  • Beispiel 12 ist ein Verfahren nach Beispiel 11, wobei die elektronische Komponente über die elektrisch leitfähige Schicht mit einem der Halbleiterchips elektrisch gekoppelt ist.
  • Beispiel 13 ist ein Verfahren nach einem der vorhergehenden Beispiele, wobei die Halbleiterchips Leistungshalbleiterchips umfassen.
  • Beispiel 14 ist ein Verfahren nach einem der vorhergehenden Beispiele, ferner umfassend: Strukturieren mindestens einer der vorgeformten Polymerformen, wobei das Strukturieren mindestens eines von Molden, Fräsen, Schleifen, Laserbohren umfasst.
  • Beispiel 15 ist ein Verfahren nach einem der vorhergehenden Beispiele, wobei das Halbleiterpanel rechteckig ist und eine Oberfläche des rechteckigen Halbleiterpanels größer oder gleich 300 mm × 300 mm ist.
  • Beispiel 16 ist ein Halbleitergehäuse, umfassend: eine erste vorgeformte Polymerform; eine zweite vorgeformte Polymerform, die an der ersten vorgeformten Polymerform befestigt ist; und einen Halbleiterchip, der zwischen den befestigten vorgeformten Polymerformen angeordnet ist, wobei die befestigten vorgeformten Polymerformen ein Halbleitergehäuse ausbilden, das den Halbleiterchip einkapselt.
  • Beispiel 17 ist ein Halbleitergehäuse nach Beispiel 16, ferner umfassend: ein Metallisierungsmaterial, das elektrisch mit einem elektrischen Kontakt des Halbleiterchips gekoppelt ist, wobei das Metallisierungsmaterial durch Kaltgasspritzen hergestellt ist.
  • Beispiel 18 ist ein Halbleitergehäuse nach Beispiel 16 oder 17, ferner umfassend: eine elektrisch leitfähige Schicht, die zwischen den vorgeformten Polymerformen angeordnet ist.
  • Beispiel 19 ist ein Halbleitergehäuse nach einem der Beispiele 16 bis 18, wobei mindestens eine der vorgeformten Polymerformen mindestens eine aus einer Moldverbindung, einem Laminat, einem Epoxid, einem gefüllten Epoxid, einem glasfasergefüllten Epoxid, einem Imid, einem Thermoplast, einem duroplastischen Polymer, einer Polymermischung umfasst.
  • Beispiel 20 ist ein Verfahren zur Herstellung eines Halbleitergehäuses, wobei das Verfahren umfasst: Herstellen eines Halbleiterpanels nach einem der Beispiele 1 bis 15; und Vereinzeln des Halbleiterpanels in mehrere Halbleitergehäuse.
  • Wie in dieser Beschreibung verwendet, bedeuten die Begriffe „verbunden“, „gekoppelt“, „elektrisch verbunden“ und/oder „elektrisch gekoppelt“ nicht unbedingt, dass Elemente direkt miteinander verbunden oder gekoppelt sein müssen. Zwischen den „verbundenen“, „gekoppelten“, „elektrisch verbundenen“ oder „elektrisch gekoppelten“ Elementen können Zwischenelemente bereitgestellt werden.
  • Weiterhin kann das Wort „über“, das in Bezug auf z.B. eine Materialschicht verwendet wird, die „über“ einer Oberfläche eines Objekts ausgebildet oder angeordnet ist, hierin verwendet werden, um zu bedeuten, dass die Materialschicht „direkt auf“, z.B. in direktem Kontakt mit der implizierten Oberfläche, angeordnet werden kann (z.B. ausgebildet, abgeschieden usw.). Das Wort „über“, das in Bezug auf z.B. eine Materialschicht verwendet wird, die „über“ einer Oberfläche ausgebildet oder angeordnet ist, kann hierin auch verwendet werden, um zu bedeuten, dass die Materialschicht „indirekt“ auf der implizierten Oberfläche angeordnet sein kann (z.B. ausgebildet, abgeschieden usw.), wobei z.B. eine oder mehrere zusätzliche Schichten zwischen der implizierten Oberfläche und der Materialschicht angeordnet sind.
  • Soweit die Begriffe „haben“, „enthaltend“, „aufweisend“, „mit“ oder Varianten davon entweder in der detaillierten Beschreibung oder in den Ansprüchen verwendet werden, sollen diese Begriffe in ähnlicher Weise wie der Begriff „umfassend“ umfassend sein. Das heißt, wie hierin verwendet, sind die Begriffe „haben“, „enthaltend“, „aufweisend“, „mit“, „umfassend“ und dergleichen offene Begriffe, die auf das Vorhandensein angegebener Elemente oder Merkmale hinweisen, aber zusätzliche Elemente oder Merkmale nicht ausschließen.
  • Darüber hinaus wird das Wort „beispielhaft“ hierin verwendet, um als Beispiel, Instanz oder Darstellung zu dienen. Jeder Aspekt oder jede Gestaltung, die hierin als „beispielhaft“ beschrieben wird, ist nicht unbedingt als vorteilhaft gegenüber anderen Aspekten oder Gestaltungen auszulegen. Vielmehr soll die Verwendung des Wortes beispielhaft dazu dienen, Konzepte konkret darzustellen.
  • Vorrichtungen und Verfahren zur Herstellung von Vorrichtungen werden hierin beschrieben. Kommentare, die im Zusammenhang mit einer beschriebenen Vorrichtung abgegeben werden, können auch für ein entsprechendes Verfahren gelten und umgekehrt. Wenn beispielsweise eine bestimmte Komponente einer Vorrichtung beschrieben wird, kann ein entsprechendes Verfahren zur Herstellung der Vorrichtung eine Handlung des Bereitstellens der Komponente in geeigneter Weise beinhalten, auch wenn diese Handlung nicht ausdrücklich beschrieben oder in den Figuren dargestellt ist.
  • Obwohl diese Offenbarung mit Bezug auf veranschaulichende Ausführungsformen beschrieben wurde, ist diese Beschreibung nicht als Einschränkung zu verstehen. Verschiedene Modifikationen und Kombinationen der illustrativen Ausführungsformen sowie andere Ausführungsformen der Offenbarung werden für den Fachmann unter Bezugnahme auf die Beschreibung ersichtlich sein. Es ist daher beabsichtigt, dass die beigefügten Ansprüche solche Änderungen oder Ausführungsformen umfassen.

Claims (20)

  1. Verfahren zur Herstellung eines Halbleiterpanels, wobei das Verfahren umfasst: Bereitstellen einer ersten vorgeformten Polymerform; Anordnen mehrerer Halbleiterchips über der ersten vorgeformten Polymerform; und Befestigen einer zweiten vorgeformten Polymerform an der ersten vorgeformten Polymerform, wobei die Halbleiterchips zwischen den befestigten vorgeformten Polymerformen angeordnet sind, und wobei die befestigten vorgeformten Polymerformen das Halbleiterpanel ausbilden, welches die Halbleiterchips einkapselt.
  2. Verfahren nach Anspruch 1, wobei das Anordnen der Halbleiterchips umfasst: Anordnen der Halbleiterchips in mehreren Aussparungen der ersten vorgeformten Polymerform.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Anordnen der Halbleiterchips umfasst: Anordnen von elektrischen Kontakten der Halbleiterchips über Durchgangslöcher der ersten vorgeformten Polymerform.
  4. Verfahren nach Anspruch 3, wobei das Anordnen der elektrischen Kontakte umfasst: Anordnen eines ersten elektrischen Kontakts eines Halbleiterchips über einem ersten Durchgangsloch, und Anordnen eines zweiten elektrischen Kontakts des Halbleiterchips über einem zweiten Durchgangsloch neben dem ersten Durchgangsloch, wobei das erste Durchgangsloch und das zweite Durchgangsloch durch eine Trennstruktur getrennt sind.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Befestigen der zweiten vorgeformten Polymerform umfasst: Anordnen von Durchgangslöchern der zweiten vorgeformten Polymerform über elektrischen Kontakten der Halbleiterchips.
  6. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Abscheiden eines Metallisierungsmaterials in Durchgangslöcher von mindestens einer der vorgeformten Polymerformen, wobei das abgeschiedene Metallisierungsmaterial elektrisch mit elektrischen Kontakten der Halbleiterchips gekoppelt ist.
  7. Verfahren nach Anspruch 6, wobei das Abscheiden des Metallisierungsmaterials umfasst: Kaltgasspritzen von mindestens einem eines Metalls und einer Metalllegierung in die Durchgangslöcher.
  8. Verfahren nach Anspruch 6 oder 7, ferner umfassend: teilweises Entfernen mindestens einer der vorgeformten Polymerformen und des Metallisierungsmaterials, wobei eine Oberfläche von mindestens einer der vorgeformten Polymerformen und eine Oberfläche des Metallisierungsmaterials nach dem Entfernen in einer gemeinsamen Ebene angeordnet sind.
  9. Verfahren nach einem der Ansprüche 6 bis 8, wobei die erste vorgeformte Polymerform ein erstes Via-Loch umfasst, das sich durch die erste vorgeformte Polymerform erstreckt, die zweite vorgeformte Polymerform ein zweites Via-Loch umfasst, das sich durch die zweite vorgeformte Polymerform erstreckt, das Befestigen der zweiten vorgeformten Polymerform ein Bereitstellen einer Überlappung zwischen dem ersten Via-Loch und dem zweiten Via-Loch umfasst, und das abgeschiedene Metallisierungsmaterial eine elektrische Via-Verbindung ausbildet, die sich durch das Halbleiterpanel erstreckt.
  10. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: vor dem Befestigen der zweiten vorgeformten Polymerform, Anordnen einer elektrisch leitfähigen Schicht über der ersten vorgeformten Polymerform, wobei die elektrisch leitfähige Schicht zwischen den vorgeformten Polymerformen angeordnet ist.
  11. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Ausbilden mindestens einer Aussparung in mindestens einer der vorgeformten Polymerformen, und Anordnen einer elektronischen Komponente in der mindestens einen Aussparung, wobei die elektronische Komponente in dem Halbleiterpanel eingekapselt ist.
  12. Verfahren nach Anspruch 11, wobei die elektronische Komponente über die elektrisch leitfähige Schicht mit einem der Halbleiterchips elektrisch gekoppelt ist.
  13. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Halbleiterchips Leistungshalbleiterchips umfassen.
  14. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Strukturieren mindestens einer der vorgeformten Polymerformen, wobei das Strukturieren mindestens eines von Molden, Fräsen, Schleifen, Laserbohren umfasst.
  15. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Halbleiterpanel rechteckig ist, und eine Oberfläche des rechteckigen Halbleiterpanels größer oder gleich 300mm × 300mm ist.
  16. Halbleitergehäuse, umfassend: eine erste vorgeformte Polymerform; eine zweite vorgeformte Polymerform, die an der ersten vorgeformten Polymerform befestigt ist; und einen Halbleiterchip, der zwischen den befestigten vorgeformten Polymerformen angeordnet ist, wobei die befestigten vorgeformten Polymerformen ein Halbleitergehäuse ausbilden, das den Halbleiterchip einkapselt.
  17. Halbleitergehäuse nach Anspruch 16, ferner umfassend: ein Metallisierungsmaterial, das elektrisch mit einem elektrischen Kontakt des Halbleiterchips gekoppelt ist, wobei das Metallisierungsmaterial durch Kaltgasspritzen hergestellt ist.
  18. Halbleitergehäuse nach Anspruch 16 oder 17, ferner umfassend: eine elektrisch leitfähige Schicht, die zwischen den vorgeformten Polymerformen angeordnet ist.
  19. Halbleitergehäuse nach einem der Ansprüche 16 bis 18, wobei mindestens eine der vorgeformten Polymerformen mindestens eine von einer Moldverbindung, einem Laminat, einem Epoxid, einem gefüllten Epoxid, einem glasfasergefüllten Epoxid, einem Imid, einem Thermoplast, einem duroplastischen Polymer, einer Polymermischung umfasst.
  20. Verfahren zur Herstellung eines Halbleitergehäuses, wobei das Verfahren umfasst: Herstellen eines Halbleiterpanels nach einem der Ansprüche 1 bis 15; und Vereinzeln des Halbleiterpanels in mehrere Halbleitergehäuse.
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