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VERWEIS AUF VERWANDTE ANMELDUNG
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Diese Anmeldung beansprucht die Priorität vor der vorläufigen
U.S.-Anmeldung Nr. 62/586 346 , eingereicht am 15. November 2017, deren Inhalt hiermit durch Verweis vollständig aufgenommen wird.
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HINTERGRUND
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Moderne integrierte Chips umfassen Millionen oder Milliarden von Halbleiterbauteilen, die auf einem Halbleitersubstrat (zum Beispiel einem Siliziumsubstrat) gebildet sind. Um die Funktionalität integrierter Chips zu verbessern, hat die Halbleiterindustrie laufend die Maße von Halbleiterbauteilen verringert, um integrierte Chips mit kleinen, dicht bestückten Bauteilen zu versehen. Durch Bilden integrierter Chips, die kleine, dicht bestückte Bauteile haben, erhöht sich die Geschwindigkeit der Halbleiterbauteile, und der Leistungsverbrauch der Bauteile sinkt.
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Figurenliste
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Aspekte der vorliegenden Offenbarung versteht man am besten aus der folgenden ausführlichen Beschreibung unter Heranziehung der begleitenden Figuren. Es wird betont, dass in Übereinstimmung mit der Standardpraxis der Industrie diverse Elemente nicht maßstabgerecht gezeichnet sind. Die Maße der diversen Merkmale können nämlich zur Klarheit der Besprechung willkürlich vergrößert oder verkleinert werden.
- Die 1A-1B veranschaulichen einige Ausführungsformen eines integrierten Chips, der ein Transistorbauteil hat, das eine Gate-Struktur umfasst, die zur Verbesserung der Bauteilleistung konfiguriert ist.
- Die 2A-2B veranschaulichen einige Ausführungsformen beispielhafter Banddiagramme, die dem Transistorbauteil der 1A-1B entsprechen.
- 2C veranschaulicht Graphen, die einige Ausführungsformen beispielhafter absoluter Schwellenspannungen zeigen, die dem Transistorbauteil der 1A-1B entsprechen.
- Die 3A-3C veranschaulichen einige zusätzliche Ausführungsformen eines integrierten Chips, der ein Transistorbauteil hat, das eine Gate-Struktur umfasst, die zur Verbesserung der Bauteilleistung konfiguriert ist.
- Die 4A-4B veranschaulichen Draufsichten, die einige alternative Ausführungsformen integrierter Chips zeigen, die eine Gate-Struktur umfassen, die zur Verbesserung der Bauteilleistung konfiguriert ist.
- Die 5A-5B veranschaulichen einige zusätzliche Ausführungsformen eines integrierten Chips, der ein Transistorbauteil hat, das eine Gate-Struktur umfasst, die zur Verbesserung der Bauteilleistung konfiguriert ist.
- Die 6A bis 17 veranschaulichen einige Ausführungsformen von Querschnittansichten und Draufsichten, die einem Verfahren zum Bilden eines integrierten Chips entsprechen, der ein Transistorbauteil hat, das eine Gate-Struktur umfasst, die zur Verbesserung der Bauteilleistung konfiguriert ist.
- 18 veranschaulicht ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens zum Bilden eines integrierten Chips, der ein Transistorbauteil hat, das eine Gate-Struktur umfasst, die zur Verbesserung der Bauteilleistung konfiguriert ist.
- Die 19A bis 28 veranschaulichen Querschnittansichten und Draufsichten, die einigen alternativen Ausführungsformen eines Verfahrens zum Bilden eines integrierten Chips entsprechen, der ein Transistorbauteil hat, das eine Gate-Struktur umfasst, die zur Verbesserung der Bauteilleistung konfiguriert ist.
- 29 veranschaulicht ein Ablaufdiagramm einiger alternativer Ausführungsformen eines Verfahrens zum Bilden eines integrierten Chips, der ein Transistorbauteil hat, das eine Gate-Struktur umfasst, die zur Verbesserung der Bauteilleistung konfiguriert ist.
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AUSFÜHRLICHE BESCHREIBUNG
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Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Umsetzen unterschiedlicher Elemente des bereitgestellten Gegenstands bereit. Spezifische Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Es sind dies natürlich nur Beispiele und sie bezwecken nicht, einschränkend zu sein. Das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung kann zum Beispiel Ausführungsformen aufweisen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen aufweisen, bei welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal eventuell nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung Bezugszeichen und/oder Bezugsbuchstaben in den diversen Beispielen wiederholen. Diese Wiederholung soll der Einfachheit und der Klarheit dienen und schreibt selbst keine Beziehung zwischen den diversen besprochenen Ausführungsformen und/oder Konfigurationen vor.
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Ferner können räumliche Bezugsbegriffe, wie „unterhalb“, „unter“, „niedriger“, „oberhalb“, „ober“ und dergleichen hier zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Merkmals oder Merkmals zu einem oder mehreren anderen Merkmalen oder Merkmalen, wie sie in den Figuren veranschaulicht sind, zu beschreiben. Die räumlichen Bezugsbegriffe können bezwecken, unterschiedliche Ausrichtungen des Bauteils beim Gebrauch oder Betrieb zusätzlich zu der Ausrichtung, die in den Figuren abgebildet ist, einzuschließen. Das Gerät kann anders ausgerichtet sein (um 90 Grad gedreht oder an andere Ausrichtungen), und die räumlichen Bezugsdeskriptoren, die hier verwendet werden, werden entsprechend ausgelegt.
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Bei integrierten Chips sind aktive Bauteile (zum Beispiel MOSFET-Bauteile, eingebettete Speicherbauteile usw.) im Allgemeinen auf einem gemeinsamen Halbleitersubstrat (zum Beispiel einem Siliziumsubstrat) eingerichtet. Halbleitermaterialien können jedoch elektrisch leitfähig sein, so dass Leckströme zwischen aktiven Bauteilen laufen können, die innerhalb eines Halbleitersubstrats in unmittelbarer Nähe zueinander liegen. Falls solche Leckströme nicht sachgemäß gemindert werden, kann Kreuzkopplung zwischen benachbarten Bauteilen zum Versagen eines integrierten Chips führen.
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Um Leckströme daran zu hindern, zwischen benachbarten Bauteilen zu laufen, verwenden viele moderne integrierte Chips Flachgrabenisolations- (Shallow Trench Isolation - STI)-Strukturen. Typischerweise werden STI-Strukturen durch Bilden eines Pad-Oxids über einem Substrat, Strukturieren des Pad-Oxids gemäß einer Nitridmaskierungsschicht, Ätzen von Gräben in das Substrat gemäß der Nitridmaskierungsschicht, Füllen der Gräben mit einem oder mehr dielektrischen Materialien (wie Siliziumdioxid oder Siliziumnitrid) und Entfernen eines Überschusses des einen oder der mehr dielektrischen Materialien von über dem Substrat gebildet STI-Bildungsprozesse können ferner einen Nassätzprozess verwenden, um die Nitridmaskierungsschicht und/oder das Pad-Oxid, die während des Bildens der STI-Strukturen verwendet werden, zu entfernen.
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Während des Bildens einer STI-Struktur können sich Divots innerhalb einer oberen Oberfläche der STI-Struktur bilden (zum Beispiel aufgrund des Nassätzprozesses, der verwendet wird, um die Nitridmaskierungsschicht und/oder das Pad-Oxid zu entfernen). Ein leitfähiges Gate-Material eines Transistorbauteils kann anschließend die Divots innerhalb der STI-Struktur füllen, was bewirkt, dass das leitfähige Gate-Material scharfe Kanten hat. Während des Betriebs des Transistorbauteils können die scharfen Kanten ein elektrisches Feld verstärken, das von einer Gate-Struktur erzeugt wird, und eine Schwellenspannung des Bauteils nahe den Divots verringern, was in einem Problem resultiert, das Knickeffekt genannt wird, der durch einen doppelten Buckel in einer Drainstrom-zu-Gate-Spannungsbeziehung definiert ist. Der Knickeffekt hat eine Anzahl negativer Folgen, wie, dass er schwer zu modellieren ist (zum Beispiel bei SPICE-Kurvenanpassung und/oder Parameterextraktion). Ferner wurde verstanden, dass die thermischen Prozesse, die bei mehreren Gate-Dielektrikum-Prozessen verwendet werden (zum Beispiel bei Prozessen, die unterschiedliche Gate-Dielektrika in unterschiedlichen Bereichen eines Substrats bilden), die Diffusion von Dotierstoffen von dem Substrat (zum Beispiel von einem Wannenbereich) in die STI-Strukturen verstärken können, was in niedrigeren Dotierstoffkonzentrationen entlang von Kanten eines Kanalbereichs eines Transistorbauteils resultieren kann. Die niedrigeren Dotierstoffkonzentrationen verringern die Schwellenspannung entlang von Kanten des Kanalbereichs weiter, wodurch der Knickeffekt erschwert wird.
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Die vorliegende Offenbarung betrifft bei einigen Ausführungsformen ein Transistorbauteil, das eine Gate-Struktur hat, die mehrere Gate-Elektrodenbereiche umfasst, die unterschiedliche Austrittsarbeiten haben, die konfiguriert sind, um eine Anfälligkeit des Transistorbauteils für den Knickeffekt zu verringern, und ein dazugehörendes Bildungsverfahren. Das Transistorbauteil umfasst eine Isolationsstruktur, die innerhalb eines Substrats eingerichtet ist. Die Isolationsstruktur hat innere Oberflächen, die ein oder mehr Divots definieren, die unter eine oberste Oberfläche der Isolationsstruktur vertieft sind, und Seitenwände, die eine Öffnung definieren, die das Substrat freilegt Ein Source-Bereich ist innerhalb der Öffnung angeordnet. Ein Drain-Bereich ist auch innerhalb der Öffnung angeordnet und von dem Source-Bereich durch einen Kanalbereich getrennt. Eine Gate-Struktur erstreckt sich über die Öffnung zwischen dem Source-Bereich und dem Drain-Bereich. Die Gate-Struktur umfasst einen ersten Gate-Elektrodenbereich, der eine erste Zusammensetzung aus einem oder mehr Materialien hat, und einen zweiten Gate-Elektrodenbereich, der eine zweite Zusammensetzung aus einem oder mehr Materialien hat, die von der ersten Zusammensetzung aus einem oder mehr Materialien unterschiedlich ist. Der zweite Gate-Elektrodenbereich ist über den Divots angeordnet Die unterschiedlichen Zusammensetzungen von Materialien innerhalb der Gate-Struktur haben unterschiedliche Austrittsarbeiten, die verwendet werden können, um eine Schwellenspannung des Transistorbauteils abzustimmen, um den unerwünschten Effekt von Divots und/oder Dotierstoffdiffusion auf der Schwellenspannung zu kompensieren.
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Die 1A-1B veranschaulichen einige Ausführungsformen eines integrierten Chips, der ein Transistorbauteil hat, das eine Gate-Struktur umfasst, die zur Verbesserung der Bauteilleistung konfiguriert ist.
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Wie in einer Querschnittansicht 100 der 1A gezeigt, umfasst der integrierte Chip ein Substrat 102, das innere Oberflächen hat, die einen Graben 103 definieren, der sich innerhalb einer oberen Oberfläche 102u des Substrats 102 erstreckt. Eine Isolationsstruktur 104 (zum Beispiel eine Flachgrabenisolationsstruktur - STI)), die ein oder mehr dielektrische Materialien umfasst, ist innerhalb des Grabens 103 angeordnet. Die Isolationsstruktur 104 umfasst Seitenwände, die eine Öffnung 106 definieren, die die obere Oberfläche 102u des Substrats 102 freigelegt. Die Öffnung 106 entspricht einer aktiven Fläche (das heißt einer Fläche des Substrats 102, in der sich ein Transistorbauteil befindet). Die Isolationsstruktur 104 umfasst ferner Oberflächen, die ein oder mehr Divots 108 definieren, die unter eine oberste Oberfläche der Isolationsstruktur 104 vertieft sind. Das eine oder die mehr Divots 108 können entlang von Kanten der Isolationsstruktur 104, die der Öffnung 106 nahe sind, eingerichtet sein.
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Wie in der Draufsicht 122 der 1B gezeigt, erstreckt sich die Isolationsstruktur 104 kontinuierlich um die Öffnung 106, und das eine oder die mehr Divots 108 innerhalb der Isolationsstruktur 104 umgeben die Öffnung 106. Ein Source-Bereich 124 und ein Drain-Bereich 126 sind in dem Substrat 102 innerhalb der Öffnung 106 eingerichtet. Der Source-Bereich 124 und der Drain-Bereich 126 umfassen jeweils hochdotierte Bereiche, die in dem Substrat 102 angeordnet sind. Der Source-Bereich 124 ist von dem Drain-Bereich 126 entlang der ersten Richtung 128 durch einen Kanalbereich 125 getrennt. Eine Gate-Struktur 110 erstreckt sich über dem Kanalbereich 125 entlang einer zweiten Richtung 130, die zu der ersten Richtung 128 senkrecht ist.
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Unter erneuter Bezugnahme auf die Querschnittansicht 100 der 1A, ist die Gate-Struktur 110 über dem Substrat 102 angeordnet und erstreckt sich über gegenüberliegende Kanten der Öffnung 106 hinaus. Die Gate-Struktur 110 umfasst ein Gate-Dielektrikum 112, das über dem Substrat 102 eingerichtet ist, und eine Gate-Elektrode 113, die von dem Substrat 102 durch das Gate-Dielektrikum 112 getrennt ist. Ein leitfähiger Kontakt 120 ist innerhalb einer dielektrischen Struktur 118 (zum Beispiel einer Zwischenschichtdielektrikumschicht (Interlayer Dielectric - ILD) über dem Substrat 102 eingerichtet. Der leitfähige Kontakt 120 erstreckt sich senkrecht von einer Oberseite der Gate-Struktur 110 zu einer Oberseite der dielektrischen Struktur 118.
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Die Gate-Elektrode 113 umfasst einen ersten Gate-Elektrodenbereich 114 und einen zweiten Gate-Elektrodenbereich 116. Der erste Gate-Elektrodenbereich 114 hat eine erste Austrittsarbeit und der zweite Gate-Elektrodenbereich 116 hat eine zweite Austrittsarbeit, die von der ersten Austrittsarbeit unterschiedlich (zum Beispiel höher) ist. Bei einigen Ausführungsformen umfasst der erste Gate-Elektrodenbereich 114 eine erste Zusammensetzung aus einem oder mehr Materialien, die eine erste Austrittsarbeit hat, und der zweite Gate-Elektrodenbereich 116 umfasst eine zweite Zusammensetzung aus einem oder mehr Materialien, die von der ersten Zusammensetzung aus einem oder mehr Materialien unterschiedlich ist und die zweite Austrittsarbeit hat. Bei einigen Ausführungsformen umfassen die erste Zusammensetzung aus einem oder mehr Materialien und die zweite Zusammensetzung aus einem oder mehr Materialien nicht ein selbes Material.
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Bei einigen Ausführungsformen, bei welchen das Transistorbauteil ein NMOS-Bauteil ist, umfasst die erste Zusammensetzung aus einem oder mehr Materialien (in dem ersten Gate-Elektrodenbereich 114) ein n-Typ-Gate-Metall mit einer ersten Austrittsarbeit, während die zweite Zusammensetzung aus einem oder mehr Materialien (in dem zweiten Gate-Elektrodenbereich 116) ein p-Typ-Gate-Metall mit einer zweiten Austrittsarbeit umfasst, die größer ist als die erste Austrittsarbeit (um einen Absolutwert einer Schwellenspannung unterhalb des zweiten Gate-Elektrodenbereichs 116 zu erhöhen). Bei anderen Ausführungsformen, bei welchen das Transistorbauteil ein PMOS-Bauteil ist, umfasst die erste Zusammensetzung aus einem oder mehr Materialien (in dem ersten Gate-Elektrodenbereich 114) ein p-Typ-Gate-Metall mit einer ersten Austrittsarbeit, während die zweite Zusammensetzung aus einem oder mehr Materialien (in dem zweiten Gate-Elektrodenbereich 116) ein n-Typ-Gate-Metall mit einer zweiten Austrittsarbeit umfasst, die geringer ist als die erste Austrittsarbeit (um einen Absolutwert einer Schwellenspannung unterhalb des zweiten Gate-Elektrodenbereichs 116 zu erhöhen). Bei einigen Ausführungsformen kann die Gate-Struktur 110 mehrere erste Gate-Elektrodenbereiche und/oder mehrere zweite Gate-Elektrodenbereiche umfassen. Bei einigen Ausführungsformen kann die Gate-Struktur 110 getrennte zweite Gate-Elektrodenbereiche 116 umfassen, die auf gegenüberliegenden Seiten der Öffnung 106 eingerichtet und von einem ersten Gate-Elektrodenbereich 114 getrennt sind.
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Wie in der Draufsicht 122 der 1B gezeigt, sind der erste Gate-Elektrodenbereich 114 und der zweite Gate-Elektrodenbereich 116 direkt über dem Kanalbereich 125 eingerichtet Bei einigen Ausführungsformen erstreckt sich der Kanalbereich 125 kontinuierlich von direkt unterhalb des zweiten Gate-Elektrodenbereichs 116 bis über äußere Kanten des zweiten Gate-Elektrodenbereichs 116 entlang der ersten Richtung 128 und entlang der zweiten Richtung 130. Bei einigen Ausführungsformen erstreckt sich der zweite Gate-Elektrodenbereich 116 über einen Abstand Δx über gegenüberliegende Seiten des Kanalbereichs 125 entlang der zweiten Richtung 130.
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Während des Betriebs ist die Gate-Struktur 110 konfiguriert, um einen leitfähigen Kanal innerhalb des Kanalbereichs 125 als Reaktion auf eine angelegte Gate-Spannung zu bilden. Die unterschiedlichen Austrittsarbeiten der unterschiedlichen Gate-Elektrodenbereiche bewirken, dass Ladungsträger innerhalb des Kanalbereichs unterschiedlich auf die angelegte Spannung reagieren. Die größere Austrittsarbeit des zweiten Gate-Elektrodenbereichs 116 veranlasst zum Beispiel die Gate-Elektrode 113, eine höhere Schwellenspannung zu verwenden, um einen leitfähigen Kanal unter dem zweiten Gate-Elektrodenbereich 116 zu bilden als unter dem ersten Gate-Elektrodenbereich 114. Die höhere Schwellenspannung, die zum Bilden eines leitfähigen Kanals unter dem zweiten Gate-Elektrodenbereich 116 erforderlich ist, gleicht eine Verringerung der Schwellenspannung aus, die von dem einen oder mehr Divots 108 und/oder durch eine Diffusion von Dotierstoffen (zum Beispiel Bor) aus dem Substrat 102 in die Isolationsstruktur 104 verursacht wird. Durch Mindern eines Effekts des einen oder der mehr Divots 108 und/oder durch die Diffusion von Dotierstoffen aus dem Substrat 102 in die Isolationsstruktur 104, wird eine Leistung des Transistorbauteils verbessert (zum Beispiel wird der Knickeffekt in dem Drainstrom verringert).
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Die 2A-2B veranschaulichen einige Ausführungsformen beispielhafter Banddiagramme entlang des ersten Gate-Elektrodenbereichs und entlang des zweiten Gate-Elektrodenbereichs des integrierten Chips der 1A-1B.
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2A veranschaulicht einige Ausführungsformen beispielhafter Banddiagramme 200 und 202 für einen NMOS-Transistor entlang des ersten Gate-Elektrodenbereichs und entlang des zweiten Gate-Elektrodenbereichs des integrierten Chips der 1A-1B.
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Wie in dem Banddiagramm 200 gezeigt, bildet das Gate-Dielektrikum 112 eine Energiesperre zwischen dem Substrat 102 und dem ersten Gate-Elektrodenbereich 114. Die erste Zusammensetzung aus einem oder mehr Materialien (zum Beispiel ein n-Metall-Gate-Material) gibt dem ersten Gate-Elektrodenbereich 114 eine erste Austrittsarbeit, die ein Aufwärtsbiegen des Leitungsbands Ec und des Valenzbands Ev innerhalb des Substrats 102 verursacht (so dass innerhalb des Substrats 102 ein Abstand zwischen einem Vakuumniveau und Ec und/oder Ev mit dem Verringern eines Abstands von dem Gate-Dielektrikum 112 zunimmt). Wie in dem Banddiagramm 202 gezeigt, bildet das Gate-Dielektrikum 112 auch eine Energiesperre zwischen dem Substrat 102 und dem zweiten Gate-Elektrodenbereich 116. Die zweite Zusammensetzung aus einem oder mehr Materialien (zum Beispiel ein p-Metall-Gate-Material) gibt dem zweiten Gate-Elektrodenbereich 116 eine zweite Austrittsarbeit. Die zweite Austrittsarbeit der zweiten Zusammensetzung aus einem oder mehr Materialien ist größer als die erste Austrittsarbeit der ersten Zusammensetzung aus einem oder mehr Materialien (das heißt, dass der zweite Gate-Elektrodenbereich 116 eine größere Austrittsarbeit hat als der erste Gate-Elektrodenbereich 114). Die größere zweite Austrittsarbeit verursacht ein Abwärtsbiegen des Leitungsbands Ec und des Valenzbands Ev innerhalb des Substrats 102 (so dass innerhalb des Substrats 102 ein Abstand zwischen dem Vakuumniveau und Ec und/oder Ev mit dem Sinken des Abstands von dem Gate-Dielektrikum 112 sinkt).
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2B veranschaulicht einige Ausführungsformen beispielhafter Banddiagramme 204 und 206, für einen NMOS-Transistor entlang des zweiten Gate-Elektrodenbereichs und entlang des zweiten Gate-Elektrodenbereichs des integrierten Chips der 1A-1B.
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Wie in dem Banddiagramm 204 gezeigt, bildet das Gate-Dielektrikum 112 eine Energiesperre zwischen dem Substrat 102 und dem ersten Gate-Elektrodenbereich 114. Die erste Zusammensetzung aus einem oder mehr Materialien (zum Beispiel ein p-Metall-Gate-Material) gibt dem ersten Gate-Elektrodenbereich 114 eine erste Austrittsarbeit, die ein Abwärtsbiegen des Leitungsbands Ec und des Valenzbands Ev innerhalb des Substrats 102 verursacht (so dass innerhalb des Substrats 102 ein Abstand zwischen einem Vakuumniveau und Ec und/oder Ev mit dem Verringern eines Abstands von dem Gate-Dielektrikum 112 sinkt). Wie in dem Banddiagramm 206 gezeigt, bildet das Gate-Dielektrikum 112 auch eine Energiesperre zwischen dem Substrat 102 und dem zweiten Gate-Elektrodenbereich 116. Die zweite Zusammensetzung aus einem oder mehr Materialien (zum Beispiel ein n-Metall-Gate-Material) gibt dem zweiten Gate-Elektrodenbereich 116 eine zweite Austrittsarbeit. Die zweite Austrittsarbeit der zweiten Zusammensetzung aus einem oder mehr Materialien ist geringer als die erste Austrittsarbeit der ersten Zusammensetzung aus einem oder mehr Materialien (das heißt, dass der zweite Gate-Elektrodenbereich 116 eine geringere Austrittsarbeit hat als der erste Gate-Elektrodenbereich 114). Die geringere zweite Austrittsarbeit kann ein Aufwärtsbiegen des Leitungsbands Ec und des Valenzbands Ev innerhalb des Substrats 102 verursachen (so dass innerhalb des Substrats 102 ein Abstand zwischen dem Vakuumniveau und Ec und/oder Ev mit dem Sinken des Abstands von dem Gate-Dielektrikum 112 zunimmt).
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2C veranschaulicht einige Ausführungsformen von Graphen, 208 und 212, die Beispiele dafür zeigen, wie sich unterschiedliche Merkmale des integrierten Chips auf die absolute Schwellenspannung (entlang der y-Achse gezeigt) in Abhängigkeit von einer Position innerhalb einer aktiven Fläche (entlang der x-Achse gezeigt) auswirken.
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Der Graph 208 veranschaulicht ein Beispiel einer Auswirkung von Divots und/oder Dotierstoff (zum Beispiel Bor)-Diffusion auf die absolute Schwellenspannung. Wie von Linie 210 des Graphs 208 gezeigt, ist aufgrund des einen oder mehr Divots innerhalb der Isolationsstruktur und/oder Dotierstoffdiffusion in die Isolationsstruktur eine absolute Schwellenspannung unter dem zweiten Gate-Elektrodenbereich 116 niedriger als unter dem ersten Gate-Elektrodenbereich 114.
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Der Graph 212 veranschaulicht ein Beispiel einer Auswirkung der unterschiedlichen Austrittsarbeiten des ersten Gate-Elektrodenbereichs 114 und des zweiten Gate-Elektrodenbereichs 116 auf die absolute Schwellenspannung. Wie von Linie 214 des Graphen 212 gezeigt, hat die Gate-Struktur aufgrund der unterschiedlichen Austrittsarbeiten des ersten Gate-Elektrodenbereichs 114 und des zweiten Gate-Elektrodenbereichs 116 eine höhere absolute Schwellenspannung unter dem zweiten Gate-Elektrodenbereich 116 als unter dem ersten Gate-Elektrodenbereich 114. Bei einigen Ausführungsformen liegt ein Unterschied in der absoluten Schwellenspannung ΔVTH unter dem ersten Gate-Elektrodenbereich 114 und unter dem zweiten Gate-Elektrodenbereich 116 in einem Bereich von etwa 0,5 V und etwa 1,5 V.
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Die höhere absolute Schwellenspannung unter dem zweiten Gate-Elektrodenbereich 116 (in Graph 212 gezeigt), gleicht das Sinken des absoluten Schwellenwerts aus, das von dem einen oder mehr Divots und/oder durch die Diffusion von Dotierstoffen (in Graph 208 gezeigt) aus dem Substrat in die Isolationsstruktur verursacht wird. Durch Mindern einer Auswirkung auf das eine oder mehr Divots oder durch die Diffusion von Dotierstoffen aus dem Substrat in die Isolationsstruktur, wird eine Leistung des Transistorbauteils verbessert (zum Beispiel wird der Knickeffekt in dem Drainstrom, der durch die Wirkung des einen oder mehr Divots auf das elektrische Feld, das von der Gate-Struktur erzeugt wird, verringert).
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Die 3A-3C veranschaulichen einige zusätzliche Ausführungsformen eines integrierten Chips, der ein Transistorbauteil hat, das eine Gate-Struktur umfasst, die zur Verbesserung der Bauteilleistung konfiguriert ist.
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Wie in der Draufsicht 300 der 3A gezeigt, hat der integrierte Chip eine Isolationsstruktur 104, die eine Öffnung 106 definiert, die ein Substrat 102 innerhalb einer aktiven Fläche freilegt. Bei einigen Ausführungsformen kann die Öffnung 106 eine im Wesentlichen rechteckige Form haben. Bei anderen Ausführungsformen kann die Öffnung 106 eine alternative Form (zum Beispiel eine kreisförmige Form) haben. Ein Source-Bereich 124 ist innerhalb der Öffnung 106 angeordnet. Ein Drain-Bereich 126 ist ebenfalls innerhalb der Öffnung 106 an einer separaten Stelle eingerichtet, und der Source-Bereich 144 entlang einer ersten Richtung 128.
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Eine Gate-Struktur 110 erstreckt sich über der Öffnung 106 entlang einer zweiten Richtung 130, die zu der ersten Richtung 128 senkrecht ist. Die Gate-Struktur 110 ist zwischen dem Source-Bereich 124 und dem Drain-Bereich 126 eingerichtet. Die Gate-Struktur 110 umfasst einen ersten Gate-Elektrodenbereich 114 und einen zweiten Gate-Elektrodenbereich 116. Bei einigen Ausführungsformen umfasst der erste Gate-Elektrodenbereich 114 ein kontinuierliches Segment, während der zweite Gate-Elektrodenbereich 116 zwei oder mehr separate und unterschiedliche Segmente umfassen kann. Bei einigen Ausführungsformen kann der erste Gate-Elektrodenbereich 114 ein n-Typ-Gate-Metall (zum Beispiel ein Metall, das eine Austrittsarbeit von weniger oder gleich etwa 4,2 eV hat) umfassen, während der zweite Gate-Elektrodenbereich 116 ein p-Typ-Metall (zum Beispiel ein Metall, das eine Austrittsarbeit größer oder gleich etwa 5,0 eV hat) umfassen kann. Bei einigen Ausführungsformen kann der erste Gate-Elektrodenbereich 114 zum Beispiel ein n-Typ-Metall wie Aluminium, Tantal, Titan, Hafnium, Zirconium, Titansilizid, Tantalnitrid, Tantalsiliziumnitrid, Chrom, Wolfram, Kupfer, Titan-Aluminium oder dergleichen umfassen. Bei einigen Ausführungsformen kann der zweite Gate-Elektrodenbereich 116 ein p-Typ-Gate-Metall, wie Nickel, Kobalt, Molybdän, Platin, Blei, Gold, Tantalnitrid, Molybdänsilizid, Ruthenium, Chrom, Wolfram, Kupfer oder dergleichen umfassen.
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Bei einigen Ausführungsformen berührt der erste Gate-Elektrodenbereich 114 den zweiten Gate-Elektrodenbereich 116 entlang der ersten Richtung 128 und entlang einer zweiten Richtung 130, die zu der ersten Richtung 128 senkrecht ist. Bei einigen Ausführungsformen ist der zweite Gate-Elektrodenbereich 116 innerhalb von Öffnungen in dem ersten Gate-Elektrodenbereich 114 eingerichtet. Bei einigen solchen Ausführungsformen erstreckt sich der erste Gate-Elektrodenbereich 114 um einen Umfang der Gate-Struktur 110, so dass der zweite Gate-Elektrodenbereich 116 vollständig von dem ersten Gate-Elektrodenbereich 114 umgeben ist.
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Bei einigen Ausführungsformen kann der zweite Gate-Elektrodenbereich 116 eine erste Länge L1 entlang der ersten Richtung 108 und 20 haben, die kleiner ist als eine zweite Länge L2 der Gate-Struktur 110 entlang der ersten Richtung 128. Bei einigen Ausführungsformen kann der zweite Gate-Elektrodenbereich 116 das eine oder mehr Divots 108 entlang der zweiten Richtung 130 überspannen (das heißt, sich über gegenüberliegende Seiten dieser hinaus erstrecken). Der zweite Gate-Elektrodenbereich 116 kann sich zum Beispiel über eine erste Seite des einen oder mehr Divots 108 um einen ersten Abstand nicht gleich null 304 und über eine zweite Seite des einen oder mehr Divots 108 um einen zweiten Abstand nicht gleich null 306 erstrecken. Bei einigen Ausführungsformen kann der erste Abstand nicht gleich null 304 im Wesentlichen gleich sein wie der zweite Abstand nicht gleich null 306. Bei einigen Ausführungsformen können der erste Gate-Elektrodenbereich 114 und der zweite Gate-Elektrodenbereich 116 im Wesentlichen entlang einer ersten Linie symmetrisch sein, die sich in die erste Richtung 128 erstreckt, und/oder entlang einer zweiten Linie, die sich in die zweite Richtung 130 erstreckt.
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Bei einigen Ausführungsformen können Seitenwandabstandhalter 302 entlang äußerer Seitenwände der Gate-Struktur 110 eingerichtet sein. Die Seitenwandabstandhalter 302 umfassen ein oder mehr dielektrische Materialien. Bei diversen Ausführungsformen können die Seitenwandabstandhalter 302 zum Beispiel ein Oxid (zum Beispiel Siliziumoxid), ein Nitrid (zum Beispiel Siliziumnitrid, Siliziumoxinitrid usw.), ein Karbid (zum Beispiel Siliziumkarbid) oder dergleichen umfassen. Bei einigen Ausführungsformen können sich die Gate-Struktur 110 und/oder die Seitenwandabstandhalter 302 entlang der ersten Richtung 128 über den Source-Bereich 124 und/oder den Drain-Bereich 126 erstrecken.
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3B veranschaulicht eine Querschnittansicht 308 des integrierten Chips der 3A entlang der Querschnittlinie A-A'.
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Wie in einer Querschnittansicht 308 gezeigt, sind der erste Gate-Elektrodenbereich 114 und der zweite Gate-Elektrodenbereich 116 von dem Substrat 102 durch ein Gate-Dielektrikum 112 getrennt. Bei einigen Ausführungsformen kann ein Wannenbereich 310 innerhalb des Substrats 102 unter der Öffnung 106 angeordnet sein. Der Wannenbereich 310 hat einen Dotierungstyp, der von dem des Substrats 102 unterschiedlich ist. Bei einigen Ausführungsformen, bei welchen das Transistorbauteil ein NMOS-Transistor ist, kann das Substrat 102 zum Beispiel eine p-Typ-Dotierung haben, der Wannenbereich 310 kann eine n-Typ-Dotierung haben, und der Source-Bereich 124 und der Drain-Bereich 126 die p-Typ-Dotierung.
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Der erste Gate-Elektrodenbereich 114 berührt seitlich den zweiten Gate-Elektrodenbereich 116, so dass die erste Zusammensetzung aus einem oder mehr Materialien die zweite Zusammensetzung aus einem oder mehr Materialien seitlich berührt. Der zweite Gate-Elektrodenbereich 116 befindet sich über dem einen oder mehr Divots 108. Bei einigen Ausführungsformen füllt die zweite Zusammensetzung aus einem oder mehr Materialien Teile des einen oder mehr Divots 108 innerhalb der Isolationsstruktur 104. Bei solchen Ausführungsformen erstreckt sich die zweite Zusammensetzung aus einem oder mehr Materialien bis zu unterhalb einer untersten Oberfläche der ersten Zusammensetzung aus einem oder mehr Materialien. Bei einigen Ausführungsformen berührt die zweite Zusammensetzung aus einem oder mehr Materialien direkt die Oberflächen der Isolationsstruktur 104, die das eine oder mehr Divots 108 definieren. Bei einigen Ausführungsformen erstreckt sich die erste Zusammensetzung aus einem oder mehr Materialien von innerhalb des einen oder mehr Divots 108 bis über der obersten Oberfläche der Isolationsstruktur 104 und über dem Gate-Dielektrikum 112.
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Bei einigen Ausführungsformen kann eine Kontaktätzstoppschicht (CESL) 312 entlang von Seiten der Gate-Struktur 110 und der Isolationsstruktur 104 eingerichtet sein. Bei diversen Ausführungsformen kann die CESL 312 ein Nitrid (zum Beispiel Siliziumnitrid), ein Karbid (zum Beispiel Siliziumkarbid) oder dergleichen umfassen.
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Eine dielektrische Struktur 118 (zum Beispiel eine Zwischenschichtdielektrikumschicht - ILD) ist über dem Substrat 102 eingerichtet. Bei einigen Ausführungsformen kann die dielektrische Struktur 118 Borphosphorsilikatglas (BPSG), Borsilikatglas (BSG) Phosphorsilikatglas (PSG) oder dergleichen umfassen. Ein leitfähiger Kontakt 120 erstreckt sich senkrecht durch die dielektrische Struktur 118 zu der Gate-Struktur 110. Der leitfähige Kontakt 120 kann Wolfram, Kupfer, Aluminium-Kupfer oder ein anderes leitfähiges Material umfassen. Bei einigen Ausführungsformen berührt der leitfähige Kontakt 120 den ersten Gate-Elektrodenbereich 114. Bei solchen Ausführungsformen hat der leitfähige Kontakt 120 äußerste Seitenwände, die seitlich von dem zweiten Gate-Elektrodenbereich 116 durch einen Abstand nicht gleich null versetzt sind.
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3C veranschaulicht eine Querschnittansicht 314 des integrierten Chips der 3A entlang der Querschnittlinie B-B'.
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Wie in einer Querschnittansicht 314 gezeigt, sind der Source-Bereich 124 und der Drain-Bereich 126 innerhalb des Wannenbereichs 310 auf gegenüberliegenden Seiten der Gate-Struktur 110 eingerichtet. Bei einigen Ausführungsformen können Source- und Drain-Erweiterungsbereiche 316 von dem Source-Bereich 124 und dem Drain-Bereich 126 bis unter die Seitenwandabstandhalter 302 und/oder die Gate-Struktur 110 nach außen vorragen. Bei solchen Ausführungsformen erstreckt sich ein Kanalbereich 125 zwischen den Source- und Drain-Erweiterungsbereichen 316. Bei einigen Ausführungsformen kann eine Silizidschicht 318 auf dem Source-Bereich 124 und dem Drain-Bereich 126 eingerichtet sein. Bei einigen Ausführungsformen kann die Silizidschicht 318 zum Beispiel ein Nickelsilizid umfassen.
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Die 4A-4B veranschaulichen Draufsichten, die einige alternative Ausführungsformen integrierter Chips zeigen, die eine Gate-Struktur umfassen, die zur Verbesserung der Bauteilleistung konfiguriert ist.
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Unter Bezugnahme auf die Draufsicht 400 der 4A, umfasst der integrierte Chip bei einigen Ausführungsformen eine Isolationsstruktur 104, die eine Öffnung 106 definiert, die das Substrat 102 freilegt. Ein Source-Bereich 124 und ein Drain-Bereich 126 sind innerhalb der Öffnung 106 eingerichtet und voneinander entlang einer ersten Richtung 128 getrennt. Eine Gate-Struktur 110 erstreckt sich in eine zweite Richtung 130 über der Öffnung 106 und zwischen dem Source-Bereich 124 und dem Drain-Bereich 126. Die Gate-Struktur 110 umfasst einen ersten Gate-Elektrodenbereich 114 und einen zweiten Gate-Elektrodenbereich 116. Bei einigen Ausführungsformen kann der zweite Gate-Elektrodenbereich 116 ein erstes Segment umfassen, das entlang einer ersten Seite 110a der Gate-Struktur 110 nahe dem Source-Bereich 124 eingerichtet ist, und ein zweites Segment, das entlang einer gegenüberliegenden zweiten Seite 110b der Gate-Struktur 110 nahe dem Drain-Bereich 126 eingerichtet ist. Bei einigen solchen Ausführungsformen ist der zweite Gate-Elektrodenbereich 116 zwischen der ersten Seite 110a der Gate-Struktur 110 und der zweiten Seite 110b der Gate-Struktur 110 nicht kontinuierlich, so dass Segmente des zweiten Gate-Elektrodenbereichs 116 entlang der ersten Richtung 128 durch den ersten Gate-Elektrodenbereich 114 getrennt sind. Bei einigen Ausführungsformen ist der zweite Gate-Elektrodenbereich 116 um eine erste Linie, die die Gate-Struktur 110 entlang der ersten Richtung 128 in zwei teilt, und einer zweiten Linie, die die Gate-Struktur 110 entlang der zweiten Richtung 130 in zwei teilt, symmetrisch.
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Unter Bezugnahme auf die Draufsicht 402 der 4B, umfasst der integrierte Chip bei einigen Ausführungsformen eine Gate-Struktur 110, die sich in eine zweite Richtung 130 über eine Öffnung 106 und zwischen einem Source-Bereich 124 und einem Drain-Bereich 126 erstreckt. Die Gate-Struktur 110 umfasst einen ersten Gate-Elektrodenbereich 114 und einen zweiten Gate-Elektrodenbereich 116. Der zweite Gate-Elektrodenbereich 116 ist über dem einen oder mehr Divots 108 in der Isolationsstruktur 104 eingerichtet und entlang einer ersten Seite 110a der Gatestruktur 110 angeordnet und ist von einer gegenüberliegenden zweiten Seite 110b der Gate-Struktur 110 getrennt.
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Es wurde verstanden, dass das Bilden unterschiedlicher dielektrischer Gate-Schichten innerhalb unterschiedlicher Bereiche eines integrierten Chips den Knickeffekt innerhalb von Transistorbauteilen aufgrund zusätzlicher Ätzprozesse, die eine Größe von Divots innerhalb von Isolationsstrukturen erhöhen können, und/oder zusätzlicher thermischer Prozesse, die Dotierstoffdiffusion erhöhen können, erschweren kann. Bei einigen Prozessen, die verwendet werden, um mehrere dielektrische Gate-Schichten zu bilden, kann zum Beispiel ein Gate-Oxid thermisch auf einem Substrat (nicht aber auf umgebenden Isolationsstrukturen) aufgewachsen werden. Das Gate-Oxid kann anschließend von dem Substrat in einigen Bauteilbereichen, die eine unterschiedliche dielektrische Gate-Schicht verwenden, entfernt werden. Das Entfernen des Gate-Oxids erfolgt durch ein Ätzen, das auch auf die Isolationsstrukturen einwirkt. Aufgrund von Überätzen, kann das Entfernen des Gate-Oxids eine Größe der Divots innerhalb der Isolationsstrukturen erhöhen.
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Die 5A-5B veranschaulichen einige Ausführungsformen eines integrierten Chips, der unterschiedliche dielektrische Gate-Schichten innerhalb unterschiedlicher Bereiche hat.
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Der integrierte Chip umfasst einen ersten Logikbereich 502, einen eingebetteten Speicherbereich 512 und einen zweiten Logikbereich 522. Isolationsstrukturen 104 sind innerhalb des Substrats 102 innerhalb des ersten Logikbereichs 502, des eingebetteten Speicherbereichs 512 und des zweiten Logikbereichs 522 eingerichtet. Der erste Logikbereich 502 umfasst ein Hochspannungstransistorbauteil, das konfiguriert ist, um eine höhere Durchbruchspannung bereitzustellen als ein Dual-Gate-Transistorbauteil, das innerhalb des zweiten Logikbereichs 522 eingerichtet ist.
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Wie in einer Querschnittansicht 500 der 5A gezeigt, hat die Isolationsstruktur 104 innerhalb des ersten Logikbereichs 502 Seitenwände, die eine Öffnung 106 definieren, die eine erste Oberfläche des Substrats 102 freilegt. Eine Hochspannungs-Gate-Elektrode 508 ist über der Öffnung 106 eingerichtet und senkrecht von einem Substrat 102 durch eine dielektrische Hochspannungs-Gate-Schicht 504 und eine dielektrische Dual-Gate-Schicht 506, die eine erste dielektrische Gate-Schicht 506a und eine zweite dielektrische Gate-Schicht 506b hat, getrennt. Bei einigen Ausführungsformen ist die Hochspannungs-Gate-Elektrode 508 senkrecht von einer Hochspannungswanne 512, die innerhalb des Substrats 102 angeordnet ist, getrennt.
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Die Hochspannungs-Gate-Elektrode 508 umfasst einen ersten Gate-Elektrodenbereich 114, der eine erste Austrittsarbeit hat, und einen zweiten Gate-Elektrodenbereich 116, der eine zweite Austrittsarbeit hat, die größer ist als die erste Austrittsarbeit Der zweite Gate-Elektrodenbereich 116 ist über Divots in der Isolationsstruktur 104 eingerichtet und berührt Seitenwände des ersten Gate-Elektrodenbereichs 114. Wie in einer Draufsicht 530 der 5B gezeigt, ist der zweite Gate-Elektrodenbereich 116 direkt über dem einen oder mehr Divots 108 innerhalb der Isolationsstruktur 104 eingerichtet, und der erste Gate-Elektrodenbereich 114 umgibt den zweiten Gate-Elektrodenbereich 116 kontinuierlich.
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Wie in einer Querschnittansicht 500 der 5A gezeigt, hat die Isolationsstruktur 104 innerhalb des eingebetteten Speicherbereichs 512 Seitenwände, die eine Öffnung 514 definieren, die eine zweite Oberfläche des Substrats 102 freilegt. Bei einigen Ausführungsformen ist eine Steuer-Gate-Elektrode 518 über der Öffnung 514 eingerichtet und von einem Substrat 102 durch die dielektrische Dual-Gate-Schicht 506 und eine dielektrische Ladungsfängerstruktur 516 getrennt. Bei einigen Ausführungsformen kann die dielektrische Ladungsfängerstruktur 516 eine ONO-Struktur umfassen, die eine Nitridschicht hat, die zwischen einer ersten Oxidschicht und einer zweiten Oxidschicht angeordnet ist. Bei einigen Ausführungsformen ist die Steuer-Gate-Elektrode 518 senkrecht von einer Steuerwanne 520, die innerhalb des Substrats 102 angeordnet ist, getrennt Wie in einer Draufsicht 530 der 5B gezeigt, kann der eingebettete Speicherbereich 512 auch eine Select-Gate-Elektrode 532 umfassen. Die Steuer-Gate-Elektrode 518 und die Select-Gate-Elektrode 532 haben einen gemeinsamen Source-/Drain-Bereich 534. Obwohl der eingebettete Speicherbereich 512 der 5A-5B als eine SONOS-Flashspeichervorrichtung umfassend veranschaulicht ist, ist klar, dass der eingebettete Speicherbereich 512 bei anderen Ausführungsformen unterschiedliche Typen von Speicherbauteilen umfassen kann. Bei anderen Ausführungsformen kann der eingebettete Speicherbereich 512 zum Beispiel einen unterschiedlichen Flashspeichervorrichtungstyp umfassen, wie eine Floating-Gate-Flashspeichervorrichtung, eine Split-Gate-Flashspeichervorrichtung oder dergleichen.
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Wie in einer Querschnittansicht 500 der 5A gezeigt, hat die Isolationsstruktur 104 innerhalb des zweiten Logikbereichs 522 Seitenwände, die eine Öffnung 524 definieren, die eine dritte obere Oberfläche des Substrats 102 freilegt. Eine Logik-Gate-Elektrode 526 ist senkrecht von einem Logikwannenbereich 528 innerhalb des Substrats 102 anhand der dielektrischen Dual-Gate-Schicht 506 getrennt Wie in einer Draufsicht 530 der 5B gezeigt, erstreckt sich die Logik-Gate-Elektrode 526 zwischen einem Source-Bereich 536 und einem Drain-Bereich 538, die innerhalb der Öffnung 524 innerhalb des zweiten Logikbereichs 522 eingerichtet sind. Bei einigen Ausführungsformen kann die Logik-Gate-Elektrode 560 homogen sein (das heißt dieselbe Zusammensetzung von Gate-Materialien in der gesamten Gate-Elektrode haben). Bei anderen Ausführungsformen (nicht gezeigt), kann die Logik-Gate-Elektrode 526 einen ersten Gate-Elektrodenbereich, der eine erste Austrittsarbeit hat, und einen zweiten Gate-Elektrodenbereich, der eine zweite Austrittsarbeit hat, die größer ist als die erste Austrittsarbeit, umfassen.
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Die 6A bis 17 veranschaulichen einige Ausführungsformen von Querschnittansichten und Draufsichten, die einem Verfahren zum Bilden eines integrierten Chips entsprechen, der ein Transistorbauteil hat, das eine Gate-Struktur umfasst, die zur Verbesserung der Bauteilleistung konfiguriert ist. Obwohl die 6A bis 17 unter Bezugnahme auf ein Verfahren beschrieben sind, ist klar, dass die Strukturen, die in den 6A bis 17 beschrieben sind, nicht auf das Verfahren beschränkt sind, sondern vielmehr von dem Verfahren getrennt eigenständig sein können.
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Wie in einer Draufsicht 600 der 6A und in einer Querschnittansicht 602 der 6B gezeigt, wird eine Isolationsstruktur 104 innerhalb eines Grabens 103 innerhalb eines Substrats 102 gebildet. Die Isolationsstruktur 104 definiert eine Öffnung 106, die die obere Oberfläche 102u des Substrats 102 freilegt. Wie in der Draufsicht 600 der 6A gezeigt, hat die Öffnung 106 eine im Wesentlichen rechteckige Form. Wie in einer Querschnittansicht 602 der 6B gezeigt, ist die Isolationsstruktur 104 innerhalb eines Grabens 103, der von inneren Oberflächen des Substrats 102 definiert wird, eingerichtet. Während des Bildens der Isolationsstrukturen 104, können ein oder mehr Divots 108 innerhalb der Isolationsstruktur 104, die unter eine Oberseite der Isolationsstruktur 104 vertieft sind, gebildet werden. Das eine oder mehr Divots 108 können entlang von Kanten der Isolationsstruktur 104, die der Öffnung 106 nahe sind, eingerichtet sein.
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Bei einigen Ausführungsformen kann die Isolationsstruktur 104 durch selektives Ätzen des Substrats 102 zum Bilden des Grabens 103 gebildet werden. Ein oder mehr dielektrische Materialien werden anschließend innerhalb des Grabens 103 gebildet Bei diversen Ausführungsformen kann das Substrat 102 durch ein Nassätzmittel (zum Beispiel Flusssäure, Natriumhydroxid oder dergleichen) oder ein Trockenätzmittel (das zum Beispiel eine Ätzchemikalie hat, die Fluor, Chlor oder dergleichen umfasst) geätzt werden. Bei diversen Ausführungsformen kann das Substrat 102 ein beliebiger Typ eines Halbleiterkörpers sein (zum Beispiel Silizium, SiGe, SOI usw.), sowie ein beliebiger anderer Typ von Halbleiter, epitaktisch, dielektrisch, oder Metallschichten, die damit verbunden sind, sein. Bei diversen Ausführungsformen können das eine oder mehr dielektrische Materialien ein Oxid, ein Nitrid, ein Karbid oder dergleichen umfassen.
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Bei einigen zusätzlichen Ausführungsformen, kann die Isolationsstruktur 104 durch Verwenden eines thermischen Prozesses zum Bilden eines Pad-Oxids über dem Substrat 102, gefolgt von dem Bilden eines Nitridfilms über dem Pad-Oxid gebildet werden. Der Nitridfilm wird anschließend strukturiert (zum Beispiel unter Verwenden eines lichtempfindlichen Materials, wie einem Fotolack), und das Pad-Oxid und das Substrat 102 werden gemäß dem Nitridfilm strukturiert, um den Graben 103 innerhalb des Substrats 102 zu bilden. Der Graben 103 wird dann mit einem oder mehr dielektrischen Materialien gefüllt, gefolgt von einem Planarisierungsprozess (zum Beispiel einem chemisch-mechanischen Planarisierungsprozess), um eine Oberseite des Nitridfilms freizulegen, und von einem Ätzen, um den Nitridfilm zu entfernen.
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Wie in einer Draufsicht 700 der 7A und in einer Querschnittansicht 702 der 7B gezeigt, wird ein Gate-Dielektrikum 112 über dem Substrat 102 und innerhalb der Öffnung 106 gebildet. Bei einigen Ausführungsformen kann das Gate-Dielektrikum 112 ein Oxid (zum Beispiel Siliziumoxid), ein Nitrid (zum Beispiel Siliziumoxinitrid) oder dergleichen umfassen. Bei einigen Ausführungsformen kann das Gate-Dielektrikum 112 durch eine Gasphasenabscheidungstechnik (zum Beispiel PVD, CVD, PE-CVD, ALD usw.) gebildet werden. Bei anderen Ausführungsformen kann das Gate-Dielektrikum 112 anhand eines thermischen Wachstumsprozesses gebildet werden. Bei einigen Ausführungsformen kann ein Implantationsprozess vor dem Bilden des Gate-Dielektrikums 112 ausgeführt werden, um einen Wannenbereich (nicht gezeigt) in dem Substrat 102 zu bilden. Bei einigen Ausführungsformen kann eine dielektrische Opferschicht (nicht gezeigt) über dem Substrat 102 vor dem Implantationsprozess gebildet werden, um eine Tiefe des Wannenbereichs zu regulieren. Die dielektrische Opferschicht wird anschließend vor dem Bilden des Gate-Dielektrikums 112 entfernt.
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Bei einigen Ausführungsformen kann das Gate-Dielektrikum 112 als Teil eines mehrfachen dielektrischen Gate-Prozesses gebildet werden, bei dem unterschiedliche dielektrische Gate-Schichten innerhalb unterschiedlicher Bereiche des Substrats 102 gebildet werden. Bei einigen Ausführungsformen kann der mehrfache dielektrische Gate-Prozess zum Beispiel eine dielektrische Hochspannungs-Gate-Schicht (zum Beispiel durch einen thermischen Prozess) über einer Hochspannungswanne innerhalb des Substrats 102 bilden. Die dielektrische Hochspannungs-Gate-Schicht kann anschließend von einem oder mehr Bereichen eines Chips entfernt werden (zum Beispiel innerhalb des Bereichs eines eingebetteten Speichers), und eine dielektrische Dual-Gate-Schicht kann über einer Logikwanne innerhalb des Substrats 102 (zum Beispiel durch einen oder mehr Abscheidungsprozesse) liegen. Es wurde verstanden, dass das Bilden mehrerer dielektrischer Gate-Schichten den Knickeffekt innerhalb assoziierter Transistorbauteile durch Erhöhen einer Größe des einen oder mehr Divots 108 innerhalb der Struktur 104 (aufgrund der zusätzlichen Ätzprozesse, die ausgeführt werden, um die dielektrischen Gate-Schichten von unterschiedlichen Bereichen des Substrats zu entfernen) und/oder durch Erhöhen von Dotierstoffdiffusion von dem Substrat 102 zu der Isolationsstruktur 104 aufgrund zusätzlicher thermischer Prozesse, die zum Bilden der dielektrischen Gate-Schichten verwendet werden, erschweren kann.
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Wie in einer Draufsicht 800 der 8A und in einer Querschnittansicht 804 der 8B gezeigt, wird ein Gate-Opfermaterial 802 über dem Gate-Dielektrikum 112 und über der Isolationsstruktur 104 gebildet. Das Gate-Opfermaterial 802 kann das eine oder mehr Divots 108 innerhalb der oberen Oberfläche der Isolationsstruktur 104 füllen. Das Gate-Opfermaterial 802 kann anhand eines Abscheidungsprozesses (zum Beispiel CVD, PE-CVD, PVD oder ALD) gebildet werden. Bei einigen Ausführungsformen kann das Gate-Opfermaterial 802 dotiertes Polysilizium umfassen. Das Gate-Dielektrikum 112 und das Gate-Opfermaterial 802 werden strukturiert, um eine Gate-Opferstruktur zu definieren, die sich über der Öffnung 106 und über der Isolationsstruktur 104 erstreckt. Bei einigen Ausführungsformen können das Gate-Dielektrikum 112 und das Gate-Opfermaterial 802 gemäß einer Maskierungsschicht (nicht gezeigt), die über dem Gate-Opfermaterial 802 gebildet wird, strukturiert werden. Bei diversen Ausführungsformen kann die Maskierungsschicht ein lichtempfindliches Material (zum Beispiel einen Fotolack) oder eine Hartmaskenschicht umfassen.
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Bei einigen Ausführungsformen können ein oder mehr Seitenwandabstandhalter 302 auf gegenüberliegenden Seiten des Gate-Opfermaterials 802 gebildet werden. Bei einigen Ausführungsformen können der eine oder mehr Seitenwandabstandhalter 302 durch Abscheiden eines Abstandhaltermaterials (zum Beispiel eines Nitrids oder eines Oxids) auf horizontalen und senkrechten Oberflächen des Gate-Opfermaterials 802 gebildet werden, wonach das Abstandhaltermaterial geätzt wird, um das Abstandhaltermaterial von den horizontalen Oberflächen zu entfernen, um den einen oder mehr Seitenwandabstandhalter 302 zu entfernen.
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Wie in einer Draufsicht 900 der 9A und einer Querschnittansicht 902 der 9B gezeigt, werden ein Source-Bereich 124 und ein Drain-Bereich 126 innerhalb des Substrats 102 auf gegenüberliegenden Seiten des Gate-Opfermaterials 802 gebildet. Der Source-Bereich 124 und der Drain-Bereich 126 umfassen einen Dotierstofftyp, der ein unterschiedlicher Dotierstofftyp von dem Substrat ist, das den Source-Bereich 124 und den Drain-Bereich 126 umgibt. Der Source-Bereich 124 und der Drain-Bereich 126 können zum Beispiel einen ersten Dotierstofftyp (zum Beispiel eine n-Typ-Dotierung) innerhalb eines Substrats 102 oder Wannenbereichs (nicht gezeigt), der einen zweiten Dotierstofftyp (zum Beispiel eine p-Typ-Dotierung) hat, umfassen.
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Bei einigen Ausführungsformen können der Source-Bereich 124 und der Drain-Bereich 126 durch einen Implantationsprozess gebildet werden. Der Implantationsprozess kann durch selektives Implantieren einer Dotierstoffart 904 in das Substrat 102 gemäß einer Maske, die das Gate-Opfermaterial 802 und die Seitenwandabstandhalter 302 umfasst, ausgeführt werden. Bei diversen Ausführungsformen kann die Dotierstoffart 904 einen p-Typ-Dotierstoff (zum Beispiel Bor, Gallium usw.) oder einen n-Typ-Dotierstoff (zum Beispiel Phosphor, Arsen usw.) umfassen. Bei einigen Ausführungsformen wird nach dem Implantieren der Dotierstoffart 904 in das Substrat 102 ein Drive-In-Glühen ausgeführt, um den Dotierstoff 904 innerhalb des Substrats 102 zu verteilen. Bei einigen Ausführungsformen können zusätzliche Implantationsprozesse ausgeführt werden, um Source- und Drain-Erweiterungsbereiche innerhalb des Substrats zu bilden. Bei solchen Ausführungsformen können die zusätzlichen Implantationsprozesse abgewinkelte Implantationsprozesse umfassen, so dass sich die Source- und Drain-Erweiterungsbereiche unter die Gate-Opfermaterial 802 erstrecken.
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Wie in einer Draufsicht 1000 der 10A und einer Querschnittansicht 1004 der 10B gezeigt, wird über dem Substrat 102 eine erste dielektrische Schicht 1002 (zum Beispiel eine erste Zwischenschichtdielektrikumschicht (ILD) gebildet. Die erste dielektrische Schicht 1002 bedeckt das Gate-Opfermaterial 802 und die Seitenwandabstandhalter 302. Bei diversen Ausführungsformen kann die erste dielektrische Schicht 1002 ein Oxid, PSG, ein Low-κ-Dielektrikum oder ein anderes Dielektrikum umfassen und kann durch Gasphasenabscheidungsprozess (zum Beispiel CVD, PVD oder ALD) gebildet werden.
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Wie in einer Draufsicht 1100 der 11A und einer Querschnittansicht 1102 der 11B gezeigt, wird ein Planarisierungsprozess ausgeführt, um die erste dielektrische Schicht 1002 über dem Gate-Opfermaterial 802 und den Seitenwandabstandhaltern 302 zu entfernen. Der Planarisierungsprozess legt eine obere Oberfläche des Gate-Opfermaterials 802 frei, während ein Teil der ersten dielektrischen Schicht, die das Gate-Opfermaterial 802 und die Seitenwandabstandhalter 302 seitlich umgibt, belassen wird. Bei einigen Ausführungsformen kann der Planarisierungsprozess einen chemisch-mechanischen Planarisierungs- (CMP)-Prozess umfassen, der konfiguriert ist, um eine im Wesentlichen planare Oberfläche entlang der Linie 1104 zu bilden.
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Wie in einer Draufsicht 1200 der 12A und in einer Querschnittansicht 1208 der 12B gezeigt, wird ein lichtempfindliches Material 1204 über dem Substrat 102 gebildet. Bei einigen Ausführungsformen kann das lichtempfindliche Material 1204 einen positiven Fotolack oder einen negativen Fotolack, der über dem Substrat 102 anhand eines Spin-Coating-Prozesses gebildet wird, umfassen. Das lichtempfindliche Material 1204 wird selektiv elektromagnetischer Strahlung 1210 gemäß einer Fotomaske 1202 ausgesetzt. Die elektromagnetische Strahlung 1210 modifiziert eine Löslichkeit der ausgesetzten Bereiche innerhalb des lichtempfindlichen Materials 1204, um lösliche Bereiche zu definieren. Das lichtempfindliche Material 1204 wird anschließend entwickelt, um Öffnungen 1206 innerhalb des lichtempfindlichen Materials 1204 durch Entfernen der löslichen Bereiche zu definieren.
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Wie in einer Draufsicht 1300 der 13A und in einer Querschnittansicht 1304 der 13B gezeigt, werden Teile des Gate-Opfermaterials 802, die unter den Öffnungen 1206 innerhalb des lichtempfindlichen Materials 1204 liegen, selektiv entfernt Die Teile des Gate-Opfermaterials 802 können durch selektives Exponieren des Gate-Opfermaterials 802 mit einem ersten Ätzmittel 1306 gemäß dem lichtempfindlichen Material 1204 entfernt werden. Das Entfernen der Teile des Gate-Opfermaterials 802 resultiert in einer oder mehr ersten Öffnungen 1302, die sich durch das Gate-Opfermaterial 802 zu dem Gate-Dielektrikum 112 und der Isolationsstruktur 104 erstrecken. Die eine oder mehr ersten Öffnungen 1302 liegen über dem einen oder mehr Divots 108. Bei diversen Ausführungsformen kann das erste Ätzmittel ein Trockenätzmittel umfassen, das eine Ätzchemikalie hat, die eine Fluorart (zum Beispiel CF4, CHF3, C4F8 usw.) oder ein Nassätzmittel, das Flusssäure (HF) umfasst, umfassen.
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Wie in einer Draufsicht 1400 der 14A und einer Querschnittansicht 1402 der 14B gezeigt, wird eine zweite Zusammensetzung aus einem oder mehr Materialien innerhalb der einen oder mehr ersten Öffnungen 1302 gebildet, um einen zweiten Gate-Elektrodenbereich 116, der eine zweite Austrittsarbeit hat, zu bilden. Der zweite Gate-Elektrodenbereich 116 berührt seitlich das Gate-Opfermaterial 802. Bei einigen Ausführungsformen kann die zweite Zusammensetzung aus einem oder mehr Materialien die eine oder mehr ersten Öffnungen 1302 vollständig füllen. Bei einigen Ausführungsformen kann die zweite Zusammensetzung aus einem oder mehr Materialien ein p-Typ-Gate-Metall wie Platin, Wolframnitrid, Molybdännitrid, Tantalnitrid, Nickel oder dergleichen umfassen. Bei diversen Ausführungsformen kann die zweite Zusammensetzung aus einem oder mehr Materialien anhand einer Gasphasenabscheidungstechnik (zum Beispiel PVD, CVD, PE-CVD, ALD usw.) gebildet werden.
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Wie in einer Draufsicht 1500 der 15A und in einer Querschnittansicht 1504 der 15B gezeigt, wird ein zweiter Teil des Opfermaterials 802 entfernt. Bei einigen Ausführungsformen kann der zweite Teil des Opfermaterials 802 ein Rest des Gate-Opfermaterials 802 sein. Der zweite Teil des Gate-Opfermaterials 802 kann durch Exponieren des Gate-Opfermaterials 802 mit einem zweiten Ätzmittel 1506 entfernt werden. Das Entfernen des zweiten Teils des Gate-Opfermaterials 802 resultiert in einer oder mehr zweiten Öffnungen 1502, die sich durch das Gate-Opfermaterial 802 zu dem Gate-Dielektrikum 112 und der Isolationsstruktur 104 erstrecken. Bei einigen Ausführungsformen können die eine oder mehr zweiten Öffnungen 1502 den zweiten Gate-Elektrodenbereich 116 umgeben. Bei diversen Ausführungsformen kann das zweite Ätzmittel ein Trockenätzmittel umfassen, das eine Ätzchemikalie hat, die eine Fluorart (zum Beispiel CF4, CHF3, C4F8 usw.) oder ein Nassätzmittel, das Flusssäure (HF) umfasst, umfassen.
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Wie in einer Draufsicht 1600 der 16A und in einer Querschnittansicht 1602 der 16B gezeigt, wird eine erste Zusammensetzung aus einem oder mehr Materialien innerhalb der einen oder mehr zweiten Öffnungen 1502 gebildet, um eine Gate-Struktur 110 zu bilden, die einen ersten Gate-Elektrodenbereich 114 und den zweiten Gate-Elektrodenbereich 116, der den ersten Gate-Elektrodenbereich 114 seitlich berührt, umfasst. Der erste Gate-Elektrodenbereich 114 hat eine erste Austrittsarbeit, die von einer zweiten Austrittsarbeit des zweiten Gate-Elektrodenbereichs 116 unterschiedlich (zum Beispiel geringer) ist. Bei einigen Ausführungsformen kann die erste Zusammensetzung aus einem oder mehr Materialien ein n-Typ-Gate-Metall wie Aluminium, Tantal, Titan, Hafnium, Tantalnitrid oder dergleichen umfassen. Bei diversen Ausführungsformen kann die erste Zusammensetzung aus einem oder mehr Materialien anhand einer Gasphasenabscheidungstechnik (zum Beispiel PVD, CVD, PE-CVD, ALD usw.) gebildet werden.
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Wie in einer Querschnittansicht 1700 der 17 gezeigt, wird eine zweite dielektrische Schicht 1702 (zum Beispiel eine zweite ILD-Schicht) über der ersten dielektrischen Schicht 1002 und der Gate-Struktur 110 gebildet. Ein leitfähiger Kontakt 120 wird innerhalb der zweiten dielektrischen Schicht 1702 gebildet. Der leitfähige Kontakt 120 erstreckt sich von einer oberen Oberfläche der zweiten dielektrischen Schicht 1702 zu der Gate-Struktur 110. Bei einigen Ausführungsformen kann der leitfähige Kontakt 120 durch selektives Ätzen der zweiten dielektrischen Schicht 1702 zum Bilden einer Öffnung 1704 gebildet werden. Die Öffnung 1704 wird anschließend mit einem leitfähigen Material zum Bilden des leitfähigen Kontakts 120 gefüllt. Ein Planarisierungsprozess (zum Beispiel ein chemisch-mechanischer Polierprozess) kann nach dem Bilden des leitfähigen Materials ausgeführt werden, um obere Oberflächen der zweiten dielektrischen Schicht 1702 und des leitfähigen Kontakts 120 gemeinsam zu planarisieren. Bei diversen Ausführungsformen kann das leitfähige Material Wolfram, Kupfer, Aluminium-Kupfer oder ein anderes leitfähiges Material umfassen.
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18 veranschaulicht ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens 1800 zum Bilden eines integrierten Chips, der ein Transistorbauteil hat, das eine Gate-Struktur umfasst, die zur Verbesserung der Bauteilleistung konfiguriert ist.
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Obwohl die offenbarten Verfahren (zum Beispiel die Verfahren 1800 und 2900) hier als eine Reihe von Vorgängen oder Ereignissen veranschaulicht und beschrieben ist, weiß man zu schätzen, dass die veranschaulichte Reihenfolge solcher Vorgänge oder Ereignisse nicht in einem einschränkendem Sinn auszulegen ist. Einige Vorgänge können zum Beispiel in unterschiedlichen Reihenfolgen und/oder gleichzeitig mit anderen Vorgängen oder Ereignissen auftreten, die von den hier veranschaulichten und/oder beschriebenen getrennt sind. Außerdem können nicht veranschaulichte Vorgänge erforderlich sein, um einen oder mehr Aspekte oder Ausführungsformen der Beschreibung umzusetzen. Ferner können ein oder mehr der Vorgänge, die hier abgebildet sind, in einer oder mehr separaten Vorgängen und/oder Phasen ausgeführt werden.
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Bei 1802 wird eine Isolationsstruktur innerhalb eines Substrats gebildet Die Isolationsstruktur umfasst Seitenwände, die eine Öffnung definieren, die eine obere Oberfläche des Substrats freilegt, und Oberflächen, die einen oder mehr Divots innerhalb einer oberen Oberfläche der Isolationsstruktur definieren. Die 6A-6B veranschaulichen einige Ausführungsformen, die dem Vorgang 1802 entsprechen.
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Bei 1804 werden eine Gate-Opferstruktur, die ein Gate-Dielektrikum hat und ein Gate-Opfermaterial, das sich über die Öffnung erstreckt, gebildet. Die 7A-8B veranschaulichen einige Ausführungsformen, die dem Vorgang 1804 entsprechen.
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Bei 1806 werden Source- und Drain-Bereiche innerhalb der Öffnung auf gegenüberliegenden Seiten der Gate-Opferstruktur gebildet. Die 9A-9B veranschaulichen einige Ausführungsformen, die dem Vorgang 1806 entsprechen.
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Bei 1808 wird eine erste dielektrische Schicht über dem Substrat und über der Gate-Opferstruktur gebildet. Die 10A-11B veranschaulichen einige Ausführungsformen, die dem Vorgang 1808 entsprechen.
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Bei 1810 wird ein Teil des Gate-Opfermaterials über dem einen oder mehr Divots entfernt, um eine oder mehr erste Öffnungen zu bilden, die sich durch das Gate-Opfermaterial erstrecken. Die 12A-12B veranschaulichen einige Ausführungsformen, die dem Vorgang 1810 entsprechen.
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Bei 1812 wird eine zweite Zusammensetzung aus einem oder mehr Materialien innerhalb der einen oder mehr ersten Öffnungen gebildet. Die zweite Zusammensetzung aus einem oder mehr Materialien definiert einen oder mehr zweite Gate-Elektrodenbereiche, die eine zweite Austrittsarbeit haben. Die 13A-13B veranschaulichen einige Ausführungsformen, die dem Vorgang 1812 entsprechen.
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Bei 1814 wird ein Rest des Gate-Opfermaterials entfernt, um eine oder mehr zweite Öffnungen, die an den zweiten Gate-Elektrodenbereich angrenzen, zu bilden. Die 14A-14B veranschaulichen einige Ausführungsformen, die dem Vorgang 1814 entsprechen.
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Bei 1816 wird eine erste Zusammensetzung aus einem oder mehr Materialien innerhalb einer oder mehr zweiten Öffnungen an Stelle des Rests des Gate-Opfermaterials gebildet. Die erste Zusammensetzung aus einem oder mehr Materialien definiert einen oder mehr erste Gate-Elektrodenbereiche, die eine erste Austrittsarbeit haben, die von der zweiten Austrittsarbeit unterschiedlich (zum Beispiel geringer) ist. Die 15A-15B veranschaulichen einige Ausführungsformen, die dem Vorgang 1816 entsprechen.
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Bei 1818 wird eine zweite dielektrische Schicht über der ersten und zweiten Zusammensetzung aus einem oder mehr Materialien gebildet. Die 16A-16B veranschaulichen einige Ausführungsformen, die dem Vorgang 1818 entsprechen.
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Bei 1820 wird ein leitfähiger Kontakt innerhalb einer zweiten dielektrischen Schicht gebildet. 17 veranschaulicht einige Ausführungsformen, die dem Vorgang 1820 entsprechen.
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Die 19A bis 28 veranschaulichen Querschnittansichten und Draufsichten, die einigen alternativen Ausführungsformen eines Verfahrens zum Bilden eines integrierten Chips entsprechen, der ein Transistorbauteil hat, das eine Gate-Struktur umfasst, die zur Verbesserung der Bauteilleistung konfiguriert ist. Obwohl die 19A bis 28 unter Bezugnahme auf ein Verfahren beschrieben sind, ist klar, dass die Strukturen, die in den 19A bis 28 beschrieben sind, nicht auf das Verfahren beschränkt sind, sondern vielmehr von dem Verfahren getrennt eigenständig sein können.
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Wie in einer Draufsicht 1900 der 19A und in einer Querschnittansicht 1904 der 19B gezeigt, wird eine Isolationsstruktur 104 innerhalb eines Grabens 103 innerhalb eines Substrats 102 gebildet. Die Isolationsstruktur 104 definiert eine erste Öffnung 106a innerhalb eines ersten Bereichs 1902a, der einem ersten Transistortyp (zum Beispiel einem NMOS-Transistor) entspricht, und eine zweite Öffnungen 106b innerhalb eines zweiten Bereichs 1902b, der einem zweiten Transistortyp (zum Beispiel einem PMOS-Transistor) entspricht Die erste Öffnung 106a und die zweite Öffnung 106b legen obere Oberflächen 102u des Substrats 102 frei. Die Isolationsstruktur 104 ist innerhalb eines Grabens 103, der von inneren Oberflächen des Substrats 102 definiert wird, eingerichtet. Während des Bildens der Isolationsstruktur 104, können ein oder mehr Divots 108 innerhalb der Isolationsstruktur 104 gebildet werden. Das eine oder mehr Divots 108 sind unter eine Oberseite der Isolationsstruktur 104 vertieft. Das eine oder mehr Divots 108 können entlang von Kanten der Isolationsstruktur 104, die der ersten Öffnung 106a und der zweiten Öffnung 106b nahe sind, eingerichtet sein.
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Wie in einer Draufsicht 2000 der 20A und in einer Querschnittansicht 2002 der 20B gezeigt, wird ein Gate-Dielektrikum 112 über dem Substrat 102 und innerhalb der ersten Öffnung 106a und der zweiten Öffnung 106b gebildet.
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Wie in einer Draufsicht 2100 der 21A und in einer Querschnittansicht 2102 der 21B gezeigt, wird eine Gate-Opfermaterial 802 über dem Gate-Dielektrikum 112 und über der Isolationsstruktur 104 gebildet. Das Gate-Opfermaterial 802 wird strukturiert, um Gate-Opferstrukturen zu definieren. Bei einigen Ausführungsformen können Seitenwandabstandhalter 302 entlang von Seiten der Gate-Opferstrukturen gebildet werden.
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Ein erster Source-Bereich 124a und ein erster Drain-Bereich 126a werden innerhalb des Substrats 102 auf gegenüberliegenden Seiten des Gate-Opfermaterials 802 in der ersten Öffnung 106a gebildet Ein zweiter Source-Bereich 124b und ein zweiter Drain-Bereich 126b werden innerhalb des Substrats 102 auf gegenüberliegenden Seiten des Gate-Opfermaterials 802 in der zweiten Öffnung 106b gebildet Bei einigen Ausführungsformen können der erste Source-Bereich 124a und der erste Drain-Bereich 126a durch einen ersten Implantationsprozess gebildet werden, während der zweite Source-Bereich 124b und der zweite Drain-Bereich 126b durch einen zweiten Implantationsprozess gebildet werden können. Der erste Implantationsprozess kann zum Beispiel durch selektives Implantieren einer ersten Dotierstoffart (die zum Beispiel einen n-Typ-Dotierstoff, wie Phosphor, Arsen usw. umfasst) in das Substrat 102 gemäß einer ersten Maske, die den zweiten Bereich 1902b bedeckt, ausgeführt werden. Auf ähnliche Art kann der zweite Implantationsprozess durch selektives Implantieren einer zweiten Dotierstoffart (die zum Beispiel einen p-Typ-Dotierstoff, wie Bor, Gallium usw. umfasst) in das Substrat 102 gemäß einer zweiten Maske, die den ersten Bereich 1902a bedeckt, ausgeführt werden.
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Wie in einer Draufsicht 2200 der 22 gezeigt, wird über dem Substrat 102 eine erste dielektrische Schicht 1002 (zum Beispiel eine erste Zwischenschichtdielektrikumschicht - ILD) gebildet. Die erste dielektrische Schicht 1002 bedeckt das Gate-Opfermaterial 802 und die Seitenwandabstandhalter 302. Ein Planarisierungsprozess wird (entlang der Linie 2202) ausgeführt, um die erste dielektrische Schicht 1002 über dem Gate-Opfermaterial 802 und den Seitenwandabstandhaltern 302 zu entfernen.
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Wie in einer Querschnittansicht 2300 der 23 gezeigt, wird das Gate-Opfermaterial (802 der 22) innerhalb der Gate-Opferstrukturen entfernt. Das Entfernen des Gate-Opfermaterials resultiert in dem Bilden von Ersatz-Gate-Hohlräumen 2302a-2302b zwischen den Seitenwandabstandhaltern 302. Ein erstes Gate-Metall 2304 wird innerhalb der Ersatz-Gate-Hohlräume 2302a-2302b gebildet Bei diversen Ausführungsformen kann das erste Gate-Metall 2304 ein p-Typ-Gate-Metall, wie Nickel, Kobalt, Molybdän, Platin, Blei, Gold, Tantalnitrid, Molybdänsilizid, Ruthenium, Chrom, Wolfram, Kupfer oder dergleichen umfassen. Bei diversen Ausführungsformen kann das erste Gate-Metall 2304 anhand einer Gasphasenabscheidungstechnik (zum Beispiel PVD, CVD, PE-CVD, ALD usw.) gebildet werden.
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Wie in einer Querschnittansicht 2400 der 24 gezeigt, wird ein dielektrisches Opfermaterial 2402 über dem ersten Gate-Metall 2304 gebildet, um die Ersatz-Gate-Hohlräume 2302a-2302b zu füllen. Bei einigen Ausführungsformen kann das dielektrische Opfermaterial 2402 ein Spin-On-Glas (SOG) umfassen.
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Wie in einer Querschnittansicht 2500 der 25 gezeigt, umfasst eine Maskierungsschicht ein lichtempfindliches Material 2502, das über dem dielektrischen Opfermaterial 2402 gebildet wird. Das lichtempfindliche Material 2502 wird strukturiert, um Öffnungen 2504 innerhalb des lichtempfindlichen Materials 2502 zu definieren. Das erste Gate-Metall 2304 wird selektiv mit einem Ätzmittel gemäß dem lichtempfindlichen Material 2502 exponiert, um Teile des ersten Gate-Metalls 2304, die unter den Öffnungen 2504 innerhalb des lichtempfindlichen Materials 2502 liegen, zu entfernen. Das dielektrische Opfermaterial 2402 bleibt über den Divots 108 innerhalb des ersten Bereichs 1902a, während das dielektrische Opfermaterial 2402 über den Divots 108 innerhalb des zweiten Bereichs 1902b entfernt wird. Nach dem Ätzen des ersten Gate-Metalls 2304, werden ein Rest des lichtempfindlichen Materials 2502 und das dielektrische Opfermaterial 2402 entfernt.
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Wie in einer Querschnittansicht 2600 der 26 gezeigt, wird ein zweites Gate-Metall 2602 innerhalb der Ersatz-Gate-Hohlräume 2302a-2302b über dem ersten Gate-Metall 2304 gebildet. Das zweite Gate-Metall 2602 hat eine Austrittsarbeit, die von der des ersten Gate-Metalls 2304 unterschiedlich ist. Das zweite Gate-Metall 2602 definiert einen ersten Gate-Elektrodenbereich 114, der eine erste Austrittsarbeit hat, und einen zweiten Gate-Elektrodenbereich 116, der eine zweite Austrittsarbeit hat, die von der ersten Austrittsarbeit unterschiedlich (zum Beispiel höher) ist. In dem ersten Bereich 1902a ist der erste Gate-Elektrodenbereich 114 über dem einen oder mehr Divots 108 eingerichtet, während in dem zweiten Bereich 1902b der zweite Gate-Elektrodenbereich 116 über dem einen oder mehr Divots 108 eingerichtet ist. Bei einigen Ausführungsformen kann der zweite Gate-Metall 2602 ein n-Typ-Metall wie Aluminium, Tantal, Titan, Hafnium, Zirconium, Titansilizid, Tantalnitrid, Tantalsiliziumnitrid, Chrom, Wolfram, Kupfer, Titan-Aluminium oder dergleichen umfassen. Bei diversen Ausführungsformen kann das zweite Gate-Metall 2602 anhand einer Gasphasenabscheidungstechnik (zum Beispiel PVD, CVD, PE-CVD, ALD usw.) gebildet werden.
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Wie in einer Querschnittansicht 2700 der 27 gezeigt, wird ein Planarisierungsprozess (entlang einer Linie 2702) auf das zweite Gate-Metall 2602 ausgeführt, um Überschuss des zweiten Gate-Metalls 2602 über der ersten dielektrischen Schicht 1002 zu entfernen.
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Wie in einer Querschnittansicht 2800 der 28 gezeigt, wird eine zweite dielektrische Schicht 1702 (zum Beispiel eine zweite ILD-Schicht) über der ersten dielektrischen Schicht 1002 und der Gate-Struktur 110 gebildet. Ein leitfähiger Kontakt 120 wird innerhalb der zweiten dielektrischen Schicht 1702 gebildet.
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29 veranschaulicht ein Ablaufdiagramm einiger alternativer Ausführungsformen eines Verfahrens 2900 zum Bilden eines integrierten Chips, der ein Transistorbauteil hat, das eine Gate-Struktur umfasst, die zur Verbesserung der Bauteilleistung konfiguriert ist.
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Bei 2902 wird eine Isolationsstruktur innerhalb eines Substrats gebildet. Die Isolationsstruktur umfasst Seitenwände, die eine Öffnung definieren, die eine obere Oberfläche des Substrats freilegt, und Oberflächen, die einen oder mehr Divots innerhalb einer oberen Oberfläche der Isolationsstruktur definieren. Die 19A-19B veranschaulichen einige Ausführungsformen, die dem Vorgang 2902 entsprechen.
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Bei 2904 wird eine Gate-Opferstruktur, die ein Gate-Opfermaterial hat, über der Öffnung gebildet. Die 20A-20B veranschaulichen einige Ausführungsformen, die dem Vorgang 2904 entsprechen.
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Bei 2906 werden Source- und Drain-Bereiche innerhalb der Öffnung auf gegenüberliegenden Seiten der Gate-Opferstruktur gebildet. Die 21A-21B veranschaulichen einige Ausführungsformen, die dem Vorgang 2906 entsprechen.
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Bei 2908 wird eine erste dielektrische Schicht über dem Substrat und um die Gate-Opferstruktur gebildet 22 veranschaulicht einige Ausführungsformen, die dem Vorgang 2908 entsprechen.
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Bei 2910 wird das Gate-Opfermaterial von innerhalb der Gate-Opferstruktur entfernt, um einen Ersatz-Gate-Hohlraum zu bilden. 23 veranschaulicht einige Ausführungsformen, die dem Vorgang 2910 entsprechen.
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Bei 2912 wird ein erstes Gate-Metall innerhalb des Gate-Ersatz-Hohlraums gebildet. 23 veranschaulicht einige Ausführungsformen, die dem Vorgang 2912 entsprechen.
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Bei 2914 wird ein Gate-Opfermaterial innerhalb des Gate-Ersatz-Hohlraums über dem ersten Gate-Metall gebildet 24 veranschaulicht einige Ausführungsformen, die dem Vorgang 2914 entsprechen.
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Bei 2916 werden das dielektrische Gate-Material und das erste Gate-Metall gemäß einer Maskierungsschicht strukturiert. 25 veranschaulicht einige Ausführungsformen, die dem Vorgang 2916 entsprechen.
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Bei 2918 wird das dielektrische Opfermaterial von innerhalb des Ersatz-Gate-Hohlraums entfernt. 26 veranschaulicht einige Ausführungsformen, die dem Vorgang 2918 entsprechen.
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Bei 2920 wird ein zweites Gate-Metall innerhalb des Gate-Ersatz-Hohlraums über dem ersten Gate-Metall gebildet. 26 veranschaulicht einige Ausführungsformen, die dem Vorgang 2920 entsprechen.
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Bei 2922 wird ein Planarisierungsprozess ausgeführt, um das zweite Gate-Metall über der ersten dielektrischen Schicht zu entfernen. 27 veranschaulicht einige Ausführungsformen, die dem Vorgang 2922 entsprechen.
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Bei 2924 wird ein leitfähiger Kontakt innerhalb einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht gebildet. 28 veranschaulicht einige Ausführungsformen, die dem Vorgang 2924 entsprechen.
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Bei einigen Ausführungsformen betrifft die vorliegende Offenbarung folglich ein Transistorbauteil, das eine Gate-Struktur hat, die mehrere Gate-Elektrodenbereiche umfasst, die unterschiedliche Austrittsarbeiten haben, die konfiguriert sind, um eine Anfälligkeit des Transistorbauteils für den Knickeffekt zu verringern, und ein dazugehörendes Bildungsverfahren.
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Bei einigen Ausführungsformen betrifft die vorliegende Offenbarung einen integrierten Chip. Der integrierte Chip weist eine Isolationsstruktur auf, die innerhalb eines Substrats eingerichtet ist und innere Oberflächen hat, die ein oder mehr Divots definieren, die unter eine oberste Oberfläche der Isolationsstruktur vertieft sind, und Seitenwände, die eine Öffnung definieren, die das Substrat freilegt; einen Source-Bereich, der innerhalb der Öffnung angeordnet ist; einen Drain-Bereich, der innerhalb der Öffnung angeordnet und von dem Source-Bereich durch einen Kanalbereich entlang einer ersten Richtung getrennt ist, und eine Gate-Struktur, die sich über dem Kanalbereich erstreckt, wobei die Gatestruktur einen ersten Gate-Elektrodenbereich aufweist, der eine erste Zusammensetzung aus einem oder mehr Materialien hat, und einen zweiten Gate-Elektrodenbereich, der über dem einen oder mehr Divots angeordnet ist und eine zweite Zusammensetzung aus einem oder mehr Materialien hat, die von der ersten Zusammensetzung aus einem oder mehr Materialien unterschiedlich ist. Bei einigen Ausführungsformen weist die erste Zusammensetzung aus einem oder mehr Materialien ein n-Typ-Gate-Metall auf, und die zweite Zusammensetzung aus einem oder mehr Materialien weist ein p-Typ-Gate-Metall auf. Bei einigen Ausführungsformen hat die erste Zusammensetzung aus einem oder mehr Materialien eine erste Austrittsarbeit, und die zweite Zusammensetzung aus einem oder mehr Materialien hat eine zweite Austrittsarbeit, die größer ist als die erste Austrittsarbeit. Bei einigen Ausführungsformen umgibt der erste Gate-Elektrodenbereich den zweiten Gate-Elektrodenbereich kontinuierlich. Bei einigen Ausführungsformen grenzt der erste Gate-Elektrodenbereich an den zweiten Gate-Elektrodenbereich 116 entlang der ersten Richtung und entlang einer zweiten Richtung, die zu der ersten Richtung senkrecht ist. Bei einigen Ausführungsformen erstreckt sich der zweite Gate-Elektrodenbereich über den Kanalbereich in eine zweite Richtung hinaus senkrecht zu der ersten Richtung. Bei einigen Ausführungsformen erstreckt sich der Kanalbereich über gegenüberliegende Seiten des zweiten Gate-Elektrodenbereichs hinaus in die erste Richtung. Bei einigen Ausführungsformen ist die Gate-Struktur konfiguriert, um zu bewirken, dass der Kanalbereich eine niedrigere Schwellenspannung entlang von Kanten des Kanalbereichs als in einer Mitte des Kanalbereichs bildet; die Mitte des Kanalbereichs liegt zwischen den Kanten des Kanalbereichs entlang einer zweiten Richtung senkrecht zu der ersten Richtung. Bei einigen Ausführungsformen erstreckt sich die zweite Zusammensetzung aus einem oder mehr Materialien senkrecht bis zu unterhalb einer untersten Oberfläche der ersten Zusammensetzung aus einem oder mehr Materialien. Bei einigen Ausführungsformen berührt die zweite Zusammensetzung aus einem oder mehr Materialien direkt die inneren Oberflächen, die das eine oder mehr Divots definieren. Bei einigen Ausführungsformen weist die Gate-Struktur ferner ein Gate-Dielektrikum auf, das die erste Zusammensetzung aus einem oder mehr Materialien von dem Substrat trennt, die zweite Zusammensetzung aus einem oder mehr Materialien erstreckt sich von innerhalb des einen oder mehr Divots bis über die oberste Oberfläche der Isolationsstruktur und über das Gate-Dielektrikum.
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Bei anderen Ausführungsformen betrifft die vorliegende Offenbarung einen integrierten Chip. Der integrierte Chip weist eine Isolationsstruktur auf, die ein oder mehr dielektrische Materialien innerhalb eines Grabens in einem Substrat hat, Innenflächen der Isolationsstruktur definieren ein oder mehr Divots, die unter eine oberste Oberfläche der Isolationsstruktur vertieft sind; einen Source-Bereich, der innerhalb des Substrats angeordnet ist; einen Drain-Bereich, der innerhalb des Substrats angeordnet und von dem Source-Bereich entlang einer ersten Richtung getrennt ist, und eine Gatestruktur, die über dem Substrat und zwischen dem Source-Bereich und dem Drain-Bereich angeordnet ist, die Gate-Struktur weist einen ersten Gate-Elektrodenbereich auf, der von dem Substrat durch ein Gate-Dielektrikum getrennt ist und eine erste Austrittsarbeit hat, und einen zweiten Gate-Elektrodenbereich, der sich von innerhalb des einen oder mehr Divots bis über die oberste Oberfläche der Isolationsstruktur und über das Gate-Dielektrikum erstreckt, der zweite Gate-Elektrodenbereich hat eine zweite Austrittsarbeit, die von der ersten Austrittsarbeit unterschiedlich ist. Bei einigen Ausführungsformen weist der erste Gate-Elektrodenbereich ein n-Typ-Gate-Metall auf, und der zweite Gate-Elektrodenbereich weist ein p-Typ-Gate-Metall auf. Bei einigen Ausführungsformen berührt der erste Gate-Elektrodenbereich seitlich den zweiten Gate-Elektrodenbereich entlang der ersten Richtung und entlang einer zweiten Richtung, die zu der ersten Richtung senkrecht ist. Bei einigen Ausführungsformen ist der Source-Bereich von dem Drain-Bereich durch einen Kanalbereich getrennt, und der zweite Gate-Elektrodenbereich hat ein erstes Segment über einer ersten Kante des Kanalbereichs und ein getrenntes zweites Segment über einer gegenüberliegenden zweiten Kante des Kanalbereichs. Bei einigen Ausführungsformen erstreckt sich der Kanalbereich über gegenüberliegende Seiten des ersten Segments und des zweiten Segments hinaus in die erste Richtung.
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Bei noch anderen Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Bilden eines integrierten Chips. Das Verfahren weist das Abscheiden eines Gate-Opfermaterials über Isolationsstrukturen innerhalb eines Substrats auf, wobei die Isolationsstrukturen innere Oberflächen haben, die ein oder mehr Divots definieren, die unter eine oberste Oberfläche der Isolationsstrukturen vertieft sind; das Entfernen eines ersten Teils des Gate-Opfermaterials von direkt über dem einen oder mehr Divots, um erste Öffnungen zu bilden, die sich durch das Gate-Opfermaterial erstrecken; das Abscheiden einer ersten Zusammensetzung aus einem oder mehr Materialien, die eine erste Austrittsarbeit innerhalb der ersten Öffnungen hat; das Entfernen eines zweiten Teils des Gate-Opfermaterials zwischen den Seitenwänden der ersten Zusammensetzung aus einem oder mehr Materialien, und das Abscheiden einer zweiten Zusammensetzung aus einem oder mehr Materialien zwischen den Seitenwänden der ersten Zusammensetzung des einen oder mehr Materialien, wobei die zweite Zusammensetzung aus einem oder mehr Materialien eine zweite Austrittsarbeit hat, die von der ersten Austrittsarbeit unterschiedlich ist. Bei einigen Ausführungsformen weist die erste Zusammensetzung aus einem oder mehr Materialien ein p-Typ-Gate-Metall auf, und die zweite Zusammensetzung aus einem oder mehr Materialien weist ein p-Typ-Gate-Metall auf. Bei einigen Ausführungsformen bilden die erste Zusammensetzung aus einem oder mehr Materialien und die zweite Zusammensetzung aus einem oder mehr Materialien gemeinsam eine Gate-Struktur. Bei einigen Ausführungsformen wird ein Source-Bereich entlang einer ersten Seite der Gate-Struktur gebildet, und ein Drain-Bereich wird entlang einer zweiten Seite der Gate-Struktur gebildet.
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Oben Stehendes umreißt die Merkmale mehrerer Ausführungsformen derart, dass der Fachmann die Aspekte der vorliegenden Offenbarung besser versteht. Der Fachmann sollte zu schätzen wissen, dass er die vorliegende Offenbarung ohne Weiteres als eine Grundlage zum Konzipieren oder Ändern anderer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder Erzielen derselben Vorteile der Ausführungsformen, die hier eingeführt werden, verwenden kann. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Schutzbereich der vorliegenden Offenbarung abweichen, und dass er diverse Änderungen, Ersetzungen und Abänderungen hier ohne Abweichen vom Geist und Schutzbereich der vorliegenden Offenbarung ausführen kann.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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