DE102017127805A1

DE102017127805A1 - Oszillatoranordnung und Verfahren zum Synchronisieren eines Oszillators

Info

Publication number: DE102017127805A1
Application number: DE102017127805.2A
Authority: DE
Inventors: Marco Bucci; Raimondo Luzzi
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2017-11-24
Filing date: 2017-11-24
Publication date: 2019-05-29
Anticipated expiration: 2037-11-25
Also published as: US10749538B2; US20190165799A1; DE102017127805B4; CN110011662A

Abstract

Gemäß einer Ausführungsform wird eine Oszillatoranordnung beschrieben, die einen Oszillator, dazu ausgelegt, ein oszillierendes Signal mit zwei Halbzyklen zu erzeugen, einen Eingang, der dazu ausgelegt ist, ein Synchronisierungssignal, einschließlich Synchronisierungsauslöser, zu empfangen, einen Synchronizer, der dazu ausgelegt ist, einen während eines ersten Teils eines Halbzyklus empfangenen Synchronisierungsauslöser zurückzuweisen und den Oszillator auf ein während eines zweiten Teils des Halbzyklus empfangenen Synchronisierungsauslöser zu synchronisieren, und eine Steuerung, die dazu ausgelegt ist, den zweiten Teil des Halbzyklus in Reaktion auf ein Empfangen eines Synchronisierungsauslösers während des ersten Teils des Halbzyklus zu verlängern, umfasst.

Description

Die vorliegende Offenbarung bezieht sich auf Oszillatoranordnungen und Verfahren zum Synchronisieren eines Oszillators.
Vorrichtungen mit Phasenregelschleife (PLL - Phase-Locked Loop) werden gewöhnlich in den Anwendungen verwendet, bei denen ein periodisches Signal, synchron mit einem Referenzsignal, erzeugt werden muss. Eine PLL besteht aus einem frequenzveränderlichen Oszillator, bei dem mittels eines Phasenvergleichs die Frequenz eingestellt wird, um auf die Phase des Referenzsignals eingerastet zu werden. In Abhängigkeit von der Phasen- und Frequenzdifferenz zwischen dem PLL-Oszillator und dem Referenzsignal kann der Phaseneinrastvorgang mehrere Perioden dauern. Wenn daher das Referenzsignal nicht durchgehend verfügbar ist, sondern von Zeit zu Zeit und sogar für wenige Perioden erscheint, kann der Phaseneinrastvorgang ein Problem sein. Tatsächlich sollte in einem solchen Fall ein, möglicherweise ziemlich großer, Phasenfehler in wenigen Zyklen korrigiert werden. Das Anwendungsszenario ist noch schlechter in dem Fall, dass das Referenzsignal, während es als Periode stabil ist, verschwindet und für wenige Perioden mit einer zufälligen Phasenverschiebung wieder auftaucht. In einem solchen extremen Fall könnte eine herkömmliche PLL gar nicht arbeiten. Dementsprechend synchronisieren Oszillatoren effizient auf einen Referenztakt, selbst beispielsweise in einem Szenario, bei dem das Referenzsignal verschwindet und mit einer unbekannten Phasenverschiebung wieder auftaucht.
In den Zeichnungen verweisen gleiche Bezugszeichen allgemein auf die gleichen Teile in den verschiedenen Ansichten. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu, stattdessen wird allgemein Wert auf eine Veranschaulichung der Prinzipien der Erfindung gelegt. In der folgenden Beschreibung werden verschiedene Aspekte unter Bezugnahme auf die folgenden Zeichnungen beschrieben, in welchen:

1 eine Oszillatoranordnung zeigt.
2 ein Beispiel einer Operation eines synchronisierten Oszillators in Form eines Zustandsdiagramms darstellt.
3 ein Signaldiagramm zeigt, das eine typische Anwendung des Prinzips aus 2 darstellt.
4 ein Signaldiagramm zeigt, das die Anwendung des Prinzips aus 2 auf einen Rechteckoszillator darstellt.
5 ein Zustandsdiagramm zeigt, das eine Operation eines synchronisierten Oszillators gemäß einer Ausführungsform darstellt.
6 ein Zustandsdiagramm zeigt, das darstellt, wie ein Parameter des Zustandsdiagramms aus 5 in Abhängigkeit vom Auftreten der Synchronisierungsauslöser dynamisch zugeordnet wird.
7 ein Signaldiagramm zeigt, das eine Synchronisierung im eingeschwungenen Betrieb gemäß einem Beispiel darstellt.
8 ein Signaldiagramm zeigt, das eine Synchronisierung im eingeschwungenen Betrieb gemäß einem weiteren Beispiel darstellt.
9 ein Signaldiagramm zeigt, das eine Phasenwiederherstellung in dem Fall darstellt, dass das Referenzsignal nach einem Synchronisierungszurückweisungsereignis sync rejected verschwindet.
10 ein Signaldiagramm zeigt, das einen Fall darstellt, bei dem ein erster Synchronisierungsauslöser nicht zurückgewiesen wird und daher der Oszillator sofort einrastet.
11 ein Signaldiagramm zeigt, das einen Fall darstellt, bei dem ein erster Synchronisierungsauslöser zurückgewiesen wird.
12 eine mögliche Umsetzung des Synchronisierungsmechanismus aus 5 und 6 darstellt.
13 eine Oszillatoranordnung gemäß einer Ausführungsform zeigt.
14 ein Flussdiagramm zeigt, das ein Verfahren zum Synchronisieren eines Oszillators gemäß einer Ausführungsform darstellt.

Die folgende ausführliche Beschreibung bezieht sich auf die beigefügten Zeichnungen, die zur Veranschaulichung spezifische Einzelheiten und Aspekte dieser Offenbarung darstellen, in denen die Erfindung ausgeübt werden kann. Andere Aspekte können benutzt werden und strukturelle, logische und elektrische Änderungen können vorgenommen werden, ohne vom Schutzumfang der Erfindung abzuweichen. Die verschiedenen Aspekte dieser Offenbarung schließen sich nicht unbedingt gegenseitig aus, da manche Aspekte dieser Offenbarung mit einem oder mehreren anderen Aspekten dieser Offenbarung kombiniert werden können, um neue Aspekte zu bilden.
Wenn Einrasten der Phase nur benötigt wird, wenn ein Referenzsignal (d. h. ein Synchronisierungssignal) verfügbar ist, ist ein synchronisierter Oszillator eine Standardlösung, die ein beinahe unmittelbares Einrasten bietet.
1 zeigt eine Oszillatoranordnung 100.
Die Oszillatoranordnung 100 umfasst einen Oszillator 101, der ein oszillierendes Signal 102 erzeugt. Das oszillierende Signal 102, das ein Rechtecksignal sein kann aber auch andere Formen haben kann, z. B. die Form eines Sinus, hat zwei alternierende Halbzyklen (oder Halbperioden), z. B. einen Halbzyklus, während dessen das Signal hoch ist, und einen Halbzyklus, während dessen das Signal tief ist. In der Theorie werden die Halbzyklen periodisch wiederholt, aber bei der praktischen Verwendung muss das oszillierende Signal 102 auf ein Referenzsignal oder Synchronisierungssignal 103 synchronisiert werden, beispielsweise aufgrund der Tatsache, dass die Frequenz des Oszillators 101 driftet usw. Das Referenzsignal 103 wird durch eine Referenzsignalquelle 104 bereitgestellt, die beispielsweise einen Kristalloszillator umfassen kann, die aber auch das Referenzsignal 103 basierend auf einem Funkempfang einer Referenzfrequenz von einem Sender erzeugen kann. Aus diesem Grund kann es geschehen, dass das Referenzsignal 103 von Zeit zu Zeit nicht verfügbar ist, und der Oszillator 101 muss das oszillierende Signal 102 aufrecht erhalten und in der Lage sein, auf das Synchronisierungssignal 103 zu synchronisieren, wenn es wieder auftritt.
Eine Oszillatoranordnung 100, wie in 1 gezeigt und wie beispielsweise gemäß verschiedener Ausführungsformen bereitgestellt, kann in jeder Vorrichtung angewendet werden, die ein oszillierendes Signal erfordert, was Funkkommunikationsvorrichtungen, die z. B. eine Trägerfrequenz benötigen, Anzeigevorrichtungen, die eine Abtastfrequenz benötigen, Datenverarbeitungsvorrichtungen, die gemäß einem Takt arbeiten, usw. umfassen kann.
2 stellt ein Beispiel einer Operation eines synchronisierten Oszillators, wie etwa des Oszillators 101 aus 1, in Form eines Zustandsdiagramms 200 dar.
Das Zustandsdiagramm 200 umfasst zwei Zustände trig1 und trig2, die transiente Zustände (d. h. mit einer Dauer von Null) sind, die das Auslösen der Halbzyklen darstell. Ferner umfasst das Zustandsdiagramm 200 einen Zustand waitl und einen Zustand wait_sync, die die Dauer des Zustands trig1 (erster Halbzyklus) bzw. des Zustands trig2 (zweiter Halbzyklus) darstellen.
Wie durch einen ersten Übergang 201 im Zustandsdiagramm 200 gezeigt, kann eine neue Oszillatorperiode (d. h. der erste Halbzyklus) durch Ablauf einer Zeit T2 (d. h. den Ablauf der Freilaufperiode des Oszillators) oder, wie durch einen zweiten Übergang 202 dargestellt, durch das Auftreten eines Synchronisierungsereignisses sync (d. h. Empfang eines Synchronisierungsauslösers, z. B. eines Synchronisierungsimpulses) während der Zeit T2 ausgelöst werden.
Ein dritter Übergang 203 stellt den Übergang vom ersten Halbzyklus zu einem zweiten Halbzyklus nach einer Dauer T₁ dar.
Der Oszillator hat daher eine Freilaufperiode Tosc = T₁ + T₂, die, nach Gestaltung in diesem Beispiel, länger als die Referenzsignalperiode Tsync ist. Wenn daher das Referenzsignal vorhanden ist, tritt der Synchronisierungsauslöser (aus einer oder beiden Referenzsignalflanken extrahiert) vor der Ablaufzeit der Oszillatorperiode auf. Als ein Ergebnis wird die Periode des Oszillators durch das Synchronisierungssignal erzwungen.
3 zeigt ein Signaldiagramm 300, die eine typische Anwendung des Prinzips aus 2 für einen für Raster- und Zeilenabtastung bei einem Analog-TV verwendeten sägezahnsynchronisierten Oszillator darstellt, wobei die aus dem Videoeingang extrahierten Synchronisierungsauslöser ausgenutzt werden, um die für die Zeilen- und Rasterabtastung verwendeten Sägezahnoszillatoren zu synchronisieren.
Zeit läuft in 3 (sowie in allen im Folgenden beschriebenen Signaldiagrammen) von links nach rechts. Synchronisierungsauslöser 301 lösen den ersten Halbzyklus 302 aus, während dessen das Oszillatorsignal fällt.
4 zeigt ein Signaldiagramm 400, das die Anwendung des Prinzips aus 2 auf einen Rechteckoszillator darstellt.
Synchronisierungsauslöser 401 lösen den ersten Halbzyklus 302 aus, während dessen das Oszillatorsignal hoch ist.
Es ist anzumerken, dass, wenn T2 > Tref, nur eine Oszillatorperiode benötigt wird, um den Oszillator auf das Referenzsignal einzurasten.
Obwohl ein gemäß 2 arbeitender synchronisierter Oszillator eine einfache Umsetzung hat und unmittelbar auf das Referenzsignal einrasten kann, fehlen ihm zwei wichtige Merkmale einer PLL (Phasenregelschleife): die Freilauffrequenz des Oszillators wird nicht nah auf die Frequenz des Referenzsignals abgestimmt, und die Einrastsequenz ist nicht garantiert frei von der Erzeugung von Störimpulsen. Insbesondere kann, in Abhängigkeit von der reziproken Phase zwischen Oszillator und Referenzsignal eine zu kurze Halbperiode erzeugt werden. Tatsächlich, wie aus 4 gesehen werden kann, hängt die minimale Dauer der Halbperiode (des Halbzyklus) von der Zeit ab, die zwischen dem Ende einer Oszillatorhalbperiode und dem nächsten Synchronisierungsauslöser (z. B. Impuls oder Flanke des Synchronisierungssignals) verstreicht. Als ein Ergebnis können kurze Halbperioden, oder sogar Störimpulse, zufällig erzeugt werden, wenn das Referenzsignal erscheint. Diese Tatsache kann beispielsweise ein Problem sein, wenn der Oszillatorausgang als Takt für eine digitale Vorrichtung verwendet wird. Gemäß verschiedenen Ausführungsformen wird eine Oszillatoranordnung vorgeschlagen, die, ähnlich wie eine PLL, eine Freilauffrequenz nahe bei der Referenz und keine Erzeugung von kurzen Halbperioden bietet, die aber, zusätzlich, auch eine schnelle Einrastsequenz ähnlich den gemäß 2 arbeitenden synchronisierten Oszillatoren bietet.
Aus Gründen der Einfachheit wird im Folgenden (sowie in den vorherigen Beispielen aus 3 und 4) der Fall betrachtet, bei dem nur eine Flanke des Referenzsignals 103 für Synchronisierung verwendet wird und, zusätzlich, der Oszillator 101 auf die gleiche Frequenz synchronisiert wird wie das Referenzsignal 103. Allerdings können die im Folgenden beschriebenen Ansätze auch zum Synchronisieren an beiden Flanken des Referenzsignals 103 und/oder für Oszillatorfrequenzen, die Mehrfache der Frequenz des Referenzsignals 103 sind, verwendet werden.
5 zeigt ein Zustandsdiagramm 500, das eine Operation eines synchronisierten Oszillators, wie etwa des Oszillators 101 aus 1, gemäß einer Ausführungsform darstellt.
Ähnlich wie in 2 umfasst das Zustandsdiagramm 500 zwei Zustände trig1 und trig2, die transiente Zustände (mit einer Dauer von Null) sind, die das Auslösen der Halbzyklen darstellen.
Ferner besteht, wie in 2, die Dauer der ersten Halbperiode aus der festen Zeit T1, aber die zweite Halbperiode wird in eine feste Zeit T2 und in eine variable Zeit T3 geteilt. Ein Zustand waitl stellt die Dauer des ersten Halbzyklus dar, ein Zustand wait2 stellt die Dauer des festen Teils des zweiten Halbzyklus dar, und ein Zustand wait sync stellt die variable Dauer des zweiten Halbzyklus dar.
Wie durch einen ersten Übergang 501 im Zustandsdiagramm 500 gezeigt, kann eine neue Oszillatorperiode (d. h. der erste Halbzyklus) durch Ablauf der Zeit T3 oder, wie durch einen zweiten Übergang 502 dargestellt, durch das Auftreten eines Ereignisses sync (d. h. Empfang eines Synchronisierungsauslösers, z. B. eines Synchronisierungsimpulses) während der Zeit T3 ausgelöst werden.
Ein dritter Übergang 503 geschieht, wenn der feste Zeitteil des zweiten Halbzyklus (mit Dauer T₂ ) abgelaufen ist, und ein vierter Übergang 504 stellt das Ablaufen der Dauer T₁ des ersten Halbzyklus dar.
Daher ist T2 die minimale Dauer der zweiten Halbperiode, und T3 ist eine zusätzliche Zeit, die dynamisch festgelegt wird, um das nächste Synchronisierungssignal zu erfassen. Mit anderen Worten, T2 ist eine Schutzzeit, die garantiert, dass keine zu kurzen zweiten Halbperioden erzeugt werden können, während T3 die für Synchronisierung reservierte Zeit ist.
Wie weiter unten gemäß verschiedenen Ausführungsformen erläutert, wenn das Referenzsignal 103 vorhanden ist, sowie bei jeder PLL, stellt eine korrekte Regelschleife die Freilaufdauer der Oszillationsperiode Tosc = T1 + T2 + T3 so nahe wie möglich auf die Referenzperiode Tref ein. Dies bedeutet dass, im Gegensatz zu den synchronisierten Oszillatoren in 3 und 4, die Freilauffrequenz auf die Frequenz des Referenzsignals 103 abgestimmt wird.
Es ist anzumerken, dass, wenn Tosc nahe zu Tref abgestimmt wird, der Synchronisierungsmechanismus aus 2 nicht funktioniert. Ferner ist anzumerken, dass, wenn die Freilaufdauer der Oszillationsperiode Tosc = T1 + T2 + T3 so nahe wie möglich auf die Referenzperiode Tref abgestimmt wird, es eine lange Zeit dauern kann, bevor ein Synchronisierungsauslöser in T3 fällt, und dass, sobald dies geschieht, wenn Tosc < Tref, der nächste Synchronisierungsauslöser verloren geht (d. h. T3 läuft davor ab).
Daher wird, gemäß verschiedenen Ausführungsformen, ein Synchronisierungsmechanismus verwendet, bei dem die Zeit T3 verlängert werden kann, wenn ein Synchronisierungsauslöser gefehlt hat, d. h. nicht in den variablen Teil des zweiten Halbzyklus (mit Dauer innerhalb T₃ ) gefallen ist.
Um zu beschreiben, wie der Synchronisierungsmechanismus funktioniert, werden die folgenden Quantitäten definiert:

t0: Startzeit der letzten Oszillatorperiode. Alle folgenden Zeiten beziehen sich auf t0.
Treject = T1 + T2 : Zurückweisungsperiode der Synchronisierungssignale.
Tsync: Zeit bis zum nächsten Synchronisierungssignal.
Tmax = T1 + T2 + T3 : maximale Zeit bis zum Ende der aktuellen Oszillatorperiode.

Zusätzlich, als Beispiel und zum besseren Verständnis, wird davon ausgegangen, dass die Freilaufoszillatorperiode Tosc in 8 beinahe identische Intervalle ΔT unterteilt wird:

Tosc = 8 ΔT
und dass
T1 = 4 ΔT; T2 = 3 ΔT; T3 = ΔT.

Gemäß diesen Definitionen weist der synchronisierte Oszillator einen Synchronisierungsauslöser zurück, wenn Tsync ≤ Treject.
6 zeigt ein Zustandsdiagramm 600, das darstellt, wie T3 aus dem Zustandsdiagramm 500 in Abhängigkeit von den Auftreten der Synchronisierungsauslöser dynamisch zugeordnet wird.
Im Zustandsdiagramm 600 gibt es drei Zustände 601, 602, 603, die unterschiedlichen Längen von T3 entsprechen.
Ein erster Übergang 604 zwischen dem ersten Zustand und sich selbst und ein zweiter Übergang 605 vom dritten Zustand 603 zum ersten Zustand 601 entsprechen einem Ereignis sync, das das Auftreten eines Synchronisierungsauslösers während T3 anzeigt (d. h. während des Teils der zweiten Halbperiode mit Länge T3).
Ein dritter Übergang 606 vom ersten Zustand 601 zum dritten Zustand 603 und ein vierter Übergang 607 vom zweiten Zustand 602 zum dritten Zustand 603 entspricht einem Ereignis sync rejected, das das Auftreten eines Synchronisierungsauslösers innerhalb von Treject (nach t0) anzeigt.
Ein fünfter Übergang 608 vom ersten Zustand 601 zu sich selbst, ein sechster Übergang 609 vom zweiten Zustand 602 zum ersten Zustand 601 und ein siebter Übergang 610 vom dritten Zustand 603 zum zweiten Zustand 602 entspricht einem Ereignis Tmax, das das Ablaufen von Tmax (nach t0, d. h. das Neustarten der Oszillatorperiode, ohne dass irgendein gültiges Ereignis sync aufgetreten ist) anzeigt.
Normalerweise wird T3 bei t0 auf ΔT initialisiert und behält diesen Wert bei, solange kein Ereignis sync rejected auftritt (d. h. solange der Oszillator die Synchronisierungsauslöser während T3 empfängt oder die Synchronisierungsauslöser überhaupt nicht empfängt, da die Synchronisierungsauslöser nicht verfügbar sind).
Andererseits wird, wann immer ein Ereignis sync rejected auftritt, T3 verlängert zu
(1 + ceil(Tsync/ΔT)) ΔT
um auf den nächsten Synchronisierungsauslöser des Synchronisierungssignals zu warten. „ceil(.)“ bezeichnet die Aufrundungsoperation, deren Ergebnis die nächste Ganzzahl ist, die gleich oder größer als ihr Argument ist. Die Verlängerung gemäß dieser Formel kann als auf einer Vorhersage der Periode, während der der nächste Synchronisierungsauslöser auftritt, basierend angesehen werden.
Wenn allerdings der erwartete Synchronisierungsauslöser nicht vor dem Ablauf von Tmax auftritt, startet die nächste Periode neu, indem T3 auf 0 gesetzt wird (gemäß dem siebten Übergang 610). Wie nachfolgend erläutert, kann dadurch verhindert werden, dass, wenn das Referenzsignal nach einem Ereignis sync rejected verschwindet, die Freilaufoszillation um ΔT verzögert wird (siehe nachfolgend beschriebenes Beispiel aus 9). Es ist anzumerken, dass 607 optional ist und dass der Synchronisierungsmechanismus ohne 607 ähnlich funktionieren kann: Wenn eine Synchronisierungsauslösung während des Zustands 602 auftritt, wird sie ignoriert.
Wenn das System eingeschwungen ist, stellt die Frequenzregelschleife das ΔT ein, um 8 ΔT = Tosc ≈ Tref zu erhalten.
Die Operation des Einrastmechanismus unterscheidet sich, je nachdem, ob Tref < Tosc oder Tref > Tosc, wie in 7 und 8 dargestellt.
7 zeigt ein Signaldiagramm 700, das eine Synchronisierung im eingeschwungenen Betrieb darstellt, wenn Tosc - ΔT < Tref < Tosc.
Wenn Tref < Tosc, geschehen die Synchronisierungsauslöser 701 immer vor Tmax, was ebenfalls gleich Tosc ist. Daher erfasst der Oszillator alle Synchronisierungsauslöser 701 und funktioniert grundlegend genau so, wie in 4 beschrieben. Insbesondere ist die Periode konstant und gleich Tref. Da kein Synchronisierungsauslöser zurückgewiesen wird, wird der Beginn einer neuen Periode t0 immer durch einen Synchronisierungsauslöser ausgelöst.
8 zeigt ein Signaldiagramm 800, das eine Synchronisierung im eingeschwungenen Betrieb darstellt, wenn Tosc < Tref < Tosc + ΔT.
Wenn alternativ Tref > Tosc, wird ein Synchronisierungsauslöser 801 zurückgewiesen (da er innerhalb von Treject fällt), während der nächste 802 erfasst wird (da er innerhalb von T3 fällt, was auf 2 ΔT ausgedehnt ist). Als ein Ergebnis wird der Beginn einer neuen Periode t0 alternativ durch Tmax und durch einen Synchronisierungsauslöser ausgelöst, und die Oszillatorperioden sind alternativ Tosc und Tosc + 2(Tref - Tosc), deren Durchschnitt allerdings Tref ist.
Aus 8 ist ersichtlich, dass, wie bereits erwähnt, wenn das Referenzsignal nach einem Ereignis sync rejected verschwindet, der Oszillator ohne weitere Hilfsmittel frei mit einer Verzögerung ΔT oszillieren würde. Allerdings, wie bereits erwähnt, wird dies mittels des sechsten Übergangs 610 verhindert, wie in 9 dargestellt.
9 zeigt ein Signaldiagramm 900, das eine Phasenwiederherstellung in dem Fall darstellt, dass das Referenzsignal nach einem Ereignis sync rejected verschwindet.
Gemäß dem Zustandsdiagramm 600 aus 6 erholt sich die anfängliche Phasenverschiebung aufgrund der Tatsache, dass T3 auf 2 ΔT gesetzt ist, während der nächsten Oszillatorperiode, indem T3 = 0 gesetzt wird in Übereinstimmung mit dem sechsten Übergang 610. Als ein Ergebnis erleidet gerade einmal eine einzelne Halbperiode 901 eine Phasenverschiebung von ΔT. Eine gestrichelte Linie 902 zeigt an, wie die Halbperiode ohne die aus dem Ereignis sync rejected resultierende Phasenverschiebung sein sollte. Nach einer Periode ist die korrekte Phasenausrichtung wiederhergestellt.
Im Folgenden wird mit Bezug auf 10 und 11 erläutert bzw. gezeigt, wie die Synchronisierung funktioniert, wenn das Referenzsignal nach einer Pause wieder auftritt.
10 zeigt ein Signaldiagramm 1000, das den Fall darstellt, dass ein erster Synchronisierungsauslöser 1001 während T3 (d. h. dem variablen Teil des zweiten Halbzyklus) auftritt, d. h. nicht zurückgewiesen wird, weswegen der Oszillator unmittelbar einrastet. Da, in diesem Beispiel, Tref > Tosc, fährt die Synchronisierung im eingeschwungenen Zustand fort, wie im Beispiel aus 8.
11 zeigt ein Signaldiagramm 1100, das einen Fall darstellt, bei dem ein erster Synchronisierungsauslöser 1101 während Treject auftritt und daher verloren geht (zurückgewiesen wird).
Dieses Beispiel aus 11 zeigt den schlimmsten Fall, wenn der erste Synchronisierungsauslöser 1101 mit der maximalen Verzögerung vor dem nächsten Synchronisierungsfenster auftritt (d. h. am Ende der T2-Periode 1102).
Da allerdings, gemäß dem Operationszustandsdiagramm 600 in 6, T3 dann auf 8 ΔT verlängert wird (d. h. Tmax wird auf 15 ΔT gesetzt), wird der folgende Synchronisierungsauslöser 1103 erfasst.
Letztlich ist ersichtlich, dass, solange Tref- ΔT < Tosc < Tref + ΔT, der Einrastmechanismus gerade einmal eine Periode der Referenz dauern kann (d. h. einen Synchronisierungsauslöser, siehe 10 und 11), und dann der Oszillator 101 die Synchronisierung im eingeschwungenen Zustand halten kann (siehe 7 und 8).
Wie bei einer herkömmlichen PLL erlaubt der Synchronisierungsmechanismus ein Einstellen der Freilauffrequenz auf die Referenzsignalfrequenz mittels einer Regelschleife. Beispielsweise kann ΔT durch Detektieren der relativen Verzögerung zwischen den Synchronisierungsauslösern und dem Ablauf von 8ΔT (d. h. allgemein Tosc) eingestellt werden. Tatsächlich kann der Synchronisierungsmechanismus auch als eine Erweiterung einer herkömmlichen PLL angesehen werden und könnte sogar in Abhängigkeit von einem angeforderten Betriebsmodus aktiviert oder deaktiviert werden. Andererseits ist anzumerken, dass, solange Tref - ΔT < Tosc < Tref + ΔT, der Synchronisierungsmechanismus zum Betreiben eines synchronisierten Oszillators ohne die Unterstützung einer PLL-Schleife verwendet werden kann.
12 stellt eine mögliche Umsetzung des Synchronisierungsmechanismus aus 5 und 6 dar und zeigt die Hauptfunktionsblöcke eines synchronisierten Oszillators 1200.
Wie in den obigen Beispielen ist ΔT die Zeitbasis, wobei die obigen beispielhaften Längen der verschiedenen Perioden als Beispiel verwendet werden.
Der Oszillator 1200 wird gemäß einem klassischen Schema umgesetzt, wobei ein SR-Flip-Flop 1201 eine kreuzgekoppelte Reaktion durch zwei Verzögerungselemente 1202, 1203 hat, wobei das erste Verzögerungselement 1202 die erste Halbperiode (d. h. ΔT1 ...4) definiert und die zweite Verzögerungsperiode 1203 die zweite Halbperiode definiert.
Allerdings ist die Dauer der zweiten Halbperiode nicht fest, ist aber durch zwei zusätzliche Synchronisierungsblöcke 1204, 1205 definiert, die den Beginn eines neuen Zyklus mittels des Signals sync_set (bereitgestellt durch den ersten Synchronisierungsblock 1204) oder des Signals async_set (bereitgestellt durch den zweiten Synchronisierungsblock 1205) auslösen. Insbesondere wird das Signal sync set bestätigt, wenn eine aktive Flanke des Referenzsignals ref (dem Oszillator 1200 bereitgestellt) nach Treject detektiert wird (d. h. wenn ein Ereignis sync erfasst wird), während das Signal async set bei Ablauf von Tmax = T1 + T2 + T3 bestätigt wird (wobei T3 dynamisch gemäß dem Zustandsdiagramm 600 aus 6 festgelegt wird). Das Signal async_set und das Signal sync_set werden einem OR-Gatter 1206 zugeführt, dessen Ausgang so mit dem S-Eingang des SR-Flip-Flops 1201 verbunden ist, dass jedes ein Setzen des SR-Flip-Flops 1201 (und damit das Beginnen des ersten Halbzyklus) auslösen kann. Der Rücksetzeingang des SR-Flip-Flops 1201 ist so mit dem zweiten Verzögerungselement 1203 verbunden, dass nach einer Dauer von 4ΔT des ersten Halbzyklus der zweite Halbzyklus gestartet wird.
Wie in 12 gezeigt, erzeugen die zusätzlichen Synchronisierungsblöcke 1204, 1205 das Signal sync_set und das Signal async_set mittels der korrekten Verzögerungssignale del_1, del_2, del_3,..., del_15, die, ihrerseits, durch die Verzögerungsblöcke 1202, 1203 gemäß dem Ausdruck $del_i \leftarrow t > t 0 + Δ Ti$
erzeugt werden (d. h. das generische Signal del_i wird bei Ablauf der Verzögerung ΔTi bestätigt).
In der Praxis zeigt die Bestätigung von del_7 den Ablauf von Treject an, und es erlaubt daher zu definieren, ob eine aktive Flanke (d. h. ein Synchronisierungsauslöser) des Referenzsignals ein Ereignis sync oder ein Ereignis sync reject erzeugt.
Wie bereits erwähnt, wird, wie in einer herkömmlichen PLL, die Freilauffrequenz durch eine Rückkopplungsschleife gesteuert. In der Umsetzung aus 12 arbeitet die Rückkopplungsschleife durch Schrumpfen oder Dehnen der Verzögerungselemente ΔT in Abhängigkeit davon, ob die aktiven Flanken des Referenzsignals später oder vor der Bestätigung des Signals del_8 auftreten (d. h. später oder vor Ablauf von Tosc). Dies wird durch einen Kalibrierungsblock 1207 durchgeführt.
Zusammengefasst ist eine Oszillatoranordnung gemäß verschiedener Ausführungsformen bereitgestellt, wie in 13 veranschaulicht.
13 zeigt eine Oszillatoranordnung 1300 gemäß einer Ausführungsform.
Die Oszillatoranordnung 1300 umfasst einen Oszillator 1301, der dazu ausgelegt ist, ein oszillierendes Signal 1302 mit zwei Halbzyklen zu erzeugen, und einen Eingang 1303, der dazu ausgelegt ist, ein Synchronisierungssignal 1304, einschließlich Synchronisierungsauslöser, zu empfangen.
Ferner umfasst die Oszillatoranordnung 1300 einen Synchronizer 1305, der dazu ausgelegt ist, einen während eines ersten Teils eines Halbzyklus empfangenen Synchronisierungsauslöser zurückzuweisen und den Oszillator 1301 auf einen während eines zweiten Teils des Halbzyklus empfangenen Synchronisierungsauslöser zu synchronisieren.
Die Oszillatoranordnung 1300 umfasst ferner eine Steuerung 1306, die dazu ausgelegt ist, den zweiten Teil des Halbzyklus in Reaktion auf ein Empfangen eines Synchronisierungsauslösers während des ersten Teils des Halbzyklus zu verlängern.
Die Oszillatoranordnung 1300 kann als einen synchronisierten Oszillator umsetzend angesehen werden. Der Synchronizer kann beispielsweise als die Synchronisierungsblöcke 1204, 1205 umfassend angesehen werden, während die Steuerung beispielsweise die Länge von T3 gemäß dem Zustandsdiagramm 600 steuert.
Gemäß verschiedenen Ausführungsformen, mit anderen Worten, während eines Halbzyklus, gibt es eine Periode, in der Synchronisierungsauslöser zurückgewiesen werden (d. h. ignoriert werden, d. h. es findet keine Synchronisierung an empfangenen Synchronisierungsauslösern statt), und eine zweite Periode, während der Synchronisierungsauslöser akzeptiert werden (d. h. berücksichtigt werden, d. h. es findet eine Synchronisierung an einem empfangenen Synchronisierungsauslöser statt).
Die Steuerung kann den zweiten Teil auf eine Länge verlängern, die auf einem Zeitfenster basiert, in dem der nächste Synchronisierungsauslöser auftreten soll, d. h. um eine Periode abzudecken, während der der nächste Synchronisierungsauslöser auftreten soll. Dies ermöglicht ein Erreichen eines schnellen Einrastens des Oszillators auf das Referenzsignal (d. h. das Synchronisierungssignal).
Gemäß verschiedenen Ausführungsformen kann eine Oszillatoranordnung 1300 gemäß 13, oder äquivalent, der Synchronisierungsmechanismus gemäß der Oszillatoranordnung 1300 beispielsweise in Chipkarten (mit beliebigem Formfaktor) zur Verwendung in Funkkommunikationen (oder auch in Chipkartenlesevorrichtungen) angewendet werden.
Beispielsweise kann dies für eine Chipkarte unter Verwendung von ISO/IEC 14443-A-Kommunikation angewendet werden, wobei, während einer PCD-Übertragung (Proximity Coupling Device), der Träger während Pausen unterdrückt wird und am Ende der Pausen schnell wiederhergestellt und auf die Phase ausgerichtet werden muss. Eine weitere mögliche Anwendung ist eine Chipkarte unter Verwendung von verstärkter NFC (Near-field Communication), bei der, typischerweise, eine PLL für eine interne PICC (Proximity Integrated Circuit Card) alle paar Hunderte Freilaufperioden innerhalb nur weniger Perioden auf den PCD-Träger eingerastet werden muss. Tatsächlich wird in diesem Fall, unter Verwendung des Synchronisierungsmechanismus gemäß verschiedenen Ausführungsformen, wie oben beschrieben, die Phasenverschiebung, die sich während des Freilaufs angesammelt hat, unmittelbar abgebrochen, und die PLL-Regelschleife kann dann unmittelbar auf der effektiven Periodendifferenz zwischen PCD-Träger und PICC-PLL arbeiten.
Gemäß verschiedenen Ausführungsformen wird ein Verfahren durchgeführt, wie in 14 dargestellt.
14 zeigt ein Flussdiagramm 1400, das ein Verfahren zum Synchronisieren eines Oszillators gemäß einer Ausführungsform darstellt.
Bei 1401 wird ein Synchronisierungssignal, einschließlich Synchronisierungsauslöser, empfangen.
Bei 1402 wird ein Synchronisierungsauslöser, der während eines ersten Teils eines Halbzyklus eines durch den Oszillator erzeugten oszillierenden Signals empfangen wurde, zurückgewiesen.
Bei 1403 wird der Oszillator auf einen Synchronisierungsauslöser, der während eines zweiten Teils des Halbzyklus empfangen wurde, synchronisiert.
Bei 1404 ist der zweite Teil des Halbzyklus in Reaktion auf das Empfangen eines Synchronisierungsauslösers während des ersten Teils des Halbzyklus verlängert.
Es ist anzumerken, dass 1402, 1403, 1404 in beliebiger Reihenfolge auftreten können und in einer beliebigen Anzahl auftreten können.
Im Folgenden werden verschiedene Beispiele beschrieben:

Beispiel 1 ist eine Oszillatoranordnung, wie in 13 dargestellt.
Beispiel 2 ist die Oszillatoranordnung aus Beispiel 1, wobei die Synchronisierungsauslöser Synchronisierungsimpulse oder Signalflanken sind.
Beispiel 3 ist die Oszillatoranordnung aus Beispiel 1 oder 2, wobei die Steuerung dazu ausgelegt ist, den zweiten Teil des Halbzyklus um eine vorbestimmte Zeit zu verlängern.
Beispiel 4 ist die Oszillatoranordnung aus Beispiel 1, wobei die Steuerung dazu ausgelegt ist, den zweiten Teil des Halbzyklus auf eine Periode zu verlängern, während der, basierend auf einer Frequenz des Synchronisierungssignals, erwartet wird, dass nach dem zurückgewiesenen Synchronisierungsauslöser ein Synchronisierungsauslöser auftritt.
Beispiel 5 ist die Oszillatoranordnung aus jedem der Beispiele 1 bis 4, wobei der erste Teil des Halbzyklus eine vorbestimmte Länge hat.
Beispiel 6 ist die Oszillatoranordnung aus Beispiel 5, wobei die vorbestimmte Länge eine vorbestimmte Mindestlänge des Halbzyklus ist.
Beispiel 7 ist die Oszillatoranordnung aus jedem der Beispiele 1 bis 6, wobei die Steuerung dazu ausgelegt ist, den zweiten Teil des Halbzyklus in Reaktion darauf zu verkürzen, dass der verlängerte zweite Teil des Halbzyklus abläuft, ohne dass der Eingang nach Verlängern des zweiten Teils des Halbzyklus einen Synchronisierungsauslöser empfangen hat.
Beispiel 8 ist die Oszillatoranordnung aus Beispiel 7, wobei die Steuerung dazu ausgelegt ist, den zweiten Teil auf eine Länge zu verkürzen, die kürzer als die Dauer des zweiten Teils vor Verlängern des zweiten Teils ist.
Beispiel 9 ist die Oszillatoranordnung aus jedem der Beispiele 1 bis 8, wobei die Steuerung ferner dazu ausgelegt ist, die Dauer des ersten Halbzyklus und die nicht verlängerte Dauer des zweiten Halbzyklus auf die Periode des Synchronisierungssignals einzustellen.
Beispiel 10 ist die Oszillatoranordnung aus jedem der Beispiele 1 bis 9, wobei das oszillierende Signal ein digitales oszillierendes Signal ist.
Beispiel 11 ist die Oszillatoranordnung aus jedem der Beispiele 1 bis 10, wobei der Oszillator einen Flip-Flop umfasst, der dazu ausgelegt ist, das oszillierende Signal auszugeben.
Beispiel 12 ist die Oszillatoranordnung aus jedem der Beispiele 1 bis 11, wobei das oszillierende Signal für Funkkommunikation ist.
Beispiel 13 ist die Oszillatoranordnung aus jedem der Beispiele 1 bis 12, wobei der Eingang dazu ausgelegt ist, das Synchronisierungssignal basierend auf dem Funkkommunikationssignal zu empfangen.
Beispiel 14 ist die Oszillatoranordnung aus jedem der Beispiele 1 bis 13, die eine Phasenregelschleife umfasst, die dazu ausgelegt ist, das oszillierende Signal auf das Synchronisierungssignal abzustimmen.
Beispiel 15 ist ein Verfahren zum Synchronisieren eines Oszillators, wie in 14 dargestellt.
Beispiel 16 ist das Verfahren aus Beispiel 15, wobei die Synchronisierungsauslöser Synchronisierungsimpulse oder Signalflanken sind.
Beispiel 17 ist das Verfahren aus Beispiel 15 oder 16, das das Verlängern des zweiten Teils des Halbzyklus um eine vorbestimmte Zeit umfasst.
Beispiel 18 ist das Verfahren aus Beispiel 15, das das Verlängern des zweiten Teils des Halbzyklus auf eine Periode umfasst, während der, basierend auf einer Frequenz des Synchronisierungssignals, erwartet wird, dass nach dem zurückgewiesenen Synchronisierungsauslöser ein Synchronisierungsauslöser auftritt.
Beispiel 19 ist das Verfahren aus jedem der Beispiele 15 bis 18, wobei der erste Teil des Halbzyklus eine vorbestimmte Länge hat.
Beispiel 20 ist das Verfahren aus Beispiel 19, wobei die vorbestimmte Länge eine vorbestimmte Mindestlänge des Halbzyklus ist.
Beispiel 21 ist das Verfahren aus jedem der Beispiele 15 bis 20, das das Verkürzen des zweiten Teils des Halbzyklus umfasst in Reaktion darauf, dass der verlängerte zweite Teil des Halbzyklus abläuft, ohne dass der Eingang nach Verlängern des zweiten Teils des Halbzyklus einen Synchronisierungsauslöser empfangen hat.
Beispiel 22 ist das Verfahren aus Beispiel 21, das das Verkürzen des zweiten Teils auf eine Länge umfasst, die kürzer als die Dauer des zweiten Teils vor Verlängern des zweiten Teils ist. Beispiel 23 ist das Verfahren aus jedem der Beispiele 15 bis 22, das das Einstellen der Dauer des ersten Halbzyklus und der nicht verlängerten Dauer des zweiten Halbzyklus auf die Periode des Synchronisierungssignals umfasst.
Beispiel 24 ist das Verfahren aus jedem der Beispiele 15 bis 23, wobei das oszillierende Signal ein digitales oszillierendes Signal ist.
Beispiel 25 ist das Verfahren aus jedem der Beispiele 15 bis 24, wobei der Oszillator das oszillierende Signal mittels eines Flip-Flops ausgibt.
Beispiel 26 ist das Verfahren aus jedem der Beispiele 15 bis 25, wobei das oszillierende Signal für Funkkommunikation ist.
Beispiel 27 ist das Verfahren aus jedem der Beispiele 15 bis 26, das das Empfangen des Synchronisierungssignals basierend auf dem Funkkommunikationssignal umfasst.
Beispiel 28 ist das Verfahren aus jedem der Beispiele 15 bis 27, das das Abstimmen des oszillierenden Signals auf das Synchronisierungssignal mittels einer Phasenregelschleife umfasst.

Gemäß einem weiteren Beispiel werden ein synchronisierter Oszillator und ein entsprechendes Oszillatorsynchronisierverfahren bereitgestellt, das einen Oszillator, der dazu ausgelegt ist, ein oszillierendes Signal zu erzeugen, und einen Synchronizer umfasst, der dazu ausgelegt ist, den Oszillator auf einen Synchronisierungsauslöser zu synchronisieren, wenn der Synchronisierungsauslöser während des zweiten Teils eines zweiten Halbzyklus des oszillierenden Signals auftritt und, wenn ein Synchronisierungsauslöser während des ersten Halbzyklus des oszillierenden Signals oder eines ersten Teils des zweiten Halbzyklus des oszillierenden Signals auftritt, den Synchronisierungsauslöser zu ignorieren und die Länge des zweiten Teils des zweiten Halbzyklus zu verlängern.
Es ist anzumerken, dass die obigen Beispiele in beliebiger Weise kombiniert werden können.
Wenngleich hier spezielle Ausführungsformen veranschaulicht und beschrieben worden sind, versteht der Durchschnittsfachmann, dass eine Vielzahl alternativer und/oder äquivalenter Implementierungen die gezeigten und beschriebenen speziellen Ausführungsformen substituieren kann, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll Anpassungen oder Variationen der hierin erörterten spezifischen Ausführungsformen abdecken. Daher ist beabsichtigt, dass diese Erfindung lediglich durch die Ansprüche und die Äquivalente davon begrenzt ist.
Bezugszeichenliste

101: Oszillator
102: oszillierendes Signal
103: Synchronisierungssignal
104: Synchronisierungssignalquelle
201-203: Zustandsdiagrammübergänge
301: Synchronisierungsauslöser
302: erste Halbzyklen
401: Synchronisierungsauslöser
501-504: Zustandsdiagrammübergänge
601-603: Zustandsdiagrammzustände
604-610: Zustandsdiagrammübergänge
701: Synchronisierungsauslöser
801.802: Synchronisierungsauslöser
901: Halbperiode
902: gestrichelte Linie
1001: Synchronisierungsauslöser
1101: Synchronisierungsauslöser
1102: T2-Periode
1103: Synchronisierungsauslöser
1201: SR-Flip-Flop
1202, 1203: Verzögerungsblöcke
1204, 1205: Synchronisierungsblöcke
1206: OR-Gatter
1207: Kalibrierungsblock
1301: Oszillator
1302: oszillierendes Signal
1303: Eingang
1304: Synchronisierungssignal
1305: Synchronizer
1306: Steuerung

Claims

Oszillatoranordnung, die Folgendes umfasst: einen Oszillator, der dazu ausgelegt ist, ein oszillierendes Signal mit zwei Halbzyklen zu erzeugen; einen Eingang, der dazu ausgelegt ist, ein Synchronisierungssignal, einschließlich Synchronisierungsauslöser, zu empfangen; einen Synchronizer, der dazu ausgelegt ist, einen während eines ersten Teils eines Halbzyklus empfangenen Synchronisierungsauslöser zurückzuweisen und den Oszillator auf einen während eines zweiten Teils des Halbzyklus empfangenen Synchronisierungsauslöser zu synchronisieren; und eine Steuerung, die dazu ausgelegt ist, den zweiten Teil des Halbzyklus in Reaktion auf ein Empfangen eines Synchronisierungsauslösers während des ersten Teils des Halbzyklus zu verlängern.
Oszillatoranordnung nach Anspruch 1, wobei die Synchronisierungsauslöser Synchronisierungsimpulse oder Signalflanken sind.
Oszillatoranordnung nach Anspruch 1 oder 2, wobei die Steuerung dazu ausgelegt ist, den zweiten Teil des Halbzyklus um eine vorbestimmte Zeit zu verlängern.
Oszillatoranordnung nach Anspruch 1, wobei die Steuerung dazu ausgelegt ist, den zweiten Teil des Halbzyklus auf eine Periode zu verlängern, während der, basierend auf einer Frequenz des Synchronisierungssignals, erwartet wird, dass nach dem zurückgewiesenen Synchronisierungsauslöser ein Synchronisierungsauslöser auftritt.
Oszillatoranordnung nach jedem der Ansprüche 1 bis 4, wobei der erste Teil des Halbzyklus eine vorbestimmte Länge hat.
Oszillatoranordnung nach Anspruch 5, wobei die vorbestimmte Länge eine vorbestimmte Mindestlänge des Halbzyklus ist.
Oszillatoranordnung nach jedem der Ansprüche 1 bis 6, wobei die Steuerung dazu ausgelegt ist, den zweiten Teil des Halbzyklus in Reaktion darauf zu verkürzen, dass der verlängerte zweite Teil des Halbzyklus abläuft, ohne dass der Eingang nach Verlängern des zweiten Teils des Halbzyklus einen Synchronisierungsauslöser empfangen hat.
Oszillatoranordnung nach Anspruch 7, wobei die Steuerung dazu ausgelegt ist, den zweiten Teil auf eine Länge zu verkürzen, die kürzer als die Dauer des zweiten Teils vor Verlängern des zweiten Teils ist.
Oszillatoranordnung nach jedem der Ansprüche 1 bis 8, wobei die Steuerung ferner dazu ausgelegt ist, die Dauer des ersten Halbzyklus und die nicht verlängerte Dauer des zweiten Halbzyklus auf die Periode des Synchronisierungssignals einzustellen.
Oszillatoranordnung nach jedem der Ansprüche 1 bis 9, wobei das oszillierende Signal ein digitales oszillierendes Signal ist.
Oszillatoranordnung nach jedem der Ansprüche 1 bis 10, wobei der Oszillator einen Flip-Flop umfasst, der dazu ausgelegt ist, das oszillierende Signal auszugeben.
Oszillatoranordnung nach jedem der Ansprüche 1 bis 11, wobei das oszillierende Signal für Funkkommunikation ist.
Oszillatoranordnung nach jedem der Ansprüche 1 bis 12, wobei der Eingang dazu ausgelegt ist, das Synchronisierungssignal basierend auf dem Funkkommunikationssignal zu empfangen.
Oszillatoranordnung nach jedem der Ansprüche 1 bis 13, die eine Phasenregelschleife umfasst, die dazu ausgelegt ist, das oszillierende Signal auf das Synchronisierungssignal abzustimmen.
Verfahren zum Synchronisieren eines Oszillators, das Folgendes umfasst: Empfangen eines Synchronisierungssignals, einschließlich Synchronisierungsauslöser; Zurückweisen eines Synchronisierungsauslösers, der während eines ersten Teils eines Halbzyklus eines durch den Oszillator erzeugten oszillierenden Signals empfangen wurde; Synchronisieren des Oszillators auf einen Synchronisierungsauslöser, der während eines zweiten Teils des Halbzyklus empfangen wurde; und Verlängern des zweiten Teils des Halbzyklus in Reaktion auf Empfangen eines Synchronisierungsauslösers während des ersten Teils des Halbzyklus.