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HINTERGRUND DER ERFINDUNG
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1. Bereich der Erfindung
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Die vorliegende Erfindung betrifft einen Chip-Widerstand des Leitungsbonding-Verbindungs-Typs. Insbesondere betrifft die Erfindung einen Chip-Widerstand, auf dem Leitungsbonding und Löten (oder ein elektrisch leitendes Klebemittel) gleichzeitig verwendet werden können.
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2. Beschreibung des Standes der Technik
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Im Stand der Technik wurde der folgende Chip-Widerstand vorgeschlagen, wie in der Druckschrift
JP 9-162,002 A beschrieben wird. Ein Chip-Widerstand ist darin in der Art konfiguriert, dass von zwei Front-Elektroden, die mit einer Widerstands-Substanz verbunden sind, eine als Elektrode für ein Leitungsbonding verwendet wird, und eine Endflächen-Elektrode, die dafür ausgebildet ist, dass sie eine elektrische Leitung zu der anderen Front-Elektrode herstellt, als Anschluss-Elektrode zum Löten verwendet wird.
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8 ist eine Aufsicht eines in der Druckschrift
JP 9-162,002 A beschriebenen Chip-Widerstands.
9 ist eine Schnittansicht entlang einer Linie A-A von
8. Wie in
8 und in
9 gezeigt ist, besteht der Chip-Widerstand
100 hauptsächlich aus einem isolierenden Substrat
101, einer ersten Front-Elektrode
102, einer zweiten Front-Elektrode
103, einer Widerstands-Substanz
104, einer Schutzschicht
105, einer Rück-Elektrode
106, einer Endflächen-Elektrode
107 und einer (nicht gezeigten) äußeren Elektrode. Das isolierende Substrat
101 ist wie ein Quader geformt. Die erste Front-Elektrode
102 und die zweite Front-Elektrode
103 sind auf in Längsrichtung einander gegenüberliegenden End-Teilen einer Front-Fläche des isolierenden Substrats
101 mit einem vorbestimmten Abstand zwischen der ersten Front-Elektrode
102 und der zweiten Front-Elektrode
103 gebildet. Die Widerstands-Substanz
104 ist so gebildet, dass sie die erste Front-Elektrode
102 und die zweite Front-Elektrode
103 überbrückt. Die Schutzschicht
105 bedeckt die Widerstands-Substanz
104. Die Rück-Elektrode
106 ist auf der gesamten Rück-Fläche des isolierenden Substrats
101 gebildet. Die Endflächen-Elektrode
107 ist so gebildet, dass sie eine elektrische Leitung zwischen der Rück-Elektrode
106 und der ersten Front-Elektrode
102 herstellt. Die äußere Elektrode bedeckt freiliegende Teile der beiden Front-Elektroden
102 und
103, der Rück-Elektrode
106 und der Endflächen-Elektrode
107. Eine Abgleichungs-Rille
108 zum Anpassen eines Widerstands-Werts ist auf der Widerstands-Substanz
104 gebildet. In diesem Fall sind die erste und die zweite Front-Elektrode
102 und
103 an Positionen gebildet, die von dem in Längsrichtung zentralen Teil des isolierenden Substrats
101 zu einer End-Seite verschoben angeordnet sind. Die zweite Front-Elektrode
103, deren Vorderflächen-Bereich breiter ist, dient als Elektrode zum Leitungsbonding.
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Der so konfigurierte Chip-Widerstand 100 ist bei Verwendung auf einer (nicht gezeigten) Platine montiert. Dabei sind die Endflächen-Elektrode 107 und die Rück-Elektrode 106, die elektrisch leitend gegenüber der ersten Front-Elektrode 102 sind, die einen schmaleren Vorderflächen-Bereich hat, mit einem vorbestimmten Schaltungs-Muster der Platine durch ein Lötmittel oder durch ein elektrisch leitendes Klebemittel verbunden, und die zweite Front-Elektrode 103, die einen breiteren Vorderflächen-Bereich hat, ist mit einem anderen Schaltungs-Muster der Leiterplatte durch Leitungen verbunden, die aus Gold, Aluminium usw. bestehen. Dementsprechend können ein Lötmittel (oder das elektrisch leitende Klebemittel) und ein Leitungsbonding gleichzeitig verwendet werden, so dass eine feste Verbindung des Chip-Widerstands auf der Platine und eine elektrische Verbindung einer komplizierten Platinen-Konfiguration erhalten werden können.
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In dem Chip-Widerstand
100 des Standes der Technik, wie er in der Druckschrift
JP 9-162,002 A beschrieben ist, sind die Endflächen-Elektrode
107 und die Rück-Elektrode
106, die elektrisch leitend gegenüber der ersten Front-Elektrode
102 sind, mit dem Schaltungs-Muster der Platine unter Verwendung eines elektrisch leitenden Materials des Lötmittels, des elektrisch leitenden Klebemittels usw. verbunden. Jedoch kann das elektrisch leitende Material eine Endfläche des isolierenden Substrats
101 überragen, wo die Endflächen-Elektrode
107 nicht ausgebildet ist. In diesem Fall gibt es ein Problem dahingehend, dass das elektrisch leitende Material, das über die Endfläche des isolierenden Substrats
101 hinaus ragt, die zweite Front-Elektrode
103 berühren kann, die zum Leitungsbonding und auf einer oberen Fläche des isolierenden Substrats
101 gebildet ist, so dass dadurch das Auftreten eines Kurzschluss-Störfalls resultiert.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Die Erfindung wurde fertiggestellt im Hinblick auf solche tatsächlichen Umstände der technischen Merkmale des Standes der Technik. Eine Aufgabe der Erfindung ist, einen Chip-Widerstand des Leitungsbonding-Verbindungs-Typs bereitzustellen, in dem ein Kurzschließen zwischen einem elektrisch leitenden Material eines Lötmittels, eines elektrisch leitenden Klebemittels usw. und einer Front-Elektrode zum Leitungsbonding verhindert werden kann.
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Um die vorgenannte Aufgabe zu lösen, ist der Chip-Widerstand gemäß der Erfindung ein Chip-Widerstand, der einschließt: ein quaderartig geformtes isolierendes Substrat; eine erste Front-Elektrode und eine zweite Front-Elektrode, die auf einer Front-Fläche des isolierenden Substrats mit einem vorbestimmten Abstand zwischen der ersten Front-Elektrode und der zweiten Front-Elektrode gebildet sind; eine Widerstands-Substanz, die in der Weise gebildet ist, dass sie die erste und die zweite Front-Elektrode überbrückt; eine Schutzschicht, die die Widerstands-Substanz bedeckt; eine Rück-Elektrode, die auf einer Rückfläche des isolierenden Substrats gebildet ist; und eine Endflächen-Elektrode, die in der Weise gebildet ist, dass sie eine elektrische Leitung zwischen der Rück-Elektrode und der ersten Front-Elektrode herstellt, wobei die zweite Front-Elektrode als Elektrode zum Leitungsbonding dient, wobei die zweite Front-Elektrode in einer inneren Position in einem vorbestimmten Abstand von einer Endfläche des isolierenden Substrats gebildet ist.
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In dem so konfigurierten Chip-Widerstand erreicht die zweite Front-Elektrode, die als die Elektrode zum Leitungsbonding dient und die auf der Front-Fläche des isolierenden Substrats gebildet ist, nicht die Endfläche des isolierenden Substrats. Dementsprechend kann verhindert werden, dass ein elektrisch leitendes Material eines Lötmittels, eines elektrisch leitenden Klebemittels usw. die zweite Front-Elektrode kurzschließt, und das selbst dann, wenn das elektrisch leitende Material über die Endfläche des isolierenden Substrats hinausreicht, wenn der Chip-Widerstand auf einer Platine montiert ist. Darüber hinaus kann verhindert werden, dass sich die zweite Front-Elektrode, die auf einer Position weiter innen als die Endfläche des isolierenden Substrats gebildet ist, leicht von einem Rand-Teil nach oben biegt. Dementsprechend kann unterdrückt werden, dass sich die zweite Front-Elektrode ablöst, und das selbst dann, wenn eine Zugkraft auf Leitungen aufgebracht wird, die mit der zweiten Front-Elektrode verbunden sind.
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In der vorstehend beschriebenen Konfiguration ist eine isolierende Schicht zwischen der zweiten Front-Elektrode und der Endfläche des isolierenden Substrats gebildet. So kann das elektrisch leitende Material, das über die Endfläche des isolierenden Substrats hinausreicht, noch sicherer davor bewahrt werden, die zweite Front-Elektrode kurzzuschließen.
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In diesem Fall bedeckt die isolierende Schicht einen End-Teil der zweiten Front-Elektrode gegenüber einem Teil der zweiten Front-Elektrode, der mit der Widerstands-Substanz verbunden ist, und ein freiliegender Teil der zweiten Front-Elektrode, mit Ausnahme des bedeckten End-Teils, ist mit einer äußeren Elektrode bedeckt. Auf diese Weise wird die Ablösefestigkeit der zweiten Front-Elektrode durch die isolierende Schicht erhöht. Dementsprechend kann noch sicherer unterdrückt werden, dass sich die zweite Front-Elektrode ablöst, wenn eine Zugkraft auf die Leitungen ausgeübt wird.
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Entsprechend dem Chip-Widerstand gemäß der vorliegenden Erfindung kann verhindert werden, dass das elektrisch leitfähige Material des Lötmittels, des elektrisch leitenden Klebemittels usw. die zweite Front-Elektrode kurzschließt, die die Elektrode für ein Leitungsbonding ist, selbst wenn das elektrisch leitende Material über die Endfläche des isolierenden Substrats übersteht, wenn der Chip-Widerstand auf der Platine montiert wird.
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KURZE BESCHREIBUNG DER FIGUREN
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1 ist eine Schnittansicht eines Chip-Widerstandes gemäß einer ersten Ausführungsform der Erfindung;
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die 2A bis 2E sind erklärende Ansichten, die den Herstellungs-Prozess des Chip-Widerstandes zeigen;
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die 3A bis 3E sind erklärende Ansichten, die den Herstellungs-Prozess des Chip-Widerstandes zeigen;
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die 4A bis 4D sind erklärende Ansichten, die den Herstellungs-Prozess des Chip-Widerstandes zeigen;
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die 5A bis 5D sind erklärende Ansichten, die den Herstellungs-Prozess des Chip-Widerstandes zeigen;
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6 ist eine erklärende Ansicht, die einen Zustand zeigt, in dem der Chip-Widerstand auf einer Platine montiert ist;
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7 ist eine Schnittansicht eines Chip-Widerstandes gemäß einer zweiten Ausführungsform der Erfindung;
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8 ist eine Aufsicht auf einen Chip-Widerstand gemäß einem Beispiel des Standes der Technik; und
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9 ist eine Schnittansicht entlang einer Linie A-A von 8.
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DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
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Ausführungsformen der Erfindung werden unter Bezugnahme auf die Zeichnungen beschrieben. Wie in 1 gezeigt, besteht ein Chip-Widerstand 1 gemäß einer ersten Ausführungsform der Erfindung aus einem isolierenden Substrat 2, einer ersten Front-Elektrode 3, einer zweiten Front-Elektrode 4, einer Widerstands-Substanz 5, einer Schutzschicht 6, einer Rückelektrode 7, einer Endflächen-Elektrode 8, einer ersten äußeren Elektrode 9 und einer zweiten äußeren Elektrode 10. Das isolierende Substrat 2 ist wie ein Quader geformt. Die erste Front-Elektrode 3 und die zweite Front-Elektrode 4 sind auf einer Front-Fläche des isolierenden Substrats 2 mit einem vorbestimmten Abstand zwischen der ersten und der zweiten Front-Elektrode 3 und 4 gebildet. Die Widerstands-Substanz 5 ist in der Weise gebildet, dass sie die erste und die zweite Front-Elektrode 3 und 4 überbrückt. Die Schutzschicht 6 bedeckt die Widerstands-Substanz 5. Die Rück-Elektrode 7 ist auf einer Rückfläche des isolierenden Substrats 2 gebildet. Die Endflächen-Elektrode 8 ist in der Weise gebildet, dass sie eine elektrische Leitung zwischen der Rück-Elektrode 7 und der ersten Front-Elektrode 3 herstellt. Die erste äußere Elektrode 9 bedeckt freiliegende Teile der ersten Front-Elektrode 3, der Rück-Elektrode 7 und der Endflächen-Elektrode 8. Die zweite äußere Elektrode 10 bedeckt einen freiliegenden Teil der zweiten Front-Elektrode 4.
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Das isolierende Substrat 2 ist ein Aluminiumoxid-Substrat, das aus keramischen Materialien hergestellt ist. Eine große Zahl isolierender Substrate 2 kann erhalten werden durch Teilen (Brechen) eines großformatigen Substrats entlang primärer Teilungsrillen und sekundärer Teilungsrillen, die sich in Längsrichtung und in Querrichtung in einem Rastermuster erstrecken. Ein großformatiges Substrat wird später beschrieben.
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Die erste Front-Elektrode 3 und die zweite Front-Elektrode 4 werden erhalten durch Siebdrucken einer Ag-Paste auf die Frontfläche des isolierenden Substrats 2 und Trocknen und Sintern der Ag-Paste. Die zweite Front-Elektrode 4 wird so gebildet, dass sie erheblich größer ist als die erste Front-Elektrode 3. Darüber hinaus wird die erste Front-Elektrode 3 an einer Stelle nahe einer veranschaulichten linksseitigen Endfläche des isolierenden Substrats 2 gebildet. Die zweite Front-Elektrode 4 wird an einer Innenposition in einem vorbestimmten Abstand von einer veranschaulichten rechtsseitigen Endfläche des isolierenden Substrats 2 gebildet.
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Die Widerstands-Substanz 5 wird erhalten durch Siebdrucken einer Widerstands-Substanz-Paste aus Rutheniumoxid usw. auf die Frontfläche des isolierenden Substrats 2 und anschließendes Trocknen und Sintern der Widerstands-Substanz-Paste. In Längsrichtung einander gegenüberliegende End-Teile der Widerstands-Substanz 5 überlappen mit der ersten Front-Elektrode 3 und der zweiten Front-Elektrode 4. Obwohl dies nicht gezeigt ist, ist eine Abgleichungsrille zum Anpassen des Widerstandswerts in der Widerstands-Substanz 5 gebildet.
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Die Schutzschicht 6 hat eine Zwei-Schichten-Struktur, die aus einer Grundierungsschicht und einer Überzugsschicht besteht. Von der Struktur wird die Grundierungsschicht erhalten durch Siebdrucken, Trocknen und Sintern einer Glas-Paste, und die Überzugsschicht wird erhalten durch Siebdrucken und thermisches Härten einer Paste auf Basis eines Epoxy-Harzes.
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Die Rück-Elektrode 7 wird erhalten durch Siebdrucken einer Ag-Paste auf die gesamte Rückfläche des isolierenden Substrats 2 und anschließendes Trocknen und Sintern der Ag-Paste.
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Die Endflächen-Elektrode 8 wird erhalten durch Aufbringen, Trocknen und Sintern einer Ag-Paste oder durch Sputtern von Ni-Cr usw. an Stelle der Ag-Paste. Die Endflächen-Elektrode 8 wird gebildet auf der veranschaulichten linksseitigen Endfläche des isolierenden Substrats 2 und stellt eine elektrische Leitung zwischen der ersten Front-Elektrode 3 und der Rück-Elektrode 7 her.
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Jede der ersten und zweiten äußeren Elektroden 9 und 10 hat eine Zwei-Schichten-Struktur, die aus einer Barriereschicht und einer äußeren Verbindungsschicht besteht. Von der Struktur ist die Barriereschicht eine Ni-plattierte Schicht, die durch elektrolytisches Plattieren gebildet ist, und die äußere Verbindungsschicht ist eine Au-plattierte Schicht, die durch elektrolytisches Plattieren gebildet ist. Dabei bedeckt die zweite äußere Elektrode 10 eine Frontfläche und eine Endfläche der zweiten Front-Elektrode 4, die von der Schutzschicht 6 freigelegt ist. Die zweite äußere Elektrode 10 ist auch an einer Innenposition in einer vorbestimmten Entfernung von der veranschaulichten rechtsseitigen Endfläche des isolierenden Substrats 2 gebildet.
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Als nächstes wird ein Verfahren zum Herstellen eines Chip-Widerstands 1, der wie oben beschrieben konfiguriert ist, unter Bezugnahme auf 2A bis 2E, 3A bis 3E, 4A bis 4D und 5A bis 5D beschrieben. Übrigens zeigen 2A bis 2E Aufsichten auf ein großformatiges Substrat, zeigen 3A bis 3E Schnittansichten entlang der Linien X1-X1 von 2A bis 2E, zeigen 4A bis 4D Aufsichten auf streifenförmige Substrate und einzelne Chips, und zeigen 5A bis 5D Schnittansichten entlang der Linien X2-X2 von 4A bis 4D.
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Als erstes wird – wie in den 2A und 3A gezeigt ist – ein großformatiges Substrat 11 hergestellt, aus dem eine große Zahl von isolierenden Substraten 2 erhalten werden kann. Primäre Teilungsrillen 12 und sekundäre Teilungsrillen 13, von denen jede in V-Form (im Schnitt) ausgebildet ist, werden wie ein Raster in einer Frontfläche des großformatigen Substrats 11 bereitgestellt. Jede der Zellen, die durch die beiden Teilungsrillen 12 und 13 unterteilt werden, ist ein Chip-Bildungs-Bereich, in dem ein Chip-Widerstand gebildet werden kann. Übrigens ist eine Mehrzahl solcher Chip-Bildungs-Bereiche beispielhaft in den 2A bis 2E gezeigt. Jedoch wird in der Praxis jeder Schritt, der nachfolgend beschrieben ist, gemeinsam an dem großformatigen Substrat 11 entsprechend einer großen Zahl solcher Chip-Bildungs-Bereiche durchgeführt.
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Wie also in den 2B und 3B gezeigt ist, wird eine Ag-Paste auf eine Rückfläche des großformatigen Substrats 11 im Siebdruck aufgebracht und getrocknet. So werden band-artige Rück-Elektroden 7 auf einer Rückfläche des großformatigen Substrats 11 gebildet und kreuzen in Querrichtung die primären Teilungs-Rillen 12.
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Als nächstes wird – wie in 2C und in 3C gezeigt – eine Ag-Pd-Paste im Siebdruck auf die Front-Fläche des großformatigen Substrats 11 aufgebracht und danach getrocknet und gesintert. So werden eine erste Front-Elektrode 3 und eine zweite Front-Elektrode 4, von denen jede wie ein Rechteck geformt ist und die paarweise miteinander angeordnet sind, in jedem der Chip-Bildungs-Bereiche auf der Front-Fläche des großformatigen Substrats 11 gebildet. Bei dieser Gelegenheit wird die erste Front-Elektrode 3 in einer Position benachbart zu der ersten Teilungs-Rille 12 gebildet. Die zweite Front-Elektrode 4 wird in einer Position entfernt von der ersten Teilungs-Rille 12 und mit einer Größe gebildet, die im Wesentlichen zweimal so groß ist wie die erste Front-Elektrode 3. Übrigens kann die Reihenfolge zum Bilden der Rück-Elektrode 7 und der zwei Front-Elektroden 3 und 4 umgekehrt sein. Mit anderen Worten: Die Rück-Elektrode 7 kann gebildet werden, nachdem die erste und die zweite Front-Elektrode 3 und 4 gebildet wurden.
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Als nächstes wird eine Widerstands-Substanz-Paste aus Rutheniumoxid usw. im Siebdruck auf die Frontfläche des großformatigen Substrats aufgebracht und dann getrocknet und gesintert. So werden Widerstands-Substanzen 5 gebildet, die mit den ersten Front-Elektroden 3 und den zweiten Front-Elektroden 4 jeweils paarweise angeordnet sind, wie dies in 2D und in 3D gezeigt ist.
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Als nächstes wird eine Glas-Paste im Siebdruck auf die Front-Fläche des großformatigen Substrats 11 aufgebracht und wird dann getrocknet und gesintert. Nachdem so Grundierungs-Schichten, die die Widerstands-Substanzen 5 bedecken, gebildet wurden, werden Abgleichungs-Rillen (nicht gezeigt) in den Widerstands-Substanzen 5 von oberhalb der Grundierungs-Schichten gebildet, um so die Widerstands-Werte anzupassen. Danach wird eine Paste auf Epoxyd-Harz-Basis im Siebdruck aufgebracht und thermisch gehärtet, so dass sie Überzugsschichten bildet, die die Grundierungs-Schichten bedecken. So werden Schutzschichten 6 gebildet, von denen jede eine Zwei-Schichten-Struktur aufweist, die aus der Grundierungs-Schicht und der Überzugs-Schicht bestehen, wie dies in der 2E und in der 3E gezeigt ist.
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Die soweit durchgeführten Schritte sind im Batch-Verfahren an dem großformatigen Substrat 11 durchgeführte Schritte. Als nächstes wird das großformatige Substrat 11 entlang der primären Teilungs-Rillen 12 gebrochen (primär-geteilt). So werden streifenförmige Substrate 11a aus dem großformatigen Substrat 11 erhalten, wie dies in den 4A und 5A gezeigt ist.
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Als nächstes wird eine Ag-Paste auf eine geteilte Fläche der streifenförmigen Substrate 11a aufgebracht und wird danach getrocknet und gesintert. So werden Endflächen-Elektroden 8 auf einer Endfläche der streifenförmigen Substrate 11a gebildet, wie dies in der 4B und in der 5B gezeigt ist. Die ersten Front-Elektroden 3 und die Rück-Elektroden 7 auf den einander gegenüberliegenden Front- und Rück-Flächen der streifenförmigen Substrate 11a werden jeweils miteinander über die Endflächen-Elektroden 8 entsprechend verbunden. Da keine Endflächen-Elektrode auf gegenüberliegenden Endflächen der streifenförmigen Substrate 11a gebildet wird, werden die zweiten Front-Elektroden 4 und die Rück-Elektroden 7 jeweils einander gegenüber nicht-leitend gehalten.
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Danach werden die streifenförmigen Substrate 11a entlang der sekundären Teilungs-Rillen 13 gebrochen (sekundär-geteilt). So werden einzelne Chips 11B (individuelle Stücke) aus den streifenförmigen Substraten 11A erhalten, von denen jedes eine der Größe des Chip-Widerstands äquivalente Größe aufweist, wie dies in 4C und in 5C gezeigt ist.
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Als nächstes wird eine elektrolytische Plattierung unter Verwendung von Ni oder dergleichen auf die einzelnen Chips 11B aufgebracht, die in individuelle Stücke geteilt worden waren. So werden jeweils Basis-plattierte Schichten, die freiliegende Teile der ersten Front-Elektroden 3, der Rück-Elektroden 7 und der Endflächen-Elektroden 8 bedecken, und Basis-plattierte Schichten, die freiliegende Teile der zweiten Front-Elektroden 4 bedecken, gebildet. Danach wird eine elektrolytische Plattierung unter Verwendung von Au, Sn, Cu oder dergleichen aufgebracht, und so werden äußere Verbindungs-Schichten aufgebracht, die die Basis-plattierten Schichten bedecken. So werden erste äußere Elektroden 9 und zweite äußere Elektroden 10 konfiguriert, von denen jede eine Zwei-Schichten-Struktur aufweist, die aus der Basis-plattierten Schicht und der äußeren Verbindungs-Schicht besteht, wie dies in 4D und in 5D gezeigt ist. Als Ergebnis werden Chip-Widerstände 1 fertiggestellt, wie sie in 1 gezeigt sind.
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Wie in 6 gezeigt ist, kann der so konfigurierte Chip-Widerstand 1 auf einer Platine 20 durch gemeinsame Verwendung von Lötmittel und Leitungsbonding montiert werden. Ein Leitungs-Muster 21 und ein (nicht gezeigtes) Leitungs-Muster werden also auf der Platine 20 und entfernt voneinander vorgesehen. In einem Zustand, in dem der Chip-Widerstand 1 auf einem Leitungs-Muster 21 montiert wird, wird die erste äußere Elektrode 9, die die erste Front-Elektrode 3, die Rück-Elektrode 7 und die Endflächen-Elektrode 8 bedeckt, fest an dem Leitungs-Muster 21 mittels eines Lötmittels 22 fixiert, und die zweite äußere Elektrode 10, die die zweite Front-Elektrode 4 bedeckt, wird mit dem anderen Leitungs-Muster über Leitungen 23 verbunden. Die Leitungen 23 sind hergestellt aus Gold, Aluminium, usw. und sind fest an der zweiten äußeren Elektrode 10 bzw. dem anderen Leitungs-Muster durch Ultraschall-Löten fixiert.
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Wie oben beschrieben, erreichen in dem Chip-Widerstand gemäß der ersten Ausführungsform sowohl die zweite Front-Elektrode 4, die zum Leitungsbonding und auf der Front-Fläche des isolierenden Substrats 2 gebildet ist, als auch die zweite äußere Elektrode 10, die die zweite Front-Elektrode 4 bedeckt, nicht die gegenüberliegende End-Fläche des isolierenden Substrats 2. Dementsprechend kann verhindert werden, dass selbst dann, wenn das Lötmittel 22 über die gegenüberliegende End-Fläche des isolierenden Substrats 2 nahe der zweiten Front-Elektrode 4 übersteht, wenn der Chip-Widerstand 1 auf der Platine 20 montiert wird, das Lötmittel 22 über die gegenüberliegende End-Fläche des isolierenden Substrats 2 hinaus ansteigt und so die zweite Front-Elektrode 4 kurzschließt. Zusätzlich erreichen Kanten-Teile (End-Teile) der zweiten Front-Elektrode 4 und der zweiten äußeren Elektrode 10 nicht die gegenüberliegende End-Fläche des isolierenden Substrats 2. Dementsprechend wird verhindert, dass die zweite Front-Elektrode 4 und die zweite äußere Elektrode 10 leicht von den Kanten-Teilen nach oben gewendet werden. Es kann unterdrückt werden, dass die zweite Front-Elektrode 4 oder die zweite äußere Elektrode 10 leicht abgelöstt werden, und dies selbst dann, wenn eine Zugkraft auf die Leitungen 23 nach dem Bonden aufgebracht wird. Zusätzlich wird die Rückelektrode 7 so gebildet, dass sie die Rückfläche des isolierenden Substrats 2 gegenüber der zweiten Front-Elektrode 4 bedeckt. Dementsprechend kann verhindert werden, dass das isolierende Substrat 2 leicht von der Platine 20 abgelöst wird, und das selbst dann, wenn die Zugkraft auf die Leitungen 23 nach dem Bonden aufgebracht wird. Übrigens kann die erste äußere Elektrode fest an dem Leitungsmuster 21 der Platine 20 durch ein elektrisch leitendes Klebemittel an Stelle des Lötmittels 22 fixiert werden. Auch in diesem Fall kann in ähnlicher Weise verhindert werden, dass das elektrisch leitende Klebemittel, das an der gegenüberliegenden End-Fläche des isolierenden Substrats 2 übersteht, die zweite Front-Elektrode 4 kurzschließt.
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7 ist eine Schittansicht eines Chip-Widerstands 30 gemäß einer zweiten Ausführungsform der Erfindung. In 7 wird auf Teile, die denen von 1 entsprechen, jeweils mit denselben Bezugszeichen Bezug genommen.
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Der Chip-Widerstand 30, der in 7 gezeigt ist, ist von dem Chip-Widerstand 1 gemäß der ersten Ausführungsform in dem Punkt verschieden, dass eine isolierende Schicht 31 zwischen einer zweiten Front-Elektrode 4 und einer Endfläche eines isolierenden Substrats 2 gebildet ist. Die Konfiguration des Chip-Widerstands 30 ist mit Ausnahme des vorgenannten Unterschieds-Punkts grundsätzlich dieselbe wie die des Chip-Widerstands 1. Der Chip-Widerstand 30 gemäß der zweiten Ausführungsform besteht also aus dem isolierenden Substrat 2, einer ersten Front-Elektrode 3, der zweiten Front-Elektrode 4, einer Widerstands-Substanz 5, einer Schutzschicht 6, einer Rück-Elektrode 7, einer Endflächen-Elektrode 8, einer ersten äußeren Elektrode 9, einer zweiten äußeren Elektrode 10 und der isolierenden Schicht 31. Das isolierende Substrat 2 ist wie ein Quader geformt. Die erste Front-Elektrode 3 und die zweite Front-Elektrode 4 sind auf einer Front-Fläche des isolierenden Substrats 2 mit einem vorbestimmten Abstand zwischen der ersten Front-Elektrode 3 und der zweiten Front-Elektrode 4 gebildet. Die Widerstands-Substanz 5 ist dazu gebildet, die erste und die zweite Frontelektrode 3 und 4 zu überbrücken. Die Schutzschicht 6 bedeckt die Widerstands-Substanz 5. Die Rück-Elektrode 7 ist auf einer Rück-Fläche des isolierenden Substrats 2 gebildet. Die Endflächen-Elektrode 8 ist dazu gebildet, eine elektrische Leitung zwischen der Rück-Elektrode 7 und der ersten Front-Elektrode 3 herzustellen. Die erste äußere Elektrode 9 bedeckt freiliegende Teile der ersten Front-Elektrode 3, der Rück-Elektrode 7 und der Endflächen-Elektrode 8. Die zweite äußere Elektrode 10 bedeckt einen freiliegenden Teil der zweiten Front-Elektrode 4. Die isolierende Schicht 31 ist zwischen Kantenteilen der zweiten Front-Elektrode 4 und der zweiten äußeren Elektrode 10 und der End-Fläche des isolierenden Substrats 2 gebildet.
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Die zweite äußere Elektrode 10 ist an einer Front-Fläche der zweiten Front-Elektrode 4 gebildet, mit Ausnahme eines gegenüberliegenden Kantenteils davon (ein Endteil gegenüber der Seite, an der die zweite Front-Elektrode 4 mit der Widerstands-Substanz 5 verbunden ist). Die isolierende Schicht 31 ist derart ausgebildet, dass sie eine Stufe bedeckt, die durch die Kantenteile der zweiten Front-Elektrode 4 und der zweiten äußeren Elektrode 10 erzeugt werden. Die isolierende Schicht 31 wird erhalten durch Siebdrucken und thermisches Härten einer Paste auf Epoxidharz-Basis. Eine Überzugs-Schicht der Schutzschicht 6 und die isolierende Schicht 31 können gleichzeitig gebildet werden. Übrigens erstreckt sich die erste Front-Elektrode 3 hinauf bis zu einer Position, an der sie eine veranschaulichte links-seitige End-Fläche des isolierenden Substrats 2 erreicht. Jedoch kann die erste Front-Elektrode 3 in einer Position nahe der linksseitigen End-Fläche des isolierenden Substrats 2 gebildet werden, ähnlich zu der in der ersten Ausführungsform.
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In dem so gemäß der zweiten Ausführungsform konfigurierten Chip-Widerstand 30 ist die isolierende Schicht 31 zwischen dem Kanten-Teil der zweiten Front-Elektrode 4 und der Endfläche des isolierenden Substrats 2 gebildet. Dementsprechend kann selbst dann, wenn ein elektrisch leitendes Material eines Lötmittels, eines elektrisch leitenden Klebemittels usw. über die End-Fläche des isolierenden Substrats 2 hinaussteht, wenn der Chip-Widerstand 30 auf einer Platine montiert wird, noch sicherer verhindert werden, dass das elektrisch leitende Material die zweite Front-Elektrode 4 kurzschließt. Zusätzlich wird die isolierende Schicht 31 so gebildet, dass sie den Kantenteil der zweiten Front-Elektrode bedeckt. Ein freiliegender Teil der zweiten Front-Elektrode 4, mit Ausnahme des bedeckten Kantenteils, ist mit der zweiten äußeren Elektrode 10 bedeckt. Bei dieser Konfiguration wird daher die Abschäl-Festigkeit der zweiten Front-Elektrode 4 verstärkt durch die isolierende Schicht 31. Dementsprechend kann sicherer unterdrückt werden, dass sich die zweite Front-Elektrode ablöst, wenn eine Zugkraft auf die Leitungen aufgebracht wird.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- JP 9-162002 A [0002, 0003, 0005]
