DE102016109332A1

DE102016109332A1 - Energieeffizientes zerhackungsschema für offsetfehlerkorrektur in mems-gyroskopen

Info

Publication number: DE102016109332A1
Application number: DE102016109332.7A
Authority: DE
Inventors: Achal Venkatesh; Abhinav Kumar Dikshit
Original assignee: Analog Devices Global ULC
Current assignee: Analog Devices International ULC
Priority date: 2015-06-15
Filing date: 2016-05-20
Publication date: 2016-12-15
Anticipated expiration: 2036-05-21
Also published as: DE102016109332B4; US9419597B1; CN106248069A; CN106248069B

Abstract

Bei Ausführungsformen der vorliegenden Erfindung wird der Puffer mit hoher Bandbreite aus der analogen Zerhackerschaltung eliminiert. Bei einigen spezifischen Ausführungsformen wird der Puffer durch eine komparatorbasierte Schleife ersetzt, die zum Anlegen einer Offsetkorrektur und Erreichen einer N-Bit-Ausregelleistung mit einer steilen (bis zu 1 ns) Anstiegs- und Abfallzeit bei einer beträchtlich niedrigeren Energie als bei einem Puffer verwendet werden kann. Weitere spezifische Ausführungsformen weisen eine Überladeschaltung in Kombination mit der komparatorbasierten Schleife oder anstelle der komparatorbasierten Schleife auf. Noch weitere spezifische Ausführungsformen weisen ein Array von Kondensatoren anstelle des einzelnen großen Kondensators Clarge auf und verwenden eine Dekodier-/Schalt-Schaltungsanordnung zum selektiven Koppeln eines der Kondensatoren auf der Basis des DAC-Eingangscodes in die Schaltung. Es ist von Bedeutung, dass beispielhafte Ausführungsformen zu einer Gesamtverlustleistung um den theoretischen Grenzwert führen, der zum Laden des Kondensators auf die DAC-Ausgangsspannung benötigt wird.

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft generell eine Gleichphasen-Offset-Fehlerkorrektur bei MEMS-Gyroskopen und insbesondere die Korrektur eines Offsetfehlers, der aufgrund einer Treiberkraft-Fehlausrichtung in Gyroskopen auftritt.
HINTERGRUND DER ERFINDUNG
Ein Gyroskop-Offset ist ein amplitudenmoduliertes Signal und wird typischerweise durch Anlegen eines Korrektursignals korrigiert, das mit der Resonanzfrequenz des Gyroskops zerhackt wird. Das zerhackte Korrektursignal stammt typischerweise aus einem gepufferten Digital-Analog-Umwander (digital-to-analog converter – DAC), der unter Verwendung von N Bits getrimmt wird. Das zerhackte Signal ist durch eine steile Anstiegs-/Abfallzeit und ein schnelles Ausregeln gekennzeichnet. Das Erreichen dieser Attribute bei niedriger Energie stellt eine Herausforderung dar.
Typischerweise wird bei Anwendungen, bei denen das analoge Signal zerhackt und an Sensoren mit einer großen parasitären kapazitiven Last (z. B. 5 pf bis 6 pf) angelegt wird, ein Puffer mit einer hohen Bandbreite vor dem Zerhacker verwendet, um einen steilen Anstieg/Abfall und ein schnelles Ausregeln zu erreichen. 1 ist eine schematische Darstellung einer ersten dem Stand der Technik entsprechenden analogen Zerhackerschaltung. Unter anderem weist die analoge Zerhackerschaltung einen Puffer mit hoher Bandbreite 104 und einen Zerhacker 106 zum Verarbeiten von analogen Signalen aus dem Digital-Analog-Umwandler (DAC) 102 und zum Liefern von zerhackten Signalen über eine parasitäre Sensorlast (Cpar) 108 zu einem Sensor 110 auf. Der DAC 102 erzeugt die analogen Signale auf der Basis eines DAC-Eingangscodes 101. Der Puffer mit hoher Bandbreite 104 ist typischerweise ein Differenzialpuffer mit geschalteten Kondensatoren zum Vermeiden einer resistiven Belastung des DAC, obwohl bei verschiedenen alternativen Ausführungsformen auch andere Pufferarchitekturen verwendet werden können. 2 ist eine schematische Darstellung des zerhackten Ausgangs der in 1 gezeigten Schaltung. Ein beträchtlicher Betrag an Energie wird in diesem Puffer verbraucht, um die erforderliche Leistung zu erreichen, und der Energiebedarf des Puffers skaliert mit den Anforderungen hinsichtlich der Anstiegs-/Abfallzeit. Zur Veranschaulichung eines Beispiels des Bandbreitenbedarfs des Puffers zwecks Erreichens einer Anstiegs- und Abfallzeit von 5 % des Zerhackungsintervalls (1/2·fo) muss die Bandbreite des Puffers 10 mal 2·fo betragen, wobei fo die Resonanzfrequenz des Sensors ist. Der zum Erreichen einer hohen Bandbreite für den Puffer, der eine höhere parasitäre Sensorlast (z. B. 5 pf bis 6 pf) treibt, hinsichtlich der Energie gezahlte Preis ist hoch.
Zum Lösen des vorgenannten Problems wird typischerweise ein großer Kondensator (Clarge) vor dem Zerhacker (d. h. am Ausgang des Puffers) platziert, um einen Teil des Bandbreitenbedarfs des Puffers zu verringern und einen unverzüglichen Anstieg und Abfall (durch eine Ladungsteilung mit der parasitären Sensorlast Cpar 108) des zerhackten Ausgangs zu bieten. 3 ist eine schematische Darstellung einer analogen Zerhackerschaltung mit großem Kondensator (Clarge) 105 zwischen dem Puffer mit hoher Bandbreite 104 und dem Zerhacker 106. 4 ist eine schematische Darstellung des zerhackten Ausgangs der in 3 gezeigten Schaltung. Obwohl Clarge 105 den Bandbreitenbedarf durch Ermöglichen der Verwendung eines Puffers mit niedriger Bandbreite (z. B. reicht 5 mal das Zerhackungsintervall von 2·fo für mehr als 18 Bits des Ausregelns aus) zum Erreichen des finalen Ausregelns verringert, muss der Puffer zum Treiben dieser großen Kapazität (Clarge) immer noch viel Energie verbrauchen.
Verschiedene Verfahren zum Detektieren und Kompensieren eines Offsetfehlers in MEMS-Inertialsensoren sind im US-Patent Nr. 8,783,103 , das der US-Patentanmeldungs-Veröffentlichung Nr. 2011/0041609 (Anwaltsaktenzeichen Nr. 2550/C27) entspricht, und im US-Patent Nr. 8,677,801 , das der US-Patentanmeldungs-Veröffentlichung Nr. 2014/0060186 (Anwaltsaktenzeichen Nr. 2550/D92) entspricht, beschrieben. Eines dieser beschriebenen Kompensationsverfahren wird durch Zerhacken des entsprechenden Signals mit der Resonanzfrequenz des Sensors und Anlegen desselben an die gleichphasigen Trimmelektroden des Sensors implementiert.
KURZFASSUNG VON BEISPIELHAFTEN AUSFÜHRUNGSFORMEN
Gemäß einer Ausführungsform der Erfindung umfasst eine analoge Zerhackerschaltung einen Kondensator mit einem ersten und einem zweiten Anschluss; eine komparatorbasierte Haupt-Energieschleife mit einem ersten und einem zweiten Eingang zum Empfangen eines ersten und eines zweiten Haupt-Eingangsspannungssignals und mit einem ersten und einem zweiten Ausgang zum Liefern eines ersten und eines zweiten Ausgangsstromsignals zum Laden des Kondensators; und einen Zerhacker mit einem ersten und einem zweiten Eingang, die jeweils mit einem ersten und einem zweiten Anschluss des Kondensators gekoppelt sind, und mit einem ersten und einem zweiten Ausgang, die jeweils mit einem ersten und einem zweiten Anschluss einer parasitären Sensorlast gekoppelt sind. Die komparatorbasierte Haupt-Energieschleife ist so ausgeführt, dass sie Ausgangsstromsignale zum Laden des Kondensators, wenn die von dem Kondensator gespeicherte Spannung unter einem Spannungspegel liegt, der von dem ersten und dem zweiten Haupt-Eingangsspannungssignal dargestellt wird, liefert und das Liefern der Ausgangsstromsignale stoppt, wenn die von dem Kondensator gespeicherte Spannung den Spannungspegel erreicht. Der Zerhacker ist so ausgeführt, dass er ein Ausgangsspannungssignal zerhackt, das von dem Kondensator während einer Anzahl von aufeinanderfolgenden Zerhackungsintervallen geliefert wird.
Bei einer alternativen Ausführungsform umfasst die komparatorbasierte Hauptschleife eine erste spannungsgesteuerte Stromquelle mit einem Steuereingang zum selektiven Wirksammachen und Unwirksammachen eines Stromflusses und mit einem Ausgang zum Liefern des ersten Ausgangsstromsignals; einen ersten Komparator mit einem ersten Eingang zum Empfangen eines ersten Spannungssignals aus dem Kondensator, einem zweiten Eingang zum Empfangen des ersten Haupt-Eingangsspannungssignals und einem Ausgang, der mit dem Steuereingang der ersten spannungsgesteuerten Stromquelle gekoppelt ist; eine zweite spannungsgesteuerte Stromquelle mit einem Steuereingang zum selektiven Wirksammachen und Unwirksammachen eines Stromflusses und mit einem Ausgang zum Liefern des zweiten Ausgangsstromsignals; und einen zweiten Komparator mit einem ersten Eingang zum Empfangen eines zweiten Spannungssignals aus dem Kondensator, einem zweiten Eingang zum Empfangen des zweiten Haupt-Eingangsspannungssignals und einem Ausgang, der mit dem Steuereingang der zweiten spannungsgesteuerten Stromquelle gekoppelt ist. Der erste und der zweite Komparator sind so ausgeführt, dass sie jeweils die erste und die zweite spannungsgesteuerte Stromquelle wirksam machen, wenn die von dem Kondensator gespeicherte Spannung unter dem Spannungspegel liegt, und jeweils die erste und die zweite spannungsgesteuerte Stromquelle unwirksam machen, wenn die von dem Kondensator gespeicherte Spannung den Spannungspegel erreicht.
Bei einer zweiten alternativen Ausführungsform umfasst die analoge Zerhackerschaltung ferner einen ersten Schalter mit einem ersten und einem zweiten Eingang zum Empfangen eines ersten und eines zweiten Quellen-Eingangsspannungssignals und mit einem ersten und einem zweiten Ausgang, die jeweils mit dem ersten und dem zweiten Eingang der komparatorbasierten Haupt-Energieschleife gekoppelt sind; und einen zweiten Schalter mit einem ersten und einem zweiten Anschluss, die jeweils mit dem ersten und dem zweiten Ausgang der komparatorbasierten Haupt-Energieschleife gekoppelt sind, und mit einem dritten und einem vierten Anschluss, die jeweils mit dem ersten und dem zweiten Anschluss des Kondensators gekoppelt sind. Der erste Schalter ist so ausgeführt, dass er das erste und das zweite Quellen-Eingangsspannungssignal an dem ersten und dem zweiten Ausgang bereitstellt, so dass das erste und das zweite Quellen-Eingangsspannungssignal bei jedem aufeinanderfolgenden Zerhackungsintervall ausgetauscht werden. Der zweite Schalter ist so ausgeführt, dass er den ersten und den zweiten Ausgang der komparatorbasierten Haupt-Energieschleife mit dem ersten und dem zweiten Anschluss des Kondensators verbindet, so dass die Verbindungen bei jedem aufeinanderfolgenden Zerhackungsintervall synchron mit dem ersten Schalter ausgetauscht werden.
Bei einer dritten alternativen Ausführungsform umfasst die analoge Zerhackerschaltung ferner eine Überladeschaltung, die so ausgeführt ist, dass sie den Kondensator über den Spannungspegel überlädt. Die Überladeschaltung kann eine Neben-Energieschleife und ein Schaltsystem zum selektiven Koppeln des Kondensators mit der Neben-Energieschleife und Entkoppeln des Kondensators von der Neben-Energieschleife aufweisen. Die Überladeschaltung kann so ausgeführt sein, dass sie eine erste Phase in jedem Zerhackungsintervall betreibt, bei der der Kondensator von der Neben-Energieschleife entkoppelt ist und über die komparatorbasierte Haupt-Energieschleife verbunden ist, und eine zweite Phase in jedem Zerhackungsintervall betreibt, bei der der Kondensator von der komparatorbasierten Haupt-Energieschleife getrennt ist und zum Überladen über den Spannungspegel mit der Neben-Energieschleife gekoppelt ist. Die Neben-Energieschleife kann ein resistives Teilernetzwerk aufweisen, das einen Betrag an Verstärkung, die zum Überladen des Kondensators verwendet wird, definiert, und das resistive Teilernetzwerk kann so ausgeführt sein, dass ungefähr 99 % der finalen zerhackten Ausgangsspannung durch ein Ladungsteilen in der ersten Phase erreicht werden.
Gemäß einer weiteren Ausführungsform der Erfindung umfasst eine analoge Zerhackerschaltung einen Kondensator; einen Zerhacker zum Zerhacken einer Spannung, die von dem Kondensator in einer Anzahl von aufeinanderfolgenden Zerhackungsintervallen geliefert wird; und eine Überladeschaltung zum Überladen des Kondensators über die Eingangsspannung, wobei die Überladeschaltung eine Energieschleife und ein Schaltsystem zum selektiven Koppeln des Kondensators mit der Energieschleife und Entkoppeln des Kondensators von der Energieschleife umfasst. Die Überladeschaltung ist so ausgeführt, dass sie eine erste Phase in jedem Zerhackungsintervall betreibt, bei der der Kondensator von der Energieschleife entkoppelt ist und mit dem Zerhacker verbunden ist, und eine zweite Phase in jedem Zerhackungsintervall betreibt, bei der der Kondensator von dem Zerhacker getrennt ist und zum Überladen über die Eingangsspannung mit der Energieschleife gekoppelt ist.
Bei einer alternativen Ausführungsform kann die Neben-Energieschleife ein resistives Teilernetzwerk aufweisen, das einen Betrag an Verstärkung definiert, die zum Überladen des Kondensators verwendet wird, wobei das resistive Teilernetzwerk so ausgeführt sein kann, dass ungefähr 99 % der finalen zerhackten Ausgangsspannung durch ein Ladungsteilen in der ersten Phase erreicht werden.
Bei jeder der oben beschriebenen Ausführungsformen kann die analoge Zerhackerschaltung ein Kondensatorarray aufweisen, das eine Vielzahl von Kondensatoren mit unterschiedlichen Kondensatorwerten aufweist, wobei das Kondensatorarray den Kondensator aufweist und ferner eine Schalt-Schaltungsanordnung aufweist, die so ausgeführt ist, dass sie auf der Basis eines digitalen Werts, der einer Eingangsspannung entspricht, die zu der analogen Zerhackerschaltung geliefert wird, Signale selektiv zu und von dem Kondensator leitet. Die analoge Zerhackerschaltung kann einen Digital-Analog-Umwandler mit einem ersten und einem zweiten Ausgang aufweisen, die jeweils mit dem ersten und dem zweiten Eingang der komparatorbasierten Haupt-Energieschleife oder mit dem ersten und dem zweiten Eingang des ersten Schalters gekoppelt sind.
Weitere Ausführungsformen können offengelegt und beansprucht werden.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die vorstehenden Merkmale der Ausführungsformen werden durch Bezugnahme auf die folgende detaillierte Beschreibung unter Bezugnahme auf die beiliegenden Zeichnungen besser verständlich, in denen:
1 eine schematische Darstellung einer ersten dem Stand der Technik entsprechenden analogen Zerhackerschaltung ist;
2 eine schematische Darstellung des zerhackten Ausgangs der in 1 gezeigten Schaltung ist;
3 eine schematische Darstellung einer zweiten dem Stand der Technik entsprechenden analogen Zerhackerschaltung ist;
4 eine schematische Darstellung des zerhackten Ausgangs der in 3 gezeigten Schaltung ist;
5 eine schematische Darstellung einer ersten analogen Zerhackerschaltung gemäß bestimmten beispielhaften Ausführungsformen der vorliegenden Erfindung ist;
6 die Zeitsteuerung von einander nicht überlappenden Zerhackungstakten clk1 und clk2 für die analoge Zerhackerschaltung von 5 gemäß einer beispielhaften Ausführungsform zeigt;
7 eine schematische Darstellung einer zweiten analogen Zerhackerschaltung gemäß bestimmten beispielhaften Ausführungsformen der vorliegenden Erfindung ist;
8 eine schematische Darstellung einer dritten analogen Zerhackerschaltung gemäß bestimmten beispielhaften Ausführungsformen der vorliegenden Erfindung ist;
9 die Zeitsteuerung von Takten phi1 und phi2 relativ zu den Zerhackungstakten clk1 und clk2 für die analoge Zerhackerschaltung von 8 gemäß einer beispielhaften Ausführungsform zeigt;
10 das Offsetprofil in dem Zeitbereich aufgrund der Ladung von Clarge 105 durch die Neben-Niedrigenergieschleife von 8 zeigt;
11 eine schematische Darstellung des zerhackten Ausgangs der in 8 gezeigten Schaltung ist;
12 eine schematische Darstellung einer vierten analogen Zerhackerschaltung gemäß bestimmten beispielhaften Ausführungsformen der vorliegenden Erfindung ist;
13 eine schematische Darstellung relevanter Komponenten des Kondensatorarrays von 12 gemäß einer ersten beispielhaften Ausführungsform ist; und
14 eine schematische Darstellung relevanter Komponenten des Kondensatorarrays von 12 gemäß einer zweiten beispielhaften Ausführungsform ist.
Es sei darauf hingewiesen, dass die vorgenannten Figuren und die darin gezeigten Elemente nicht notwendigerweise konsequent maßstabgetreu oder überhaupt maßstabgetreu gezeichnet sind. Sofern der Kontext nichts anderes nahelegt, sind gleiche Elemente mit gleichen Bezugszeichen bezeichnet.
DETAILLIERTE BESCHREIBUNG SPEZIFISCHER
AUSFÜHRUNGSFORMEN
Bei Ausführungsformen der vorliegenden Erfindung wird der Puffer mit hoher Bandbreite aus der analogen Zerhackerschaltung eliminiert. Bei einigen spezifischen Ausführungsformen wird der Puffer durch eine komparatorbasierte Schleife ersetzt, die zum Anlegen einer Offsetkorrektur und Erreichen einer N-Bit-Ausregelleistung mit einer steilen (bis zu 1 ns) Anstiegs- und Abfallzeit bei einer beträchtlich niedrigeren Energie als bei einem Puffer verwendet werden kann. Weitere spezifische Ausführungsformen weisen eine Überladeschaltung in Kombination mit der komparatorbasierten Schleife oder anstelle der komparatorbasierten Schleife auf. Noch weitere spezifische Ausführungsformen weisen ein Array von Kondensatoren anstelle des einzelnen großen Kondensators Clarge auf und verwenden eine Dekodier-/Schalt-Schaltungsanordnung zum selektiven Koppeln eines der Kondensatoren auf der Basis des DAC-Eingangscodes in die Schaltung. Es ist von Bedeutung, dass beispielhafte Ausführungsformen zu einer Gesamtverlustleistung um den theoretischen Grenzwert C·V·V·f Watt führen, der zum Laden eines Kondensators auf eine Spannung V benötigt wird, wobei C gleich (Clarge + Cpar) ist und V gleich der DAC-Ausgangsspannung ist.
5 ist eine schematische Darstellung einer ersten analogen Zerhackerschaltung gemäß bestimmten beispielhaften Ausführungsformen der vorliegenden Erfindung. Im Vergleich zu der analogen Zerhackerschaltung von 1 weist hier die analoge Zerhackerschaltung eine Haupt-Niedrigenergieschleife 504 anstelle des Puffers 104 auf. Die Haupt-Niedrigenergieschleife 504 lädt Clarge 105 durch Vergleichen der Spannung an Clarge (zerhackter Ausgang) mit der DAC-Ausgangsspannung über Komparatoren 512, 513 und entsprechende spannungsgesteuerte Stromquellen 514, 515. Die Komparatoren 512, 513 schalten die spannungsgesteuerten Stromquellen 514, 515 "EIN", während die Ladung an Clarge 105 unter der DAC-Ausgangsspannung liegt, und schalten die spannungsgesteuerten Stromquellen 514, 515 "AUS", wenn Clarge 105 auf die DAC-Ausgangsspannung geladen ist. Die Komparatoren 512, 513 stellen sicher, dass die Stromquellen 514, 515 nur für eine Übergangszeit "EIN" sind, bis Clarge 105 auf die DAC-Ausgangsspannung geladen ist. Wenn die Stromquellen 514, 515 "AUS"geschaltet sind, hält Clarge 105 die Spannung für die restliche Zeit der Zerhackungsphase clk1 und clk2. 6 zeigt die Zeitsteuerung von einander nicht überlappenden Takten clk1 und clk2 gemäß einer beispielhaften Ausführungsform. Durch ein vorübergehendes "EIN"schalten der Stromquellen 514, 515 wird sichergestellt, dass die Verlustleistung nicht größer ist als der theoretische Grenzwert C·V·V·f. Ferner kann eine höhere Bandbreite des Komparators bei einer niedrigeren Verlustleistung erreicht werden, da dieser nur den parasitären Eingang der spannungsgesteuerten Stromquellen 514, 515 treibt. Die Gesamtverlustleistung in der Schleife ist die Summe der statischen Verlustleistung in dem Niedrigenergiekomparator und der dynamischen Verlustleistung (gleich dem theoretischen Grenzwert C·V·V·f) durch die Stromquelle beim Laden von Clarge 105. Sobald die Zerhackungstakte clk1/clk2 "EIN"geschaltet werden, wird die Ladung an Clarge 105 mit Cpar 108 geteilt, und dies ist ein nahezu sofort auftretendes Phänomen, das einen steilen Anstieg und Abfall des zerhackten Ausgangs bewirkt.
Bei der analogen Zerhackerschaltung von 5 kann ein 1/f-Rauschen oder Offset aus den Komparatoren 512 an dem zerhackten Ausgang auftreten. Dieses Offset kann durch Austauschen der Komparatoren während jedes Zerhackungszyklus clk1/clk2 verringert oder eliminiert werden.
7 ist eine schematische Darstellung einer zweiten analogen Zerhackerschaltung gemäß bestimmten beispielhaften Ausführungsformen der vorliegenden Erfindung. Hier werden die Komparatoren 512, 513 unter Verwendung eines separaten Zerhackers 716 am Eingang der Haupt-Niedrigenergieschleife 504 und eines weiteren separaten Zerhackers 718 am Ausgang der Haupt-Niedrigenergieschleife 504 (d. h. vor dem finalen Zerhacker 106) so ausgetauscht, dass das Offset bei der zerhackten Frequenz auftritt, während das Signal auf einer niedrigen Frequenz bleibt (vor dem finalen Zerhacker). Bei einer beispielhaften Ausführungsform verwendet diese Schaltung im Wesentlichen die gleiche Zeitsteuerung für clk1 und clk2 wie in 6 gezeigt.
Bei bestimmten beispielhaften Ausführungsformen kann die Qualität der zerhackten Wellenform durch Überladen von Clarge zum Erreichen sowohl eines steilen Anstiegs und Abfalls als auch einer schnelleren Ausregelung bei einer niedrigeren Energie verbessert werden.
8 ist eine schematische Darstellung einer dritten analogen Zerhackerschaltung gemäß bestimmten beispielhaften Ausführungsformen der vorliegenden Erfindung. Diese analoge Zerhackerschaltung ist der analogen Zerhackerschaltung von 5 im Wesentlichen gleich, weist jedoch zusätzlich eine Neben-Niedrigenergieschleife 818 und eine dazugehörige Schalt-Schaltungsanordnung 820 zum Durchführen eines Überladens des großen Kondensators Clarge 105 auf. Die Neben-Niedrigenergieschleife 818 ist von Komparatoren 822, 823 und entsprechenden spannungsgesteuerten Stromquellen 824, 825 zusammen mit einem resistiven Teilernetzwerk (von Widerständen R1 und R2 dargestellt) gebildet und wird zum Laden von Clarge 105 auf eine verstärkte Version des DAC-Ausgangs verwendet, wie nachstehend diskutiert wird.
Die Operation des Überlade-Schemas ist in zwei Phasen innerhalb eines Zerhackungsintervalls (1/(2·fo)) unterteilt, die als "phi1" und "phi2" bezeichnet werden, wobei phi1 und phi2 auf einander nicht überlappenden Takten mit einer Frequenz von 2·fo basieren. 9 zeigt die Zeitsteuerung der Takte phi1 und phi2 relativ zu den Zerhackungstakten clk1 und clk2 gemäß einer beispielhaften Ausführungsform. Bei phi1 ist der große Kondensator Clarge 105 (der bei dieser beispielhaften Ausführungsform typischerweise ungefähr 6·Cpar beträgt) über die Haupt-Niedrigenergieschleife 504 für einen kleinen Zeitraum verbunden, in dem die Ladung an Clarge 105 (die in der vorhergehenden phi2-Phase gespeichert worden ist) mit der parasitären Sensorlast Cpar 108 geteilt wird, um einen sofortigen Anstieg/Abfall durch das Ladungsteilen mit der parasitären Sensorlast Cpar 108 zu erreichen. Die Dauer von phi1 ist sehr kurz (typischerweise 10 bis 20 ns), da das Ladungsteilen nahezu unverzüglich erfolgt. Bei phi2 ist Clarge 105 von der Haupt-Niedrigenergieschleife 504 getrennt und wird Clarge 105 durch die Neben-Niedrigenergieschleife 818 und die dazugehörige Schalt-Schaltungsanordnung 820 auf eine verstärkte Version des DAC-Ausgangs überladen. Gleichzeitig wird der zerhackte Ausgang durch die Haupt-Niedrigenergieschleife 504 auf seine finale Spannung geladen.
Durch das Überladen auf eine verstärkte Version des DAC-Ausgangs wird sichergestellt, dass ungefähr 99 % der finalen Spannung unverzüglich durch ein Ladungsteilen in der Phase phi1 erreicht werden. Das verbleibende 1 % der finalen Spannung wird durch die Haupt-Niedrigenergieschleife 504 in der Phase phi2 geladen. Der Betrag an Verstärkung zum Verstärken des DAC-Ausgangs wird von dem resistiven Teilernetzwerk (durch die Widerstände R1 und R2 dargestellt) in der Neben-Niedrigenergieschleife 818 definiert. Die Verstärkung wird vorzugsweise so gewählt, dass nach dem Ladungsteilen in der Phase phi1 99 % der finalen zerhackten Ausgangsspannung unverzüglich durch ein Ladungsteilen in der Phase phi1 erreicht werden. Wie in 11 gezeigt ist, gleicht durch das Überladen die zerhackte Wellenform jetzt stärker einer idealen Rechteckwelle im Vergleich zu der in 4 gezeigten zerhackten Wellenform. Die Gesamtverlustleistung bei dieser Konfiguration beträgt: Clarge·Vovercharge·Vovercharge·f + Cpar·V·V·f = C·V·V·f + Clarge·(Vovercharge – V)^2·f
Somit ist die Gesamtverlustleistung bei dieser beispielhaften Ausführungsform geringfügig größer als der theoretische Grenzwert C·V·V·f, da Clarge in der Phase phi2 überladen wird.
Eine Analyse hat gezeigt, dass der Beitrag von 1/f-Rauschen oder Offset aufgrund der Neben-Niedrigenergieschleife 818 und der Schalt-Schaltungsanordnung 820 minimal ist. Allgemein gesprochen kann ein Flackerrauschen als ein langsam variierendes Offset angesehen werden. Jedes derartige Offset aus der Neben-Niedrigenergieschleife 818 (typischerweise eine Spannung, die aus einer Bandlücke stammt) wird in der phi2-Phase in Clarge 105 gespeichert und wird in der phi1-Phase einer Ladungsteilung mit der parasitären Sensorlast Cpar 108 unterzogen. In der phi2-Phase verschwindet das (in der Phase phi1) in Cpar 108 gespeicherte Offset, da es von der komparatorbasierten Haupt-Niedrigenergieschleife (am Ausgang des DAC) geladen wird. 10 zeigt das Offsetprofil in dem Zeitbereich aufgrund des Ladens von Clarge 105 durch die Neben-Niedrigenergieschleife 818 – das Offset aufgrund des DAC und der komparatorbasierten Haupt-Niedrigenergieschleife ist hier nicht berücksichtigt. Dieses Offset erfolgt periodisch mit einer Frequenz (fo). Der Oberwellengehalt ist nicht von Bedeutung, da er außerhalb des interessierenden Bands des Sensors liegt. Die Größe der Grundkomponente fo wird durch Anlegen einer Fourier-Reihe an das Offsetprofil ermittelt und kann wie folgt gekennzeichnet sein: Vfundamental = Offset·(4·sin(π·τ/T))/π Gleichung 1 wobei τ die Dauer der Phase phi1 (typischerweise 10 bis 20 ns) ist und T 1/fo ist.
Bei niedrigeren Resonanzfrequenzen (z. B. < 100 kHz), ist das Verhältnis τ/T sehr klein (z. B. < 1/1000). Daher kann die folgende Approximation angewendet werden: sin(π·τ/T) = π·τ/T Gleichung 2
Unter Verwendung der Approximation der Gleichung 2 wird die Gleichung 1 reduziert auf Vfundamental = Offset·(4·τ/T) Gleichung 3
Auf der Basis der vorstehenden Gleichung ist ersichtlich, dass der Effekt des Offsets auf den Ausgang aufgrund des Ladens von Clarge 105 in der Phase phi2 für niedrigere Werte von fo vernachlässigbar ist.
Es sei darauf hingewiesen, dass zwar bei den oben diskutierten beispielhaften Ausführungsformen ein einzelner großer Kondensator Clarge verwendet wird, bei verschiedenen alternativen Ausführungsformen jedoch der einzelne große Kondensator Clarge durch ein Array von Kondensatoren mit unterschiedlichen Kapazitätswerten ersetzt wird, wobei ein geeigneter Kondensator aus dem Array von Kondensatoren mittels einer geeigneten Dekodier-/Schalt-Schaltungsanordnung auf der Basis des DAC-Eingangscodes selektiv in die analoge Zerhackungsschaltung gekoppelt wird. Zum Beispiel kann die Dekodier-/Schaltlogik so ausgeführt sein, dass sie einen ersten Kondensator selektiv koppelt, wenn die DAC-Eingangscodes in einem ersten Bereich von Werten liegen, einen zweiten Kondensator selektiv koppelt, wenn die DAC-Eingangscodes in einem zweiten Bereich von Werten liegen, und so weiter. Typischerweise würde der niedrigste Bereich von DAC-Eingangscodes bewirken, dass der Kondensator mit dem niedrigsten Kapazitätswert selektiv in die Schaltung gekoppelt wird, würde der nächsthöhere Bereich von DAC-Eingangscodes bewirken, dass der Kondensator mit dem nächsthöheren Kapazitätswert selektiv in die Schaltung gekoppelt wird, und so weiter.
12 ist eine schematische Darstellung einer vierten analogen Zerhackerschaltung gemäß bestimmten beispielhaften Ausführungsformen der vorliegenden Erfindung. Diese analoge Zerhackerschaltung ist der analogen Zerhackerschaltung von 8 im Wesentlichen gleich, verwendet jedoch ein Kondensatorarray 1250 anstelle des einzelnen großen Kondensators Clarge 105 in der Schalt-Schaltungsanordnung 1220. Das Kondensatorarray 1250 weist mehrere Kondensatoren mit unterschiedlichen Kapazitätswerten auf und koppelt selektiv einen der Kondensatoren in die Schaltung zwischen Verbindungspunkten 1260 und 1270 auf der Basis des DAC-Eingangscodes 101, wie oben diskutiert worden ist. In dieser Figur sind Vrefp und Vrefn die positive und die negative Referenzspannung für den DAC 102, die auch jeweils als konstante Referenzspannungseingänge in die Komparatoren 822 und 823 verwendet werden. Im Vergleich zu 8, in der sich die Ladung an Clarge 105 auf der Basis der Spannungsveränderung (d. h. in Abhängigkeit von den DAC-Codes) verändert, wird in 12 die Ladung an dem Kondensator durch Schalten der Kondensatoren auf der Basis der DAC-Codes und Konstanthalten der Spannung verändert, d. h. der Eingang in die Komparatoren 822 und 823 ist konstant, und die Kondensatoren werden auf der Basis der DAC-Codes geschaltet.
13 ist eine schematische Darstellung relevanter Komponenten des Kondensatorarrays 1250 gemäß einer ersten beispielhaften Ausführungsform. Hier weist das Kondensatorarray 1250 einen Dekodierer 1380 auf, der einen der Kondensatoren C1–C4 selektiv zwischen den Schaltungsverbindungspunkten 1260 und 1270 auf der Basis des DAC-Eingangscodes 1240 koppelt. Insbesondere wenn der Dekodierer den Kondensator C1 auswählt, werden Schalter S11 und S12 geschlossen, um den Kondensator C1 in die Schaltung zu koppeln; wenn der Dekodierer den Kondensator C2 auswählt, werden Schalter S21 und S22 geschlossen, um den Kondensator C2 in die Schaltung zu koppeln; wenn der Dekodierer den Kondensator C3 auswählt, werden Schalter S31 und S32 geschlossen, um den Kondensator C3 in die Schaltung zu koppeln; und wenn der Dekodierer den Kondensator C4 auswählt, werden Schalter S41 und S42 geschlossen, um den Kondensator C4 in die Schaltung zu koppeln. Bei dieser beispielhaften Ausführungsform ist der geeignete Kondensator in der Phase phi1 mit dem DAC-Ausgang gekoppelt, und er wird in der Phase phi2 jedes Schaltzyklus auf eine konstante Spannung (Vrefp – Vrefn bei diesem Beispiel) überladen.
14 ist eine schematische Darstellung relevanter Komponenten des Kondensatorarrays 1250 gemäß einer zweiten beispielhaften Ausführungsform. Hier sind die Kondensatoren C1–C4 zwischen zwei digitalen Schaltern 1480, 1481 gekoppelt, die wiederum von dem DAC-Eingangscode 1240 gesteuert werden.
Es sei darauf hingewiesen, dass bei jeder der beschriebenen Ausführungsformen, einschließlich der oben mit Bezug auf jede von 3, 5, 7 und 8 beschriebenen beispielhaften Ausführungsformen, ein Kondensatorarray anstelle des einzelnen großen Kondensators Clarge verwendet werden kann. Es sei ferner darauf hingewiesen, dass jede geeignete Anzahl von Kondensatoren, die für eine spezielle Implementierung gewünscht ist, in einem Kondensatorarray verwendet werden kann.
Es sei darauf hingewiesen, dass bei bestimmten Gyroskopen (z. B. bestimmten Gyroskopen mit einer Resonanzfrequenz von weniger als 10 kHz) das Korrektursignal, das von dem DAC (z. B. einem resistiven String-DAC) ausgegeben wird, in der Lage ist, die parasitäre Sensorlast Cpar zu treiben und daher direkt ohne Pufferung zerhackt werden kann, so dass die analoge Zerhackerschaltung eine Überladeschaltung ohne die Haupt-Niedrigenergieschleife aufweisen kann.
Es sei darauf hingewiesen, dass in den Zeichnungen Pfeile zum Darstellen einer Kommunikation, Übertragung oder einer anderen Aktivität, die zwei oder mehr Entitäten umfasst, verwendet werden können. Doppelpfeile zeigen generell an, dass eine Aktivität in beiden Richtungen erfolgen kann (z. B. ein Befehl/eine Anforderung in einer Richtung mit einer entsprechenden Antwort in der anderen Richtung oder Peer-to-Peer-Kommunikationen, die von beiden Entitäten initiiert werden können), obwohl in einigen Situationen eine Aktivität nicht notwendigerweise in beiden Richtungen erfolgen muss. Einfachpfeile zeigen generell eine Aktivität an, die ausschließlich oder überwiegend in einer Richtung erfolgt, obwohl darauf hingewiesen sei, dass in bestimmten Situationen eine solche in einer Richtung erfolgende Aktivität tatsächlich Aktivitäten in beiden Richtungen umfassen kann (z. B. eine Mitteilung von einem Sender zu einem Empfänger und eine Bestätigung von dem Empfänger zu dem Sender oder das Herstellen einer Verbindung vor einer Übertragung und das Beenden der Verbindung im Anschluss an die Übertragung). Somit ist der Pfeiltyp, der in einer speziellen Zeichnung zum Darstellen einer speziellen Aktivität verwendet wird, beispielhaft und darf nicht als Einschränkung verstanden werden.
Die vorliegende Erfindung kann in anderen spezifischen Formen ausgeführt sein, ohne dass dadurch vom Schutzumfang der Erfindung abgewichen wird, und es sind zahlreiche Variationen und Modifikationen für Fachleute auf dem Sachgebiet auf der Basis der hier dargelegten Lehren offensichtlich. Jede Bezugnahme auf die "Erfindung" ist eine Bezugnahme auf beispielhafte Ausführungsformen der Erfindung und darf nicht als Bezugnahme auf sämtliche Ausführungsformen der Erfindung verstanden werden, sofern der Kontext nicht etwas anderes erfordert. Die beschriebenen Ausführungsformen dürfen in jeder Hinsicht nur als veranschaulichend und nicht als einschränkend verstanden werden.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

US 8783103 [0005]
US 8677801 [0005]

Claims

Analoge Zerhackerschaltung, die Folgendes umfasst: einen Kondensator mit einem ersten und einem zweiten Anschluss; eine komparatorbasierte Haupt-Energieschleife mit einem ersten und einem zweiten Eingang zum Empfangen eines ersten und eines zweiten Haupt-Eingangsspannungssignals und mit einem ersten und einem zweiten Ausgang zum Liefern eines ersten und eines zweiten Ausgangsstromsignals zum Laden des Kondensators; und einen Zerhacker mit einem ersten und einem zweiten Eingang, die jeweils mit dem ersten und dem zweiten Anschluss des Kondensators gekoppelt sind, und mit einem ersten und einen zweiten Ausgang, die jeweils mit einem ersten und einem zweiten Anschluss einer parasitären Sensorlast gekoppelt sind, wobei: die komparatorbasierte Haupt-Energieschleife so ausgeführt ist, dass sie Ausgangsstromsignale zum Laden des Kondensators, wenn die von dem Kondensator gespeicherte Spannung unter einem Spannungspegel liegt, der von dem ersten und dem zweiten Haupt-Eingangsspannungssignal dargestellt wird, liefert und das Liefern der Ausgangsstromsignale stoppt, wenn die von dem Kondensator gespeicherte Spannung den Spannungspegel erreicht; und der Zerhacker so ausgeführt ist, dass er ein Ausgangsspannungssignal zerhackt, das von dem Kondensator während einer Anzahl von aufeinanderfolgenden Zerhackungsintervallen geliefert wird.
Analoge Zerhackerschaltung nach Anspruch 1, wobei die komparatorbasierte Haupt-Energieschleife Folgendes umfasst: eine erste spannungsgesteuerte Stromquelle mit einem Steuereingang zum selektiven Wirksammachen und Unwirksammachen eines Stromflusses und mit einem Ausgang zum Liefern des ersten Ausgangsstromsignals; einen ersten Komparator mit einem ersten Eingang zum Empfangen eines ersten Spannungssignals aus dem Kondensator, einem zweiten Eingang zum Empfangen des ersten Haupt-Eingangsspannungssignals und einem Ausgang, der mit dem Steuereingang der ersten spannungsgesteuerten Stromquelle gekoppelt ist; eine zweite spannungsgesteuerte Stromquelle mit einem Steuereingang zum selektiven Wirksammachen und Unwirksammachen eines Stromflusses und mit einem Ausgang zum Liefern des zweiten Ausgangsstromsignals; und einen zweiten Komparator mit einem ersten Eingang zum Empfangen eines zweiten Spannungssignals aus dem Kondensator, einem zweiten Eingang zum Empfangen des zweiten Haupt-Eingangsspannungssignals und einem Ausgang, der mit dem Steuereingang der zweiten spannungsgesteuerten Stromquelle gekoppelt ist, wobei der erste und der zweite Komparator so ausgeführt sind, dass sie jeweils die erste und die zweite spannungsgesteuerte Stromquelle wirksam machen, wenn die von dem Kondensator gespeicherte Spannung unter dem Spannungspegel liegt, und jeweils die erste und die zweite spannungsgesteuerte Stromquelle unwirksam machen, wenn die von dem Kondensator gespeicherte Spannung den Spannungspegel erreicht.
Analoge Zerhackerschaltung nach Anspruch 1 oder 2, die ferner Folgendes umfasst: einen ersten Schalter mit einem ersten und einem zweiten Eingang zum Empfangen eines ersten und eines zweiten Quellen-Eingangsspannungssignals und mit einem ersten und einem zweiten Ausgang, die jeweils mit dem ersten und dem zweiten Eingang der komparatorbasierten Haupt-Energieschleife gekoppelt sind; und einen zweiten Schalter mit einem ersten und einem zweiten Anschluss, die jeweils mit dem ersten und dem zweiten Ausgang der komparatorbasierten Haupt-Energieschleife gekoppelt sind, und mit einem dritten und einem vierten Anschluss, die jeweils mit dem ersten und dem zweiten Anschluss des Kondensators gekoppelt sind, wobei: der erste Schalter so ausgeführt ist, dass er das erste und das zweite Quellen-Eingangsspannungssignal an dem ersten und dem zweiten Ausgang bereitstellt, so dass das erste und das zweite Quellen-Eingangsspannungssignal bei jedem aufeinanderfolgenden Zerhackungsintervall ausgetauscht werden; und der zweite Schalter so ausgeführt ist, dass er den ersten und den zweiten Ausgang der komparatorbasierten Haupt-Energieschleife mit dem ersten und dem zweiten Anschluss des Kondensators verbindet, so dass die Verbindungen bei jedem aufeinanderfolgenden Zerhackungsintervall synchron mit dem ersten Schalter ausgetauscht werden.
Analoge Zerhackerschaltung nach Anspruch 3, die ferner Folgendes umfasst: einen Digital-Analog-Umwandler mit einem ersten und einem zweiten Ausgang, die jeweils mit dem ersten und dem zweiten Eingang des ersten Schalters gekoppelt sind.
Analoge Zerhackerschaltung nach einem der vorhergehenden Ansprüche, die ferner Folgendes umfasst: eine Überladeschaltung, die so ausgeführt ist, dass sie den Kondensator über den Spannungspegel überlädt.
Analoge Zerhackerschaltung nach Anspruch 5, wobei die Überladeschaltung eine Neben-Energieschleife und ein Schaltsystem zum selektiven Koppeln des Kondensators mit der Neben-Energieschleife und zum Entkoppeln des Kondensators von der Neben-Energieschleife umfasst.
Analoge Zerhackerschaltung nach Anspruch 6, wobei die Überladeschaltung so ausgeführt ist, dass sie eine erste Phase in jedem Zerhackungsintervall betreibt, bei der der Kondensator von der Neben-Energieschleife entkoppelt ist und über die komparatorbasierte Haupt-Energieschleife verbunden ist, und wobei die Überladeschaltung so ausgeführt ist, dass sie eine zweite Phase in jedem Zerhackungsintervall betreibt, bei der der Kondensator von der komparatorbasierten Haupt-Energieschleife getrennt ist und zum Überladen über den Spannungspegel mit der Neben-Energieschleife gekoppelt ist.
Analoge Zerhackerschaltung nach Anspruch 7, wobei die Neben-Energieschleife ein resistives Teilernetzwerk umfasst, das einen Betrag an Verstärkung definiert, die zum Überladen des Kondensators verwendet wird, und wobei das resistive Teilernetzwerk so ausgeführt ist, dass ungefähr 99 % der finalen zerhackten Ausgangsspannung durch ein Ladungsteilen in der ersten Phase erreicht werden.
Analoge Zerhackerschaltung nach einem der vorhergehenden Ansprüche, die ferner Folgendes umfasst: ein Kondensatorarray, das eine Vielzahl von Kondensatoren mit unterschiedlichen Kondensatorwerten aufweist, wobei das Kondensatorarray den Kondensator aufweist und ferner eine Schalt-Schaltungsanordnung aufweist, die so ausgeführt ist, dass sie auf der Basis eines digitalen Werts, der einer Eingangsspannung entspricht, die zu der analogen Zerhackerschaltung geliefert wird, Signale selektiv zu und von dem Kondensator leitet.
Analoge Zerhackerschaltung nach einem der vorhergehenden Ansprüche, die ferner Folgendes umfasst: einen Digital-Analog-Umwandler mit einem ersten und einem zweiten Ausgang, die jeweils mit dem ersten und dem zweiten Eingang der komparatorbasierten Haupt-Energieschleife gekoppelt sind.
Analoge Zerhackerschaltung zum Zerhacken einer Eingangsspannung, wobei die analoge Zerhackerschaltung Folgendes umfasst: einen Kondensator; einen Zerhacker zum Zerhacken einer Spannung, die von dem Kondensator während einer Anzahl von aufeinanderfolgenden Zerhackungsintervallen geliefert wird; und eine Überladeschaltung zum Überladen des Kondensators über die Eingangsspannung, wobei die Überladeschaltung eine Energieschleife und ein Schaltsystem zum selektiven Koppeln des Kondensators mit der Energieschleife und Entkoppeln des Kondensators von der Energieschleife umfasst, wobei die Überladeschaltung so ausgeführt ist, dass sie eine erste Phase in jedem Zerhackungsintervall betreibt, bei der der Kondensator von der Energieschleife entkoppelt ist und mit dem Zerhacker verbunden ist, und wobei die Überladeschaltung so ausgeführt ist, dass sie eine zweite Phase in jedem Zerhackungsintervall betreibt, bei der der Kondensator von dem Zerhacker getrennt ist und zum Überladen über die Eingangsspannung mit der Energieschleife gekoppelt ist.
Analoge Zerhackerschaltung nach Anspruch 11, wobei die Neben-Energieschleife ein resistives Teilernetzwerk aufweist, das einen Betrag an Verstärkung definiert, die zum Überladen des Kondensators verwendet wird, und wobei das resistive Teilernetzwerk so ausgeführt ist, dass ungefähr 99 % der finalen zerhackten Ausgangsspannung durch ein Ladungsteilen in der ersten Phase erreicht werden.
Analoge Zerhackerschaltung nach Anspruch 11 oder 12, die ferner Folgendes umfasst: ein Kondensatorarray, das eine Vielzahl von Kondensatoren mit unterschiedlichen Kondensatorwerten aufweist, wobei das Kondensatorarray den Kondensator aufweist und ferner eine Schalt-Schaltungsanordnung aufweist, die so ausgeführt ist, dass sie auf der Basis eines digitalen Werts, der einer Eingangsspannung entspricht, die zu der analogen Zerhackerschaltung geliefert wird, Signale selektiv zu und von dem Kondensator leitet.
Analoge Zerhackerschaltung nach einem der Ansprüche 11 bis 13, die ferner Folgendes umfasst: einen Digital-Analog-Umwandler mit einem ersten und einem zweiten Ausgang, die die Eingangsspannung liefern.