DE102015226526A1

DE102015226526A1 - Hocheffizienz-DC-zu-DC-Wandler mit adaptiver Ausgangsstufe

Info

Publication number: DE102015226526A1
Application number: DE102015226526.9A
Authority: DE
Inventors: Kemal Ozanoglu; Selcuk Talay
Original assignee: Dialog Semiconductor UK Ltd
Current assignee: Dialog Semiconductor UK Ltd
Priority date: 2015-05-15
Filing date: 2015-12-22
Publication date: 2016-11-17
Anticipated expiration: 2035-12-23
Also published as: US20160336855A1; US9729075B2; DE102015226526B4

Abstract

Eine Schaltung und ein Verfahren zum Vorsehen einer verbesserten Effizienz für einen DCDC-Wandler. Ein Leistungswandler, aufweisend einen Abwärtswandler mit einem adaptiven Ausgang, einen adaptiven Transkonduktanzblock, der konfiguriert ist zum Evaluieren von resistiven Leistungsanteilen, einen Multipliziererblock, der konfiguriert ist zum Vorsehen von kapazitiven Leistungsanteilen, und einen Komparator, der konfiguriert ist zum Vergleichen von resistiven Leistungsanteilen und kapazitiven Leistungsanteilen zum Bestimmen der Auswahl von Zweigen des adaptiven Ausgangs. Das Verfahren für eine verbesserte Effizienz umfasst ein Vorsehen eines Schaltwandlers mit einer adaptiven Ausgangsstufe, aufweisend die Schritte eines Vorsehens eines Schaltwandlers, Evaluierens eines kapazitiven Leistungsverlusts, Evaluierens eines resistiven Leistungsverlusts, Vergleichens des kapazitiven Leistungsverlusts und des resistiven Leistungsverlusts und Anpassens der Größe der Ausgangsstufe.

Description

HINTERGRUND
GEBIET
Die Offenbarung betrifft im Allgemeinen einen DC-zu-DC-Spannungswandler und insbesondere Schaltwandlerschaltungen mit verbesserter Effizienz bei deren Bedingungen mit geringer Last.
BESCHREIBUNG DER VERWANDTEN TECHNIK
Schaltwandler für batteriebetriebene Systeme sind erforderlich, um Lastströme zu liefern. Die Lastströme von Interesse sind aus einem Bereich von 0 bis 10 A. Zusätzlich muss der Wandler eine ausgezeichnete Energieeffizienz bieten und ein Laststrom-Schalten von 0A zu dem Maximalstrom, I_max, mit einer minimalen Ausgangsspannungswelligkeit unterstützen können.
Als ein Beispiel zeigt 1 die Quellen eines Leistungsverlusts für einen synchronen Buck- bzw. Abwärtswandler. In einem Betrieb mit hoher Last dominieren die Leitungsverluste. 1 zeigt einen synchronen Abwärtswandler 100. Der synchrone Abwärtswandler 100 weist einen p-Kanal-Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET – metal oxide semiconductor field effect transistor) 110 und einen n-Kanal-MOSFET 120 auf. Ein Vor-Treiber umfasst eine p-Kanal-MOSFET-Vor-Treiber-Schaltung 115 und eine n-Kanal-MOSFET-Vor-Treiber-Schaltung 125. Die synchrone Wandlerschaltung umfasst einen Induktor 130 und einen Kondensator 140. Der Ausgang umfasst eine Last 150. Der Eingang hat eine Energieversorgung Vin 160 parallel zu einem Eingangskondensator 165. Eine Rückkopplungsschleife koppelt elektrisch den Ausgang vout(t) mit einer Steuervorrichtung 170, die ein Signal an die Vor-Treiber-Elemente 115 und 125 liefert.
Die Leitungsverluste, wie in 1 gezeigt, umfassen die MOSFET-Schalt- und Leitungsverluste der p-Kanal-MOSFET-Vorrichtung 110 und Verluste einer Body-Diode des n-Kanal-MOSFETs 120. Die Verluste der passiven Elemente umfassen den Verlust des elektrischen Serienwiderstands (ESR – electrical series resistance) des Eingangskondensators 165, des elektrischen Serienwiderstands (ESR – electrical series resistance) des Induktors 130 und den Verlust des elektrischen Serienwiderstands (ESR – electrical series resistance) des Ausgangskondensators 140.
Daher sind Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs – metal oxide semiconductor field effect transistors) mit niedrigem Ein-Widerstand (Ron) und ein Induktor mit einem niedrigen elektrischen Serienwiderstand (ESR – electrical series resistance) erforderlich, um Spezifikationen hinsichtlich einer Effizienz zu erfüllen. Jedoch werden bei Bedingungen geringer Last MOSFET-Schalt- und Gate-Treiber-Verluste signifikant, insbesondere für integrierte Wandler mit einer Betriebsfrequenz über mehrere MHz. Als Ergebnis verschlechtert sich die Effizienz, wenn der Laststrom abnimmt. Eine Leichtlasteffizienz ist ein wichtiges Anliegen in Anwendungen, in denen die digitalen Last-ICs den Großteil ihrer Zeit in einem inaktiven Modus verbringen.
Es wurden verschiedene Techniken dargelegt, um Schaltverluste bei einer Bedingung mit geringer Last zu reduzieren, die in zwei Kategorien eingeteilt werden können: variable Frequenztechniken und adaptive Ausgangsstufen.
Variable Frequenztechniken umfassen eine Pulsfrequenzmodulation (PFM – pulse frequency modulation), „Puls überspringen“ (PS – pulse-skip) und Burst-Modus-Steuerung. Der Nachteil dieser Techniken ist, dass sie im Allgemeinen zu einer schlechten Regelung der Ausgangsspannung führen aufgrund der Lastabhängigkeit einer Quellenfrequenz (fs). Diese variablen Frequenztechniken haben auch ein Problem mit elektromagnetischer Interferenz (EMI – electromagnetic interference).
Bei der Technik der adaptiven Ausgangsstufe ist die Schaltwandler-Ausgangsstufe als Segmente definiert (zum Beispiel oder auch als Finger bezeichnet), wobei Teile der adaptiven Ausgangsstufe bei Bedingungen mit geringer Last ausgeschaltet werden können, um den Kompromiss zwischen der effektiven Gate-Kapazität und dem Ein-Widerstand r_ON zu optimieren. Dies ist auch als das „geschaltete Breite“-Konzept bekannt. Eine Segmentierung wird praktisch erreicht durch Trennen der MOSFET-Gate-Struktur von Leistungs-MOSFET-Zellen in dem physikalischen Design-Layout, während das MOSFET-Drain- und Source-Metallisierungsmuster unverändert bleibt.
2A zeigt eine schematische Schaltung einer segmentierten Ausgangsstufe 200. Die Schaltung in 2A umfasst eine Leistungsstufe mit MOSFETs verschiedener Breiten, eine Segmentierung vorsehend, dargestellt zum Beispiel als 210(i), 210(j), 210(k) bis 210(n). Die Logikgatter 230(i), 230(j), 230(k) bis 230(n) sind elektrisch mit der Leistungsstufe der MOSFETs 210(i), 210(j), 210(k) bis 210(n) gekoppelt. Der Ausgang der Leistungsstufe ist mit einem Induktor 240, einer kapazitiven Last 250, einer resistiven Last 260 mit einem Ausgangssignal 280 verbunden. Das Eingangssignal 270 ist mit den Logikgattern 230(i) bis 230(n) verbunden.
Die typische Implementierung einer adaptiven Ausgangsstufe ist ein Überwachen des Ausgangsstroms und Einstellen der Anzahl von aktiven Stufen unter Verwendung einer vordefinierten Laststromschwelle, die zuvor berechnete Werte für typische Betriebsparameter sind. Ähnlich ist ein Wechseln von einem synchronen Modus zu dem PFM-Modus normalerweise durch eine vordefinierte Laststromschwelle definiert. Jedoch müssen auch verschiedene andere Betriebsbedingungsdimensionen berücksichtigt werden. Zum Beispiel sind Schaltverluste keine konstante Größe; sie sind eine Funktion von Eingangsspannung (die sich um mehr als zwei Größenordnungen ändern kann), Gate-Kapazität und Betriebsfrequenz.
Unter der Annahme, dass diese Parameter während des Schaltungsbetriebs konstant sind, verursachen die Parameter signifikante Fehler, die das System von einem Betrieb mit optimaler Effizienz abbringen. Darüber hinaus beeinflussen Effekte wie Alterung, Prozessschwankungen oder Temperatur signifikant einen Schalttransistor-„Ein-Widerstand“ (r_ON); dies kann Schätzungsfehler (zum Beispiel hinsichtlich resistiven Verlusten) erzeugen, die alle zu einer nicht optimalen Effizienz für den Schaltwandler führen.
US. Patent 8,618,783 von Oki beschreibt einen DC-zu-DC-Wandler mit einem Verfahren einer adaptiven Phasenkompensation.
IEEE Custom Integrated Circuits Conference von S. Kudva, S. Chaubey, und R. Harjani, mit dem Titel "High Power-Density Hybrid Inductive/Capacitive Converter with Area Reuse for Multi-domain DVS," (September 2014) beschreibt einen Wandler mit induktivem Wandler für große Lasten und kapazitivem Wandler für niedrigere Lasten.
IEEE Custom Integrated Circuits Conference von R. Harjani und S. Chaubey, mit dem Titel "A Unified Framework for Capacitive Series-Parallel DC-DC Converter Design," (September 2014) beschreibt Verfahren für eine DC-zu-DC-Wandlung.
US Patent RE44587 E1 von Qui et al, beschreibt einen DC-zu-DC-Wandler mit einer Treiberstufe, die adaptiv ist.
IEEE Power Electronics Letters, von S. Musunuri und P. Chapman, mit dem Titel "Improvement of Light-Load Efficiency Using Width-Switching Scheme for CMOS Transistors," IEEE Power Electronics Letters, Vol. 3, S. 105–110 (September 2005) beschreibt ein Verfahren eines Breite-Schaltens, das eine Segmentierung der Ausgangsstufe für eine Effizienz bei geringer Last verwendet.
Journal of Solid State Circuits, von S. Kudva und R. Harjani, mit dem Titel "Fully-Integrated On-Chip DC-DC Converter With a 450X Output Range," JSSC, Vol.46, Nr. 8, S. 1940–1951, August 2011, beschreibt eine Vorrichtung mit einem breiten Leistungsbereich für eine dynamische Spannungsskalierung (DVS – dynamic voltage scaling).
In diesen Ausführungsbeispielen des Standes der Technik verwendet die Lösung zum Herstellen einer Abtastschaltung in einem Schaltregler verschiedene alternative Lösungen.
ZUSAMMENFASSUNG
Es ist wünschenswert, eine Lösung für einen effizienten DC-zu-DC-Regler mit einem minimalen Leistungsverlust vorzusehen.
Es ist wünschenswert, eine Lösung mit einer Vergleichstechnik vorzusehen, die kapazitive und resistive Leistungsverluste vergleicht.
Es ist wünschenswert, eine Lösung mit einer kapazitiven (schaltenden) Verlustinformationsberechnungstechnik vorzusehen.
Eine andere weitere Aufgabe der vorliegenden Offenbarung ist, eine Lösung mit einer kapazitiven (schaltenden) Verlustinformationsberechnungstechnik unter Berücksichtigung von Eingangsversorgungsspannung, Betriebsfrequenz und Gate-Kapazität vorzusehen.
Es ist wünschenswert, eine Lösung mit einer resistiven Verlustinformationsberechnungstechnik vorzusehen.
Eine andere weitere Aufgabe der vorliegenden Offenbarung ist, eine Lösung vorzusehen mit einer resistiven Verlustinformationsberechnungstechnik für den Komparator unter Berücksichtigung einer tatsächlichen r_ON-Information und Laststrom, daher Kompensationsprozess-, Alterungs- und Temperatureffekte.
Eine Hauptaufgabe der vorliegenden Offenbarung ist, eine neue adaptive Ausgangsstufe-Größenauswahltechnik vorzusehen, die eine aktive Anzahl von Ausgangsstufensegmenten entscheidet durch Vergleichen kapazitiver (schaltender) und resistiver Leistungsverluste; unter Berücksichtigung von: Eingangsversorgungsspannung, Betriebsfrequenz, Gate-Kapazität, tatsächlicher r_ON-Information und Laststrom, um die optimale Effizienz für den Schaltwandler in allen möglichen Betriebsbedingungskompensationsvorrichtungsvariationen aufgrund von Alterung, Prozess und Temperatur zu finden.
Zusammenfassend, ein Leistungswandler, der einen adaptiven Ausgang, einen ersten adaptiven Transkonduktanzblock, der konfiguriert ist zum Evaluieren von resistiven Leistungsanteilen, einen zweiten adaptiven Transkonduktanzblock, der konfiguriert ist zum Vorsehen von kapazitiven Leistungsanteilen, und einen Komparator aufweist, der konfiguriert ist zum Vergleichen der resistiven Leistungsanteile und der kapazitiven Leistungsanteile für die Bestimmung der Auswahl von Zweigen des adaptiven Ausgangs.
Zusätzlich, ein zweites Ausführungsbeispiel eines Synchronschaltwandlers mit einer adaptiven Ausgangsstufe, die einen adaptiven Transkonduktanzblock aufweist, der konfiguriert ist zum Evaluieren von resistiven Leistungsanteilen, einen Multipliziererblock, der konfiguriert ist zum Vorsehen von kapazitiven Leistungsanteilen, einen ersten Komparator, der konfiguriert ist zum Vergleichen von resistiven Leistungsanteilen und kapazitiven Leistungsanteilen zum Bestimmen der Auswahl der Zweige des adaptiven Ausgangs, und einen zweiten Komparator, der konfiguriert ist zum Vergleichen von resistiven Leistungsanteilen und kapazitiven Leistungsanteilen zum Bestimmen der Auswahl der Zweige des adaptiven Ausgangs.
Darüber hinaus, ein drittes Ausführungsbeispiel einer Schaltung, die einen Synchronschaltwandler mit einer adaptiven Ausgangsstufe vorsieht, die eine Stromerfassung und eine Steigungsrampe aufweist, einen Fehlerverstärker, ein Kompensationsnetzwerk, einen Abwärts-SR-Flip-Flop, einen ersten und zweiten adaptiven Ausgangs-Vor-Treiber, einen Ausgangstreiber mit einem ersten und zweiten Ausgangstransistor elektrisch gekoppelt mit dem ersten und zweiten adaptiven Ausgangs-Vor-Treiber, einen Induktor elektrisch gekoppelt mit dem Ausgangstreiber, eine Induktorstromerfassungsschaltung, die elektrisch mit dem Induktor gekoppelt ist, einen Ausgangskondensator und ein Komparator-Netzwerk, das konfiguriert ist zum Evaluieren des resistiven Leistungsverlusts und des kapazitiven Leistungsverlusts.
Zusätzlich wird ein Verfahren in Übereinstimmung mit dem Ausführungsbeispiel der Offenbarung gezeigt. Ein Verfahren zum Vorsehen eines Schaltwandlers mit einer adaptiven Ausgangsstufe, das die Schritte aufweist eines ersten Schritts (a) eines Vorsehen eines Schaltwandlers, eines zweiten Schritts (b) eines Evaluierens eines kapazitiven Leistungsverlusts, eines dritten Schritts (c) eines Evaluierens eines resistiven Leistungsverlusts, eines vierten Schritts (d) eines Vergleichens eines kapazitiven Leistungsverlusts und eines resistiven Leistungsverlusts, und eines fünften Schritts (e) eines Anpassens der Größe der Ausgangsstufe.
Weitere Vorteile sind für Fachleute offensichtlich.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die vorliegende Offenbarung und die entsprechenden dadurch vorgesehenen Vorteile und Merkmale sind am besten zu verstehen und zu beurteilen bei Lektüre der folgenden detaillierten Beschreibung der Offenbarung in Verbindung mit den folgenden Zeichnungen, in denen gleiche Ziffern gleiche Elemente bezeichnen, in denen:
1 eine schematische Schaltung gemäß dem Stand der Technik eines synchronen Abwärtswandlers ist unter Hervorhebung von Quellen eines Leistungsverlusts;
2A eine schematische Schaltung einer adaptiven Ausgangsstufe ist;
2B eine schematische Schaltung einer adaptiven Ausgangsstufe ist, modifiziert basierend auf einem kapazitiven und resistiven Leistungsverlust;
3 eine Darstellung eines kapazitiven und resistiven Leistungsverlusts eines typischen Ausgangstreibertransistors ist;
4A, 4B und 4C schematische Schaltungen der Komponenten und idealen Elemente in Übereinstimmung mit dem ersten Ausführungsbeispiel der Offenbarung sind;
5 eine Darstellung der Simulationsergebnisse eines typischen Betriebs ist;
6 eine Vergleichsdarstellung des adaptiven Ausgangsstufe-Abwärtswandlers und des herkömmlichen Abwärtswandlers ist;
7A, 7B und 7C schematische Schaltungen in Übereinstimmung mit dem ersten Ausführungsbeispiel eines synchronen Abwärtswandlers mit zwei Komparatoren sind;
8A, 8B und 8C schematische Schaltungen in Übereinstimmung mit dem zweiten Ausführungsbeispiel eines synchronen Abwärtswandlers mit einem einzigen Komparator sind; und
9 ein Verfahren in Übereinstimmung mit dem ersten Ausführungsbeispiel der Offenbarung ist.
DETAILLIERTE BESCHREIBUNG
Die Offenbarung sieht eine neue Größenauswahltechnik für eine adaptive Ausgangsstufe vor, die hinsichtlich einer aktiven Anzahl von Ausgangsstufensegmenten entscheidet. Durch Vergleichen kapazitiver (schaltender) und resistiver Leistungsverluste (unter Berücksichtigung von Eingangsversorgungsspannung, Betriebsfrequenz, Gate-Kapazität, tatsächlicher r_ON-Information und Laststrom) wird die optimale Effizienz für den Schaltwandler in allen möglichen Betriebsbedingungskompensationsvorrichtungsvariationen aufgrund Alterung, Prozess, Temperatur erlangt.
Die vorliegende Offenbarung umfasst eine Ausgangsstufe mit adaptiver Breite für einen DCDC-Wandler. Eine Vergleichstechnik wird verwendet, die kapazitive (schaltende) und resistive Leistungsverluste vergleicht. Die kapazitive (schaltende) Verlustinformationsberechnungstechnik berücksichtigt die Eingangsversorgungsspannung, die Betriebsfrequenz und die Gate-Kapazität. Die resistive Verlustinformationsberechnungstechnik für den Komparator berücksichtigt die tatsächliche r_ON-Information und den Laststrom, und kompensiert somit Prozess-, Alterungs- und Temperatureffekte.
Es ist möglich, ron von Durchlassvorrichtungen zu überwachen: zum Beispiel durch den Spannungsabfall an dem LX-Knoten, da wir auch den Laststrom messen können, ron = ΔV_onLX/I_LOAD. Unter der Annahme des synchronen Modus (PWM-Modus) und unter der Annahme, dass Vin (vbat) konstant ist, dann, wenn sich ron von Durchlassvorrichtungen mit dem Laststrom I_LOAD (abrupt) ändern, dann existiert die adaptive Ausgangsstufe. Wenn unter der Annahme, Iload ist konstant und ron der Durchlassvorrichtung ändert sich mit Vin auf eine nichtmonotone Weise, dann gibt es eine zusätzliche Regelschleife zum Manipulieren der adaptiven Ausgangsstufe, die Vin berücksichtigt. Nach dem Sammeln von Daten hinsichtlich Laststrom I_LOAD, der Eingangsspannung Vin und einer Größe der adaptiven Ausgangsstufe, können dann die Kriterien festgelegt werden und die Betriebsfähigkeit einer weiteren Regelschleife kann evaluiert werden. Wenn die Regelschleife eine resistive Leistung mit einer kapazitiven Leistung vergleicht, dann verwendet sie die grundlegenden Prinzipien, die in dieser Offenbarung definiert werden.
Ein kapazitiver Leistungsverlust eines Schalt-MOSFETs mit einer Anzahl von Fingern n_f und unter der Annahme einer Näherung erster Ordnung ist gegeben durch: P_c = n_fC_ggfV 2 / DD (1)
Resistiver Leistungsverlust eines MOSFETs mit einer Anzahl von Fingern n_f und unter Annahme einer Näherung erster Ordnung ist gegeben durch:
wobei r_on der Schaltwiderstand ist und I_L der Drain-Strom ist.
2B ist eine schematische Schaltung einer adaptiven Ausgangsstufe, modifiziert basierend auf kapazitivem und resistivem Leistungsverlust. 2B zeigt die adaptive segmentierte Ausgangsstufe 210, Frequenzkompensations- und Steuerlogikblock 220 und einen Funktionsblock für die Entscheidung der Segmentgröße 225. Wie in 2A sind der Induktor 240, die kapazitive Last 250 und die resistive Last 260 elektrisch mit der Ausgangsspannung VOUT 280 gekoppelt. Der Frequenzkompensations- und Steuerlogikblock empfängt Eingangssignale von der Referenzspannung VREF 221 und der Ausgangsspannung VOUT 222. Der Funktionsblock, der die Segmentgröße entscheidet, empfängt ein Eingangssignal, das mit kapazitiver Leistung 227 und resistiver Leistung 229 assoziiert ist.
3 vergleicht kapazitive und resistive Leistungsverluste eines typischen Abwärts-Treibertransistors (L = 0,25u) für I_L = 100 mA und V_DD steigend von 2,5V auf 5,5V. Dies ist ein typischer Versorgungsspannungsbereich für batteriebetriebene tragbare Einzelzelle-Systeme.
Die vorgeschlagene adaptive Ausgangsstufe entscheidet eine aktive Anzahl von Segmenten (Finger) durch Vergleichen von kapazitiven und resistiven Leistungsverlusten, und erreicht eine optimale Effizienz durch d.h. Erhöhen der Anzahl von Segmenten, wenn der Laststrom (somit resistiver Verlust) zunimmt. Die vorgeschlagene Vergleichsprozedur ist wie folgt: P_C <> P_R (3)
ein Kondensatorstrom I_C wird derart definiert, dass
wobei t gleich 1/f ist. Ebenfalls berücksichtigt wird
wobei V_sense der durchschnittliche Spannungsabfall an den Treibertransistor-Drain- und Source-Anschlüssen ist.
Gleichung (4) kann nun ausgedrückt werden als: n_SI_CV_DD <> I_LV_sense (7)
Durch Dividieren beider Seiten des Ausdrucks (um einen Stromkomparator zu erlangen) wird erhalten:
wobei V_senseI_L/V_DD als ein adaptiver gm-Block zu implementieren ist. Die linke Seite (LHS – left hand side) der Gleichung n_S·I_C kann als ein Strom-DAC mit einem Eingangsstrom von I_C und n_S als die Anzahl von ausgewählten Zweigen implementiert werden.
Zwei mögliche Verfahren werden betrachtet, um Strom I_C zu erzeugen, der in (5) definiert ist. Das erste und einfachste Verfahren ist ein Aufbauen einer „Strom-Regelschleife“, wobei ein variierender Strom (I_C) einen C_gg-Kondensator in einer gegebenen Zeit t lädt. Die Schleife versucht, I_C derart anzupassen, dass in der gegebenen Zeit t die Spannung an dem Kondensator gleich zu- ist, d.h. die Hälfte von V_DD, ansonsten ändert die Schleife I_C entsprechend. Ein einfacheres Verfahren, das in dem nächsten Abschnitt implementiert und simuliert wird, ist wie folgt:
Wir definieren eine Kondensatorspannung V_C2 derart, dass:
zu implementieren ist als die Spannung eines Kondensators C_gg, geladen von einem Referenzstrom I_R (d.h. 1uA) für einen Zeitrahmen von t. I_C ist dann gleich:
wobei V_DDI_R/V_C2 als ein adaptiver gm-Block und die Energieversorgungsspannung V_DD als der Eingang dieses gm-Blocks zu implementieren ist.
Die 4A, 4B und 4C sind schematische Darstellungen der Komponenten und idealen Elemente in Übereinstimmung mit dem ersten Ausführungsbeispiel der Offenbarung. Die 4A, 4B und 4C umfassen die Elemente, wie aufgezählt,
die Stromerfassung und die Steigungsrampe für den Abwärtswandler 410
das Fehlerverstärker- und Kompensationsnetzwerk 420
Abwärts-SR_FF zum Erzeugen eines Arbeitszyklus 430
adaptiver Ausgangsstufe-Vor-Treiber 440 und 445: der SR_FF-Ausgang wird in 8 NAND-Gatter zugeführt, die die aktiven PMOS-Treibertransistoren zusammen mit finger_sel-Decodiererblock (unter Verwendung von nf) auswählen PMOS-Treibertransistoren 450, wobei der NMOS normalerweise in dem Treiberschaltung-Pulldown-Teil des Treibers mit einer idealen Diode zur Vereinfachung ersetzt wird, Induktor und Idealstromerfassung 460 Ausgangskondensator 470, durchschnittliche Ausgangsstromerfassung 480 – hier implementiert durch Überwachen des Induktorstroms und dann durch einen RC-Filter, PMOS-Treiber 490 Spannungsabfallerfassung – implementiert mit idealen Schaltern, um ΔV abzutasten, wenn der Transistor EIN ist, der Ausgang dieses Blocks ist V_sense der Gleichung-7. Der Laststrom geteilt durch die Energieersorgungsspannung, I_L/V_DD, wird als ein adaptiver gm-Block 4010 implementiert (in anderen Worten Gm = I_L/V_DD), der Eingang dieses Blocks ist V_sense, somit ist der Ausgang dieses Blocks V_sense × I_L/V_DD, wie in (Gleichung-8) definiert, um den resistiven Leistungsanteil der Gleichung zu berechnen. Block 4011 zum Erzeugen von I_C, definiert durch die Gleichung 9 und 10, wobei ein Strompuls der Zeitdauer t einen PMOS-Kondensator C_gg lädt, I_R/V_C2 wird als adaptiver gm-Block implementiert (Gm = I_R/V_C2) mit V_DD als der Eingang dieses gm-Blocks. Somit wird der Ausgang von 11 V_DD × I_R/V_C2, wie in Gleichung-10 definiert.
(11) Der Schaltungsblock 4011 umfasst die Eingänge Vin, Ir und Vr, und dessen Ausgang ist V_Ic. Die Eingangssignale 4014 umfassen vdc-Generator vdc = 1,25 vdd, einen MOSFET in Kondensatorkonfiguration und eine Pulsgeneratorstromquelle. Die Signale von 4014 umfassen vdc-Signale, vdc = 20 u, vdc = vdd, und vdc = 1,25 vdd Signale.
(12) Der Multipliziererblock 4012, wo der Ausgang von 11 multipliziert wird mit (nf + 1) oder die Anzahl der ausgewählten Stufen. Der Ausgang des Multipliziererblocks 4012 ist der kapazitive Leistungsanteil der Gleichung (zum Beispiel Gleichung 8).
(13) Der Komparator 4013 vergleicht den resistiven Leistungsanteil res_pow und kapazitiven Leistungsanteil cap_pow und entscheidet die Anzahl von ausgewählten Zweigen (nf ist der Ausgang). Der Komparator 4013 umfasst auch ein Taktsignal clk_cnt. In diesem Simulationsaufbau ist der Komparator derart definiert, dass nf um 1 zunimmt, wenn ein resistiver Verlust 20% mehr als ein kapazitive Verlust ist, und nf wird um 1 verringert, wenn ein resistiver Verlust 20% weniger ist als ein kapazitiver Verlust. Die Beziehung zwischen resistivem Verlust und kapazitivem Verlust kann von 1% bis 100% reichen. Bei einer unteren Grenze von 1% oder weniger, gibt es zu viel Umschalten an dem Ausgang des (resistiver Verlust vs. kapazitiver Verlust) Komparators. An der oberen Grenze von 100% hat die offenbarte Schaltung bei weitem keinen optimalen Effizienzbetrieb (zum Beispiel kapazitiver Verlust wäre 80% mehr als resistiver Verlust, aber noch immer würde sich der Ausgang des Komparators nicht ändern). Dieser Komparator kann auch auf verschiedene Weise definiert werden. Der res_pow-Eingang mit dem vin_p-Signal gekoppelt und der cap_pow-Eingang ist mit dem vin_n-Signal gekoppelt.
5 ist eine Darstellung der Simulationsergebnisse 500 eines typischen Betriebs 510, 520 und 530. Die Simulationsergebnisse für den typischen Betrieb (Setzen von nf) sind in der 5 für die Ausgangsspannung 510 gegeben. Die Darstellung 520 der 5 umfasst eine Widerstandsspannung 525 und eine Kondensatorspannung 527. Die Darstellung 530 der 5 umfasst eine nf-Spannung. Während der Simulation vergleicht der Komparator einen resistiven Leistungsverlust und einen kapazitiven Leistungsverlust und entscheidet einen Wert von nf derart, dass beide Verluste gleich sind.
Um eine Funktionsfähigkeit zu verifizieren, ob das System die richtigen kapazitiven und resistiven Leistungsverlustwerte finden kann, wird die folgende analytische Prüfung für den Simulationsfall von 5 durchgeführt, mit den folgenden extrahierten Werten und Parametern:

• Eingangskapazität von Treiber-MOS/Einzelstufe = 12pF (bei 2 V vorgespannt)
• Treiber r_on/Einzelstufe = 0,58Ω
• Frequenz = 1 MHz
• Eingangsspannung V_DD = 5 V
• Laststrom = 0,25 A
• Arbeitszyklus bei gegebenem Betriebspunkt = 20,1%
• ausgewählte Anzahl von Stufen = 5 (nf = 4, beginned von 0)
• cap_pow-Wert = 320u (extrahiert von 5 527, Ausgang von Block (12) 4012 von 4C)
• res_pow-Wert = 295u (extrahiert von 5 525, Ausgang von Block (10) 4010 von 4B)

P_{C, aus Simulation} = V_DD × cap_pow = 5 × 320u = 1,6mW

P_C = n_sC_ggfV 2 / DD = 5 × 12p × 1M × 25 = 1,5mW

P_{R, aus Simulation} = V_DD × res_pow = 5 × 295u = 1,475mW

6 zeigt Effizienzvergleichsdarstellungen 600 als eine Funktion der Stromlast, einschließlich eines Vergleichs der adaptiven Ausgangsstufe und eines herkömmlichen Abwärtswandlers 610, und eine zweite Darstellung einer Anzahl von Fingern nf 630. Aus dem Vergleich der Abwärts-Effizienz 615 der adaptiven Ausgangsstufe zu herkömmlichem Abwärts 620. Die Darstellung 630 der Anzahl von Stufen für den adaptiven Ausgang zeigt die Änderungen von nf 635 als eine Funktion der Stromlast. Der herkömmliche Abwärtswandler 620 ist für den Fall einer festen Anzahl von Stufen (nf = 7). Eine signifikante Effizienzverbesserung kann bei geringem Laststrom beobachtet werden.
Die 7A, 7B und 7C sind eine schematische Darstellung der Komponenten und idealen Elemente in Übereinstimmung mit dem ersten Ausführungsbeispiel der Offenbarung. Die 7A, 7B und 7C umfassen die Elemente, wie aufgezählt:

(a) Stromerfassung und Steigungsrampe für den Abwärtswandler 710,
(b) Fehlerverstärker- und Kompensationsnetzwerk 720,
(c) SR-Logikgatter-Abwärts-SR_FF zum Erzeugen von Arbeitszyklus 730,
(d) erste und zweite adaptive-Ausgangsstufe-Vor-Treiberlogik 740A und 740B und Vor-Treiber 745A und 745B. Der SR_FF-Ausgang wird in 8 NAND-Gatter zugeführt, die die aktiven PMOS-Treibertransistoren zusammen mit finger_sel-Decodiererblock (unter Verwendung von nf) auswählen,
(e) erste und zweite Treibertransistoren 750A und 750B,
(f) Induktor- und idealer-Strom-Erfassung 760,
(g) Ausgangskondensator 770,
(h) NGATE-Schaltnetzwerk 790A und 790B mit zwei Schaltern und zwei Widerstandselementen,
(i) adaptiver Block 7010A und 7010B mit Induktorstromeingang und vdd-Eingang zum Vorsehen von Widerstandsleistung res_pow,
(j) Schaltungsblock 7011A und 7011B, gefolgt von Block 7012A beziehungsweise 7012B
(k) Vergleichsschaltungsblock 7013A und 7013B zum Vergleichen der Widerstandsleistung res_pow, und der Kondensatorleistung cap_pow und Taktsignal clk_cnt und ein Fingerauswahlblock.

Die 8A, 8B und 8C sind schematische Darstellungen 800 in Übereinstimmung mit dem zweiten Ausführungsbeispiel eines synchronen Abwärtswandlers mit einem einzelnen Komparator. Die 8A, 8B und 8C zeigen ein Ausführungsbeispiel mit einem einzelnen Komparator, wobei kapazitive und resistive Verluste beider Durchlassvorrichtungen miteinander verglichen werden. Das adaptive Segment weist eine NMOS- und PMOS-Einheit-Durchlassvorrichtung auf. In diesem Ausführungsbeispiel wird der kapazitive Verluste für jeden Schaltzyklus für ein adaptives Segment sowie der resistive Verlust berechnet unter Verwendung: ΔV = D’ × ΔV_PMOS+ DΔV_NMOS oder ΔV = I_sense × (D’ × R_PMOS+ D × R_NMOS)
Die 8A, 8B und 8C bestehen aus den folgenden Blöcken

(1) Schaltungsblock 810 und 820, deren Ausgang cap_pow ist;
(2) Schaltungsblock 830 und 835, wobei der Schaltungsblock 830 ein Komparator ist, der Widerstandsleistung res_pow und Kapazitätsleistung cap_pow vergleicht;
(3) Schaltungsblock 840, der konfiguriert ist zum Vorsehen von Signal V_ramp und Vc_buck
(4) Komparator 850, dessen Eingänge das Eingangssignal V_ramp und das Referenzsignal Vc_buck vergleichen;
(5) RS-Flip-Flop 852 und Logikblock 854, wobei der Eingang in den SR-Block Vreset und Vset ist, und Logikgatter 854 konfiguriert ist zum Bestimmen der Fingerauswahl
(6) Vor-Treiberschaltungen 860A und 860B, die konfiguriert sind zum Vorsehen von Empfangssignalen von Logikblock 854, und Treiberschaltungselement einer Ausgangsstufe PMOS 865A und NMOS 865B, konfiguriert zum Empfangen von Signalen von den Vor-Treiberschaltungen 860A beziehungsweise 860B;
(7) Schaltnetzwerk und Widerstand/Kondensatornetzwerk 870 zur Ausgabe einer Erfassungsspannung v_sense;
(8) Widerstands- und Kondensator-Filterblock 880, der konfiguriert ist zum Evaluieren der Induktorstromkopie ILcopy und eines durchschnittlichen Induktorstromdurchschnitts IL_avg;
(9) Widerstandsleistungevaluierungs-Logikblock 890, der konfiguriert ist zum Empfangen eines durchschnittlichen Induktorstroms IL_avg.

9 beschreibt das Verfahren 900 in Übereinstimmung mit den Ausführungsbeispielen der Offenbarung. Ein Verfahren 900 zur Verbesserung einer Effizienz in einem Schaltwandler mit einer adaptiven Ausgangsstufe besteht aus den Schritten:
Ein erster Schritt 910 (a) zum Vorsehen eines Schaltwandlers, ein zweiter Schritt 920 (b) zum Evaluieren eines kapazitiven Leistungsverlusts, ein dritter Schritt 930 (c) zum Evaluieren eines resistiven Leistungsverlusts, ein vierter Schritt 940 (d) zum Vergleichen des kapazitiven Leistungsverlusts und des resistiven Leistungsverlusts, und ein fünfter Schritt 950 (e) zum Anpassen der Größe der Ausgangsstufe.
Weiter umfasst das Verfahren ferner einen Schaltungsblock, dessen Ausgang eine kapazitive Leistung ist, einen Schaltungsblock, dessen Ausgang eine resistive Leistung ist, einen Komparator, ein Schaltungsblock zum Vorsehen des Signals Vramp und Vc_buck, einen Komparator zum Vergleichen des Eingangssignals Vramp und des Referenzsignals Vc_buck, einen RS-Flip-Flop, einen Fingerauswahllogikblock, eine Vor-Treiber-Schaltung, ein Treiberschaltungselement, ein Schaltnetzwerk, ein Spannungserfassungs-Widerstands/Kondensator-Netzwerk, einen Widerstands- und Kondensator-Filterblock. Zusätzlich ist der Widerstands- und Kondensator-Filterblock derart, um die Induktorstromkopie ILcopy und den durchschnittlichen Induktorstromdurchschnitt IL_avg zu evaluieren. Zusätzlich empfängt der resitive-Leistung-Evaluierungs-Logikblock einen durchschnittlichen Induktorstrom IL_avg.
Das Verfahren des Ausführungsbeispiels einer adaptiven Ausgangsstufe ist auf alle Schaltwandler anwendbar (zum Beispiel Abwärts-, Abwärts-Aufwärts-Wandler und Aufwärtswandler). Als Abwärts-Aufwärts-Wandler, der vier Schalter verwendet, kann die Verbesserung signifikanter sein.
Alternative Ausführungsbeispiele, die funktionell äquivalent sind, können implementiert werden. Komparator-Schaltungsblöcke können unterschiedlich implementiert werden, um eine schnellere Schaltungsreaktion vorzusehen. Die vorliegende Offenbarung ist nicht abhängig von dem Komparatorverhalten, außer von dem Vergleich der resistiven und kapazitiven Leistung.
In der vorliegenden Implementierung, können Vor-Treiber-Schaltungen einen zusätzlichen kapazitiven Leistungsverlust erzeugen. Alternative Ausführungsbeispiele mit Korrekturfaktoren können in Schaltungsblöcke zum Erhöhen des geschätzten kapazitiven Verlusts implementiert werden.
Darüber hinaus können alternative Ausführungsbeispiele eine PMOS-Treiberspannungs-Erfassung umfassen, wobei ΔV = I_sense × R_PMOS, wobei R_PMOS ein kleineres Replikat eines PMOS-Durchlasstransistors ist.
In dieser Offenbarung ist die Linearität des Ausgangszustands für die Funktionsfähigkeit nicht entscheidend. Die adaptiven Ausgangsstufensegmente müssen nicht linear sein, sondern können logarithmisch sein – oder jede Funktion, solange sie monoton ist.
Das Ausführungsbeispiel in den 4A, 4B und 4C zeigt eine PMOS-Durchlassvorrichtung und eine Diode des Abwärtswandlers. Die Erfindung ist auch auf synchrone Schaltwandler anwendbar, wo sowohl NMOS- als auch PMOS-Durchlassvorrichtungen verwendet werden.
Es sollte angemerkt werden, dass die Beschreibung und die Zeichnungen die Prinzipien der vorgeschlagenen Verfahren und Systeme lediglich veranschaulichen. Es ist somit offensichtlich, dass Fachleute auf dem Gebiet in der Lage sind, verschiedene Anordnungen zu entwickeln, die, obwohl hier nicht explizit beschrieben oder gezeigt, die Prinzipien der Erfindung verkörpern und in ihrem Sinn und Umfang aufgenommen sind. Weiter sind alle hier angeführten Beispiele hauptsächlich ausdrücklich nur für pädagogische Zwecke vorgesehen, um den Leser beim Verständnis der Prinzipien der vorgeschlagenen Verfahren und Systeme und der Konzepte zu unterstützen, die von den Erfindern zur Weiterentwicklung der Technik beigetragen werden, und sollen als ohne Einschränkung auf derartige spezifisch angeführte Beispiele und Bedingungen angesehen werden. Außerdem sollen alle hier gemachten Aussagen, die Prinzipien, Aspekte und Ausführungsbeispiele der Offenbarung rezitieren, sowie spezifische Beispiele davon, deren Äquivalente umfassen.
Weitere Vorteile sind für Fachleute auf dem Gebiet offensichtlich. Die obige detaillierte Beschreibung der Offenbarung und die hier beschriebenen Beispiele wurde zum Zweck einer Veranschaulichung und Beschreibung präsentiert. Während die Prinzipien der Offenbarung oben in Verbindung mit einer spezifischen Vorrichtung beschrieben wurden, ist offensichtlich, dass diese Beschreibung nur beispielhaft ist und keine Einschränkung des Umfangs der Offenbarung.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 8618783 [0012]
US 44587 E1 [0015]

Zitierte Nicht-Patentliteratur

IEEE Custom Integrated Circuits Conference von S. Kudva, S. Chaubey, und R. Harjani, mit dem Titel “High Power-Density Hybrid Inductive/Capacitive Converter with Area Reuse for Multi-domain DVS,” (September 2014) [0013]
IEEE Custom Integrated Circuits Conference von R. Harjani und S. Chaubey, mit dem Titel “A Unified Framework for Capacitive Series-Parallel DC-DC Converter Design,” (September 2014) [0014]
IEEE Power Electronics Letters, von S. Musunuri und P. Chapman, mit dem Titel “Improvement of Light-Load Efficiency Using Width-Switching Scheme for CMOS Transistors,” IEEE Power Electronics Letters, Vol. 3, S. 105–110 (September 2005) [0016]
Journal of Solid State Circuits, von S. Kudva und R. Harjani, mit dem Titel “Fully-Integrated On-Chip DC-DC Converter With a 450X Output Range,” JSSC, Vol.46, Nr. 8, S. 1940–1951, August 2011 [0017]

Claims

Ein Leistungswandler, der aufweist: einen adaptiven Ausgang; einen ersten adaptiven Transkonduktanzblock, der konfiguriert ist zum Evaluieren von resistiven Leistungsanteilen; einen zweiten adaptiven Transkonduktanzblock, der konfiguriert ist zum Vorsehen von kapazitiven Leistungsanteilen; und einen Komparator, der konfiguriert ist zum Vergleichen der resistiven Leistungsanteile und der kapazitiven Leistungsanteile für die Bestimmung der Auswahl von Zweigen des adaptiven Ausgangs.
Der Leistungswandler gemäß Anspruch 1, der weiter aufweist: eine Stromerfassung, die konfiguriert ist zum Erfassen von Strom in dem adaptiven Ausgang; eine Steigungsrampe, die konfiguriert ist zum Erfassen von Übergängen in dem adaptiven Ausgang; einen Fehlerverstärker zum Vergleichen des adaptiven Ausgangs mit einer Referenzspannung; ein Kompensationsnetzwerk; und einen Abwärts-SR-Flip-Flop, der konfiguriert ist zum Erzeugen eines Arbeitszyklus, der elektrisch mit dem Komparator gekoppelt ist.
Der Leistungswandler gemäß Anspruch 1, der weiter einen adaptiven Vor-Treiber aufweist, der mit dem adaptiven Ausgang elektrisch gekoppelt ist.
Der Leistungswandler gemäß Anspruch 3, der weiter einen Induktor aufweist, der mit dem adaptiven Ausgang elektrisch gekoppelt ist.
Der Leistungswandler gemäß Anspruch 2, wobei der Leistungswandler ein Abwärtswandler ist.
Der Leistungswandler gemäß Anspruch 2, wobei eine Fehlerverstärkerausgangsspannung eine Rücksetzspannung an dem Abwärts-SR-Flip-Flop herstellt.
Der Leistungswandler gemäß Anspruch 6, wobei der Abwärts-SR-Flip-Flop mit dem adaptiven Vor-Treiber elektrisch gekoppelt ist.
Der Leistungswandler gemäß Anspruch 3, wobei der adaptive Vor-Treiber eine Anzahl von Fingern des adaptiven Ausgangs bestimmt.
Der Leistungswandler gemäß Anspruch 3, wobei der adaptive Vor-Treiber eine MOSFET-Breite des adaptiven Ausgangs bestimmt.
Der Leistungswandler gemäß Anspruch 3, wobei der adaptive Vor-Treiber mit NAND-Logikgattern gekoppelt ist.
Der Leistungswandler gemäß Anspruch 10, wobei die NAND-Logikgatter eine Ausgangsstufe wählen, die aktive p-Kanal-MOSFET-Vorrichtungen aufweist.
Der Leistungswandler gemäß Anspruch 10, wobei die NAND-Logikgatter den aktiven p-Kanal-MOSFET in Verbindung mit einem Fingerauswahl-Decodiererblock auswählen.
Der Leistungswandler gemäß Anspruch 4, wobei das Induktorstrom-Erfassungsnetzwerk eine durchschnittliche Ausgangsstromerfassung vorsieht durch Überwachen des Induktors.
Der Leistungswandler gemäß Anspruch 12, wobei die durchschnittliche Ausgangsstromerfassung durch einen RC-Filter vorgesehen wird.
Der Leistungswandler gemäß Anspruch 12, wobei der adaptive Ausgang eine Spannungsabfallerfassung mit idealen Schaltern vorsieht, um den PMOS-Treibertransistors abzutasten, wenn der PMOS-Treibertransistor in einem Ein-Zustand ist.
Der Leistungswandler gemäß Anspruch 1, der weiter einen Kondensator aufweist, der elektrisch mit dem Ausgang verbunden ist.
Der Leistungswandler gemäß Anspruch 1, wobei der Multipliziererblock mit einer Anzahl von ausgewählten Stufen zur Evaluierung des kapazitiven Leistungsverlusts multipliziert wird.
Der Leistungswandler gemäß Anspruch 1, wobei der Multipliziererblock mit einer Anzahl von Fingern einer Ausgangsstufe zur Evaluierung eines kapazitiven Leistungsverlusts multipliziert wird.
Der Leistungswandler gemäß Anspruch 1, wobei das Komparator-Netzwerk, das konfiguriert ist zum Evaluieren eines resistiven Leistungsverlusts und eines kapazitiven Leistungsverlusts, eine Anzahl von ausgewählten Fingern entscheidet.
Der Leistungswandler gemäß Anspruch 19, wobei die Anzahl von ausgewählten Fingern um Eins zunimmt, wenn der resistive Leistungsverlust 20% mehr als der kapazitive Leistungsverlust ist.
Der Leistungswandler gemäß Anspruch 1, wobei ein Strom I_C als eine Funktion einer Energieversorgungsspannung V_DD, eines Referenzstroms I_R und einer Kondensatorspannung V_C2 definiert ist, gleich zu
wobei V_DDI_R/V_C2 als der zweite adaptive Transkonduktanzblock und die Energieversorgungsspannung V_DD als ein Eingang des zweiten adaptiven Transkonduktanzblocks implementiert ist.
Der Leistungswandler gemäß Anspruch 19, wobei die Anzahl der ausgewählten Finger um Eins abnimmt, wenn der resistive Leistungsverlust 20% weniger als der kapazitive Leistungsverlust ist.
Der Leistungswandler gemäß Anspruch 19, wobei der resistive Leistungsverlust zwischen 1 und 100% weniger als der kapazitive Leistungsverlust ist.
Ein Synchronschaltwandler mit einer adaptiven Ausgangsstufe, der aufweist: einen adaptiven Transkonduktanzblock, der konfiguriert ist zum Evaluieren von resistiven Leistungsanteilen; ein Multipliziererblock, der konfiguriert ist zum Vorsehen von kapazitiven Leistungsanteilen; einen ersten Komparator, der konfiguriert ist zum Vergleichen von resistiven und kapazitiven Leistungsanteilen zum Bestimmen einer Auswahl von Zweigen des adaptiven Ausgangs; und einen zweiten Komparator, der konfiguriert ist zum Vergleichen von resistiven und kapazitiven Leistungsanteilen zum Bestimmen einer Auswahl von Zweigen des adaptiven Ausgangs.
Der Synchronschaltwandler gemäß Anspruch 24, der weiter aufweist: eine Stromerfassung und eine Steigungsrampe, die mit dem adaptiven Ausgang gekoppelt ist; einen Fehlerverstärker, um den adaptiven Ausgang mit einer Referenzspannung zu vergleichen; ein Kompensationsnetzwerk; einen Abwärts-SR-Flip-Flop, der mit dem ersten Komparator und dem zweiten Komparator elektrisch gekoppelt ist; einen ersten und einen zweiten adaptiven Vor-Treiber; einen adaptiven Ausgang, der mit dem ersten und zweiten adaptiven Vor-Treiber elektrisch gekoppelt ist; einen Induktor, der mit dem adaptiven Ausgang elektrisch gekoppelt ist; und eine Induktorstromerfassungsschaltung, die mit dem Induktor elektrisch gekoppelt ist.
Der Synchronschaltwandler gemäß Anspruch 25, wobei der adaptive Ausgang einen ersten und einen zweiten Ausgangstransistor aufweist.
Der Synchronschaltwandler gemäß Anspruch 26, wobei der erste Ausgangstransistor ein PMOS-Transistor ist und der zweite Ausgangstransistor ein NMOS-Transistor ist.
Der Synchronschaltwandler gemäß Anspruch 27, wobei der erste Komparator mit dem ersten Ausgangstransistor gekoppelt ist und der zweite Komparator mit dem zweiten Ausgangstransistor gekoppelt ist.
Der Synchronschaltwandler gemäß Anspruch 28, wobei kapazitive und resistive Verluste des ersten Ausgangstransistors und des zweiten Ausgangstransistors getrennt evaluiert werden.
Ein Synchronschaltwandler mit einer adaptiven Ausgangsstufe, der aufweist: eine Stromerfassung und eine Steigungsrampe; einen Fehlerverstärker zum Vergleichen einer adaptiven Ausgangsspannung mit einer Referenzspannung; ein Kompensationsnetzwerk; einen ersten und einen zweiten adaptiven Vor-Treiber; einen Ausgangstreiber mit einem ersten und einem zweiten Ausgangstransistor elektrisch gekoppelt mit dem ersten und dem zweiten adaptiven Vor-Treiber; einen Induktor, der mit dem Ausgangstreiber elektrisch gekoppelt ist; eine Induktorstromerfassungsschaltung, die mit dem Induktor elektrisch gekoppelt ist; einen Ausgangskondensator; ein Komparator-Netzwerk, das konfiguriert ist zum Evaluieren des resistiven Leistungsverlusts und des kapazitiven Leistungsverlusts; einen Abwärts-SR-Flip-Flop, der mit dem Komparator-Netzwerk elektrisch gekoppelt ist.
Der Synchronschaltwandler gemäß Anspruch 30, wobei der erste Ausgangstransistor und der zweite Ausgangstransistor konfiguriert sind zum Vergleichen kapazitiver und resistiver Verluste, die gleichzeitig evaluiert werden.
Ein Verfahren zum Vorsehen eines Schaltwandlers mit einer adaptiven Ausgangsstufe, das die Schritte aufweist: (a) Vorsehen eines Schaltwandlers; (b) Evaluieren eines kapazitiven Leistungsverlusts; (c) Evaluieren eines resistiven Leistungsverlusts; (d) Vergleichen des kapazitiven Leistungsverlusts und des resistiven Leistungsverlusts; und (e) Anpassen der Größe der Ausgangsstufe.
Das Verfahren gemäß Anspruch 32, wobei der Schaltwandler mit der adaptiven Ausgangsstufe weiter aufweist eine Stromerfassung und eine Steigungsrampe, einen Fehlerverstärker, ein Kompensationsnetzwerk, einen Abwärts-SR-Flip-Flop, einen adaptiven Vor-Treiber, einen Ausgangstreiber, einen Induktor, eine Induktorstromerfassungsschaltung, einen Ausgangskondensator und ein Komparator-Netzwerk.
Das Verfahren gemäß Anspruch 33, wobei der Schaltwandler ein Synchronschaltwandler ist.
Das Verfahren gemäß Anspruch 34, wobei der Schaltwandler weiter einen ersten und einen zweiten Ausgangstransistor aufweist.