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Technisches Gebiet
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Die vorliegende Anmeldung bezieht sich auf das Gebiet von Anzeigetechnologien, insbesondere auf ein Substrat für einen Dünnfilmtransistor (TFT, engl.: Thin-Film Transistor), ein Anzeigefeld und eine Anzeigevorrichtung.
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Hintergrund
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Anzeigevorrichtungen werden mehr und mehr populär. Bei einer aktuellen Verwendung gibt es jedoch ein Problem, dass eine wechselseitige Umstellung zwischen dem 3D-Anzeigemodus und einem 2D-Anzeigemodus bei der Anzeigevorrichtung ungünstig ist.
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Zusammenfassung
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Ausführungsformen der vorliegenden Erfindung stellen ein Substrat für ein TFT-Array, ein Anzeigefeld und eine Anzeigevorrichtung bereit.
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Gemäß einem ersten Aspekt stellt eine Ausführungsform der vorliegenden Erfindung ein Substrat für ein TFT-Array bereit, welches umfasst: eine Mehrzahl von Gate-Leitungen, einen ersten Gate-Treiberschaltkreis, einen zweiten Gate-Treiberschaltkreis, eine erste Taktsignalleitung, eine zweite Taktsignalleitung, eine dritte Taktsignalleitung, eine vierte Taktsignalleitung, eine erste Initialsignalleitung und eine zweite Initialsignalleitung, wobei
der erste Gate-Treiberschaltkreis m Stufen von ersten Wiederholungseinheiten aufweist, wobei jede Stufe der ersten Wiederholungseinheit ein erstes Schieberegister aufweist und das erste Schieberegister einen ersten Eingabeanschluss, einen ersten Taktsignalanschluss, einen dritten Taktsignalanschluss und einen ersten Ausgabeanschluss, welcher mit der entsprechenden Gate-Leitung verbunden ist, aufweist;
der zweite Gate-Treiberschaltkreis n Stufen von zweiten Wiederholungseinheiten aufweist, wobei jede Stufe der zweiten Wiederholungseinheit ein zweites Schieberegister aufweist und
das zweite Schieberegister einen zweiten Eingabeanschluss, einen zweiten Taktsignalanschluss, einen vierten Taktsignalanschluss und einen zweiten Ausgabeanschluss, welcher mit der entsprechenden Gate-Leitung verbunden ist, aufweist; und
das Substrat für ein TFT-Array des Weiteren einen ersten Initialtransistor, einen zweiten Initialtransistor, einen ersten Takttransistor, einen zweiten Takttransistor, einen dritten Takttransistor und einen vierten Takttransistor aufweist, wobei
eine Drain-Elektrode von dem ersten Initialtransistor elektrisch mit einer ersten Initialsignalleitung verbunden ist, eine Source-Elektrode von dem ersten Initialtransistor elektrisch mit dem ersten Eingabeanschluss von dem ersten Schieberegister von der ersten Stufe der ersten Wiederholungseinheit verbunden ist und eine Gate-Elektrode von dem ersten Initialtransistor elektrisch mit einer ersten Steuerleitung verbunden ist;
eine Drain-Elektrode von dem zweiten Initialtransistor elektrisch mit der Source-Elektrode von dem ersten Initialtransistor verbunden ist, der zweite Eingabeanschluss des zweiten Schieberegisters von der ersten Stufe der zweiten Wiederholungseinheit elektrisch mit der zweiten Initialsignalleitung über eine Source-Elektrode von dem zweiten Initialtransistor verbunden ist und eine Gate-Elektrode von dem zweiten Initialtransistor elektrisch mit einer zweiten Steuerleitung verbunden ist;
wobei in der jeweiligen (bzw. jeder) Stufe der ersten Wiederholungseinheit
eine Drain-Elektrode von dem ersten Takttransistor elektrisch mit der ersten Taktsignalleitung verbunden ist, eine Gate-Elektrode von dem ersten Takttransistor elektrisch mit der ersten Steuerleitung verbunden ist und eine Source-Elektrode von dem ersten Takttransistor elektrisch mit dem ersten Taktsignalanschluss verbunden ist;
eine Drain-Elektrode von dem dritten Takttransistor elektrisch mit der dritten Taktsignalleitung verbunden ist, eine Gate-Elektrode von dem dritten Takttransistor elektrisch mit der ersten Steuerleitung verbunden ist und eine Source-Elektrode von dem dritten Takttransistor elektrisch mit dem dritten Taktsignalanschluss verbunden ist; und
wobei in der jeweiligen (bzw. jeder) Stufe der zweiten Wiederholungseinheit
eine Drain-Elektrode von dem zweiten Takttransistor elektrisch mit der Source-Elektrode von dem ersten Takttransistor verbunden ist, eine Gate-Elektrode von dem zweiten Takttransistor elektrisch mit der zweiten Steuerleitung verbunden ist und der zweite Taktsignalanschluss elektrisch mit der zweiten Taktsignalleitung über eine Source-Elektrode von dem zweiten Takttransistor verbunden ist;
eine Drain-Elektrode von dem vierten Takttransistor elektrisch mit der Source-Elektrode von dem dritten Takttransistor verbunden ist, eine Gate-Elektrode von dem vierten Takttransistor elektrisch mit der zweiten Steuerleitung verbunden ist und der vierte Taktsignalanschluss elektrisch mit der vierten Taktsignalleitung über eine Source-Elektrode von dem vierten Takttransistor verbunden ist; wobei
in einem 2D-Anzeigemodus die erste Steuerleitung den ersten Initialtransistor, den ersten Takttransistor und den dritten Takttransistor steuert, ausgeschaltet zu sein; und die zweite Steuerleitung den zweiten Initialtransistor, den zweiten Takttransistor und den vierten Takttransistor steuert, angeschaltet zu sein; und
in einem 3D-Anzeigemodus die erste Steuerleitung den ersten Initialtransistor, den ersten Takttransistor und den dritten Takttransistor steuert, angeschaltet zu sein; und die zweite Steuerleitung den zweiten Initialtransistor, den zweiten Takttransistor und den vierten Takttransistor steuert, ausgeschaltet zu sein;
wobei m und n positive ganze Zahlen sind und 2 ≤ m, 2 ≤ n ist.
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Gemäß einem zweiten Aspekt stellt eine Ausführungsform der vorliegenden Erfindung ein Anzeigefeld bereit, welches das obige Substrat für ein TFT-Array umfasst.
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Gemäß einem dritten Aspekt stellt eine Ausführungsform der vorliegenden Erfindung eine Anzeigevorrichtung bereit, welche das obige Substrat für ein TFT-Array umfasst.
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Das Substrat für ein TFT-Array, das Anzeigefeld und die Anzeigevorrichtung gemäß den Ausführungsformen der vorliegenden Erfindung weisen mindestens eine von den unten genannten Wirkungen auf.
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Beschreibung der Zeichnungen
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Die beigefügten Zeichnungen, welche hier beschrieben sind, welche einen Teil der vorliegenden Offenbarung darstellen, sind dazu gedacht, ein weiteres Verständnis der vorliegenden Erfindung zu bieten, anstatt die vorliegende Erfindung zu beschränken, wobei in den beigefügten Zeichnungen:
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1A ist eine einfache schematische Darstellung, welche ein Substrat für ein TFT-Array gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
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1B ist eine schematische Darstellung, welche die Struktur von einem anderen Substrat für ein TFT-Array gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
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1C ist ein Diagramm, welches Wellenformen von einem ersten Steuersignal und einem zweiten Steuersignal in jeweils einem 2D-Anzeigemodus und einem 3D-Anzeigemodus gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
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2 ist eine schematische Darstellung, welche die Struktur eines Substrats für ein TFT-Array gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
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3 ist eine schematische Darstellung, welche die Struktur eines Substrats für ein TFT-Array gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
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4 ist eine schematische Darstellung, welche die Struktur eines Substrats für ein TFT-Array gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
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5 ist eine schematische Darstellung, welche die Struktur eines Substrats für ein TFT-Array gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
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6 ist eine schematische Darstellung, welche die Struktur eines Substrats für ein TFT-Array gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
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6A ist eine schematische Darstellung, welche die Anschlusskonfiguration von der in 6 gezeigten Stufe der Wiederholungseinheiten zeigt;
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7 ist eine schematische Darstellung, welche die Struktur eines Substrats für ein TFT-Array gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
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8 ist eine schematische Darstellung, welche die Struktur eines Anzeigefelds gemäß einer Ausführungsform der vorliegenden Erfindung zeigt; und
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9 ist eine schematische Darstellung, welche die Struktur einer Anzeigevorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
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Detaillierte Beschreibung der bevorzugten Ausführungsformen
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Die vorliegende Erfindung wird vollständig unten mehr im Detail im Zusammenhang mit den beigefügten Zeichnungen und speziellen Ausführungsformen beschrieben werden. Man kann verstehen, dass die speziellen Ausführungsformen, welche hier beschrieben sind, lediglich zum Erläutern der vorliegenden Erfindung gedacht sind, jedoch nicht zum Beschränken der vorliegenden Erfindung. Darüber hinaus zeigen für eine Erleichterung der Beschreibung die Zeichnungen lediglich relevante Teile für die vorliegende Erfindung anstatt die gesamten Inhalte der Offenbarung bzw. Erfindung.
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Es wurde durch Forscher herausgefunden, dass eine konventionelle 3D-Anzeigevorrichtung ein 3D-Anzeigefeld umfasst, in welchem eine Linsenfolie an einer Oberfläche des 3D-Anzeigefelds anhaftend ist und jedes Pixel zwei Unterpixel aufweist, welche zum Übermitteln eines Bilddatensignals für das linke Auge und eines Bilddatensignals für das rechte Auge jeweils ausgebildet sind; somit werden in einem 3D-Anzeigemodus die Bilddatensignale durch ein Bildverarbeitungssystem derart bearbeitet, dass die Bilddatensignale, welche durch die zwei Unterpixel übertragen werden, verschieden sind, und in einem 2D-Anzeigemodus werden die Bilddatensignale durch das Bildverarbeitungssystem derart verarbeitet, dass die Bilddatensignale, welche durch die zwei Unterpixel übertragen werden, identisch sind. Daher wird ein spezialisiertes Bildverarbeitungssystem zum Verarbeiten der Bilddatensignale benötigt, was eine Unannehmlichkeit für die wechselseitige Umstellung zwischen dem 3D-Anzeigemodus und dem 2D-Anzeigemodus verursacht.
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Technische Lösungen der vorliegenden Erfindung sind unten durch spezielle Beispiele von Ausführungsformen dargestellt, und es ist anzumerken, dass:
- 1. Zum Scannen von jedem Rahmen in einem Gate-Treiberschaltkreis muss jede Stufe von Schieberegistern (welche sämtliche von dem ersten bis zu dem achten Schieberegister umfassen) einmal vor einem Scannen zurückgestellt werden und einmal nach einem Scannen gelöscht werden. Die Zurückstellung von einem Scannen bedeutet, dass ein Ausgabeanschluss von jedem Schieberegister nach unten zu einem niedrigen elektrischen Potential gebracht wird, bevor das Schieberegister gescannt wird, um das Schieberegister zu löschen, d. h. die Zurückstellung von einem Scannen stellt sicher, dass der Ausgabeanschluss von dem Schieberegister immer bei einem niedrigen elektrischen Potential gehalten wird, bevor das Schieberegister gescannt wird, wobei somit eine gute Qualität von dem angezeigten Bild sichergestellt wird. Die Löschung nach dem Scannen bedeutet, dass der Ausgabeanschluss von dem Schieberegister nach unten zu einem niedrigen Potential gebracht wird, nachdem das Schieberegister gescannt wird (d. h. nachdem ein Gate-Antriebssignal von dem Schieberegister ausgegeben wird), wobei somit sichergestellt wird, dass der Ausgabeanschluss von dem Schieberegister bei einem niedrigen elektrischen Potential gehalten wird, nachdem das Schieberegister gescannt ist, um eine Störung mit dem angezeigten Bild zu vermeiden und um den nächsten Scan vorzubereiten.
- 2. Sowohl ein erster Gate-Treiberschaltkreis als auch ein zweiter Gate-Treiberschaltkreis sind für ein Vorwärtsscannen und ein Rückwärtsscannen anwendbar. Für die Zwecke einer Erleichterung der Beschreibung werden zum Beispiel sowohl der erste Gate-Treiberschaltkreis als auch der zweite Gate-Treiberschaltkreis beschrieben, für das Vorwärtsscannen in den Ausführungsformen verwendet zu werden, jedoch sind die Ausführungsformen der vorliegenden Erfindung nicht hierauf beschränkt. Bei der vorliegenden Ausführungsform sind ein erster bis neunter Transistor T1 bis T9 N-Kanal-Metalloxid-Halbleitertransistoren (NMOS), jedoch können bei einer anderen Ausführungsform der erste bis neunte Transistor T1 bis T9 alternativ P-Kanal-Metalloxid-Halbleitertransistoren (PMOS) sein, was nicht speziell durch die Ausführungsformen der vorliegenden Erfindung beschränkt ist.
- 3. Bei den Ausführungsformen der vorliegenden Erfindung ist das Substrat für ein TFT-Array nicht darauf beschränkt, in einer Flüssigkristallanzeige (LCD, engl.: Liquid Crystal Display), einer organischen Leuchtdiodenanzeige (OLED) oder einem elektronischen Papier verwendet zu werden. Bei den Ausführungsformen der vorliegenden Erfindung ist das Substrat für ein TFT-Array nicht auf ein amorphes Siliziumsubstrat für ein TFT-Array, ein Polysiliziumsubstrat einer niedrigen Temperatur für ein TFT-Array oder ein Oxidsubstrat für ein TFT-Array beschränkt.
- 4. Bei den Ausführungsformen der vorliegenden Erfindung sind erste bis achte Initialtransistoren, erste bis sechste Takttransistoren und erste bis zweite Vorscan-Rückstellungstransistoren nicht auf N-Kanal-Metalloxid-Halbleitertransistoren (NMOS) oder P-Kanal-Metalloxid-Halbleitertransistoren (PMOS) beschränkt. Für eine Erleichterung der Beschreibung sind die ersten bis achten Initialtransistoren, die ersten bis sechsten Takttransistor und die ersten bis zweiten Vorscan-Rückstellungstransistoren zum Beispiel als N-Kanal-Metalloxid-Halbleitertransistoren (NMOS) in den nachfolgenden verschiedenen Ausführungsformen und den beigefügten Zeichnungen beschrieben.
- 5. Bei den Ausführungsformen der vorliegenden Erfindung sind innere Schaltkreisstrukturen und Treiberprozesse von den ersten bis achten Schieberegistern, Spannungsbereiche von den ersten bis sechzehnten Taktsignalen, Spannungsbereiche von den ersten bis achten zweiten Initialsignalen, Wellenformen von den ersten bis sechzehnten Taktsignalen und Spannungsbereiche und Wellenformen von den zweiten Vorscan-Rückstellungssignalen im Stand der Technik bekannt und werden nicht wiederholt bei der vorliegenden Ausführungsform beschrieben werden.
- 6. Die Ausführungsformen der vorliegenden Erfindung beschränken nicht die Spannungsbereiche von den ersten und zweiten Steuerleitungen, solange: in einem 2D-Anzeigemodus die erste Steuerleitung den ersten Initialtransistor, den dritten Initialtransistor, den fünften Initialtransistor, den siebten Initialtransistor, den ersten Takttransistor, den dritten Takttransistor, den fünften Takttransistor, den siebten Takttransistor, den neunten Takttransistor, den elften Takttransistor, den dreizehnten Takttransistor, den fünfzehnten Takttransistor und den ersten Transistor steuert, ausgeschaltet zu sein, und die zweite Steuerleitung den zweiten Initialtransistor, den vierten Initialtransistor, den sechsten Initialtransistor, den achten Initialtransistor, den zweiten Takttransistor, den vierten Takttransistor, den sechsten Takttransistor, den achten Takttransistor, den zehnten Takttransistor, den zwölften Takttransistor, den vierzehnten Takttransistor, den sechzehnten Takttransistor und den zweiten Transistor steuert, angeschaltet zu sein; in einem 3D-Anzeigemodus die erste Steuerleitung den ersten Initialtransistor, den dritten Initialtransistor, den fünften Initialtransistor, den siebten Initialtransistor, den ersten Takttransistor, den dritten Takttransistor, den fünften Takttransistor, den siebten Takttransistor, den neunten Takttransistor, den elften Takttransistor, den dreizehnten Takttransistor, den fünfzehnten Takttransistor und den ersten Transistor steuert, angeschaltet zu sein, und die zweite Steuerleitung den zweiten Initialtransistors, den vierten Initialtransistor, den sechsten Initialtransistor, den achten Initialtransistor, den zweiten Takttransistor, den vierten Takttransistor, den sechsten Takttransistor, den achten Takttransistor, den zehnten Takttransistor, den zwölften Takttransistor, den vierzehnten Takttransistor, den sechzehnten Takttransistor und den zweiten Transistor steuert, ausgeschaltet zu sein.
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Technische Lösungen der vorliegenden Erfindung werden unten mit speziellen Ausführungsformen dargestellt.
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Wie es in der 1A gezeigt ist, stellt die erste Ausführungsform ein Substrat 100 für ein TFT-Array bereit, welches umfasst: eine Mehrzahl von Gate-Leitungen, welche erste Gate-Leitungen 11 und zweite Gate-Leitungen 12 umfassen, einen ersten Gate-Treiberschaltkreis 101, welcher elektrisch mit den ersten Gate-Leitungen 11 verbunden ist, einen zweiten Gate-Treiberschaltkreis 102, welcher elektrisch mit den zweiten Gate-Leitungen 12 verbunden ist, eine erste Taktsignalleitung C1, eine zweite Taktsignalleitung C2, eine dritte Taktsignalleitung C3, eine vierte Taktsignalleitung C4, eine erste Initialsignalleitung S1 und eine zweite Initialsignalleitung S2. Es sei angemerkt, dass Stellen von dem ersten Gate-Treiberschaltkreis 101 und dem zweiten Gate-Treiberschaltkreis 102 im Verhältnis zueinander, welche in der 1A gezeigt sind (d. h. der erste Gate-Treiberschaltkreis 101 ist links von dem zweiten Gate-Treiberschaltkreis 102 angeordnet), für eine Darstellung angegeben werden, die vorliegende Erfindung nicht darauf beschränkt ist und in anderen Ausführungsformen, wie es in der 1B gezeigt ist, der erste Gate-Treiberschaltkreis 101 auf der rechten Seite von dem zweiten Gate-Treiberschaltkreis 102 angeordnet ist, jedoch die vorliegende Erfindung nicht darauf beschränkt ist, solange es vorgesehen ist, dass: der erste Gate-Treiberschaltkreis 101 und der zweite Gate-Treiberschaltkreis 102 an beiden Seiten von dem Substrat 100 für ein TFT-Array jeweils angeordnet sind, wobei der erste Gate-Treiberschaltkreis 101 elektrisch mit den ersten Gate-Leitungen 11 verbunden ist und der zweite Gate-Treiberschaltkreis 102 elektrisch mit den zweiten Gate-Leitungen 12 verbunden ist.
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Wie es in der 1A, 1B und 2 gezeigt ist, umfasst der erste Gate-Treiberschaltkreis 101: m Stufen von ersten Wiederholungseinheiten A (welche jeweils bei A1, A2, ..., Am dargestellt sind), wobei jede Stufe der ersten Wiederholungseinheit ein erstes Schieberegister SR1 umfasst und das erste Schieberegister SR1 einen ersten Eingabeanschluss IN1, einen ersten Taktsignalanschluss CK1, einen dritten Taktsignalanschluss CK3 und einen ersten Ausgabeanschluss OUT1, welcher mit der entsprechenden Gate-Leitung verbunden ist, umfasst.
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Der zweite Gate-Treiberschaltkreis 102 umfasst: n Stufen von zweiten Wiederholungseinheiten B (welche jeweils durch B1, B2, ..., Bn dargestellt sind), wobei jede Stufe der zweiten Wiederholungseinheit ein zweites Schieberegister SR2 umfasst und das zweite Schieberegister SR2 einen zweiten Eingabeanschluss IN2, einen zweiten Taktsignalanschluss CK2, einen vierten Taktsignalanschluss CK4 und einen zweiten Ausgabeanschluss OUT2, welcher mit der entsprechenden Gate-Leitung verbunden ist, umfasst.
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Das Substrat 100 für ein TFT-Array umfasst des Weiteren: einen ersten Initialtransistor K1, einen zweiten Initialtransistor K2, einen ersten Takttransistor T1, einen zweiten Takttransistor T2, einen dritten Takttransistor T3 und einen vierten Takttransistor T4, wobei
in der ersten Stufe der ersten Wiederholungseinheit A1 eine Drain-Elektrode von dem ersten Initialtransistor K1 elektrisch mit einer ersten Initialsignalleitung S1 verbunden ist, eine Source-Elektrode s von dem ersten Initialtransistor K1 elektrisch mit dem ersten Eingabeanschluss IN1 verbunden ist und die Gate-Elektrode von dem ersten Initialtransistor K1 elektrisch mit einer ersten Steuerleitung SW1 verbunden ist;
in der zweiten bis zu der m-ten Stufe der ersten Wiederholungseinheit A2 bis Am der erste Eingabeanschluss IN1 von dem ersten Schieberegister SR1 von der i-ten Stufe von der ersten Wiederholungseinheit Ai elektrisch mit dem ersten Ausgabeanschluss OUT1 von dem ersten Schieberegister SR1 von der (i – 1)ten Stufe der ersten Wiederholungseinheit A(i – 1) verbunden ist; in der zweiten Stufe der ersten Wiederholungseinheit A2 der erste Eingabeanschluss IN1 von dem ersten Schieberegister SR1 von der zweiten Stufe von der ersten Wiederholungseinheit A2 zum Beispiel elektrisch mit dem ersten Ausgabeanschluss OUT1 von dem ersten Schieberegister SR1 von der ersten Stufe der ersten Wiederholungseinheit A1 verbunden ist;
in der ersten Stufe von der zweiten Wiederholungseinheit B1 eine Drain-Elektrode von dem zweiten Initialtransistor K2 elektrisch mit der Source-Elektrode s von dem ersten Initialtransistor K1 verbunden ist, der zweite Eingabeanschluss IN2 von dem zweiten Schieberegister SR2 von der ersten Stufe der zweiten Wiederholungseinheit B1 elektrisch mit einer zweiten Initialsignalleitung S2 über eine Source-Elektrode s von dem zweiten Initialtransistor K2 verbunden ist und eine Gate-Elektrode von dem zweiten Initialtransistor K2 elektrisch mit einer zweiten Steuerleitung SW2 verbunden ist;
in der zweiten bis zu der n-ten Stufe der zweiten Wiederholungseinheiten B2 bis Bn der zweite Eingabeanschluss IN2 von dem zweiten Schieberegister SR2 von der j-ten Stufe von der zweiten Wiederholungseinheit Bj elektrisch mit dem zweiten Ausgabeanschluss OUT2 von dem zweiten Schieberegister SR2 von der (j – 1)ten Stufe von der zweiten Wiederholungseinheit B(j – 1) verbunden ist; in der zweiten Stufe der zweiten Wiederholungseinheit B2 der zweite Eingabeanschluss IN2 von dem zweiten Schieberegister SR2 von der zweiten Stufe von der zweiten Wiederholungseinheit B2 zum Beispiel elektrisch mit dem zweiten Ausgabeanschluss OUT2 von dem zweiten Schieberegister SR2 von der ersten Stufe von der zweiten Wiederholungseinheit B1 verbunden ist, wobei 2 ≤ i ≤ m, 2 ≤ j ≤ n ist und i, j, m und n positive ganze Zahlen sind;
wobei für jede Stufe der ersten Wiederholungseinheit A1, A2, ..., Am
eine Drain-Elektrode von dem ersten Takttransistor T1 elektrisch mit der ersten Taktsignalleitung C1 verbunden ist, eine Gate-Elektrode von dem ersten Takttransistor T1 elektrisch mit der ersten Steuerleitung SW1 verbunden ist und eine Source-Elektrode s von dem ersten Takttransistor T1 elektrisch mit dem ersten Taktsignalanschluss CK1 verbunden ist;
eine Drain-Elektrode von dem dritten Takttransistor T3 elektrisch mit der dritten Taktsignalleitung C3 verbunden ist, eine Gate-Elektrode von dem dritten Takttransistor T3 elektrisch mit der ersten Steuerleitung SW1 verbunden ist und eine Source-Elektrode s von dem dritten Takttransistor T3 elektrisch mit dem dritten Taktsignalanschluss CK3 verbunden ist;
wobei für jede Stufe von der ersten Wiederholungseinheit A1, A2, ..., Am und jede Stufe von der zweiten Wiederholungseinheit B1, B2, ..., Bn
eine Drain-Elektrode von dem zweiten Takttransistor T2 elektrisch mit der Source-Elektrode s von dem ersten Takttransistor T1 verbunden ist, eine Gate-Elektrode von dem zweiten Takttransistor T2 elektrisch mit der zweiten Steuerleitung SW2 verbunden ist und der zweite Taktsignalanschluss CK2 elektrisch mit der zweiten Taktsignalleitung C2 über eine Source-Elektrode s von dem zweiten Takttransistor T2 verbunden ist;
eine Drain-Elektrode des vierten Takttransistors T4 elektrisch mit der Source-Elektrode s von dem dritten Takttransistor T3 verbunden ist, eine Gate-Elektrode von dem vierten Takttransistor T4 elektrisch mit der zweiten Steuerleitung SW2 verbunden ist und der vierte Taktsignalanschluss CK4 elektrisch mit der vierten Taktsignalleitung C4 über eine Source-Elektrode s von dem vierten Takttransistor T4 verbunden ist; wobei
in einem 2D-Anzeigemodus die erste Steuerleitung SW1 den ersten Initialtransistor K1, den ersten Takttransistor T1 und den dritten Takttransistor T3 steuert, ausgeschaltet zu sein, und die zweite Steuerleitung SW2 den zweiten Initialtransistor K2, den zweiten Takttransistor T2 und den vierten Takttransistor T4 steuert, angeschaltet zu sein;
in einem 3D-Anzeigemodus die erste Steuerleitung SW1 den ersten Initialtransistor K1, den ersten Takttransistor T1 und den dritten Takttransistor T3 steuert, angeschaltet zu sein, und die zweite Steuerleitung SW2 den zweiten Initialtransistor K2, den zweiten Takttransistor T2 und den vierten Takttransistor T4 steuert, ausgeschaltet zu sein.
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Noch genauer sind die erste Taktsignalleitung C1, die zweite Taktsignalleitung C2, die dritte Taktsignalleitung C3 und die vierte Taktsignalleitung C4 zum Ausgeben des ersten Taktsignals, des zweiten Taktsignals, des dritten Taktsignals und des vierten Taktsignals jeweils ausgebildet, wobei das erste Taktsignal zu dem dritten Taktsignal invers ist und das zweite Taktsignal zu dem vierten Taktsignal invers ist.
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Des Weiteren umfasst jedes von den ersten Schieberegistern SR1 weiterhin einen ersten Löschanschluss R1, und jedes von den zweiten Schieberegistern SR2 umfasst des Weiteren einen zweiten Löschanschluss R2, wobei
in der ersten bis zu der (m – 1)ten Stufe der ersten Wiederholungseinheiten A1 bis A(m – 1) der erste Löschanschluss R1 von dem ersten Schieberegister SR1 von der k-ten Stufe der ersten Wiederholungseinheit Ak elektrisch mit dem ersten Ausgabeanschluss OUT1 von dem ersten Schieberegister SR1 von der (k + 1)-ten Stufe der ersten Wiederholungseinheit A(k + 1) verbunden ist; der erste Löschanschluss R1 von dem ersten Schieberegister SR1 von der ersten Stufe von der ersten Wiederholungseinheit A1 zum Beispiel elektrisch mit dem ersten Ausgabeanschluss OUT1 von dem ersten Schieberegister SR1 von der zweiten Stufe von der ersten Wiederholungseinheit A2 verbunden ist;
in der ersten bis zu der (n – 1)ten Stufe der zweiten Wiederholungseinheiten B1 bis B(n – 1) der zweite Löschanschluss R2 von dem zweiten Schieberegister SR2 von der p-ten Stufe der zweiten Wiederholungseinheit Bp elektrisch mit dem zweiten Ausgabeanschluss OUT2 des zweiten Schieberegisters SR2 von der (p + 1)ten Stufe von der zweiten Wiederholungseinheit B(p + 1) verbunden ist; der zweite Löschanschluss R2 von dem zweiten Schieberegister SR2 von der ersten Stufe der zweiten Wiederholungseinheit B1 zum Beispiel elektrisch mit dem zweiten Ausgabeanschluss OUT2 des zweiten Schieberegisters SR2 von der zweiten Stufe von der zweiten Wiederholungseinheit B2 verbunden ist; wobei k und p positive ganze Zahlen sind, 1 ≤ k ≤ (m – 1), 1 ≤ p ≤ (n – 1) ist.
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Mit dem Substrat für ein TFT-Array der Ausführungsform der vorliegenden Erfindung ist der erste Eingabeanschluss von der ersten Stufe der ersten Wiederholungseinheit elektrisch mit der ersten Initialsignalleitung über sowohl die Source-Elektrode als auch die Drain-Elektrode von dem ersten Initialtransistor verbunden, die Gate-Elektrode des ersten Initialtransistors ist elektrisch mit der ersten Steuerleitung verbunden, der zweite Eingabeanschluss von der ersten Stufe der zweiten Wiederholungseinheit ist elektrisch mit der zweiten Initialsignalleitung über die Source-Elektrode von dem zweiten Initialtransistor verbunden, die Drain-Elektrode von dem zweiten Initialtransistor ist elektrisch mit der Source-Elektrode von dem ersten Initialtransistor verbunden und die Gate-Elektrode des zweiten Initialtransistors ist elektrisch mit der zweiten Steuerleitung verbunden; und für die jeweilige Stufe der ersten Wiederholungseinheit und die jeweilige Stufe der zweiten Wiederholungseinheit ist der erste Taktsignalanschluss elektrisch mit der ersten Taktsignalleitung über sowohl die Source-Elektrode als auch die Drain-Elektrode von dem ersten Takttransistor verbunden, und die Gate-Elektrode von dem ersten Takttransistor ist elektrisch mit der ersten Steuerleitung verbunden; der zweite Taktsignalanschluss ist elektrisch mit der zweiten Taktsignalleitung über sowohl die Source-Elektrode als auch die Drain-Elektrode von dem zweiten Takttransistor verbunden, und die Gate-Elektrode von dem zweiten Takttransistor ist elektrisch mit der ersten Steuerleitung verbunden; der dritte Taktsignalanschluss ist elektrisch mit der dritten Taktsignalleitung über sowohl die Source-Elektrode als auch die Drain-Elektrode von dem dritten Takttransistor verbunden, und die Gate-Elektrode des dritten Takttransistors ist elektrisch mit der ersten Steuerleitung verbunden; der vierte Taktsignalanschluss ist elektrisch mit der vierten Taktsignalleitung über sowohl die Source-Elektrode als auch die Drain-Elektrode von dem vierten Takttransistor verbunden, und die Gate-Elektrode des vierten Takttransistors ist elektrisch mit der ersten Steuerleitung verbunden; in einem 2D-Anzeigemodus steuert die erste Steuerleitung den ersten Initialtransistor, den ersten Takttransistor und den dritten Takttransistor, um ausgeschaltet zu sein, und die zweite Steuerleitung steuert den zweiten Initialtransistor, den zweiten Takttransistor und den vierten Takttransistor, um angeschaltet zu sein; in einem 3D-Anzeigemodus steuert die erste Steuerleitung den ersten Initialtransistor, den ersten Takttransistor und den dritten Takttransistor, um angeschaltet zu sein, und die zweite Steuerleitung steuert den zweiten Initialtransistor, den zweiten Takttransistor und den vierten Takttransistor, um ausgeschaltet zu sein, so dass eine wechselseitige Umstellung zwischen dem 2D-Anzeigemodus und dem 3D-Anzeigemodus bei der Anzeigevorrichtung komfortabel bzw. zweckdienlich ist.
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Die vorliegende Erfindung stellt des Weiteren eine zweite Ausführungsform bereit. Wie es in den 1A, 1C und 3 gezeigt ist, werden Teile bei der zweiten Ausführungsform, welche die gleichen sind zu denjenigen der ersten Ausführungsform, nicht wiederholt beschrieben. Die zweite Ausführungsform ist auf der ersten Ausführungsform basiert, und ein Substrat 100 für ein TFT-Array gemäß der zweiten Ausführungsform umfasst des Weiteren: eine erste Vorscan-Rückstellleitung RS1, eine zweite Vorscan-Rückstellleitung RS2, einen ersten Vorscan-Rückstelltransistor RT1 und einen zweiten Vorscan-Rückstelltransistor RT2, wobei jedes erste Schieberegister SR1 des Weiteren einen ersten Vorscan-Rückstellanschluss RST1 umfasst und jedes zweite Schieberegister SR2 des Weiteren einen zweiten Vorscan-Rückstellanschluss RST2 umfasst, wobei
in jeder Stufe von der ersten Wiederholungseinheit A1, A2, ..., Am eine Drain-Elektrode von dem ersten Vorscan-Rückstelltransistor RT1 elektrisch mit der ersten Vorscan-Rückstellleitung RS1 verbunden ist, eine Gate-Elektrode von dem ersten Vorscan-Rückstelltransistor RT1 elektrisch mit der ersten Steuerleitung SW1 verbunden ist, eine Source-Elektrode s von dem ersten Vorscan-Rückstelltransistor RT1 elektrisch mit dem ersten Vorscan-Rückstellanschluss RST1 verbunden ist und die erste Vorscan-Rückstellleitung RS1 zum Ausgeben eines ersten Vorscan-Rückstellsignals zum Zurückstellen der ersten Wiederholungseinheiten A vor einem Scannen ausgebildet ist; und
in jeder Stufe der zweiten Wiederholungseinheit B1, B2, ..., Bn eine Drain-Elektrode von dem zweiten Vorscan-Rückstelltransistor RT2 elektrisch mit der Source-Elektrode s von dem ersten Vorscan-Rückstelltransistor RT1 verbunden ist, eine Gate-Elektrode von dem zweiten Vorscan-Rückstelltransistor RT2 elektrisch mit der zweiten Steuerleitung SW2 verbunden ist, der zweite Vorscan-Rückstellanschluss RST2 elektrisch mit der zweiten Vorscan-Rückstellleitung RS2 über eine Source-Elektrode s von dem zweiten Vorscan-Rückstelltransistor RT2 verbunden ist und die zweite Vorscan-Rückstellleitung RS2 zum Ausgeben eines zweiten Vorscan-Rückstellsignals zum Zurücksetzen der zweiten Wiederholungseinheiten B vor einem Scannen ausgebildet ist; wobei
in einem 2D-Anzeigemodus die erste Steuerleitung SW1 den ersten Vorscan-Rückstelltransistor RT1 steuert, ausgeschaltet zu sein, und die zweite Steuerleitung SW2 den zweiten Vorscan-Rückstelltransistor RT2 steuert, angeschaltet zu sein; und
in einem 3D-Anzeigemodus die erste Steuerleitung SW1 des Weiteren den ersten Vorscan-Rückstelltransistor RT1 steuert, angeschaltet zu sein, und die zweite Steuerleitung SW2 den zweiten Vorscan-Rückstelltransistor RT2 steuert, ausgeschaltet zu sein.
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Es sei angemerkt, dass bei der vorliegenden Ausführungsform zu Zwecken einer Darstellung die erste Signalleitung die erste Vorscan-Rückstellleitung ist, die zweite Signalleitung die zweite Vorscan-Rückstellleitung ist, der erste Transistor der erste Vorscan-Rückstelltransistor ist, der zweite Transistor der zweite Vorscan-Rückstelltransistor ist, das erste Schieberegister SR1 des Weiteren den ersten Vorscan-Rückstellanschluss umfasst und das zweite Schieberegister SR2 des Weiteren den zweiten Vorscan-Rückstellanschluss umfasst und die vorliegende Erfindung nicht darauf beschränkt ist, solange die nachfolgenden Bedingungen erfüllt sind:
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Das Substrat für ein TFT-Array umfasst des Weiteren: die erste Signalleitung, die zweite Signalleitung, den ersten Transistor und den zweiten Transistor, das erste Schieberegister umfasst des Weiteren einen ersten Anschluss, und das zweite Schieberegister umfasst des Weiteren einen zweiten Anschluss, wobei
in der jeweiligen Stufe der ersten Wiederholungseinheit A1, A2, ..., Am eine Drain-Elektrode von dem ersten Transistor elektrisch mit der ersten Signalleitung verbunden ist, eine Gate-Elektrode von dem ersten Transistor elektrisch mit der ersten Steuerleitung SW1 verbunden ist und eine Source-Elektrode s von dem ersten Transistor elektrisch mit dem ersten Anschluss von dem ersten Schieberegister verbunden ist;
in der jeweiligen Stufe der zweiten Wiederholungseinheit B1, B2, ..., Bn eine Drain-Elektrode von dem zweiten Transistor elektrisch mit der Source-Elektrode s von dem ersten Transistor verbunden ist, eine Gate-Elektrode von dem zweiten Transistor elektrisch mit der zweiten Steuerleitung verbunden ist und der zweite Anschluss von dem zweiten Schiebetransistor elektrisch mit der zweiten Signalleitung über eine Source-Elektrode s von dem zweiten Transistor verbunden ist; wobei
in einem 2D-Anzeigemodus die erste Steuerleitung den ersten Transistor steuert, ausgeschaltet zu sein, und die zweite Steuerleitung den zweiten Transistor steuert, angeschaltet zu sein; und
in einem 3D-Anzeigemodus die erste Steuerleitung den ersten Transistor steuert, angeschaltet zu sein, und die zweite Steuerleitung den zweiten Transistor steuert, ausgeschaltet zu sein.
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Die erste Signalleitung ist zum Ausgeben eines ersten Vorscan-Rückstellsignals zum Zurücksetzen der ersten Wiederholungseinheiten A vor einem Scannen ausgebildet, und die zweite Signalleitung ist zum Ausgeben eines zweiten Vorscan-Rückstellsignals zum Zurücksetzen der zweiten Wiederholungseinheiten B vor einem Scannen ausgebildet;
oder die erste Signalleitung ist zum Ausgeben eines Signals von einem konstant hohen Pegel ausgebildet und die zweite Signalleitung ist zum Ausgeben eines Signals von einem konstant niedrigen Pegel ausgebildet;
oder die erste Signalleitung ist zum Ausgeben eines Signals von einem konstant niedrigen Pegel ausgebildet und die zweite Signalleitung ist zum Ausgeben eines Signals von einem konstant hohen Pegel ausgebildet;
oder die erste Signalleitung ist zum Ausgeben eines Signals eines Vorwärtsscannens ausgebildet und die zweite Signalleitung ist ebenso zum Ausgeben eines Signals eines Vorwärtsscannens ausgebildet;
oder die erste Signalleitung ist zum Ausgeben eines Signals eines Rückwärtsscannens ausgebildet und die zweite Signalleitung ist ebenso zum Ausgeben eines Signals eines Rückwärtsscannens ausgebildet.
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Die vorliegende Erfindung stellt des Weiteren eine dritte Ausführungsform bereit. Wie es in den 1A, 1C und 4 gezeigt ist, werden Teile bei der dritten Ausführungsform, welche die gleichen zu denjenigen bei der ersten Ausführungsform sind, nicht wiederholt beschrieben werden. Die dritte Ausführungsform basiert auf der ersten Ausführungsform, und bei dem Substrat 100 für ein TFT-Array umfasst jede Stufe der ersten Wiederholungseinheit A1, A2, ..., Am des Weiteren ein drittes Schieberegister SR3, und das dritte Schieberegister SR3 umfasst einen dritten Eingabeanschluss IN3, einen vierten Taktsignalanschluss CK5, einen siebten Taktsignalanschluss CK7 und einen dritten Ausgabeanschluss OUT3, welcher mit der entsprechenden Gate-Leitung verbunden ist;
wobei jede Stufe der zweiten Wiederholungseinheit B1, B2, ..., Bn des Weiteren ein viertes Schieberegister SR4 umfasst und das vierte Schieberegister SR4 einen vierten Eingabeanschluss IN4, einen sechsten Taktsignalanschluss CK6, einen achten Taktsignalanschluss CK8 und einen vierten Ausgabeanschluss OUT4, welcher mit der entsprechenden Gate-Leitung verbunden ist, umfasst;
das Substrat 100 für ein TFT-Array des Weiteren einen dritten Initialtransistor K3, einen vierten Initialtransistor K4, einen fünften Takttransistor T5, einen sechsten Takttransistor T6, einen siebten Takttransistor T7, einen achten Takttransistor T8, eine fünfte Taktsignalleitung C5, eine sechste Taktsignalleitung C6, eine siebte Taktsignalleitung C7, eine achte Taktsignalleitung C8, eine dritte Initialsignalleitung S3 und eine vierte Initialsignalleitung S4 umfasst, wobei
in der ersten Stufe der ersten Wiederholungseinheit A1 eine Drain-Elektrode von dem dritten Initialtransistor K3 elektrisch mit der dritten Initialsignalleitung S3 verbunden ist, eine Source-Elektrode s von dem dritten Initialtransistor K3 elektrisch mit dem dritten Eingabeanschluss IN3 verbunden ist und eine Gate-Elektrode von dem dritten Initialtransistor K3 elektrisch mit der ersten Steuerleitung SW1 verbunden ist;
in der zweiten bis zu der m-ten Stufe der ersten Wiederholungseinheiten A2 bis Am der dritte Eingabeanschluss IN3 von dem dritten Schieberegister SR3 von der i-ten Stufe der ersten Wiederholungseinheit Ai elektrisch mit dem dritten Ausgabeanschluss OUT3 von dem dritten Schieberegister SR3 von der (i – 1)ten Stufe von der ersten Wiederholungseinheit A(i – 1) verbunden ist; der dritte Eingabeanschluss IN3 von dem dritten Schieberegister SR3 von der zweiten Stufe von der ersten Wiederholungseinheit A2 zum Beispiel elektrisch mit dem dritten Ausgabeanschluss OUT3 von dem dritten Schieberegister SR3 von der ersten Stufe von der ersten Wiederholungseinheit A1 verbunden ist;
in der ersten Stufe der zweiten Wiederholungseinheit B1 eine Drain-Elektrode von dem vierten Initialtransistor K4 elektrisch mit der vierten Initialsignalleitung S4 verbunden ist, eine Source-Elektrode s von dem vierten Initialtransistor K4 elektrisch mit dem vierten Eingabeanschluss IN4 verbunden ist und eine Gate-Elektrode von dem vierten Initialtransistor K4 elektrisch mit der zweiten Steuerleitung SW2 verbunden ist, die Drain-Elektrode des vierten Initialtransistors K4 elektrisch mit der Source-Elektrode s von dem dritten Initialtransistor K3 verbunden ist, der vierte Eingabeanschluss IN4 des vierten Schieberegisters SR4 von der ersten Stufe von der zweiten Wiederholungseinheit B1 elektrisch mit der vierten Initialsignalleitung S4 über die Source-Elektrode s von dem vierten Initialtransistor K4 verbunden ist und die Gate-Elektrode von dem vierten Initialtransistor K4 elektrisch mit der zweiten Steuerleitung SW2 verbunden ist;
in der zweiten bis zu der n-ten Stufe der zweiten Wiederholungseinheiten B2 bis Bn der vierte Eingabeanschluss IN4 von dem vierten Schieberegister SR4 von der j-ten Stufe der zweiten Wiederholungseinheit Bj elektrisch mit dem vierten Ausgabeanschluss OUT4 von dem vierten Schieberegister SR4 von der (j – 1)ten Stufe von der zweiten Wiederholungseinheit B(j – 1) verbunden ist; der vierte Eingabeanschluss IN4 von dem vierten Schieberegister SR4 von der zweiten Stufe der zweiten Wiederholungseinheit B2 zum Beispiel elektrisch mit dem vierten Ausgabeanschluss OUT4 von dem vierten Schieberegister SR4 von der ersten Stufe der zweiten Wiederholungseinheit B1 verbunden ist;
wobei für jede Stufe der ersten Wiederholungseinheit A1, A2, ..., Am
eine Drain-Elektrode von dem fünften Takttransistor T5 elektrisch mit der fünften Taktsignalleitung C5 verbunden ist, eine Gate-Elektrode von dem fünften Takttransistor T5 elektrisch mit der ersten Steuerleitung SW1 verbunden ist und eine Source-Elektrode s von dem fünften Takttransistor T5 elektrisch mit dem fünften Taktsignalanschluss CK5 verbunden ist;
eine Drain-Elektrode von dem siebten Takttransistor T7 elektrisch mit der siebten Taktsignalleitung C7 verbunden ist, eine Gate-Elektrode von dem siebten Takttransistor T7 elektrisch mit der ersten Steuerleitung SW1 verbunden ist und eine Source-Elektrode s von dem siebten Takttransistor T7 elektrisch mit dem siebten Taktsignalanschluss CK7 verbunden ist;
wobei für jede Stufe der zweiten Wiederholungseinheit B1, B2, ..., Bn
eine Drain-Elektrode des sechsten Takttransistors T6 elektrisch mit der Source-Elektrode s von dem fünften Takttransistor T5 verbunden ist, eine Gate-Elektrode von dem sechsten Takttransistor T6 elektrisch mit der zweiten Steuerleitung SW2 verbunden ist und der sechste Taktsignalanschluss CK6 elektrisch mit der sechsten Taktsignalleitung C6 über eine Source-Elektrode s von dem sechsten Takttransistor T6 verbunden ist;
eine Drain-Elektrode von dem achten Takttransistor T8 elektrisch mit der Source-Elektrode s von dem siebten Takttransistor T7 verbunden ist, eine Gate-Elektrode von dem achten Takttransistor T8 elektrisch mit der zweiten Steuerleitung SW2 verbunden ist und der achte Taktsignalanschluss CK8 elektrisch mit der achten Taktsignalleitung C8 über eine Source-Elektrode s von dem achten Takttransistor T8 verbunden ist; wobei
in einem 2D-Anzeigemodus die erste Steuerleitung SW1 des Weiteren den dritten Initialtransistor K3, den fünften Takttransistor T5 und den siebten Takttransistor T7 steuert, ausgeschaltet zu sein, und die zweite Steuerleitung SW2 den vierten Initialtransistor K4, den sechsten Takttransistor T6 und den achten Takttransistor T8 steuert, angeschaltet zu sein;
in einem 3D-Anzeigemodus die erste Steuerleitung SW1 des Weiteren den dritten Initialtransistor K3, den fünften Takttransistor T5 und den siebten Takttransistor T7 steuert, angeschaltet zu sein, und die zweite Steuerleitung SW2 den vierten Initialtransistor K4, den sechsten Takttransistor T6 und den achten Takttransistor T8 steuert, ausgeschaltet zu sein.
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Noch genauer sind die fünfte Taktsignalleitung C5, die sechste Taktsignalleitung C6, die siebte Taktsignalleitung C7 und die achte Taktsignalleitung C8 zum Ausgeben des fünften Taktsignals, des sechsten Taktsignals, des siebten Taktsignals und des achten Taktsignals jeweils ausgebildet, wobei das fünfte Taktsignal zu dem siebten Taktsignal invers ist und das sechste Taktsignal zu dem achten Taktsignal invers ist.
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Des Weiteren umfasst jedes von den dritten Schieberegistern SR3 des Weiteren einen dritten Löschanschluss R3, und jedes von denvierten Schieberegistern SR4 umfasst des Weiteren einen vierten Löschanschluss R4, wobei
der dritte Löschanschluss R3 von dem dritten Schieberegister SR3 von der k-ten Stufe der ersten Wiederholungseinheit Ak elektrisch mit dem dritten Ausgabeanschluss OUT3 des dritten Schieberegisters SR3 von der (k + 1)ten Stufe der ersten Wiederholungseinheit A(k + 1) verbunden ist; der dritte Löschanschluss R3 von dem dritten Schieberegister SR3 von der ersten Stufe von der ersten Wiederholungseinheit A1 zum Beispiel elektrisch mit dem dritten Ausgabeanschluss OUT3 von dem dritten Schieberegister SR3 von der zweiten Stufe der ersten Wiederholungseinheit A2 verbunden ist;
der vierte Löschanschluss R4 von dem vierten Schieberegister SR4 von der p-ten Stufe der zweiten Wiederholungseinheit Bp elektrisch mit dem vierten Ausgabeanschluss OUT4 von dem vierten Schieberegister SR4 von der (p + 1)ten Stufe der zweiten Wiederholungseinheit B(p + 1) verbunden ist; der vierte Löschanschluss R4 von dem vierten Schieberegister SR4 von der ersten Stufe von der zweiten Wiederholungseinheit B1 zum Beispiel elektrisch mit dem vierten Ausgabeanschluss OUT4 von dem vierten Schieberegister SR4 von der zweiten Stufe der zweiten Wiederholungseinheit B2 verbunden ist; wobei k und p positive ganze Zahlen sind und 1 ≤ k ≤ (m – 1), 1 ≤ p ≤ (n – 1) ist.
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Bei der vorliegenden Ausführungsform steuert in einem 2D-Anzeigemodus die erste Steuerleitung des Weiteren den dritten Initialtransistor, den fünften Takttransistor und den siebten Takttransistor, ausgeschaltet zu sein; und die zweite Steuerleitung steuert des Weiteren den vierten Initialtransistor, den sechsten Takttransistor und den achten Takttransistor, angeschaltet zu sein; und in einem 3D-Anzeigemodus steuert die erste Steuerleitung des Weiteren den dritten Initialtransistor, den fünften Takttransistor und den siebten Takttransistor, angeschaltet zu sein; und die zweite Steuerleitung steuert des Weiteren den vierten Initialtransistor, den sechsten Takttransistor und den achten Takttransistor, ausgeschaltet zu sein, so dass eine wechselseitige Umstellung zwischen dem 2D-Anzeigemodus und dem 3D-Anzeigemodus bei der Display-Vorrichtung zweckmäßig ist.
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Die vorliegende Erfindung stellt des Weiteren eine vierte Ausführungsform bereit. Wie es in den 1A, 1C und 5 dargestellt ist, werden Teile von der vierten Ausführungsform, welche die gleichen zu denjenigen bei der dritten Ausführungsform sind, nicht wiederholt beschrieben. Die vierte Ausführungsform basiert auf der dritten Ausführungsform, und ein Substrat 100 für ein TFT-Array umfasst des Weiteren: eine erste Vorscan-Rückstellleitung RS1, eine zweite Vorscan-Rückstellleitung RS2, einen ersten Vorscan-Rückstelltransistor RT1 und einen zweiten Vorscan-Rückstelltransistor RT2, jedes erste Schieberegister SR1 umfasst des Weiteren einen ersten Vorscan-Rückstellanschluss RST1, jedes dritte Schieberegister SR3 umfasst des Weiteren einen ersten Vorscan-Rückstellanschluss RST1, jedes zweite Schieberegister SR2 umfasst des Weiteren einen zweiten Vorscan-Rückstellanschluss RST2, und jedes vierte Schieberegister SR4 umfasst des Weiteren einen zweiten Vorscan-Rückstellanschluss RST2, wobei
in jeder Stufe von der ersten Wiederholungseinheit A1, A2, ..., Am eine Drain-Elektrode von dem ersten Vorscan-Rückstelltransistor RT1 elektrisch mit der ersten Vorscan-Rückstellleitung RS1 verbunden ist, eine Gate-Elektrode von dem ersten Vorscan-Rückstelltransistor RT1 elektrisch mit der ersten Steuerleitung SW1 verbunden ist, eine Source-Elektrode s von dem ersten Vorscan-Rückstellanschluss RT1 elektrisch mit jedem der ersten Vorscan-Rückstellanschlüsse RST1 verbunden ist und die erste Vorscan-Rückstellleitung RS1 ausgebildet ist, das erste Vorscan-Rückstellsignal zum Zurücksetzen der ersten Wiederholungseinheiten A vor einem Scannen auszugeben; und
in jeder Stufe der zweiten Wiederholungseinheit B1, B2, ..., Bn eine Drain-Elektrode von dem zweiten Vorscan-Rückstelltransistor RT2 elektrisch mit der Source-Elektrode s von dem ersten Vorscan-Rückstelltransistor RT1 verbunden ist, eine Gate-Elektrode von dem zweiten Vorscan-Rückstelltransistor RT2 elektrisch mit der zweiten Steuerleitung SW2 verbunden ist, jeder zweite Vorscan-Rückstellanschluss RST2 elektrisch mit der zweiten Vorscan-Rückstellleitung RS2 über eine Source-Elektrode s von dem zweiten Vorscan-Rückstelltransistor RT2 verbunden ist und die erste Vorscan-Rückstellleitung RS2 zum Ausgeben eines zweiten Vorscan-Rückstellsignals zum Zurücksetzen der zweiten Wiederholungseinheiten B vor einem Scannen ausgebildet ist; wobei
in einem 2D-Anzeigemodus die erste Steuerleitung SW1 den ersten Vorscan-Rückstelltransistor RT1 steuert, ausgeschaltet zu sein, und die zweite Steuerleitung SW2 den zweiten Vorscan-Rückstelltransistor RT2 steuert, angeschaltet zu sein;
in einem 3D-Anzeigemodus die erste Steuerleitung SW1 des Weiteren den ersten Vorscan-Rückstelltransistor RT1 steuert, angeschaltet zu sein, und die zweite Steuerleitung SW2 den zweiten Vorscan-Rückstelltransistor RT2 steuert, ausgeschaltet zu sein.
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Es sei angemerkt, dass bei der vorliegenden Ausführungsform zu Zwecken einer Darstellung die erste Steuerleitung die erste Vorscan-Rückstellleitung ist, die zweite Steuerleitung die zweite Vorscan-Rückstellleitung ist, der erste Transistor der erste Vorscan-Rückstelltransistor ist, der zweite Transistor der zweite Vorscan-Rückstelltransistor ist, das erste Schieberegister SR1 des Weiteren den ersten Vorscan-Rückstellanschluss umfasst und das zweite Schieberegister SR2 des Weiteren den zweiten Vorscan-Rückstellanschluss umfasst, jedoch die vorliegende Erfindung nicht darauf beschränkt ist, solange die nachfolgenden Bedingungen erfüllt sind:
das Substrat 100 für ein TFT-Array des Weiteren umfasst: die erste Signalleitung, die zweite Signalleitung, den ersten Transistor und den zweiten Transistor, wobei jedes von dem ersten Schieberegister SR1 und dem dritten Schieberegister SR3 des Weiteren einen ersten Anschluss umfasst und jedes von dem zweiten Schieberegister SR2 und dem vierten Schieberegister SR4 des Weiteren einen zweiten Anschluss umfasst, wobei
in jeder Stufe der ersten Wiederholungseinheit A1, A2, ..., Am eine Drain-Elektrode elektrisch mit der ersten Signalleitung verbunden ist, eine Gate-Elektrode des ersten Transistors elektrisch mit der ersten Steuerleitung SW1 verbunden ist und eine Source-Elektrode s von dem ersten Transistor elektrisch mit den ersten Anschlüssen von dem ersten Schieberegister und dem dritten Schieberegister verbunden ist;
in der jeweiligen Stufe der zweiten Wiederholungseinheit B1, B2, ..., Bn eine Drain-Elektrode von dem zweiten Transistor elektrisch mit der Source-Elektrode s von dem ersten Transistor verbunden ist, eine Gate-Elektrode von dem zweiten Transistor elektrisch mit der zweiten Steuerleitung SW2 verbunden ist und die zweiten Anschlüsse von dem zweiten Schiebetransistor und dem vierten Schiebetransistor elektrisch mit der zweiten Signalleitung über eine Source-Elektrode s von dem zweiten Transistor verbunden sind; wobei
in einem 2D-Anzeigemodus die erste Steuerleitung SW1 den ersten Transistor steuert, ausgeschaltet zu sein, und die zweite Steuerleitung SW2 den zweiten Transistor steuert, angeschaltet zu sein; und
in einem 3D-Azeigemodus die erste Steuerleitung SW1 den ersten Transistor steuert, angeschaltet zu sein, und die zweite Steuerleitung SW2 den zweiten Transistor steuert, ausgeschaltet zu sein.
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Die erste Signalleitung ist zum Ausgeben eines ersten Vorscan-Rückstellsignals zum Zurücksetzen der ersten Wiederholungseinheiten A vor einem Scannen ausgebildet, und die zweite Steuerleitung ist zum Ausgeben eines zweiten Vorscan-Rückstellsignals zum Zurücksetzen der zweiten Wiederholungseinheiten B vor einem Scannen ausgebildet;
oder die erste Signalleitung ist zum Ausgeben eines Signals eines konstant hohen Pegels ausgebildet und die zweite Signalleitung ist zum Ausgeben eines Signals eines konstant niedrigen Pegels ausgebildet;
oder die erste Signalleitung ist zum Ausgeben eines Signals eines konstant niedrigen Pegels ausgebildet und die zweite Signalleitung ist zum Ausgeben eines Signals eines konstant hohen Pegels ausgebildet;
oder die erste Signalleitung ist zum Ausgeben eines Signals eines Vorwärtsscannens ausgebildet und die zweite Signalleitung ist ebenso zum Ausgeben eines Signals eines Vorwärtsscannens ausgebildet;
oder die erste Signalleitung ist zum Ausgeben eines Signals eines Rückwärtsscannens ausgebildet und die zweite Signalleitung ist ebenso zum Ausgeben eines Signals eines Rückwärtsscannens ausgebildet.
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Die vorliegende Erfindung stellt des Weiteren eine fünfte Ausführungsform bereit. Wie es in den 1A, 1C und 6 gezeigt ist, sind Teile bei der fünften Ausführungsform, welche die gleichen zu denjenigen der dritten Ausführungsform sind, nicht wiederholt beschrieben. Die fünfte Ausführungsform basiert auf der dritten Ausführungsform, und in dem Substrat 100 für ein TFT-Array umfasst jede Stufe der ersten Wiederholungseinheit A1, A2, ..., Am des Weiteren ein fünftes Schieberegister SR5 und ein siebtes Schieberegister SR7, und das fünfte Schieberegister SR5 umfasst einen fünften Eingabeanschluss IN5, einen neunten Taktsignalanschluss CK9, einen elften Taktsignalanschluss CK11 und einen fünften Ausgabeanschluss OUT5, welcher mit der entsprechenden Gate-Leitung verbunden ist, und das siebte Schieberegister SR7 umfasst einen siebten Eingabeanschluss IN7, einen dreizehnten Taktsignalanschluss CK13, einen fünfzehnten Taktsignalanschluss CK15 und einen siebzehnten Ausgabeanschluss OUT7, welcher mit der entsprechenden Gate-Leitung verbunden ist;
jede Stufe von der zweiten Wiederholungseinheit B1, B2, ..., Bn umfasst des Weiteren ein sechstes Schieberegister SR6 und ein achtes Schieberegister SR8, und das sechste Schieberegister SR6 umfasst einen sechsten Eingabeanschluss IN6, einen zehnten Taktsignalanschluss CK10, einen zwölften Taktsignalanschluss CK12 und einen sechsten Ausgabeanschluss OUT6, welcher mit der entsprechenden Gate-Leitung verbunden ist, und das achte Schieberegister SR8 umfasst einen achten Eingabeanschluss IN8, einen vierzehnten Taktsignalanschluss CK14, einen sechzehnten Taktsignalanschluss CK16 und einen achten Ausgabeanschluss OUT8, welcher mit der entsprechenden Gate-Leitung verbunden ist;
das Substrat 100 für ein TFT-Array umfasst des Weiteren einen fünften Initialtransistor K5, einen sechsten Initialtransistor K6, einen neunten Takttransistor T9, einen zehnten Takttransistor T10, einen elften Takttransistor T11, einen zwölften Takttransistor T12, eine neunte Taktsignalleitung C9, eine zehnte Taktsignalleitung C10, eine elfte Taktsignalleitung C11, eine zwölfte Taktsignalleitung C12, eine fünfte Initialsignalleitung S5 und eine sechste Initialsignalleitung S6; und das Substrat 100 für ein TFT-Array umfasst des Weiteren einen siebten Initialtransistor K7, einen achten Initialtransistor K8, einen dreizehnten Takttransistor T13, einen vierzehnten Takttransistor T14, einen fünfzehnten Takttransistor T15, einen sechzehnten Takttransistor T16 eine dreizehnte Taktsignalleitung C13, eine vierzehnte Taktsignalleitung C14, eine fünfzehnte Taktsignalleitung C15, eine sechzehnte Taktsignalleitung C16, eine siebte Initialsignalleitung S7 und eine achte Initialsignalleitung S8, wobei
in der ersten Stufe der ersten Wiederholungseinheit A1 eine Drain-Elektrode des fünften Initialtransistors K5 elektrisch mit der fünften Initialsignalleitung S5 verbunden ist, eine Source-Elektrode s von dem fünften Initialtransistor K5 elektrisch mit dem fünften Eingabeanschluss IN5 verbunden ist und eine Gate-Elektrode von dem fünften Initialtransistor K5 elektrisch mit der ersten Steuerleitung SW1 verbunden ist; eine Drain-Elektrode von dem siebten Initialtransistor K7 elektrisch mit der siebten Initialsignalleitung S7 verbunden ist, eine Source-Elektrode s von dem siebten Initialtransistor K7 elektrisch mit dem siebten Eingabeanschluss IN7 verbunden ist und eine Gate-Elektrode von dem siebten Initialtransistor K7 elektrisch mit der ersten Steuerleitung SW1 verbunden ist;
in der zweiten bis zu der m-ten Stufe von den ersten Wiederholungseinheiten A2 bis Am der fünfte Eingabeanschluss IN5 des fünften Schieberegisters SR5 von der i-ten Stufe der ersten Wiederholungseinheit Ai elektrisch mit dem fünften Ausgabeanschluss OUT5 des fünften Schieberegisters SR5 von der (i – 1)ten Stufe der ersten Wiederholungseinheit A(i – 1) verbunden ist und der siebte Eingabeanschluss IN7 des siebten Schieberegisters SR7 von der i-ten Stufe der ersten Wiederholungseinheit Ai elektrisch mit dem siebten Ausgabeanschluss OUT7 des siebten Schieberegisters SR7 von der (i – 1)ten Stufe der ersten Wiederholungseinheit A(i – 1) verbunden ist; in der zweiten Stufe der ersten Wiederholungseinheit A1 zum Beispiel, wie es in der 6A gezeigt ist, der fünfte Eingabeanschluss IN5 des fünften Schieberegisters SR5 von der zweiten Stufe der ersten Wiederholungseinheit A2 elektrisch mit dem fünften Ausgabeanschluss OUT5 des fünften Schieberegisters SR5 von der ersten Stufe der ersten Wiederholungseinheit A1 verbunden ist und der siebte Eingabeanschluss IN7 des siebten Schieberegisters SR7 von der zweiten Stufe der ersten Wiederholungseinheit A2 elektrisch mit dem siebten Ausgabeanschluss OUT7 des siebten Schieberegisters SR7 von der ersten Stufe der ersten Wiederholungseinheit A1 verbunden ist;
in der ersten Stufe der zweiten Wiederholungseinheit B1 ist eine Drain-Elektrode des sechsten Initialtransistors K6 elektrisch mit der Source-Elektrode s von dem fünften Initialtransistor K5 verbunden, der sechste Eingabeanschluss IN6 des sechsten Schieberegisters SR6 von der ersten Stufe der zweiten Wiederholungseinheit B1 ist elektrisch mit der sechsten Initialsignalleitung S6 über eine Source-Elektrode s von dem sechsten Initialtransistor K6 verbunden, und die Gate-Elektrode von dem sechsten Initialtransistor K6 ist elektrisch mit der zweiten Steuerleitung SW2 verbunden; eine Drain-Elektrode von dem achten Initialtransistor K8 ist elektrisch mit der Source-Elektrode s von dem siebten Initialtransistor K7 verbunden, der achte Eingabeanschluss IN8 von dem achten Schieberegister SR8 von der ersten Stufe der zweiten Wiederholungseinheit B1 ist elektrisch mit der achten Initialsignalleitung S8 über eine Source-Elektrode s von dem achten Initialtransistor K8 verbunden, und die Gate-Elektrode von dem achten Initialtransistor K8 ist elektrisch mit der zweiten Steuerleitung verbunden;
in der zweiten bis zu der n-ten Stufe der zweiten Wiederholungseinheiten B2 bis Bn ist der sechste Eingabeanschluss (IN6) von dem sechsten Schieberegister SR6 von der j-ten Stufe der zweiten Wiederholungseinheit Bj elektrisch mit dem sechsten Ausgabeanschluss OUT6 von dem sechsten Schieberegister SR6 von der (j – 1)ten Stufe der zweiten Wiederholungseinheit B(j – 1) verbunden, und der achte Eingabeanschluss IN8 von dem achten Schieberegister SR8 von der j-ten Stufe der zweiten Wiederholungseinheit Bj ist elektrisch mit dem achten Ausgabeanschluss OUT8 von dem achten Schieberegister SR8 von der (j – 1)ten Stufe der zweiten Wiederholungseinheit B(j – 1) verbunden; in der zweiten Stufe der zweiten Wiederholungseinheit B ist zum Beispiel, wie es in der 6A gezeigt ist, der sechste Eingabeanschluss IN6 des sechsten Schieberegisters SR6 von der zweiten Stufe der zweiten Wiederholungseinheit B2 elektrisch mit dem sechsten Ausgabeanschluss OUT6 von dem sechsten Schieberegister SR6 von der ersten Stufe der zweiten Wiederholungseinheit B1 verbunden, und der achte Eingabeanschluss IN8 des achten Schieberegisters SR8 von der zweiten Stufe der zweiten Wiederholungseinheit B2 ist elektrisch mit dem achten Ausgabeanschluss OUT8 von dem achten Schieberegister SR8 von der ersten Stufe der zweiten Wiederholungseinheit B1 verbunden;
wobei für jede Stufe der ersten Wiederholungseinheit A1, A2, ..., Am
eine Drain-Elektrode des neunten Takttransistors T9 elektrisch mit der neunten Taktsignalleitung C9 verbunden ist, eine Gate-Elektrode von dem neunten Takttransistor T9 elektrisch mit der ersten Steuerleitung SW1 verbunden ist und eine Source-Elektrode s von dem neunten Takttransistor T9 elektrisch mit dem neunten Taktsignalanschluss CK9 verbunden ist;
eine Drain-Elektrode von dem elften Takttransistor T11 elektrisch mit der elften Taktsignalleitung C11 verbunden ist, eine Gate-Elektrode von dem elften Takttransistor T11 elektrisch mit der ersten Steuerleitung SW1 verbunden ist und eine Source-Elektrode s von dem elften Takttransistor T11 elektrisch mit dem elften Taktsignalanschluss CK11 verbunden ist;
eine Drain-Elektrode von dem dreizehnten Takttransistor T13 elektrisch mit der dreizehnten Taktsignalleitung C13 verbunden ist, eine Gate-Elektrode von dem dreizehnten Takttransistor T13 elektrisch mit der ersten Steuerleitung SW1 verbunden ist und eine Source-Elektrode s von dem dreizehnten Takttransistor T13 elektrisch mit dem dreizehnten Taktsignalanschluss CK13 verbunden ist;
eine Drain-Elektrode von dem fünfzehnten Takttransistor T15 elektrisch mit der fünfzehnten Taktsignalleitung C15 verbunden ist, eine Gate-Elektrode von dem fünfzehnten Takttransistor T15 elektrisch mit der ersten Steuerleitung SW1 verbunden ist und eine Source-Elektrode s von dem fünfzehnten Takttransistor T15 elektrisch mit dem fünfzehnten Taktsignalanschluss CK15 verbunden ist;
wobei für jede Stufe der zweiten Wiederholungseinheit B1, B2, ..., Bn
eine Drain-Elektrode von dem zehnten Takttransistor T10 elektrisch mit der Source-Elektrode s von dem neunten Takttransistor T9 verbunden ist, eine Gate-Elektrode von dem zehnten Takttransistor T10 elektrisch mit der zweiten Steuerleitung SW2 verbunden ist und der zehnte Taktsignalanschluss CK10 elektrisch mit der zehnten Taktsignalleitung C10 über eine Source-Elektrode s von dem zehnten Takttransistor T10 verbunden ist;
eine Drain-Elektrode von dem zwölften Takttransistor T12 elektrisch mit der Source-Elektrode s von dem elften Takttransistor T11 verbunden ist, eine Gate-Elektrode von dem zwölften Takttransistor T12 elektrisch mit der zweiten Steuerleitung SW2 verbunden ist und der zwölfte Taktsignalanschluss CK12 elektrisch mit der zwölften Taktsignalleitung C12 über eine Source-Elektrode s von dem zwölften Takttransistor T12 verbunden ist;
eine Drain-Elektrode von dem vierzehnten Takttransistor T14 elektrisch mit der Source-Elektrode s von dem dreizehnten Takttransistor T13 verbunden ist, eine Gate-Elektrode von dem vierzehnten Takttransistor T14 elektrisch mit der zweiten Steuerleitung SW2 verbunden ist und der vierzehnte Taktsignalanschluss CK14 elektrisch mit der vierzehnten Taktsignalleitung C14 über eine Source-Elektrode s von dem vierzehnten Takttransistor T14 verbunden ist;
eine Drain-Elektrode von dem sechzehnten Takttransistor T16 elektrisch mit der Source-Elektrode s von dem fünfzehnten Takttransistor T15 verbunden ist, eine Gate-Elektrode von dem sechzehnten Takttransistor T16 elektrisch mit der zweiten Steuerleitung SW2 verbunden ist und der sechzehnte Taktsignalanschluss CK16 elektrisch mit der sechzehnten Taktsignalleitung C16 über eine Source-Elektrode s von dem sechzehnten Takttransistor T16 verbunden ist; wobei
in einem 2D-Anzeigemodus die erste Steuerleitung SW1 des Weiteren den fünften Initialtransistor K5, den neunten Takttransistor T9, den elften Takttransistor T11, den siebten Initialtransistor K7, den dreizehnten Takttransistor T13 und den fünfzehnten Takttransistor T15 steuert, ausgeschaltet zu sein, und die zweite Steuerleitung SW2 des Weiteren den sechsten Initialtransistor K6, den zehnten Takttransistor T10, den zwölften Takttransistor T12, den achten Initialtransistor K8, den vierzehnten Takttransistor T14 und den sechzehnten Takttransistor T16 steuert, angeschaltet zu sein;
in einem 3D-Anzeigemodus die erste Steuerleitung SW1 des Weiteren den fünften Initialtransistor K5, den neunten Takttransistor T9, den elften Takttransistor T11, den siebten Initialtransistor K7, den dreizehnten Takttransistor T13 und den fünfzehnten Takttransistor T15 steuert, angeschaltet zu sein, und die zweite Steuerleitung SW2 des Weiteren den sechsten Initialtransistor K6, den zehnten Takttransistor T10, den zwölften Takttransistor T12, den achten Initialtransistor K8, den vierzehnten Takttransistor T14 und den sechzehnten Takttransistor T16 steuert, ausgeschaltet zu sein.
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Noch genauer sind die neunte Taktsignalleitung C9, die zehnte Taktsignalleitung T10, die elfte Taktsignalleitung C11 und die zwölfte Taktsignalleitung C12 zum Ausgeben des neunten Taktsignals, des zehnten Taktsignals, des elften Taktsignals und des zwölften Taktsignals jeweils ausgebildet;die dreizehnte Taktsignalleitung C13, die vierzehnte Taktsignalleitung C14, die fünfzehnte Taktsignalleitung C15 und die sechzehnte Taktsignalleitung C16 sind zum Ausgeben des dreizehnten Taktsignals, des vierzehnten Taktsignals, des fünfzehnten Taktsignals und des sechzehnten Taktsignals jeweils ausgebildet, wobei das neunte Taktsignal zu dem elften Taktsignal invers ist, das zehnte Taktsignal zu dem zwölften Taktsignal invers ist, das dreizehnte Taktsignal zu dem fünfzehnten Taktsignal invers ist und das vierzehnte Taktsignal zu dem sechzehnten Taktsignal invers ist.
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Des Weiteren umfasst jedes von den fünften Schieberegistern SR5 einen fünften Löschanschluss R5, jedes von den sechsten Schieberegistern SR6 umfasst des Weiteren einen sechsten Löschanschluss R6, jedes von den siebten Schieberegistern SR7 umfasst des Weiteren einen siebten Löschanschluss R7, und jedes von den achten Schieberegistern SR8 umfasst des Weiteren einen achten Löschanschluss R8, wobei
der fünfte Löschanschluss R5 von dem fünften Schieberegister SR5 von der k-ten Stufe der ersten Wiederholungseinheit Ak elektrisch mit dem fünften Ausgabeanschluss OUT5 von dem fünften Schieberegister SR5 von der (k + 1)ten Stufe der ersten Wiederholungseinheit A(k + 1) verbunden ist und der siebte Löschanschluss R7 von dem siebten Schieberegister SR7 von der k-ten Stufe der ersten Wiederholungseinheit Ak elektrisch mit dem siebten Ausgabeanschluss OUT7 von dem siebten Schieberegister SR7 von der (k + 1)ten Stufe der ersten Wiederholungseinheit A(k + 1) verbunden ist,
der sechste Löschanschluss R6 von dem sechsten Schieberegister SR6 von der p-ten Stufe der zweiten Wiederholungseinheit Bp elektrisch mit dem sechsten Ausgabeanschluss OUT6 von dem sechsten Schieberegister SR6 von der (p + 1)ten Stufe der zweiten Wiederholungseinheit B(p + 1) verbunden ist und der achte Löschanschluss R8 von dem achten Schieberegister SR8 von der p-ten Stufe der zweiten Wiederholungseinheit Bp elektrisch mit dem achten Ausgabeanschluss OUT8 von dem achten Schieberegister SR8 von der (p + 1)ten Stufe der zweiten Wiederholungseinheit B(p + 1) verbunden ist.
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Bei der vorliegenden Ausführungsform steuert in dem 2D-Anzeigemodus die erste Steuerleitung des Weiteren den fünften Initialtransistor, den neunten Takttransistor, den elften Takttransistor, den siebten Initialtransistor, den dreizehnten Takttransistor und den fünfzehnten Takttransistor, ausgeschaltet zu sein; und die zweite Steuerleitung steuert des Weiteren den sechsten Initialtransistor, den zehnten Takttransistor, den zwölften Takttransistor, den achten Initialtransistor, den vierzehnten Takttransistor und den sechzehnten Takttransistor, angeschaltet zu sein; und in einem 3D-Anzeigemodus steuert die erste Steuerleitung des Weiteren den fünften Initialtransistor, den neunten Takttransistor, den elften Takttransistor, den siebten Initialtransistor, den dreizehnten Takttransistor und den fünfzehnten Takttransistor, angeschaltet zu sein; und die zweite Steuerleitung steuert des Weiteren den sechsten Initialtransistor, den zehnten Takttransistor, den zwölften Takttransistor, den achten Initialtransistor, den vierzehnten Takttransistor und den sechzehnten Takttransistor, ausgeschaltet zu sein, so dass eine wechselseitige Umstellung zwischen dem 2D-Anzeigemodus und dem 3D-Anzeigemodus bei der Anzeigevorrichtung zweckmäßig bzw. passend ist.
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Die vorliegende Erfindung stellt des Weiteren eine sechste Ausführungsform bereit. Wie es in den 1A, 1C und 7 gezeigt ist, werden Teile der sechsten Ausführungsform, welche die gleichen sind wie diejenigen bei der fünften Ausführungsform, nicht wiederholt beschrieben. Die sechste Ausführungsform basiert auf der fünften Ausführungsform, und ein Substrat 100 für ein TFT-Array umfasst des Weiteren:
eine erste Vorscan-Rückstellleitung RS1, eine zweite Vorscan-Rückstellleitung RS2, einen ersten Vorscan-Rückstelltransistor RT1 und einen zweiten Vorscan-Rückstelltransistor RT2, wobei jedes von den ersten Schieberegistern SR1 des Weiteren einen ersten Vorscan-Rückstellanschluss RST1 umfasst, jedes von den dritten Schieberegistern SR3 des Weiteren einen ersten Vorscan-Rückstellanschluss RST1 umfasst, jedes von den fünften Schieberegistern SR5 des Weiteren einen ersten Vorscan-Rückstellanschluss RST1 umfasst, jedes von den siebten Schieberegistern SR7 des Weiteren einen ersten Vorscan-Rückstellanschluss RST1 umfasst, jedes von den zweiten Schieberegistern SR2 des Weiteren einen zweiten Vorscan-Rückstellanschluss RST2 umfasst und jedes von den vierten Schieberegistern SR4 des Weiteren einen zweiten Vorscan-Rückstellanschluss RST2 umfasst, jedes von den sechsten Schieberegistern SR6 des Weiteren einen zweiten Vorscan-Rückstellanschluss RST2 umfasst und jedes von den achten Schieberegistern SR8 des Weiteren einen zweiten Vorscan-Rückstellanschluss RST2 umfasst, wobei
in jeder Stufe der ersten Wiederholungseinheit A1, A2, ..., Am eine Drain-Elektrode von dem ersten Vorscan-Rückstelltransistor RT1 elektrisch mit der ersten Vorscan-Rückstellleitung RS1 verbunden ist, eine Gate-Elektrode von dem ersten Vorscan-Rückstelltransistor RT1 elektrisch mit der ersten Steuerleitung SW1 verbunden ist, eine Source-Elektrode s von dem ersten Vorscan-Rückstellanschluss RT1 elektrisch mit jedem von den ersten Vorscan-Rückstellanschlüssen RST1 verbunden ist und die erste Vorscan-Rückstellleitung RS1 ausgebildet ist, ein erstes Vorscan-Rückstellsignal zum Zurücksetzen der ersten Wiederholungseinheiten A vor einem Scannen auszugeben; und
in jeder Stufe der zweiten Wiederholungseinheit B1, B2, ..., Bn eine Drain-Elektrode von dem zweiten Vorscan-Rückstelltransistor RT2 elektrisch mit der Source-Elektrode s von dem ersten Vorscan-Rückstelltransistor RT1 verbunden ist, eine Gate-Elektrode von dem zweiten Vorscan-Rückstelltransistor RT2 elektrisch mit der zweiten Steuerleitung SW2 verbunden ist, jeder von den zweiten Vorscan-Rückstellanschlüssen RST2 elektrisch mit der zweiten Vorscan-Rückstellleitung RS2 über eine Source-Elektrode s von dem zweiten Vorscan-Rückstelltransistor RT2 verbunden ist und die zweite Vorscan-Rückstellleitung RS2 zum Ausgeben eines zweiten Vorscan-Rückstellsignals zum Zurücksetzen der zweiten Wiederholungseinheiten B vor einem Scannen ausgebildet ist; wobei
in einem 2D-Anzeigemodus die erste Steuerleitung SW1 den ersten Vorscan-Rückstelltransistor RT1 steuert, ausgeschaltet zu sein und die zweite Steuerleitung SW2 den zweiten Vorscan-Rückstelltransistor RT2 steuert, angeschaltet zu sein;
in einem 3D-Anzeigemodus die erste Steuerleitung SW1 des Weiteren den ersten Vorscan-Rückstelltransistor RT1 steuert, angeschaltet zu sein und die zweite Steuerleitung SW2 den zweiten Vorscan-Rückstelltransistor RT2 steuert, ausgeschaltet zu sein.
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Es sei angemerkt, dass bei der vorliegenden Ausführungsform zu Zwecken einer Darstellung die erste Signalleitung die erste Vorscan-Rückstellleitung ist, die zweite Signalleitung die zweite Vorscan-Rückstellleitung ist, der erste Transistor der erste Vorscan-Rückstelltransistor ist, der zweite Transistor der zweite Vorscan-Rückstelltransistor ist, das erste Schieberegister SR1 des Weiteren den ersten Vorscan-Rückstellanschluss umfasst und das zweite Schieberegister SR2 des Weiteren den zweiten Vorscan-Rückstellanschluss umfasst, jedoch die vorliegende Erfindung nicht darauf beschränkt ist, solange die nachfolgenden Bedingungen erfüllt sind:
das Substrat 100 für ein TFT-Array umfasst des Weiteren: die erste Signalleitung, die zweite Signalleitung, den ersten Transistor und den zweiten Transistor, und jedes von dem ersten Schieberegister SR1, dem dritten Schieberegister SR3, dem fünften Schieberegister SR5 und dem siebten Schieberegister SR7 umfasst des Weiteren einen ersten Anschluss, und jedes von dem zweiten Schieberegister SR2, dem vierten Schieberegister SR4, dem sechsten Schieberegister SR6 und dem achten Schieberegister SR8 umfasst des Weiteren einen zweiten Anschluss, wobei
in der jeweiligen Stufe der ersten Wiederholungseinheit A1, A2, ..., Am eine Drain-Elektrode des ersten Transistors elektrisch mit der ersten Signalleitung verbunden ist, eine Gate-Elektrode von dem ersten Transistor elektrisch mit der ersten Steuerleitung SW1 verbunden ist und eine Source-Elektrode s von dem ersten Transistor elektrisch mit den ersten Anschlüssen von dem ersten Schieberegister SR1, dem dritten Schieberegister SR3, dem fünften Schieberegister SR5 und dem siebten Schieberegister SR7 verbunden ist;
in der jeweiligen Stufe der zweiten Wiederholungseinheit B1, B2, ..., Bn eine Drain-Elektrode von dem zweiten Transistor elektrisch mit der Source-Elektrode s von dem ersten Transistor verbunden ist, eine Gate-Elektrode von dem zweiten Transistor elektrisch mit der zweiten Steuerleitung SW2 verbunden ist und die zweiten Anschlüsse von dem zweiten Schieberegisters SR2, dem vierten Schieberegister SR4, dem sechsten Schieberegister SR6 und dem achten Schieberegister SR8 elektrisch mit der zweiten Signalleitung über eine Source-Elektrode s von dem zweiten Transistor verbunden sind; wobei
in einem 2D-Anzeigemodus die erste Steuerleitung SW1 den ersten Transistor steuert, ausgeschaltet zu sein, und die zweite Steuerleitung SW2 den zweiten Transistor steuert, angeschaltet zu sein; und
in einem 3D-Anzeigemodus die erste Steuerleitung SW1 den ersten Transistor steuert, angeschaltet zu sein, und die zweite Steuerleitung SW2 den zweiten Transistor steuert, ausgeschaltet zu sein.
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Die erste Signalleitung ist zum Ausgeben eines ersten Vorscan-Rückstellsignals für ein Zurücksetzen der ersten Wiederholungseinheiten A vor einem Scannen ausgebildet, und die zweite Signalleitung ist zum Ausgeben eines zweiten Vorscan-Rückstellsignals zum Zurücksetzen der zweiten Wiederholungseinheiten B vor einem Scannen ausgebildet;
oder die erste Signalleitung ist zum Ausgeben eines Signals von einem konstant hohen Pegel ausgebildet und die zweite Signalleitung ist zum Ausgeben eines Signals von einem konstant niedrigen Pegel ausgebildet;
oder die erste Signalleitung ist zum Ausgeben eines Signals von einem konstant niedrigen Pegel ausgebildet, und die zweite Signalleitung ist zum Ausgeben eines Signals von einem konstant hohen Pegel ausgebildet;
oder die erste Signalleitung ist zum Ausgeben eines Signals eines Vorwärtsscannens ausgebildet und die zweite Signalleitung ist zum Ausgeben eines Signals eines Vorwärtsscannens ausgebildet;
oder die erste Signalleitung ist zum Ausgeben eines Signals eines Rückwärtsscannens ausgebildet und die zweite Signalleitung ist ebenso zum Ausgeben eines Signals eines Rückwärtsscannens ausgebildet.
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Die vorliegende Erfindung stellt des Weiteren eine siebte Ausführungsform bereit, und die 8 ist eine schematische Darstellung, welche die Struktur von einem Anzeigefeld gemäß der siebten Ausführungsform der vorliegenden Erfindung zeigt. Wie es in der 8 gezeigt ist, umfasst das Anzeigefeld 600 bei der vorliegenden Ausführungsform des Weiteren ein Substrat 601 für ein TFT-Array, welches das Substrat für ein TFT-Array gemäß einer der oben genannten Ausführungsformen sein kann.
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Die vorliegende Erfindung stellt des Weiteren eine achte Ausführungsform bereit, und die 9 ist eine schematische Darstellung, welche die Struktur von einer Anzeigevorrichtung gemäß der achten Ausführungsform der vorliegenden Erfindung zeigt. Wie es in der 9 gezeigt ist, ist die Anzeigevorrichtung bei der achten Ausführungsform der vorliegenden Erfindung nicht auf eine Anzeigevorrichtung wie zum Beispiel eine OLED, eine LCD oder ein elektrisches Papier beschränkt. Noch genauer umfasst die Anzeigevorrichtung 700 ein Substrat 701 für ein TFT-Array. Das Substrat 701 für ein TFT-Array kann das Substrat für ein TFT-Array gemäß irgendeiner der oben genannten Ausführungsformen sein.
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Aus dem oben Gesagten ergibt sich mit dem Substrat für ein TFT-Array, dem Anzeigefeld und der Anzeigevorrichtung gemäß den Ausführungsformen der vorliegenden Erfindung, dass der erste Eingabeanschluss von der ersten Stufe der ersten Wiederholungseinheit elektrisch mit der ersten Initialsignalleitung über sowohl die Source-Elektrode als auch die Drain-Elektrode von dem ersten Initialtransistor verbunden ist, die Gate-Elektrode von dem ersten Initialtransistor elektrisch mit der ersten Steuerleitung verbunden ist, der zweite Eingabeanschluss von der ersten Stufe der zweiten Wiederholungseinheit elektrisch mit der zweiten Initialsignalleitung über die Source-Elektrode von dem zweiten Initialtransistor verbunden ist, die Drain-Elektrode von dem zweiten Initialtransistor elektrisch mit der Source-Elektrode von dem ersten Initialtransistor verbunden ist und die Gate-Elektrode von dem zweiten Initialtransistor elektrisch mit der zweiten Steuerleitung verbunden ist; und für jede Stufe der ersten Wiederholungseinheit und jede Stufe der zweiten Wiederholungseinheit der erste Taktsignalanschluss elektrisch mit der ersten Taktsignalleitung über sowohl eine Source-Elektrode als auch die Drain-Elektrode von dem ersten Takttransistor verbunden ist und die Gate-Elektrode des ersten Takttransistors elektrisch mit der ersten Steuerleitung verbunden ist; der zweite Taktsignalanschluss elektrisch mit der zweiten Taktsignalleitung über sowohl eine Source-Elektrode als auch die Drain-Elektrode von dem zweiten Takttransistor verbunden ist und die Gate-Elektrode von dem zweiten Takttransistor elektrisch mit der ersten Steuerleitung verbunden ist; der dritte Taktsignalanschluss elektrisch mit der dritten Taktsignalleitung über sowohl eine Source-Elektrode als auch die Drain-Elektrode von dem dritten Takttransistor verbunden ist und die Gate-Elektrode von dem dritten Takttransistor elektrisch mit der ersten Steuerleitung verbunden ist; der vierte Taktsignalanschluss elektrisch mit der vierten Taktsignalleitung über sowohl eine Source-Elektrode als auch die Drain-Elektrode von dem vierten Takttransistor verbunden ist und die Gate-Elektrode von dem vierten Takttransistor elektrisch mit der ersten Steuerleitung verbunden ist; wobei in einem 2D-Anzeigemodus die erste Steuerleitung den ersten Initialtransistor, den ersten Takttransistor und den dritten Takttransistor steuert, ausgeschaltet zu sein, und die zweite Steuerleitung den zweiten Initialtransistor, den zweiten Takttransistor und den vierten Takttransistor steuert, angeschaltet zu sein; in einem 3D-Anzeigemodus die erste Steuerleitung den ersten Initialtransistor, den ersten Takttransistor und den dritten Takttransistor steuert, angeschaltet zu sein, und die zweite Steuerleitung den zweiten Initialtransistor, den zweiten Takttransistor und den vierten Takttransistor steuert, ausgeschaltet zu sein, so dass eine wechselseitige Umstellung zwischen dem 2D-Anzeigemodus und dem 3D-Anzeigemodus bei der Anzeigevorrichtung geeignet gemacht ist.
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Die bevorzugten Ausführungsformen der vorliegenden Erfindung, welche oben beschrieben sind, sind nicht dazu gedacht, die vorliegende Offenbarung bzw. Erfindung zu beschränken. Verschiedene Änderungen und Modifikationen oder äquivalente Ausführungsformen der vorliegenden Erfindung können durch einen Fachmann des Gebiets hergestellt werden. Jede der Modifikationen, äquivalenten Ersetzungen, Verbesserungen, welche sich nicht von den Ideen und den Grundsätzen der vorliegenden Erfindung entfernen, soll in den Schutzumfang der vorliegenden Erfindung fallen.
