DE102015120755A1 - Verfahren zum Vereinzeln von einer Vielzahl von Chips - Google Patents

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Abstract

Ein Chip kann ein Substrat, einen in und/oder auf dem Substrat angeordneten aktiven Bereich, in dem mindestens eine elektronische Komponente gebildet ist, und ein Dielektrikum über dem aktiven Bereich aufweisen. Ein Verfahren zu dem Vereinzeln von einer Vielzahl von Chips kann das Bilden von mindestens einem ersten Graben zwischen der Vielzahl von Chips aufweisen, wobei der mindestens eine erste Graben durch das Dielektrikum und die aktiven Bereiche hindurch gebildet wird und sich in das Substrat hinein erstreckt. Das Verfahren kann ferner das Sägen des Substratmaterials, von der dem ersten Graben gegenüberliegenden Seite des Substrats aufweisen. Das Sägen kann entlang eines Sägepfades erfolgen, der dem Verlauf von dem mindestens einem ersten Graben entspricht, so dass mindestens ein zweiter Graben gebildet wird. Die Breite des mindestens einen ersten Grabens kann kleiner oder gleich der Breite des mindestens einen zweiten Grabens sein.

Description

  • Die vorliegende Offenbarung betrifft Verfahren zum Vereinzeln einer Vielzahl von Chips.
  • Ausgangsmaterial, wie beispielsweise ein Halbleiterwafer, stellt einen bedeutenden Kostenfaktor in der Chipherstellung dar. Entsprechend spielt ein Verfahren, welches die Anzahl an Chips, welche pro Halbleiterwafer gebildet werden können, erhöht und den Materialverlust bei einem Vereinzeln von einer Vielzahl von Chips reduziert, eine wesentliche Rolle.
  • Ein herkömmliches Verfahren zum Vereinzeln einer Vielzahl von Chips, wie beispielsweise das Sägen eines Wafers mittels eines Sägeblatts, wird aufgrund der erzielbaren Verfahrensgeschwindigkeit weithin eingesetzt. Das Sägen kann einen Chip allerdings mechanisch belasten und beschädigen. Der Chip beziehungsweise ein Teil des Chips kann absplittern und aufgrund des Bildens von Rissen beschädigt werden. Bei einem anderen herkömmlichen Verfahren wird ein Laser eingesetzt. Ein solches Verfahren kann aufgrund von Energieeintrag, einhergehend mit einer entsprechenden Temperatur, ebenfalls zu einem Schaden in einem Chip führen. Ferner wird in einem weiteren herkömmlichen Vereinzelungsverfahren Plasmaätzen zum Vereinzeln angewandt. Auch in diesem Fall kann, wenn beispielsweise das Plasmaätzen für eine zu lange Zeitdauer auf einen Chip angewendet wird, der Chip beschädigt werden.
  • Anschaulich kann es in verschiedenen Ausführungsbeispielen zum Vereinzeln der Chips eines Wafers vorgesehen sein, zunächst beispielsweise einen Ätzprozess vorderseitig anzuwenden derart, dass Gräben mit einer Tiefe gebildet, beispielsweise geätzt werden, so dass sich die Gräben vollständig durch das „vorderseitige“ Dielektrikum und vollständig durch den Bereich des Wafers erstrecken, in welchem in den jeweiligen Chips die elektronischen Komponenten gebildet werden (auch bezeichnet als der aktive Bereich). Anschließend wird ein Sägeprozess auf die Rückseite des Wafers angewendet, so dass „rückseitige“ Gräben gebildet werden, die im Verlauf im Wesentlichen den „vorderseitigen“ Gräben entsprechen. Die „rückseitigen“ Gräben werden mit einer derartigen Tiefe gebildet, dass sie den Boden der „vorderseitigen“ Gräben anschaulich „öffnen“, womit das Vereinzeln der Chips erreicht wird. Der auf die Vorderseite angewendete Prozess zum Bilden der Gräben weist eine höhere Genauigkeit auf als der auf die Rückseite des Wafers angewendete Sägeprozess. Dadurch wird es möglich, die „vorderseitigen“ Gräben sehr eng auszugestalten, und das „rückseitige“ Sägen sehr schnell durchzuführen. Auch ist die vorderseitige Bearbeitung (die in der unmittelbaren Nähe der Chips erfolgt) hinsichtlich der zu vereinzelnden Chips erheblich weniger mechanisch belastend als der Sägeprozess. Auch wird durch die hohe Genauigkeit des vorderseitigen Grabenbildungs-Prozesses ermöglicht, die Vereinzelungsbereiche (oftmals auch als Sägestraße bezeichnet) in ihrer Größe zu reduzieren, womit mehr Chips auf dem Wafer gebildet werden können. Der mechanisch „belastende“ Sägeprozess wird im Wesentlichen in einem Bereich durchgeführt, der ausreichend weit von den Chips entfernt ist, so dass eine Beschädigung der Chips durch den Sägeprozess gering gehalten wird.
  • Ein Chip kann ein Substrat, einen in und/oder auf dem Substrat angeordneten aktiven Bereich, in dem mindestens eine elektronische Komponente gebildet ist, und ein Dielektrikum über dem aktiven Bereich aufweisen. Ein Verfahren zum Vereinzeln von einer Vielzahl von Chips kann das Bilden von mindestens einem ersten Graben zwischen der Vielzahl von Chips aufweisen, wobei der mindestens eine erste Graben durch das Dielektrikum und die aktiven Bereiche hindurch gebildet wird und sich in das Substrat hinein erstreckt. Das Verfahren kann ferner das Sägen des Substratmaterials, von der dem ersten Graben gegenüberliegenden Seite des Substrats, aufweisen. Das Sägen kann entlang eines Sägepfades erfolgen, der dem Verlauf von dem mindestens einem ersten Graben entspricht, so dass mindestens ein zweiter Graben gebildet wird. Die Breite des mindestens einen ersten Grabens kann kleiner oder gleich der Breite des mindestens einen zweiten Grabens sein.
  • Die Vielzahl von Chips kann in und/oder auf einem gemeinsamen Substrat gebildet sein. Entsprechend wird in dem Folgenden die Vielzahl an Chips vor dem Vereinzeln als Wafer bezeichnet. Der Wafer weist eine erste Waferoberfläche auf, an welcher die Vielzahl von Chips gebildet ist. Die zweite gegenüberliegende Waferoberfläche wird auch Substratseite des Wafers genannt. Der Wafer kann vor dem Vereinzeln der Vielzahl von Chips ein (zusammenhängendes) Substrat aufweisen, wobei beispielsweise ein Dielektrikum über eine gesamte Fläche des Substrats des Wafers gebildet ist. Entsprechend kann der Wafer beispielsweise so betrachtet werden, dass, vor dem Vereinzeln der Vielzahl von Chips, jeder Chip der Vielzahl von Chips beispielsweise einen Teilbereich des Substrats des Wafers und einen Teilbereich des Dielektrikums des Wafers aufweist.
  • Als aktiver Bereich wird der Bereich eines Chips bezeichnet, in welchem eine oder mehrere aktive und/oder passive elektrische Komponenten gebildet werden oder sind, wobei der aktive Bereich nicht notwendigerweise auf diese ein oder mehreren elektrischen Komponenten begrenzt ist.
  • Der aktive Bereich kann sich in das Substrat erstrecken und/oder auf einer Seite des Substrats gebildet sein. Die ein oder mehreren elektrischen Komponenten können beispielsweise ein Element eines integrierten Schaltkreises sein, wie beispielsweise eine Diode, ein Transistor und/oder beispielsweise ein Bauteil der CMOS-Technologie.
  • Der Wafer kann vor dem Vereinzeln der Vielzahl von Chips einen (zusammenhängenden) aktiven Bereich aufweisen, welcher eine Vielzahl von aktiven (Teil-)Bereichen der Vielzahl von Chips aufweisen kann. Entsprechend kann das Bilden mindestens einen ersten Grabens durch die Vielzahl von aktiven Bereichen der Vielzahl von Chips so verstanden werden, dass aufgrund des Vereinzelns der Vielzahl von Chips der aktive Bereich eines jeweiligen Chips in seiner geometrischen Form eingegrenzt wird. Auf der Vielzahl von aktiven (Teil-)Bereichen der Vielzahl von Chips und auf dem Dielektrikum können ein oder mehrere Schutz- und/oder Einkapselungsschichten gebildet sein.
  • Die Vielzahl von Chips kann in und/oder auf einem Substrat, beispielsweise ein Halbleitermaterial, gebildet sein. Das Substrat kann beispielsweise Silizium, Germanium, Gallium-Arsenit und/oder ein anderes Halbleitermaterial aufweisen, welches dotiert sein kann. Die Chips können unter Verwendung verschiedener Herstellungsprozesse gebildet werden, beispielsweise Prozesse des Dotierens, der Fotolithographie, des Abscheidens, des Metallisierens und/oder des Ätzens. Der Wafer kann während des Verfahrens mittels entsprechenden ein oder mehreren Vorrichtungen gehaltert sein, beispielsweise indem der Wafer mittels Klemmens und/oder mittels eines Unterdrucks gehalten wird. Zwischen der Vielzahl von Chips sind Bereiche des Wafers für das Vereinzeln der Chips vorgesehen.
  • Der Wafer kann zusätzlich eine Vielzahl an Elementen zur Prozesskontrolle aufweisen. Ein Element der Prozesskontrolle kann beispielsweise eine Ausrichtungsmarkierung, eine Struktur zu dem Überwachen der Schichtdicke und/oder eine elektrische Kontrollstruktur sein. Eine elektrische Kontrollstruktur kann einen Schaltkreis wie beispielsweise ein PCM (engl. Process Control Monitor, Schaltkreis zur Prozesskontrolle) sein oder beispielsweise ein RCM (engl. Reliability Control Monitor, Zuverlässigkeits-Kontrolle). Ein solcher Schaltkreis, welcher beispielsweise Kupfer und/oder Aluminium aufweisen kann, kann zwischen den Chips in und/oder auf dem Substrat, beispielsweise auf dem Dielektrikum, gebildet sein. Ein Element der Prozesskontrolle kann wie auch ein jeweiliger Chip einen aktiven (Teil-)Bereich aufweisen. Aufgrund des Vereinzelns der Vielzahl von Chips kann ein Element der Prozesskontrolle zumindest teilweise entfernt werden. Ein Element der Prozesskontrolle, beispielsweise eine Ausrichtungsmarkierung, kann das Positionieren des mindestens einen ersten Grabens erleichtern und/oder ermöglichen. Ein Element zu der Prozesskontrolle kann ein oder mehrere elektrische Verbindungen zu einem Chip der Vielzahl von Chips aufweisen. Mittels des Bildens des mindestens einen ersten Grabens kann eine solche elektrische Verbindung unterbrochen werden.
  • Der mindestens eine erste Graben kann sich von der ersten Waferoberfläche aus mit einer maximalen Grabentiefe in das Substrat erstrecken. Die maximale Grabentiefe ist der Abstand zwischen der ersten Waferoberfläche und dem tiefsten Punkt des Grabens (von der ersten Waferoberfläche aus gesehen). Die maximale Grabentiefe kann, beispielsweise aufgrund der Herstellungsmethode, lokal unterschiedlich sein. Der mindestens eine erste Graben weist eine erste Grabenbreite an der ersten Waferoberfläche auf. Je nach Herstellungsverfahren kann sich die erste Grabenbreite an der ersten Waferoberfläche von der Grabenbreite auf Höhe der maximalen Grabentiefe unterscheiden, d.h. eine veränderliche Grabenbreite aufweisen. Beispielsweise kann sich der mindestens eine erste Graben, je weiter er in das Substrat hineinreicht, verjüngen. Analog weist der mindestens eine zweite Graben eine erste Grabenbreite und eine maximale Grabentiefe auf und kann eine veränderliche Grabenbreite aufweisen.
  • Der mindestens eine erste Graben und der mindestens eine zweite Graben können derart eingerichtet sein, dass der Wafer aufgrund des Bildens des mindestens einen ersten Grabens und des mindestens einen zweiten Grabens geöffnet wird und die Vielzahl von Chips voneinander losgelöst werden und damit vereinzelt werden. Die maximale Grabentiefe des mindestens einen ersten Grabens und die maximale Grabentiefe des mindestens einen zweiten Grabens können in Summe größer sein als die Dicke des Wafers.
  • Der mindestens eine erste Graben und der mindestens eine zweite Graben können ein oder mehrere lokale Unterschiede in der maximalen Grabentiefe aufweisen. Das Bilden des mindestens einen ersten Grabens und das Bilden des mindestens einen zweiten Grabens kann den Wafer nicht oder nur lokal öffnen. In dem Fall, dass der Wafer nicht oder nur lokal mittels des mindestens einen ersten Grabens und des mindestens einen zweiten Grabens geöffnet wird, kann das Verfahren zum Vereinzeln der Chips ferner beispielsweise ein mechanisches Brechen des Wafers entlang des mindestens einen ersten Grabens aufweisen. Beispielsweise kann das Verfahren Teil eines sogenannten „Pick, Crack and Place“-Verfahrens sein. D.h. ein Chip kann beispielsweise mittels einer Vakuumeinrichtung von einem Wafer weggebrochen werden.
  • Das Bilden des mindestens einen ersten Grabens und des mindestens einen zweiten Grabens kann mittels verschiedener Verfahren durchgeführt werden. Beispielsweise kann ein Verfahren zu dem Bilden eines jeweiligen ersten Grabens eingerichtet sein, schonend zu sein, d.h., dass die Vielzahl von Chips je nach Verfahren einer möglichst geringen mechanischen Belastung und/oder einem möglichst geringen Energieeintrag ausgesetzt wird. Beispielsweise kann das Verfahren speziell auf eine mechanische Belastbarkeit, wie beispielsweise die mechanische Belastbarkeit eines Dielektrikums, angepasst sein. Ein solches Verfahren kann aber aufwändig und/oder zeitintensiv sein. Weitere grundsätzlich beim Chip-Vereinzeln einsetzbare Verfahren können eine hohe Verfahrensgeschwindigkeit oder eine hohe Wartungsfreundlichkeit aufweisen, wobei ein solches Verfahren jedoch die Chips häufig erheblichen mechanischen Belastungen aussetzen kann. Ein Beispiel eines solchen Prozesses ist ein Sägeprozess. Die Kombination eines Verfahrens, welches eine hohe Genauigkeit aufweist und nur eine relativ geringe mechanische Belastung auf die Chips ausübt, zum Bilden des mindestens einen ersten Grabens, mit einem sehr schnellen und kostengünstigen Verfahren (einem Sägeprozess) zum Biden des mindestens einen zweiten Grabens, ermöglicht das Ausnutzen der jeweiligen Vorteile in den jeweiligen Prozessierbereichen unter weitgehender Vermeidung ihrer jeweiligen Nachteile. D.h. das Verfahren zum Bilden des mindestens einen ersten Grabens und das Verfahren zum Bilden des mindestens einen zweiten Grabens können so miteinander kombiniert werden, dass die Chips geschont werden und trotzdem eine hohe (Gesamt-)Verfahrensgeschwindigkeit beim Vereinzeln der Chips erreicht wird.
  • Die erste Grabenbreite des ersten Grabens an der ersten Waferoberfläche kann kleiner oder gleich der ersten Grabenbreite des zweiten Grabens an der zweiten Waferoberfläche sein. Ferner kann jegliche Grabenbreite des ersten Grabens, beispielsweise in dem Fall, dass die Grabenbreite des ersten Grabens veränderlich ist, kleiner oder gleich jeglicher Grabenbreite, beispielsweise in dem Fall, dass die Grabenbreite des zweiten Grabens veränderlich ist, des zweiten Grabens sein. Mit jeglicher Grabenbreite ist die Grabenbreite in unterschiedlichen Höhen zwischen der Grabenbreite auf Höhe der ersten Waferoberfläche (der ersten Grabenbreite) und die Grabenbreite auf der Höhe der maximalen Grabentiefe zu verstehen.
  • Das Verfahren zu dem Bilden des mindestens einen ersten Grabens kann beispielsweise daraufhin optimiert sein, eine möglichst kleine Strukturgröße zu erreichen, beispielsweise eine erste Grabenbreite von weniger als 20 µm, beispielsweise 10 µm oder weniger, beispielsweise weniger als 4 µm. Damit wird es ermöglicht, die Chips in dem Wafer noch enger aneinander zu platzieren, womit die erreichbare Chipdichte pro Wafer erhöht werden kann, ohne die Ausbeute an fehlerfreien Chips zu reduzieren.
  • Gemäß verschiedenen Ausführungsbeispielen kann vor dem Sägen des Substratmaterials, das Substrat auf eine gewünschte Substratdicke gedünnt werden.
  • Das Dünnen des Substrats kann mittels verschiedener Verfahren, wie beispielsweise Schleifen, Polieren und/oder Ätzen, ausgeführt werden. Beispielsweise kann das Substrat vor dem Vereinzeln eine Dicke aufweisen, welche notwendig oder vorteilhaft für das Bilden einer Vielzahl von Chips ist. Das Dünnen kann dazu dienen, eine gewünschte Dicke der Vielzahl von Chips zu erzeugen. Ferner kann das Dünnen beispielsweise dazu dienen, dass das mechanische Belasten des Substrats und der Vielzahl von Chips dadurch reduziert wird, dass nach dem Dünnen eine geringere maximale Grabentiefe des mindestens einen zweiten Grabens notwendig sein kann, um anschaulich den Boden eines jeweiligen ersten Grabens rückseitig zu erreichen und damit anschaulich den jeweiligen ersten Graben bodenseitig zu öffnen. Das Dünnen kann erfolgen, um die Wärmeleitfähigkeit eines Chips zu optimieren.
  • Gemäß verschiedenen Ausführungsbeispielen kann der mindestens eine erste Graben mittels Ätzens gebildet werden.
  • Ein Ätzverfahren kann beispielsweise unter anderem dadurch charakterisiert sein, dass in dem Vergleich zu anderen Verfahren, eine geringere minimale erreichbare Grabenbreite erzeugt werden kann. Ein Ätzverfahren ist üblicherweise schonender, beispielsweise weniger mechanisch belastend, als ein Sägeprozess. Ein Ätzverfahren kann an das zu ätzenden Material angepasst werden. Zu dem Schutz eines Oberflächenbereichs, welcher nicht bearbeitet werden soll, kann eine Maske und/oder ein oder mehrere Schutzschichten eingesetzt werden, welche optional nach dem Ätzen wieder entfernt werden können.
  • Gemäß verschiedenen Ausführungsbeispielen kann der mindestens eine erste Graben mittels Plasmaätzens gebildet werden.
  • Bei einem Plasmaverfahren wie Plasmaätzen können beispielsweise ein oder mehrere Wafer in einem Arbeitsgang bearbeitet werden. Bei dem Plasmaätzen kann die Temperatur des Wafers mittels einer geeigneten Vorrichtung, beispielsweise mittels eines gekühlten Chucks, kontrolliert und gesteuert werden. Das Plasmaätzen kann eine oder mehrere weitere Plasmabehandlungen beinhalten. Eine oder mehrere Plasmabehandlungen können ein oder mehrere Reinigungen enthalten. So kann beispielsweise vor dem Plasmaätzen ein Ammoniak- oder Sauerstoff-basiertes Plasma verwendet werden, um eine organische Verunreinigung oder einen sonstigen Rückstand zu entfernen. Plasmaätzen kann vorteilhaft sein, da eine sehr genau definierte und geringe erste Grabenbreite ermöglicht werden kann. Beispielsweise kann eine Grabenbreite des mindestens einen ersten Grabens von kleiner als 5 µm erreicht werden.
  • Gemäß verschiedenen Ausführungsbeispielen kann während des Plasmaätzens die Zusammensetzung des Plasmas und/oder die Anregung des Plasmas verändert werden.
  • Ein Verfahren, welches auf dem Einsatz von Plasma basiert, kann den Vorteil haben, dass mehrere Parameter während des Verfahrens veränderbar sind. Beispielsweise kann die Art des Gases oder Gasgemischs, beispielsweise die Konzentration einer Komponente, verändert werden. Dies kann das Bearbeiten eines Materials stark beeinflussen. Je nach Gas/Gasgemisch und des zu bearbeitenden Materials kann beispielsweise die Ätzrate beeinflusst werden. Das Arbeitsgas des Plasmas kann verschiedenste Auswirkungen haben. So kann ein Edelgas, wie beispielsweise Argon, dafür benutzt werden, eine chemische Reaktion zu minimieren. In dem Gegensatz dazu kann beispielsweise Sauerstoff verwendet werden, um ein Oxid zu bilden. Der Wafer kann während des Plasmaätzens beispielsweise mittels eines geeigneten Halters in der Temperatur reguliert werden, um die Ätzrate zu beeinflussen. Je nach dem Erzeugen des Plasmas und der Spezifikation eines entsprechenden Plasmareaktors kann beispielsweise die kinetische Energie der Ionen in dem Plasma beeinflusst werden. So können ein oder mehrere konstante und/oder variierende elektrische und/oder magnetische Felder eingerichtet sein, die kinetische Energie der Ionen zu verändern. Entsprechend kann das Plasmaätzen bei dem Bilden des mindestens einen ersten Grabens an das momentan zu ätzende Material angepasst werden. Somit kann das Plasmaätzen beispielsweise optimiert sein, einerseits schonend für das zu ätzende Material zu sein und andererseits eine hohe (Gesamt-)Ätzrate zu besitzen, beispielsweise für den Fall, dass der jeweilige erste Graben sich durch mehrere unterschiedliche übereinander angeordnete Materialien erstreckt. Das zu ätzende Material zu schonen kann beispielsweise bedeuten, dass der Energieeintrag in das Material vergleichsweise gering ist und/oder, dass das Plasmaätzen vergleichsweise weniger zeitintensiv ist.
  • Gemäß verschiedenen Ausführungsbeispielen kann das Sägen mittels eines Sägeblattes erfolgen.
  • Das Sägen mittels eines Sägeblatts kann in dem Vergleich zu anderen Verfahren eine hohe Verfahrensgeschwindigkeit aufweisen und vergleichsweise kostengünstig sein. Das Sägen mittels eines Sägeblatts kann mittels Aufbringens einer adhäsiven Sägefolie auf den Wafer unterstützt werden. Weniger Aufwand bei einem Verfahren kann beispielsweise bedeuten, dass keine zeitintensive Vorbereitung notwendig ist, wie beispielsweise das Aufbringen einer Schutzschicht oder das Erzeugen eines Vakuums.
  • Gemäß verschiedenen Ausführungsbeispielen kann der mindestens eine erste Graben mit einer maximalen Grabentiefe in einem Bereich von ungefähr 5 µm bis ungefähr 50 µm gebildet werden.
  • Eine maximale Grabentiefe des mindestens einen ersten Grabens kann in dem Bereich von ungefähr 5 µm bis ungefähr 50 µm liegen, beispielsweise von ungefähr 5 µm bis ungefähr 25 µm, beispielsweise von ungefähr 5 µm bis ungefähr 10 µm. Die maximale Grabentiefe des mindestens einen ersten Grabens kann dafür optimiert sein, dass das Gesamtverfahren schonend und die Gesamtverfahrensgeschwindigkeit optimiert ist. Optimieren kann beispielsweise bedeuten, dass die Vielzahl der Chips so wenig wie möglich beschädigt und/oder beeinflusst werden, dass die Gesamtverfahrensgeschwindigkeit hoch ist, und/oder dass das Verfahren möglichst genau in einer Produktionskette eingetaktet ist.
  • Ein Verfahren zum Bilden eines Grabens kann beispielsweise beinhalten, dass sich die Grabenbreite verjüngt, d.h. die erste Grabenbreite an der Waferoberfläche ist größer als die Grabenbreite auf der Höhe der maximalen Grabentiefe. D.h. die maximale Grabentiefe ist aufgrund einer gewünschten ersten Grabenbreite an der Waferoberfläche limitiert und kann entsprechend der Gegenstand eines Optimierens sein.
  • Gemäß verschiedenen Ausführungsbeispielen kann die Vielzahl von Chips in einem Abstand von ungefähr 3 µm bis ungefähr 10 µm zueinander gebildet sein.
  • Der Abstand der Vielzahl von Chips zueinander, welcher variieren kann, beeinflusst die Anzahl der Vielzahl von Chips, welche pro Wafer gebildet werden können. Da der mindestens eine erste Graben zwischen den Chips gebildet wird, kann entsprechend die maximale erste Grabenbreite des ersten Grabens an der ersten Waferoberfläche und je nach Herstellungsverfahren somit auch die maximale Grabentiefe des ersten Grabens von diesem Abstand abhängen. In diesem Zusammenhang ist darauf hinzuweisen, dass die Grabenbreite der zweiten Gräben derart groß sein kann, dass die zweiten Gräben die Chips lateral überlappen. Dies stellt jedoch kein Problem dar, da ja die ersten Gräben sich vollständig durch das Dielektrikum und den aktiven Bereich hindurch erstrecken und somit tiefer gebildet werden als die Chips, und somit zum Vereinzeln der Chips die zweiten Gräben mit einem Stopp unterhalb der Chips gebildet werden.
  • Gemäß verschiedenen Ausführungsbeispielen kann das Dielektrikum eine Dielektrizitätskonstante von kleiner oder gleich 3,9 aufweisen.
  • Bei dem Herstellen von einer Vielzahl von Chips oder sonstigen ein oder mehreren Elementen, wie beispielsweise einer Vielzahl von Elementen zu der Prozesskontrolle, kann ein Dielektrikum, wie beispielsweise SiCOH, eingesetzt werden, welches eine niedrigere dielektrische Konstante als Siliziumoxid aufweisen kann. Ein solches Material wird auch als „low-k“- und „ultra-low-k“-Material bezeichnet. Das Dielektrikum wird beispielsweise eingesetzt, um das sogenannte „RC delay“ (d.h. kapazitiv und/oder resistive Effekte) zu beeinflussen. Um die dielektrische Konstante zu senken, kann das Dielektrikum in der Form einer porösen Schicht vorliegen. Eine solche poröse Schicht kann vergleichsweise leichter mechanisch beeinflusst oder beschädigt werden. Außerdem kann das Dielektrikum eine vergleichsweise niedrige Adhäsion aufweisen. Gerade bei einem solchen Dielektrikum ist das Vermeiden eines Sägeprozesses zum Durchtrennen des Dielektrikums gemäß verschiedenen Ausführungsbeispielen schonend für die Chips und der Einsatz eines (auch auf das oder die konkreten Dielektrika hin anpassbaren) Ätzprozesses kann ein Entstehen von Schädigungen in dem Dielektrikum und damit in den Chips erheblich verringern.
  • Gemäß verschiedenen Ausführungsbeispielen kann die Breite von mindestens einem zweiten Graben größer sein als der Abstand zwischen zwei benachbarten ersten Gräben, so dass bei dem Sägen des mindestens einen zweiten Grabens die zwei benachbarten ersten Gräben rückseitig geöffnet werden.
  • Beispielsweise können aufgrund des Bildens des mindestens einen zweiten Grabens zwei oder mehrere erste Gräben geöffnet werden. Dadurch kann beispielsweise die Anzahl an erforderlichen zweiten Gräben reduziert werden, was das mechanische Belasten der Vielzahl von Chips reduziert und die Dauer des gesamten Vereinzelungsprozesses verkürzen kann.
  • Gemäß verschiedenen Ausführungsbeispielen kann sich der mindestens eine erste Graben tiefer in das Substrat erstrecken als die Vielzahl der aktiven Bereiche der Vielzahl von Chips.
  • Dadurch, dass sich der mindestens eine erste Graben beispielsweise tiefer in das Substrat erstreckt als die Vielzahl der aktiven Bereiche der Vielzahl von Chips, kann beispielsweise die maximale Grabentiefe des mindestens einen zweiten Grabens, um den Wafer zu öffnen, reduziert werden. Beispielsweise kann somit ein mechanisches Belasten aufgrund des Bildens des zweiten Grabens auf die Vielzahl der aktiven Bereiche der Vielzahl von Chips reduziert werden.
  • Gemäß verschiedenen Ausführungsbeispielen kann ein Wafer eine Vielzahl von Chips aufweisen. Das Substrat kann eine Dicke von maximal ungefähr 250 µm aufweisen. Der Wafer kann auf der ersten Waferoberfläche mit einer Schutzschicht versehen werden. Diese Schutzschicht, welche beispielsweise aus Kohlenstoff besteht oder Kohlenstoff aufweist, kann mehrere Öffnungen aufweisen. Diese mehreren Öffnungen können zwischen der Vielzahl von Chips angeordnet sein. Die Schutzschicht mit den mehreren Öffnungen kann somit als Maske dienen. Beispielsweise weist der Wafer mehrere hundert Chips auf und die mehreren Öffnungen bilden eine gitterförmige Grundfläche. Der Wafer mit der Schutzschicht wird anschließend in einem Halter montiert und in einen Plasmareaktor eingebracht. Mittels Plasmaätzens können auf der ersten Waferoberfläche in den mehreren Öffnungen der Schutzschicht in einem Vorgang mehrere erste Gräben gebildet werden, beispielsweise mehrere hundert erste Gräben. Die mehreren ersten Gräben können eine erste Grabenbreite von 4 µm und eine maximale Grabentiefe von 30 µm aufweisen. Die mehreren ersten Gräben können eine veränderliche Grabenbreite derart aufweisen, dass sich die mehreren ersten Gräben verjüngen, so dass die Grabenbreite auf Höhe der maximalen Grabentiefe 1 µm beträgt. Anschließend wird der Wafer aus dem Plasmareaktor entnommen und die Schutzschicht kann optional entfernt werden. Alternativ kann die Schutzschicht auch mittels eines anderen Plasmaprozesses entfernt werden. Der Wafer wird anschließend mit einer adhäsiven Sägefolie versehen und in eine Sägevorrichtung eingebracht (beispielsweise mittels eines geeigneten Halters). Die mittels Sägens mittels eines Sägeblatts erzeugten mehreren zweiten Gräben können eine maximale Grabentiefe von ungefähr 225 µm aufweisen. Die mittels Sägens mittels eines Sägeblatts erzeugten mehreren zweiten Gräben können eine maximale Grabentiefe aufweisen die so gering ist, dass die zweiten Gräben sich noch nicht in die aktiven Bereiche der Chips erstrecken.
  • Die erste Grabenbreite der mehreren zweiten Gräben an der zweiten Waferoberfläche kann aufgrund der Dicke des Sägeblatts beispielsweise 50 µm betragen. Die mehreren ersten Gräben und die mehreren zweiten Gräben sind so positioniert, dass der Wafer an den mehreren Positionen der mehreren ersten Gräben geöffnet wird. Die adhäsive Sägefolie verhindert, dass die so vereinzelte Vielzahl von Chips sich während des Sägens löst. Anschließend wird die Vielzahl von Chips beispielsweise mechanisch und/oder mittels einer Vakuumvorrichtung von der adhäsiven Sägefolie entfernt.
  • Ausführungsbeispiele sind in den Figuren dargestellt und werden im Folgenden näher erläutert.
  • Es zeigen
  • 1A zeigt eine Querschnittansicht einer Vielzahl von Chips 104 zu einem ersten Zeitpunkt eines Verfahrens zum Vereinzeln der Vielzahl von Chips 104 gemäß verschiedenen Ausführungsbeispielen;
  • 1B zeigt eine Querschnittansicht einer Vielzahl von Chips 104 zu einem zweiten Zeitpunkt eines Verfahrens zum Vereinzeln der Vielzahl von Chips 104 gemäß verschiedenen Ausführungsbeispielen;
  • 1C zeigt eine Querschnittansicht einer Vielzahl von Chips 104 zu einem dritten Zeitpunkt eines Verfahrens zum Vereinzeln der Vielzahl von Chips 104 gemäß verschiedenen Ausführungsbeispielen;
  • 1D zeigt eine Querschnittansicht einer Vielzahl von Chips 104 zu einem vierten Zeitpunkt eines Verfahrens zum Vereinzeln der Vielzahl von Chips 104 gemäß verschiedenen Ausführungsbeispielen;
  • 2A zeigt eine Querschnittansicht einer Vielzahl von Chips 230 zu einem ersten Zeitpunkt eines Verfahrens zum Vereinzeln der Vielzahl von Chips 230 gemäß verschiedenen Ausführungsbeispielen;
  • 2B zeigt eine Querschnittansicht einer Vielzahl von Chips 230 zu einem zweiten Zeitpunkt eines Verfahrens zum Vereinzeln der Vielzahl von Chips 230 gemäß verschiedenen Ausführungsbeispielen;
  • 2C zeigt eine Querschnittansicht einer Vielzahl von Chips 230 zu einem dritten Zeitpunkt eines Verfahrens zum Vereinzeln der Vielzahl von Chips 230 gemäß verschiedenen Ausführungsbeispielen;
  • 2D zeigt eine Querschnittansicht einer Vielzahl von Chips 230 zu einem vierten Zeitpunkt eines Verfahrens zum Vereinzeln der Vielzahl von Chips 230 gemäß verschiedenen Ausführungsbeispielen;
  • 3 zeigt ein Verfahren zu dem Vereinzeln von Chips.
  • In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die Teil dieser bilden und in denen zur Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeübt werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „oben“, „unten“, „vorne“, „hinten“, „vorderes“, „hinteres“, usw. mit Bezug auf die Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen in einer Anzahl verschiedener Orientierungen positioniert werden können, dient die Richtungsterminologie zur Veranschaulichung und ist auf keinerlei Weise einschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Es versteht sich, dass die Merkmale der hierin beschriebenen verschiedenen beispielhaften Ausführungsformen miteinander kombiniert werden können, sofern nicht spezifisch anders angegeben. Die folgende ausführliche Beschreibung ist deshalb nicht in einschränkendem Sinne aufzufassen, und der Schutzumfang der vorliegenden Erfindung wird mittels der angefügten Ansprüche definiert.
  • Im Rahmen dieser Beschreibung werden die Begriffe "verbunden", "angeschlossen" sowie "gekoppelt" verwendet zu dem Beschreiben sowohl einer direkten als auch einer indirekten Verbindung, eines direkten oder indirekten Anschlusses sowie einer direkten oder indirekten Kopplung. In den Figuren werden identische oder ähnliche Elemente mit identischen Bezugszeichen versehen, soweit dies zweckmäßig ist.
  • 1A zeigt eine Querschnittansicht einer Vielzahl von Chips 104 zu einem ersten Zeitpunkt eines Verfahrens zum Vereinzeln der Vielzahl von Chips 104 gemäß verschiedenen Ausführungsbeispielen.
  • In dem Folgenden wird die Vielzahl an Chips vor dem Vereinzeln als Wafer bezeichnet.
  • In diesem Ausführungsbeispiel weist ein Wafer 102 vor dem Vereinzeln eine Vielzahl von Chips auf, wobei in der 1A zwei Chips 104 der Vielzahl von Chips dargestellt sind.
  • Der Wafer 102 weist eine erste Waferoberfläche 124 und eine zweite, der ersten Waferoberfläche 124 gegenüberliegende zweite Waferoberfläche 126 auf. Der Wafer 102 weist ein Substrat 106 mit einer Substratdicke 130d auf. Über dem Substrat 106 ist ein Dielektrikum 108 gebildet. Der Wafer 102 weist einen aktiven Bereich 128 auf, in dem eine oder mehrere elektronische Komponenten (nicht gezeigt) wie beispielsweise ein oder mehrere Transistoren gebildet sind. Der aktive Bereich 128 erstreckt sich in dem Substrat 106 und wird von dem Dielektrikum 108 überdeckt. Auf dem Dielektrikum 108 sind zwei Schichtstrukturen 132 gebildet, wobei jede Schichtstruktur 132 einen Teil des aktiven Bereichs 128 überdeckt, wobei jede Schichtstruktur 132 beispielsweise einen jeweiligen Chip 104 lateral begrenzt. Die zwei Chips 104 sind mit einem Abstand 110d voneinander entfernt.
  • Das Substrat 106 ist in diesem Ausführungsbeispiel ein dotiertes Siliziumsubstrat. Alternativ kann das Substrat 106 ein beliebiges anderes Halbleitermaterial, beispielsweise Germanium oder Gallium-Arsenid, oder ein anderes Verbundhalbleitermaterial aufweisen, welches dotiert sein kann. Das Verbundhalbleitermaterial kann ein binäres Verbundhalbleitermaterial oder ein ternäres Verbundhalbleitermaterial oder auch ein quaternäres Verbundhalbleitermaterial sein.
  • Allgemein kann das Substrat 106 beispielsweise eine Dicke 130d in einem Bereich von ungefähr 50 µm bis ungefähr 1 mm, beispielsweise in einem Bereich von ungefähr 100 µm bis 500 µm, aufweisen. Das Substrat 106 weist in einem konkreten Beispiel eine Dicke 130d von ungefähr 200 µm auf.
  • Das Dielektrikum 108 kann in verschiedenen Ausführungsbeispielen eine oder mehrere dielektrische Schichten aufweisen. Das Dielektrikum 108 beziehungsweise eine oder mehrere dielektrische Schichten die das Dielektrikum 108 aufweist, können beispielsweise SiCOH, SiN, SiC, SiO und/oder AlO (jeweils in verschiedenen stöchiometrischen Verhältnissen) aufweisen und beispielsweise mittels eines CVD-Verfahrens (engl. Chemical Vapour Deposition, chemische Gasphasenabscheidung), beispielsweise PECVD (engl Plasma Enhanced Chemical Vapour Deposition, Plasmaunterstützte chemische Gasphasenabscheidung), oder mittels eines ALD-Verfahrens (engl. Atomic Layer Deposition, Atomlagenabscheidung) aufgebracht sein. In einem konkreten Ausführungsbeispiel ist das Dielektrikum 108 eine poröse SiCOH-Schicht.
  • In verschiedenen Ausführungsbeispielen können in dem Dielektrikum 108 mehrere Metallisierungen gebildet sein. Beispielsweise können eine oder mehrere Metallisierungen, beispielsweise strukturierte Metallschichten (auch bezeichnet als Metallisierungsebenen) und/oder Kontakvias, in dem Dielektrikum 108 gebildet sein. Eine oder mehrere Metallisierungen können mit elektrischen Komponenten der Vielzahl an Chips elektrisch verbunden sein.
  • Der aktive Bereich 128 ist hier als der Bereich des Wafers 102 definiert, in dem eine oder mehrere elektrische Komponenten der Vielzahl von Chips gebildet sein können. Elektrische Komponenten können beispielweise Transistoren, Dioden und/oder elektrische Verbindungen sein. Eine elektrische Komponente kann beispielsweise gemäß der CMOS-Technologie unter anderem mittels eines oder mehrerer Fotolithographie-, Dotier-, Abscheidungs- und/oder Metallisierungsprozesse gebildet sein.
  • In verschiedenen Ausführungsbeispielen kann die Schichtstruktur 132 ein oder mehrere Metallisierungs- und dielektrische Strukturen aufweisen. Beispielsweise kann eine Schichtstruktur 132 als Schutz von den elektrischen Komponenten der Chips 104 dienen. Je nach Ausführungsbeispiel kann eine Schichtstruktur 132 nicht vorhanden sein oder anders aufgebaut sein. Die Schichtstruktur 132 weist in einem konkreten Beispiel Silizium-Nitrid auf.
  • 1B zeigt eine Querschnittansicht einer Vielzahl von Chips 104 zu einem zweiten Zeitpunkt eines Verfahrens zum Vereinzeln der Vielzahl von Chips 104 gemäß verschiedenen Ausführungsbeispielen.
  • Ausgehend von diesem Wafer 102 wird anschließend, wie in 1B dargestellt, ein erster Graben 112 in der Lücke 136 zwischen den beiden Chips 104 gebildet. Anders ausgedrückt wird der erste Graben jeweils in einem Bereich gebildet, der frei ist von jeglicher elektrischen Komponente des Chips (auch wenn beispielsweise Testkomponenten, wie beispielsweise Test-Schaltungsstrukturen wie PCM-Strukturen) in dem Bereich vorhanden sein können, die dann beim Vereinzeln der Chips 104 zerstört werden.
  • Der erste Graben 112 weist eine maximale Grabentiefe 114d und eine erste Grabenbreite 116d auf.
  • Der erste Graben 112 kann gemäß verschiedenen Ausführungsbeispielen mittels eines Fotolithographie-Prozesses und eines Plasmaätzprozesses gebildet werden. Der Fotolithographie-Prozess und das Plasmaätzen werden im Folgenden näher erläutert.
  • In verschieden Ausführungsbeispielen wird für einen Fotolithographie-Prozess eine Fotoresistschicht (nicht dargestellt) auf die erste Waferoberfläche 124 des Wafer 102, beispielsweise mittels Rotationsbeschichtung, aufgebracht.
  • Die Fotoresistschicht wird beispielsweise mittels einer Lithographie-Maske und UV-Licht teilweise belichtet und beispielsweise die belichteten Teile der Fotoresistschicht anschließend mit einer chemischen Behandlung entfernt. Dadurch ist ein Bereich der ersten Waferoberfläche 124, durch welchen der erste Graben 112 hindurch gebildet wird, freigelegt. Die noch auf der ersten Waferoberfläche 124 restliche, verbleibende Fotoresistschicht wird als Schutzschicht gegenüber dem nun folgenden Plasmaätzen verwendet.
  • Für das Plasmaätzen kann der Wafer 102 in einen Plasmareaktor eingebracht werden. Das Plasma, welches beispielsweise Argon als Arbeitsgas aufweisen kann, ätzt sich durch das Dielektrikum 108 und in das Substrat 106 (und damit in den aktiven Bereich 128) hinein. In verschiedenen Ausführungsbeispielen kann die Anregung des Plasmas und/oder die Zusammensetzung des Plasmas während des Plasmaätzens verändert werden, um beispielsweise das Ätzverhalten und die Ätzrate an das momentan zu ätzende Material des Wafers 102, beispielsweise Silizium, anzupassen.
  • Während des Plasmaätzens erreicht das Plasma den Wafer 102 nur in dem Bereich der ersten Waferoberfläche 124, der von der Fotoresistschicht freigelegt ist, und durch welchen der erste Graben 112 hindurch gebildet wird. Das Plasmaätzen wird solange durchgeführt, bis eine gewünschte vorgegebene maximale Grabentiefe 114d erreicht ist.
  • Nach dem Plasmaätzen wird die restliche Fotoresistschicht mittels einer weiteren chemischen Behandlung entfernt. Der Wafer 102 hat nun die Form, welche in 1B schematisch dargestellt ist.
  • Die erste Grabenbreite 116d kann, beispielsweise aufgrund des Abstands 110d begrenzt, beispielsweise 3 µm bis 100 µm, beispielsweise 5 µm bis 30 µm, betragen. In einem konkreten Beispiel beträgt die erste Grabenbreite 116d ungefähr 5 µm.
  • Die maximale Grabentiefe 114d kann beispielsweise 1 µm bis 50 µm, beispielsweise 3 µm bis 25 µm, betragen. In einem konkreten Beispiel erstreckt sich die maximale Grabentiefe 114d ungefähr 15 µm in das Substrat 106.
  • Der erste Graben 112 erstreckt sich in einem Beispiel tiefer in das Substrat 106 hinein als der aktive Bereich 128 des Wafers 102, so dass bei einem nachfolgenden rückseitigen Sägen zum Bilden eines zweiten Grabens 122 (siehe 1C), der aktive Bereich 128 nicht aufgrund des Sägens beschädigt wird.
  • 1C zeigt eine Querschnittansicht einer Vielzahl von Chips 104 zu einem dritten Zeitpunkt eines Verfahrens zum Vereinzeln der Vielzahl von Chips 104 gemäß verschiedenen Ausführungsbeispielen.
  • In dieser Querschnittsansicht ist exemplarisch ein zweiter Graben 122 dargestellt. Der zweite Graben 122 weist eine maximale Grabentiefe 120d und eine erste Grabenbreite 118d auf.
  • Der zweite Graben 122 wird in diesem Ausführungsbeispiel mittels Sägens gebildet. Das Sägen wird im Folgenden näher erläutert.
  • In verschiedenen Ausführungsbeispielen wird der Wafer 102 von der zweiten Waferoberfläche 126 aus gesägt, anders ausgedrückt von der Rückseite des Wafers 102 aus. Hierzu wird der Wafer 102 beispielsweise auf der ersten Waferoberfläche 124 und/oder der zweiten Waferoberfläche 126 mit einer adhäsiven Klebefolie beklebt. Die adhäsive Klebefolie verhindert, dass sich die beiden Chips 104 noch während des Sägens lösen können und beschädigt werden. Der Wafer 102 wird anschließend mittels einer Halterung, beispielsweise mittels eines Vakuums, für das Sägen gehaltert.
  • Der Wafer 102 wird mittels einer herkömmlichen Wafersäge mit einem rotierenden Sägeblatt von der zweiten Waferoberfläche 126 aus gesägt. Der so gebildete zweite Graben 122 reicht von der zweiten Waferoberfläche 126 in das Substrat 106 bis zu der maximalen Grabentiefe 120d hinein. Die Grabenbreite 118d des zweiten Grabens 122 kann aufgrund der Dicke des verwendeten Sägeblatts vorgegeben sein.
  • Während des Sägens des zweiten Grabens 122 tritt das Sägeblatt nicht in direkten körperlichen Kontakt mit dem aktiven Bereich 128 und dem Dielektrikum 108. Entsprechend wird eine mechanische Belastung des aktiven Bereichs 128 und des Dielektrikums 108 reduziert.
  • Nach dem Sägen hat der Wafer 102 die Form, welche in 1C schematisch dargestellt ist (adhäsive Klebefolie und Halterung nicht gezeigt).
  • In verschiedenen Ausführungsbeispielen kann die erste Grabenbreite 118d beispielsweise 25 µm bis 200 µm, beispielsweise 50 µm bis 100 µm, betragen. In einem konkreten Beispiel beträgt die erste Grabenbreite 118d des zweiten Grabens 122 ungefähr 50 µm.
  • Die maximale Grabentiefe 120d beträgt in diesem Beispiel ungefähr 185 µm, so dass der Wafer 102 mittels des ersten Grabens 112 und des zweiten Grabens 122 lokal durchtrennt wird. In alternativen Ausführungsbeispielen kann die maximale Grabentiefe 120d beispielsweise 30% bis ungefähr 99% der Dicke des Substrats 130d, beispielsweise 70% bis ungefähr 99% der Dicke des Substrats 130d, aufweisen. Die maximale Grabentiefe 120d kann beispielsweise abhängig von der maximalen Grabentiefe 114d des ersten Grabens und der Dicke des Substrats 130d gewählt sein, so dass der Wafer 102 aufgrund des Bildens des zweiten Grabens 122 durchtrennt wird.
  • Die beiden aufgrund des Sägens vereinzelten Chips 104 können nach dem Sägen von der adhäsiven Klebefolie entfernt werden und sind somit, wie in dem Folgenden in 1D gezeigt, vereinzelt.
  • 1D zeigt eine Querschnittansicht einer Vielzahl von Chips 104 zu einem vierten Zeitpunkt eines Verfahrens zum Vereinzeln der Vielzahl von Chips 104 gemäß verschiedenen Ausführungsbeispielen.
  • In diesem Ausführungsbeispiel erstreckt sich der erste Graben 112 tiefer in das Substrat 106 als der aktive Bereich 128. Um den Wafer zu öffnen, reicht somit eine maximale Grabentiefe 120d des zweiten Grabens 122 aus, aufgrund welcher der erste Graben 112 rückseitig geöffnet wird, aber der aktive Bereich 128 nicht durch die beiden Vereinzelungsprozesse beschädigt wird. Der zweite Graben 122 beeinträchtigt nicht die Funktionalität der beiden Chips 104.
  • Auch ist es nunmehr möglich aufgrund des frontseitigen Plasmaätzens zum Bilden der ersten Gräben 112, die Chips 104 lateral enger zusammen anzuordnen, ohne dass die elektrischen Komponenten der Chips durch die Vereinzelung beschädigt werden.
  • Die beiden getrennten Chips 104 können anschließend weiterverarbeitet werden.
  • In den folgenden Figuren 2A bis 2D ist ein weiteres Ausführungsbeispiel eines Verfahrens schematisch dargestellt.
  • 2A zeigt eine Querschnittansicht einer Vielzahl von Chips 230 zu einem ersten Zeitpunkt eines Verfahrens zum Vereinzeln der Vielzahl von Chips 230 gemäß verschiedenen Ausführungsbeispielen.
  • In diesem Ausführungsbeispiel weist ein Wafer 202 vor dem Vereinzeln eine Vielzahl von Chips 230 auf, wobei in dieser Querschnittsansicht nur zwei Chips 230 dargestellt sind.
  • Der Wafer 202 weist eine erste Waferoberfläche 224 und eine zweite, der ersten Waferoberfläche 224 gegenüberliegende zweite Waferoberfläche 226 auf. Der Wafer 202 weist ein Substrat 206 und über dem Substrat 206 ein Dielektrikum 208 auf. Der Wafer 202 weist einen aktiven Bereich (nicht gezeigt) auf, welcher sich in das Substrat 206 erstreckt. Über dem Dielektrikum 208 sind zwei Schichtstrukturen 204 gebildet, wobei jede Schichtstruktur 204 jeweils einen Teilbereich des Dielektrikums 208 eines Chips 230 überdeckt. Der Wafer 202 weist ein Prozesskontrollelement (auch bezeichnet als PCM-Struktur) 228 auf. Die beiden Chips 230 und das Prozesskontrollelement 228 sind jeweils in einem Abstand 210d voneinander angeordnet, wobei die jeweiligen Abstände unterschiedlich voneinander sein können.
  • In diesem Ausführungsbeispiel weist das Substrat 206 dotiertes Silizium auf. Alternativ kann das Substrat 206 andere Materialien, wie beispielsweise andere Halbleitermaterialien oder Verbundhalbleitermaterialien, wie bei den Ausführungsbeispielen gemäß 1A bis 1D erläutert, aufweisen.
  • In verschiedenen Ausführungsbeispielen kann die Oberfläche des Substrats 206 mit einer oder mehreren Schichten (nicht gezeigt) bedeckt sein, beispielsweise hergestellt mittels thermischer Oxidation und/oder mittels eines PECVD- oder ALD-Verfahrens. Eine solche Schicht kann beispielsweise eine dielektrische Schicht sein, wie beispielsweise Silizium-Oxid oder Silizium-Nitrid.
  • Das Dielektrikum 208 weist in einem Beispiel eine dielektrische Schicht auf, welche ein „low-k“-Material, beispielsweise poröses Silizium-Oxid, aufweist. In alternativen Ausführungsbeispielen kann das Dielektrikum 208 mehrere verschiedene dielektrische Schichten aufweisen, welche beispielsweise mittels eines oder mehreren CVD und/oder ALD-Verfahren aufgebracht sein können. Das Dielektrikum 208, beziehungsweise verschiedene Schichten, welche das Dielektrikum 208 bilden, können, wie beispielsweise im Rahmen von 1A beschrieben, ein oder mehrere Metallisierungen aufweisen und können, beispielsweise mittels Fotolithografie, strukturiert sein.
  • Das Prozesskontrollelement 228 ist in einem konkreten Beispiel als ein RCM-Schaltkreis ausgebildet. In alternativen Ausführungsbeispielen kann ein Prozesskontrollelement beispielsweise eine Ausrichtungsmarkierung, eine Struktur zu dem Überwachen der Schichtdicke und/oder eine elektrische Kontrollstruktur, beispielsweise eine PCM-Struktur, sein. In verschiedenen Ausführungsbeispielen kann der Wafer 202 eine Vielzahl an Prozesskontrollelementen 228 aufweisen, wobei diese beispielsweise mehrere untereinander verschiedene Prozesskontrollelemente 228 sein können. Es ist jedoch darauf hinzuweisen, dass die Prozesskontrollelemente 228 optional sind.
  • In verschiedenen Ausführungsbeispielen kann eine Schichtstruktur 204, wie beispielsweise im Rahmen von 1A beschrieben, ein oder mehrere verschiedene Schichten und Strukturen, beispielsweise dielektrische Schichten, aufweisen. In einem Beispiel weisen die zwei Schichtstrukturen 204 Siliziumkarbid auf.
  • In verschiedenen Ausführungsbeispielen können die Abstände 210d beispielsweise in einem Bereich liegen von ungefähr 3 µm bis ungefähr 30 µm, beispielsweise in einem Bereich von ungefähr 3 µm bis ungefähr 10 µm. In einem konkreten Ausführungsbeispiel betragen die mehreren Abstände 210d ungefähr 4 µm.
  • 2B zeigt eine Querschnittansicht einer Vielzahl von Chips 230 zu einem zweiten Zeitpunkt eines Verfahrens zum Vereinzeln der Vielzahl von Chips 230 gemäß verschiedenen Ausführungsbeispielen.
  • In dieser Querschnittsansicht sind exemplarisch zwei erste Gräben 212 zwischen der Vielzahl an Chips 230 dargestellt.
  • Die zwei ersten Gräben 212 weisen eine maximale Grabentiefe 214d und eine erste Grabenbreite 216d auf.
  • Wie im Rahmen von 1B beschrieben, können auch die zwei ersten Gräben 212 mittels Fotolithographie und Plasmaätzen gebildet werden. In alternativen Ausführungsbeispielen können die zwei ersten Gräben 212 mittels anderer Ätzverfahren gebildet werden, wobei beispielsweise eine Schutzschicht mit Öffnungen als Maske gegenüber dem Ätzverfahren auf der ersten Waferoberfläche 224 gebildet werden kann.
  • In verschiedenen Ausführungsbeispielen können die beiden ersten Gräben 212 eine erste Grabenbreite 216d und eine vorgegebene maximale Grabentiefe 214d gleich den oben beschriebenen Bereichen der ersten Grabenbreite 116d und der maximalen Grabentiefe 116d aufweisen, wie sie im Zusammenhang mit den 1A bis 1D beschrieben wurden. Die erste Grabenbreite 216d und die maximale Grabentiefe 214d von verschiedenen ersten Gräben 212 können (teilweise) untereinander verschieden sein. In einem konkreten Beispiel beträgt die erste Grabenbreite 216d ungefähr 3 µm und die maximale Grabentiefe 214d der beiden ersten Gräben 212 ungefähr 5 µm.
  • 2C zeigt eine Querschnittansicht einer Vielzahl von Chips 230 zu einem dritten Zeitpunkt eines Verfahrens zum Vereinzeln der Vielzahl von Chips 230 gemäß verschiedenen Ausführungsbeispielen.
  • Anschließend wird, wie in dem Rahmen von 2C beschrieben, der zweite Graben 222 gebildet.
  • Der zweite Graben 222 weist eine maximale Grabentiefe 220d und eine erste Grabenbreite 218d auf.
  • Der zweite Graben 222 wird, wie im Rahmen von 1C beschrieben, mittels Sägens von der zweiten Waferoberfläche 226 aus gebildet. In verschiedenen Ausführungsbeispielen entspricht der Verlauf des zweiten Grabens 222 dem oder den Verläufen der beiden ersten Gräben 212, so dass diese rückseitig geöffnet werden. Dadurch werden sowohl die beiden Chips 230 als auch das Prozesskontrollelement 228 vereinzelt.
  • Der zweite Graben 222 verläuft lateral unterhalb der beiden ersten Gräben 212 und des Prozesskontrollelements 228 und erstreckt sich nicht lateral weiter über die beiden ersten Gräben 212 hinaus. D.h. auch falls sich beispielsweise der aktive Bereich (nicht gezeigt) der beiden Chips 230 tiefer in das Substrat 206 erstreckt als die beiden ersten Gräben 212, so werden die elektrischen Komponenten des aktiven Bereichs der Chips 230 (nicht gezeigt) nicht aufgrund des Sägens beschädigt.
  • 2D zeigt eine Querschnittansicht einer Vielzahl von Chips 230 zu einem vierten Zeitpunkt eines Verfahrens zum Vereinzeln der Vielzahl von Chips 230 gemäß verschiedenen Ausführungsbeispielen.
  • Aufgrund des Bildens des zweiten Grabens 222 ist neben den beiden Chips 230 ein Zwischenstück 232 gebildet.
  • Gemäß verschiedenen Ausführungsbeispielen ist kein Prozesskontrollelement 228 zwischen den beiden Chips 230 vorhanden und das Zwischenstück 232 besteht hauptsächlich aus dem Substrat 206 und dem Dielektrikum 208. In solchen Ausführungsbeispielen kann das Verfahren beispielsweise zu dem Schutz des Dielektrikums 208 dienen, denn der zweite Graben 222 tritt aufgrund des Bildens der beiden ersten Gräben 212 nicht mit dem Dielektrikum 208 in direkten körperlichen Kontakt, so dass das Dielektrikum 208 weniger mechanisch belastet wird.
  • In der folgenden Figur ist ein weiteres Ausführungsbeispiel dargestellt.
  • 3 zeigt schematisch ein Verfahren 300 zum Vereinzeln von einer Vielzahl von Chips.
  • Gemäß verschiedenen Ausführungsbeispielen wird, wie in dem Block 302 beschrieben, mindestens ein erster Graben mittels Plasmaätzens gebildet. Der mindestens eine erste Graben weist eine maximale Grabentiefe und eine erste Grabenbreite auf. Der mindestens eine erste Graben ist zwischen der Vielzahl von Chips angeordnet. Die erste Grabenbreite des mindestens einen ersten Grabens kann kleiner oder gleich dem Betrag eines Abstands der mehreren Abständen zwischen der Vielzahl von Chips sein.
  • Anschließend wird, wie in dem Block 304 beschrieben, mindestens ein zweiter Graben von der zweiten Waferoberfläche aus gebildet. Der mindestens eine zweite Graben weist eine erste Grabenbreite und eine maximale Grabentiefe auf. Die Grabenbreite des mindestens einen zweiten Grabens kann gemäß verschiedenen Ausführungsbeispielen mehr als zehnmal so breit sein, als die Grabenbreite des mindestens einen ersten Grabens. Der mindestens eine zweite Graben reicht in das Substrat hinein und wird mittels Sägens mittels eines Sägeblatts gebildet. So wird mittels des mindestens eines ersten Grabens und des mindestens eines zweiten Grabens, dessen Verlauf dem Verlauf des mindestens einen ersten Grabens entspricht und dessen Grabenbreite größer ist als die Grabenbreite des mindestens einen ersten Grabens, der Wafer lokal geöffnet.
  • Darauf folgend werden, wie in dem Block 306 beschrieben, die vereinzelten Chips von der Vielzahl von Chips aufgenommen und beispielsweise anschließend weiterverarbeitet.

Claims (11)

  1. Verfahren zum Vereinzeln von einer Vielzahl von Chips (104), wobei jeder Chip aufweist: • ein Substrat (106); • einen in und/oder auf dem Substrat (126) angeordneten aktiven Bereich (128), in dem mindestens eine elektronische Komponente gebildet ist; • ein Dielektrikum (108) über dem aktiven Bereich (128); wobei das Verfahren aufweist: • Bilden mindestens eines ersten Grabens (112) zwischen den Chips (104), wobei der mindestens eine erste Graben (112) durch das Dielektrikum (108) und die aktiven Bereiche hindurch gebildet wird und sich in das Substrat (106) hinein erstreckt; • Sägen des Substratmaterials von der dem ersten Graben (112) gegenüberliegenden Seite des Substrats entlang eines Sägepfades, der dem Verlauf von mindestens einem ersten Graben (112) entspricht, so dass mindestens ein zweiter Graben (122) gebildet wird, wobei die Breite des mindestens einen ersten Grabens kleiner oder gleich der Breite des mindestens einen zweiten Grabens (122) ist.
  2. Verfahren gemäß Anspruch 1, ferner aufweisend: vor dem Sägen des Substratmaterials, Dünnen des Substrats (106) auf eine gewünschte Substratdicke (130d).
  3. Verfahren gemäß Anspruch 1 oder 2, wobei der mindestens eine erste Graben (112) mittels Ätzens gebildet wird.
  4. Verfahren gemäß Anspruch 3, wobei der mindestens eine erste Graben (112) mittels Plasmaätzens gebildet wird.
  5. Verfahren gemäß Anspruch 4, wobei während des Plasmaätzens die Zusammensetzung des Plasmas und/oder die Anregung des Plasmas verändert wird.
  6. Verfahren gemäß einem der Ansprüche 1 bis 5, wobei das Sägen mittels eines Sägeblattes erfolgt.
  7. Verfahren gemäß einem der Ansprüche 1 bis 6, wobei der mindestens eine erste Graben (112) mit einer maximalen Grabentiefe (114d) in einem Bereich von ungefähr 5 µm bis ungefähr 50 µm gebildet wird.
  8. Verfahren gemäß einem der Ansprüche 1 bis 7, wobei die Chips in einem Abstand (110d) zueinander gebildet werden von ungefähr 3 µm bis ungefähr 10 µm.
  9. Verfahren gemäß einem der Ansprüche 1 bis 8, wobei das Dielektrikum (108) eine Dielektrizitätskonstante von kleiner oder gleich 3,9 aufweist.
  10. Verfahren gemäß einem der Ansprüche 1 bis 9, wobei die Breite von mindestens einem zweiten Graben (222) größer ist als der Abstand zwischen zwei benachbarten ersten Gräben (212), so dass beim Sägen des mindestens einen zweiten Grabens (222) die zwei benachbarten ersten Gräben (212) rückseitig geöffnet werden.
  11. Verfahren gemäß einem der Ansprüche 1 bis 10, wobei sich der mindestens eine erste Grabens (112) tiefer in das Substrat erstreckt, als die Vielzahl an aktiven Bereichen (128) der Vielzahl von Chips.
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