CN106941095A - 用于分离多个芯片的方法 - Google Patents

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Abstract

本发明涉及用于分离多个芯片的方法，其中，芯片可以具有衬底；布置在衬底中和/或衬底上的有源区，在该有源区中构成有至少一个电子部件；和在有源区上面的电介质。用于分离多个芯片的方法具有在多个芯片之间构成至少一个第一沟道的步骤，其中，至少一个第一沟道穿过电介质和有源区地构成并且延伸到衬底中。所述方法还具有从与第一沟道对置的衬底侧来锯切衬底材料的步骤。锯切可沿锯切路径来进行，该锯切路径相应于至少一个第一沟道的走向，使得构成至少一个第二沟道。所述至少一个第一沟道的宽度小于或等于所述至少一个第二沟道的宽度。

Description

用于分离多个芯片的方法
技术领域
本公开文本涉及用于分离多个芯片的方法。
背景技术
原始材料，例如半导体晶片，是芯片制造中的一个重要成本因素。提高单位半导体晶片可构成的芯片数目并且减小在分离多个芯片时的材料损耗的方法相应地起到重大的作用。
传统的用于分离多个芯片的方法，例如借助锯片来锯开晶片，由于可达到的方法速度而在很大程度上被使用。然而锯加工可能使芯片受到机械负载并且损坏。芯片或芯片的一部分可能破裂并且由于裂缝的形成而损坏。在另一传统方法中使用激光。这种方法由于能量输入，随之出现相应的温度，同样会导致芯片的损坏。此外在另一传统的分离方法中使用等离子体蚀刻来分离。同样在该情况下，例如在芯片上过长时间地使用等离子体蚀刻时，芯片被损坏。
发明内容
直观地，可在用于分离晶片的芯片的不同实施例中设置为，首先例如在前侧如此应用蚀刻过程，即，形成、例如蚀刻出具有深度的沟道，使得沟道完全穿过“前面的”电介质并且完全穿过晶片区域地延伸，在该区域中在各芯片中构成电子部件(也称为有源区)。随后将锯切应用到晶片的背面，使得构成“背面的”沟道，这些背面的沟道在走向上基本上对应于“前面的”沟道。“背面的”沟道构成具有这样的深度，该深度使“前面的”沟道的底部明显地打开，由此实现芯片的分离。应用到晶片前面的用于构成沟道的过程具有比应用到晶片背面的锯切更高的精确度。由此可能的是，“前面的”沟道非常窄地构型，并且“背面的”锯加工非常快地实施。而且前面的加工(该加工在紧挨着芯片的附近进行)对于待分离的芯片来说比锯切形成明显小的机械负载。而且通过前面的沟道构成过程的高精确度能够实现使分离区域(通常也被称为锯线路)的尺寸减小，由此能够在晶片上构成更多晶片。机械上“施加负载的”锯切基本上在足够远离芯片的区域中实施，使得通过锯切引起的芯片损坏保持很小。
芯片可以具有衬底、设置在衬底中和/或衬底上的有源区(在该有源区中构成有至少一个电子部件)和在有源区上的电介质。用于分离多个芯片的方法可以具有在多个芯片之间构成至少一个第一沟道的步骤，其中，所述至少一个第一沟道穿过电介质和有源区地构成并且延伸到衬底内部。所述方法还可具有从与第一沟道对置的衬底侧来锯开衬底材料的步骤。所述锯加工可沿着与至少一个第一沟道的走向相应的锯切路径来进行，使得构成至少一个第二沟道。所述至少一个第一沟道的宽度可以小于或等于所述至少一个第二沟道的宽度.
多个芯片可构成在共同的衬底中和/或共同的衬底上。相应地，在下面将分离前的多个芯片称为晶片。晶片具有一个第一晶片表面，在该第一晶片表面上构成多个芯片。对置的第二晶片表面也称为晶片的衬底侧。在多个芯片分离前，晶片可具有(连在一起的)衬底，其中，例如在晶片的衬底的共同面上构成有电介质。相应地，例如可以这样来观察晶片：在多个芯片分离前，多个芯片中的每个芯片例如具有晶片的衬底的部分区域并且具有晶片的电介质的部分区域。
芯片的这样的区域被称为有源区：在该区域中构成有一个或多个有源的和/或无源的电部件，其中，有源区并非必然要限定在该一个或多个电部件上。
有源区可延伸到衬底中和/或在衬底的一侧上构成。一个或多个电部件例如可以是集成电路的元件，例如二极管、晶体管和/或例如CMOS技术的构件。
在多个芯片分离前，晶片可以具有(连在一起的)有源区，该有源区可具有多个芯片的多个有源(部分)区。相应地，可以如此理解穿过多个芯片的多个有源区的至少一个沟道的构成：由于多个芯片的分离，各芯片的有源区在它的几何形状上被限定。在多个芯片的多个有源(部分)区上并且在电介质上可以构成一个或多个保护层和/或封装层。
多个芯片可以构成在衬底中和/或在衬底上，例如半导体材料。该衬底例如可具有硅、锗、砷化镓和/或其他半导体材料，该半导体材料可被搀杂。芯片可使用不同的制造过程来构成，例如搀杂、光刻、沉积、金属化和/或蚀刻等过程。在该方法进行期间晶片可以借助一个或多个相应的装置来保持，其中，例如借助夹子和/或借助负压的方式来保持晶片。在多个芯片之间设置有用于芯片分离的晶片区域。
晶片可附加地具有用于过程控制的多个元件。过程控制元件例如可以是定向标记、用于监控层厚度的结构和/或电控制结构。电控制结构可以是电路，例如PCM(英语：Process Control Monitor，用于过程控制的电路)或例如RCM(英语：Reliability ControlMonitor，可靠性控制)。例如可以具有铜和/或铝的这种电路可以在芯片之间构成在衬底中和/或衬底上、例如构成在电介质上。过程控制元件也可以如相应的芯片具有有源(部分)区。由于多个芯片的分离，可以至少部分地移除一个过程控制元件。过程控制元件、例如定向标记可使至少一个第一沟道的定位变得容易和/或能够实现。用于过程控制的元件可具有对多个芯片中的一个芯片的一个或多个电连接。借助于至少一个第一沟道的构成可中断这样的电连接。
至少一个第一沟道可从第一晶片表面开始以最大沟道深度延伸到衬底中。最大沟道深度是在第一晶片表面与沟道最深点(从第一晶片表面看)之间的距离。最大沟道深度例如根据制造方法可以局部地不同。至少一个第一沟道在第一晶片表面上具有第一沟道宽度。根据制造方法，在第一晶片表面上的第一沟道宽度可以不同于最大沟道深度的高度上的沟道宽度，即，可以具有不同的沟道宽度。例如至少一个第一沟道可以随着它伸入到衬底中越多而逐渐变窄。类似地，至少一个第二沟道具有第一沟道宽度和最大沟道深度，并且可以具有变化的沟道宽度。
至少一个第一沟道和至少一个第二沟道可以这样设立，使得晶片由于至少一个第一沟道和至少一个第二沟道的构成而打开并且使多个芯片相互脱离并由此分离。至少一个第一沟道的最大沟道深度和至少一个第二沟道的最大沟道深度总和可以大于晶片厚度。
至少一个第一沟道和至少一个第二沟道可以在最大沟道深度上具有一个或多个局部的差别。至少一个第一沟道的构成和至少一个第二沟道的构成可以不打开晶片或者仅局部地打开晶片。在借助于至少一个第一沟道和至少一个第二沟道不打开或者仅局部打开晶片的情况下，用于分离芯片的方法还可以具有例如沿至少一个第一沟道机械折断晶片的步骤。该方法例如可以是所谓的“拾取，折断及放置(Pick，Crack and Place)”方法的一部分。即，例如可借助真空设备从晶片上折下芯片。
至少一个第一沟道和至少一个第二沟道的构成可借助不同的方法来实施。例如可以小心地设立用于构成相应的第一沟道的方法，即，多个芯片根据方法承受尽可能小的机械负载和/或尽可能小的能量输入。例如该方法可特别适配于机械负载能力、例如电介质的机械负载能力。但这种方法可能是昂贵的和/或费时的。此外，原则上对于芯片分离可使用的方法可具有高的方法速度或者高的容易维护性，然而其中，这种方法可能经常使芯片承受大的机械负载。这种过程的例子为锯切。具有高精确度并且在芯片上仅施加相对小的机械负载的、用于构成至少一个第一沟道的方法与快速的并且成本有利的、用于构成至少一个第二沟道的方法(锯切)的组合能够在尽可能地避免它们各自的缺点的情况下充分利用在各自的过程实施区域中各自的优点。即，用于构成至少一个第一沟道的方法和用于构成至少一个第二沟道的方法可以如此相互组合，使得芯片受到保护并且尽管如此在芯片分离时仍达到高的(总)方法速度。
第一晶片表面上的第一沟道的第一沟道宽度可以小于或等于第二晶片表面上的第二沟道的第一沟道宽度。此外，例如在第一沟道的沟道宽度变化的情况下，第一沟道的每个沟道宽度可以小于或等于例如在第二沟道的沟道宽度变化的情况下的第二沟道的每个沟道宽度。每个沟道宽度可理解为在(第一沟道宽度的)第一晶片表面的高度上的沟道宽度与最大沟道深度的高度上的沟道宽度之间的不同高度上的沟道宽度。
用于构成至少一个第一沟道的方法可如下地优化，即实现尽可能小的结构尺寸，例如第一沟道宽度小于20μm，例如10μm或更小，例如小于4μm。因此可以实现芯片在晶片中彼此更紧密的放置，由此可以提高可达到的单位晶片的芯片密度，而不会减少无缺陷的芯片的产量。
根据不同的实施例，在锯衬底材料前，使衬底变薄到所期望的衬底厚度。
衬底的变薄可借助不同的方法来实施，例如研磨、抛光和/或蚀刻。例如衬底在分离前可以具有对于构成多个芯片必需的或有利的厚度。该变薄过程可用于产生多个芯片所期望的厚度。此外，该变薄过程例如可用于：在变薄后可以需要至少一个第二沟道的更小的最大沟道深度，以便在背面明显地达到相应的第一沟道的底部并且由此在底面上使相应的第一沟道明显地张开，由此使衬底和多个芯片的机械负载降低。为了优化芯片的导热性能，可以进行变薄过程。
根据不同的实施例，至少一个第一沟道可以借助蚀刻来构成。
此外，蚀刻方法可以由此表现其特征：与其他的方法相比，该蚀刻方法可以产生更小的、可达到的最小沟道宽度。蚀刻方法通常比锯切更加不产生损坏，例如施加更小的机械负载。蚀刻方法可以适配于待蚀刻的材料。为了保护不应被加工的表面区域，可以放置掩膜和/或一个或多个保护层，在蚀刻后可选择地再将该保护层移除。
根据不同的实施例，至少一个第一沟道可以借助等离子体蚀刻来构成。
在等离子体方法如等离子体蚀刻中，可以在一个加工进程中加工例如一个或多个晶片。在等离子体蚀刻中，可借助合适的装置，例如借助冷却的夹盘来检验和控制芯片的温度。等离子体蚀刻可以包括一个或多个其他等离子体处理。一个或多个等离子体处理可包括一次或多次清洗。因此例如在等离子体蚀刻前可以使用氨基或氧基等离子体，以便去除有机杂质或其他残渣。等离子体蚀刻是有利的，因为可以实现非常精确限定的并且小的第一沟道宽度。例如至少一个第一沟道的沟道宽度可以达到小于5μm。
根据不同的实施例，在等离子体蚀刻过程中可以改变等离子体的组成成分和/或等离子体的激励。
基于等离子体使用的方法可具有这样的优点：多个参数在该方法进行过程中是可改变的。例如可改变气体或气体混合物的类型，例如组分的浓度。这可以强烈影响材料的加工。根据气体/气体混合物和待加工材料例如可影响蚀刻率。等离子体的工作气体可具有不同的作用。例如可使用惰性气体，例如氩用来减少化学反应。与此相对地，例如可使用氧，以便形成氧化物。晶片在等离子体蚀刻过程中例如可借助合适的夹具来调节温度，以影响蚀刻率。根据等离子体的产生和相应的等离子体反应器的规格可以例如使等离子体中的离子的动能受到影响。因此可设立一个或多个恒定的和/或变化的电场和/或磁场来改变离子的动能。相应地，在构成至少一个第一沟道时可使等离子体蚀刻适配于当前待蚀刻的材料。因此，等离子体蚀刻例如可以优化，使得一方面对于待蚀刻的材料是不造成损坏的，并且另一方面具有高的(总)蚀刻率，例如对于这样的情况：相应的第一沟道穿过多个不同的、相叠布置的材料延伸。保护待蚀刻的材料例如可意味着：材料中能量输入相对较小和/或等离子体蚀刻相对较少地费时。
根据不同的实施例，可借助锯片来进行锯切。
借助锯片的锯切与其他方法相比可具有高的方法速度并且成本相对有利。借助锯片的锯切可借助于将粘性的锯贴膜施加到晶片上来支持。方法的较小费用例如可意味着：不需要费时的准备，例如施加保护层或产生真空。
根据不同的实施例，至少一个第一沟道可以构成有在约5μm到约50μm范围中的最大沟道深度。
至少一个第一沟道的最大沟道深度可处于约5μm到约50μm范围中，例如在约5μm到约25μm范围中，例如在约5μm到约10μm范围中。至少一个第一沟道的最大沟道深度可为此优化：整个方法不造成损坏并且整个方法速度是优化的。优化可以例如意味着：多个芯片尽可能少地受损坏和/或受影响，整个方法速度高，和/或该方法尽可能精确地在生产线上按节拍进行。
用于构成沟道的方法例如可包含：沟道宽度逐渐变窄，即，晶片表面上的沟道宽度大于最大沟道深度的高度上的沟道宽度。即，最大沟道深度根据晶片表面上所期望的第一沟道宽度而受到限制并且可以相应地成为优化的主题。
根据不同的实施例，多个芯片可被构成相互具有约3μm到约10μm的距离。
多个芯片相互的、可以改变的距离影响了单位晶片可构成的多个芯片的数目。因为在芯片之间构成至少一个第一沟道，第一晶片表面上的第一沟道的最大第一沟道宽度并且根据制造方法而定的第一沟道的最大沟道深度也相应地与该距离有关。在这方面要指出的是，第二沟道的沟道宽度可以这样大，以至于第二沟道横向地搭接多个芯片。但这不代表有问题，因为第一沟道完全地穿过电介质和有源区域地延伸并且由此比芯片更深地构成，因此为了分离芯片，第二沟道以在芯片下方中止的方式构成。
根据不同的实施例，电介质具有小于或等于3.9的介电常数。
在制造多个芯片或另外的一个或多个元件、例如多个用于过程控制的元件时，可使用电介质、例如比氧化硅具有更低的介电常数的SiCOH。这种材料也被称为“低介电常数”和“超低介电常数”材料。电介质例如被用来影响所谓的“RC延时”(即电容和/或电阻效应)。为了降低介电常数，电介质可以以多孔层的形式出现。这样的多孔层可相对容易地受机械影响或损坏。此外，电介质可具有相对低的粘性。正是在使用这种电介质的情况下，根据不同的实施例对芯片不造成损坏地避免了用于切割电介质的锯切，并且蚀刻过程的使用(也可适配于具体的电介质)可显著减小电介质中的损坏并且由此显著减小芯片中的损坏。
根据不同的实施例，至少一个第二沟道的宽度可以大于两个相邻的第一沟道之间的距离，使得在锯开至少一个第二沟道时使两个相邻的第一沟道在背面打开。
例如可根据至少一个第二沟道的构成使两个或多个第一沟道打开。由此例如可以减少所需的第二沟道的数目，这可以降低多个芯片的机械负载并且可以缩短整个分离过程的持续时间。
根据不同的实施例，至少一个第一沟道比多个芯片的多个有源区更深地延伸到衬底中。
通过例如至少一个第一沟道比多个芯片的多个有源区更深地延伸到衬底中，例如可以降低至少一个第二沟道(以便打开晶片)的最大沟道深度。因此，例如由于第二沟道的构成而产生的到多个芯片的多个有源区上的机械负载可以降低。
根据不同的实施例，晶片可具有多个芯片。衬底可具有最大约250μm的厚度。晶片可在第一晶片表面设置有保护层。例如由碳组成或具有碳的该保护层可以具有多个开口。该多个开口可布置在多个芯片之间。因此具有多个开口的保护层可用作为掩膜。晶片例如具有数百个芯片，并且多个开口构成网格状基面。接着将设置有保护层的晶片安装在夹具中并且置入到等离子体反应器中。在一个工序中借助等离子体蚀刻可在第一晶片表面上在保护层的多个开口中构成多个第一沟道，例如数百个第一沟道。所述多个第一沟道可具有4μm的第一沟道宽度和30μm的最大沟道深度。所述多个第一沟道可具有这样变化的沟道宽度，即多个第一沟道逐渐变窄，使得在最大沟道深度的高度上的沟道宽度为1μm。接着由等离子体反应器中取出晶片，并且可选择地除去保护层。替代地，也可借助其他等离子体过程除去保护层。接着对晶片设置粘性的锯贴膜，并且将晶片置入到锯装置中(例如借助合适的夹具)。通过借助锯片的锯切产生的多个第二沟道可以具有约225μm的最大沟道深度。通过借助锯片的锯切产生的多个第二沟道可以具有如此小的最大沟道深度，以至于第二沟道未延伸到芯片的有源区中。
在第二晶片表面上的多个第二沟道的第一沟道宽度可根据锯片的厚度例如为50μm。多个第一沟道和多个第二沟道这样被定位，使得晶片在多个第一沟道的多个位置上被打开。粘性的锯贴膜防止了在锯切中被这样分离的多个芯片散开。接着例如机械地和/或借助真空装置将多个芯片从粘性锯贴膜上移除。
附图说明
在附图中示出实施例并且在接下来详细阐述该实施例。
附图示出：
图1A根据不同实施例的在用于分离多个芯片104的方法的第一时刻的多个芯片104的横截面视图；
图1B根据不同实施例的在用于分离多个芯片104的方法的第二时刻的多个芯片104的横截面视图；
图1C根据不同实施例的在用于分离多个芯片104的方法的第三时刻的多个芯片104的横截面视图；
图1D根据不同实施例的在用于分离多个芯片104的方法的第四时刻的多个芯片104的横截面视图；
图2A根据不同实施例的在用于分离多个芯片230的方法的第一时刻的多个芯片230的横截面视图；
图2B根据不同实施例的在用于分离多个芯片230的方法的第二时刻的多个芯片230的横截面视图；
图2C根据不同实施例的在用于分离多个芯片230的方法的第三时刻的多个芯片230的横截面视图；
图2D根据不同实施例的在用于分离多个芯片230的方法的第四时刻的多个芯片230的横截面视图；
图3用于分离芯片的方法。
具体实施方式
在接下来的详细说明中将参照多个附图，这些附图构成了说明书的一部分并且在这些附图中为了阐明而示出特定的实施形式，在这些实施形式中可实施本发明。在这方面对于所述附图的取向使用了方向术语如“上面”，“下面”，“前面”，“背面”，“前面的”，“背面的”等。因为各个实施形式的部件可能以多个不同的取向来定位，因此这些方向术语是用于阐明方向而并非限制性的。可以理解的是，能够使用其他实施形式并且能够进行结构上或逻辑上的改变，而不会偏离本发明的保护范围。可以理解的是，只要没有其他特别说明，这里所描述的不同的示例性的实施形式的特征可以相互组合。因此对接下来的详细说明不应从限制的意义上来理解，并且本发明的保护范围将通过附加的权利要求来限定。
在说明书的范围内使用了概念“连接”、“衔接”以及“耦合”来描述直接的或间接的连接、直接的或间接的接通以及直接的或间接的耦合。在附图中，相同或相似的单元设置有相同的参考标记，只要这样是合适的。
图1A示出根据不同的实施例的在用于分离多个芯片104的方法的第一时刻的多个芯片104的横截面示图。
在分离前的多个芯片在接下来被称为晶片。
在该实施例中，晶片102在分离前具有多个芯片，其中，在图1A中表示出多个芯片中的两个芯片104。
晶片102具有第一晶片表面124和与第一晶片表面124对置的第二晶片表面126。晶片102具有衬底厚度为130d的衬底106。在衬底106的上面构成有电介质108。晶片102具有有源区128，在该有源区中构成有一个或多个电子部件(未示出)，例如一个或多个晶体管。有源区128在衬底106中延伸并且被电介质108覆盖。在电介质108上构成有两个层结构132，其中，每个层结构132覆盖了有源区128的一部分，其中，每个层结构132例如横向限界相应的芯片104。两个芯片104以距离110d相互远离。
在该实施例中，衬底106是搀杂的硅衬底。替代地，衬底106可以具有任意其他半导体材料，例如锗或砷化镓，或具有搀杂的其他复合半导体材料。复合半导体材料可以是二元复合半导体材料或三元复合半导体材料亦或四元复合半导体材料。
通常例如衬底106可具有在约50μm到约1mm范围内的、例如在约100μm到500μm范围内的厚度130d。在具体的示例中，该衬底106具有约200μm的厚度130d。
在不同的实施例中，电介质108可以具有一个或多个介电层。电介质108或者说具有电介质108的一个或多个介电层例如可以(各以不同的化学计量比例)具有SiCOH、SiN、SiC、SiO和/或AlO，并且例如借助CVD方法(英语：Chimical Vapour Deposition，化学气相沉积)、例如PECVD(英语：Plasma Enhanced Chimical Vapour Deposition，等离子体增强化学气相沉积)或者借助ALD方法(英语：Atomic Layer Deposition，原子层沉积)来施加。在具体的实施例中，该电介质108是多孔的SiCOH层。
在不同的实施例中，在该电介质108中可以构成有多个金属化部分。例如在电介质108中可构成有一个或多个金属化部分，例如结构化的金属层(也称为金属化平面)和/或接触过孔。一个或多个金属化部分可以与多个芯片的的电部件电连接。
这里有源区128被限定为晶片102的这样的区域：在该区域中可以构成有多个芯片的一个或多个电部件。电部件例如可以是晶体三极管、二极管和/或电连接部。此外，电部件例如可以根据CMOS工艺借助一个或多个光刻过程、搀杂过程、沉积过程和/或金属化过程来构成。
在不同的实施例中，层结构132可以具有一个或多个金属化的和介电的结构。例如层结构132可以用于保护芯片104的电部件。根据实施例，层结构132可以不存在或以其他方式构成。在具体的实施例中，层结构132例如具有氮化硅。
图1B示出根据不同的实施例的在用于分离多个芯片104的方法的第二时刻的多个芯片104的横截面视图。
接下来由该晶片102出发，如图1B中所示，在两个芯片104之间的间隙136中构成第一沟道112。换言之，第一沟道总是在一个区域中构成，该区域中没有在芯片104分离时会被破坏的芯片电部件(即使例如测试部件，如测试电路结构，如PCM结构，存在于该区域中)。
第一沟道112具有最大沟道深度114d和第一沟道宽度116d。
根据不同的实施例，第一沟道112借助光刻过程和等离子体蚀刻过程来构成。光刻过程和等离子体蚀刻在接下来详细阐明。
在不同的实施例中，对于光刻过程，例如借助旋转涂覆将光刻胶层施加到晶片102的第一晶片表面124上。
该光刻胶层例如借助光刻掩膜和紫外线而部分地被曝光，并且接下来例如通过化学处理除去光刻胶层的被曝光的部分。由此露出第一晶片表面124的一个区域，穿过该区域构成第一沟道112。还留在第一晶片表面124上的剩余光刻胶层作为针对接下来的等离子体蚀刻的保护层来使用。
为了等离子体蚀刻，可以将晶片102置入到等离子体反应器中。例如可以具有氩作为工作气体的等离子体蚀刻穿透电介质108并且进入到衬底106中(并由此进入到有源区128中)。在不同的实施例中，在等离子体蚀刻过程中可以改变等离子体的激励和/或等离子体的组成成分，以便例如使蚀刻特性和蚀刻率适配于当前要蚀刻的晶片102的材料，例如硅。
在等离子体蚀刻过程中，等离子体仅在第一晶片表面24的、从光刻胶层露出的区域中达到晶片102，并且穿过该区域构成第一沟道。等离子体蚀刻将一直实施，直到达到所期望的预给定最大沟道深度114d。
在等离子体蚀刻后，借助其他化学处理除去剩余的光刻胶层。现在晶片102具有在图1B中示意性示出的形状。
第一沟道宽度116d可以例如基于距离110d的限制而例如为3μm到100μm，例如为5μm到30μm。在具体的实施例中，第一沟道宽度116d约为5μm。
最大沟道深度114d可以例如为1μm到50μm，例如为3μm到25μm。在具体的实施例中，最大沟道深度114d延伸到衬底106中约15μm。
在示例中，第一沟道112比晶片102的有源区128更深地延伸到衬底106中，使得在随后在背侧锯开以形成第二沟道122时(参见图1C)，有源区128不会由于该锯切而受损坏。
图1C示出根据不同的实施例的在用于分离多个芯片104的方法的第三时刻的多个芯片104的横截面视图。
在该横截面视图中示范地示出第二沟道122。该第二沟道具有最大沟道深度120d和第一沟道宽度118d。
在该实施例中，第二沟道122借助锯切来构成。接下来详细阐明该锯切。
在不同的实施例中，从第二晶片表面开始来锯开晶片102，换言之，从晶片102的背面开始锯。为此晶片102例如在第一晶片表面124和/或第二晶片表面126上被粘上粘性的粘接膜。该粘性的粘接膜防止了两个芯片104在锯切中还可能脱离并损坏。接着为了锯切借助保持器，例如借助真空装置，来保持晶片102。
晶片102借助具有旋转锯片的传统晶片锯从第二晶片表面126开始被锯开。这样构成的第二沟道122从第二晶片表面126进入到衬底106中并且直到最大沟道深度120d。第二沟道122的沟道宽度118d可根据所使用的锯片的厚度来预给定。
在锯第二沟道122过程中，锯片不与有源区128和电介质108发生直接的实体接触。这相应地降低了有源区128及电介质108的机械负载。
在锯切后，晶片102具有图1C中示意性示出的形状(未示出粘性的粘接膜和保持器)。
在不同的实施例中，第一沟道宽度例如为25μm到200μm，例如为50μm到100μm。在具体的实施例中，第二沟道122的第一沟道宽度118d约为50μm。
在该示例中，最大沟道深度120d约为185μm，使得晶片102借助第一沟道112和第二沟道122而被局部地分隔开。在替代的实施例中，最大沟道深度120d例如可以具有衬底厚度130d的30％到约99％，例如衬底厚度130d的70％到约99％。最大沟道深度120d例如可根据第一沟道的最大沟道深度114d及衬底厚度130d来选择，使得晶片102由于第二沟道122的构成而被分隔开。
由于锯切而被分离的两个芯片104在锯开后可以从粘性的粘接膜移去，并且由此如接下来在图1D中所示地被分离。
图1D示出根据不同的实施例的在用于分离多个芯片104的方法的第四时刻的多个芯片104的横截面视图。
在该实施例中，第一沟道112比有源区128更深地延伸在衬底106中。因此，为了使晶片打开，第二沟道122的最大沟道深度120d足够了，由于该最大沟道深度使第一沟道112在背面打开，但有源区128没有通过两个分离过程而受损坏。第二沟道122不损害两个芯片104的功能性。
基于前面的用于构成第一沟道112的等离子体蚀刻现在可能的是，芯片104在横向上更紧密地共同布置，而不会通过分离使芯片的电部件受损坏。
接着两个分离的芯片104可以被进一步加工。
在接下来的图2A到2D中示意性示出该方法的另一实施例。
图2A示出根据不同的实施例的在用于分离多个芯片230的方法的第一时刻的多个芯片230的横截面视图。
在该实施例中，晶片202在分离前具有多个芯片203，其中，在该横截面视图中仅示出两个芯片230。
晶片202具有第一晶片表面224和与该第一晶片表面224对置的第二晶片表面226。晶片202具有衬底206和在衬底206上面的电介质208。晶片202具有有源区(未示出)，该有源区延伸到衬底206中。在电介质208上面构成有两个层结构204，其中，每个层结构204各覆盖了一个芯片230的电介质208的部分区域。晶片202具有一个过程控制元件(也称为PCM结构)228。两个芯片230和过程控制元件228各以距离210d相互隔开地布置，其中，各个距离可以相互不同。
在该实施例中，衬底206具有搀杂的硅。替代地，衬底206可以具有其他材料，例如其他半导体材料或复合半导体材料，如同在根据图1A到图1D的实施例中所阐明的那样。
在不同的实施例中，衬底206的表面可被一个或多个层(未示出)覆盖，例如借助热氧化和/或借助PECVD方法或ALD方法来制造。这样的层例如可以是介电层，例如氧化硅或氮化硅。
在示例中，电介质208具有介电层，该介电层具有“低介电常数”材料，例如多孔的氧化硅。在替代的实施例中，电介质208可以具有多个不同的介电层，这些介电层例如可以借助一个或多个CVD方法和/或ALD方法来施加。电介质208或电介质208构成的不同层可以如参照图1A所述地具有一个或多个金属化部分并且可以例如借助光刻来结构化。
在具体的实施例中，过程控制元件228构造成RCM电路。在替代的实施例中，过程控制元件例如为定向标记、用于监控层厚度的结构和/或电控制结构，例如PCM结构。在不同的实施例中，晶片202可以具有多个过程控制元件228，其中，这些过程控制元件例如可以是多个相互不同的过程控制元件228。但应指出，过程控制元件228是可选的。
在不同的实施例中，层结构204可以如参照图1A所述地具有一个或多个不同的层和结构，例如介电层。在示例中，两个层结构204具有碳化硅。
在不同的实施例中，距离210d例如处于约3μm到约30μm的范围中，例如位于约3μm到约10μm的范围中。在具体的实施例中，多个距离210d为4μm。
图2B示出根据不同的实施例的在用于分离多个芯片230的方法的第二时刻的多个芯片230的横截面视图。
在该横截面视图中示范地示出在多个芯片230之间的两个第一沟道212。
两个第一沟道212具有最大沟道深度214d和第一沟道宽度216d。
如参照图1B所述，两个第一沟道212也可以借助光刻和等离子体蚀刻来构成。在替代的实施例中，两个第一沟道212可以借助其他蚀刻方法来构成，其中，例如可以在第一晶片表面224上构成带开口的保护层来作为针对该蚀刻方法的掩膜。
在不同的实施例中，两个第一沟道212可以具有与结合图1A到图1D描述的第一沟道宽度116d和最大沟道深度116d相同范围的第一沟道宽度216d和预给定的最大沟道深度214d。不同的第一沟道212的第一沟道宽度216d和最大沟道深度214d可以(部分地)相互不同。在具体的实施例中，两个第一沟道212的第一沟道宽度216d约为3μm并且最大沟道深度214d约为5μm。
图2C示出根据不同的实施例的在用于分离多个芯片230的方法的第三时刻的多个芯片230的横截面视图。
接着将如参照图2C所述地构成第二沟道222。
第二沟道222具有最大沟道深度220d和第一沟道宽度218d。
如参照图1C所述，第二沟道222借助从第二晶片表面226开始的锯切来构成。在不同的实施例中，第二沟道222的走向对应于两个第一沟道212的走向，使得该第一沟道在背侧被打开。由此两个芯片230和过程控制元件228均被分离。
第二沟道222在两个第一沟道212和过程控制元件228的下面横向地延伸并且在横向上没有超出两个第一沟道212。即，即使例如两个芯片230的有源区(未示出)比两个第一沟道212更深地延伸到衬底206中，芯片230的有源区(未示出)的电部件也不会由于锯切而受损坏。
图2D示出根据不同的实施例的在用于分离多个芯片230的方法的第四时刻的多个芯片230的横截面视图。
由于第二沟道222的构成，在两个芯片230的旁边构成中间段232。
根据不同的实施例，在两个芯片230之间不存在过程控制元件228，并且中间段232主要由衬底206和电介质208组成。在这种实施例中，该方法例如用于保护电介质208，因为第二沟道222由于两个第一沟道212的构成而不会与电介质208形成直接的实体接触，使得电介质208受到较小的机械负载。
在下面的附图中示出其他实施例。
图3示意性地示出用于分离多个芯片的方法300。
根据不同的实施例，如在框302中所述，借助等离子体蚀刻构成至少一个第一沟道。所述至少一个第一沟道具有最大沟道深度和第一沟道宽度。所述至少一个第一沟道布置在多个芯片之间。所述至少一个第一沟道的第一沟道宽度可小于或等于多个芯片之间的多个距离中的一个距离的值。
接着，如在框304中所述，从第二晶片表面开始构成至少一个第二沟道。所述至少一个第二沟道具有第一沟道宽度和最大沟道深度。根据不同的实施例，所述至少一个第二沟道的沟道宽度可大于所述至少一个第一沟道的沟道宽度的十倍。所述至少一个第二沟道伸入到衬底中并且通过借助锯片的锯切来构成。因此借助至少一个第一沟道和至少一个第二沟道局部地打开晶片，所述至少一个第二沟道的走向对应于所述至少一个第一沟道的走向，并且所述至少一个第二沟道的沟道宽度大于所述至少一个第一沟道的沟道宽度。
接下来，如在框306中所述，拾取从多个芯片分离出的芯片并接着例如进行进一步加工。

Claims (11)

1.用于分离多个芯片(104)的方法，其中，每个芯片具有：
·衬底(106)；
·布置在所述衬底(106)中和/或所述衬底(106)上的有源区(128)，在该有源区中构成有至少一个电子部件；
·在所述有源区(128)上面的电介质(108)；
其中，所述方法具有以下步骤：
·在所述芯片(104)之间构成至少一个第一沟道(112)，其中，所述至少一个第一沟道(112)穿过所述电介质(108)和所述有源区地构成并且延伸到所述衬底(106)中；
·从与所述第一沟道(112)对置的衬底侧沿锯切路径来锯衬底材料，该锯切路径相应于所述至少一个第一沟道(112)的走向，使得构成至少一个第二沟道(122)，其中，所述至少一个第一沟道的宽度小于或等于所述至少一个第二沟道(122)的宽度。
2.根据权利要求1所述的方法，还具有：在锯所述衬底材料前，使所述衬底(106)变薄到所期望的衬底厚度(130d)。
3.根据权利要求1或2所述的方法，其中，所述至少一个第一沟道(112)借助蚀刻来构成。
4.根据权利要求3所述的方法，其中，所述至少一个第一沟道(112)借助等离子体蚀刻来构成。
5.根据权利要求4所述的方法，其中，在等离子体蚀刻过程中改变等离子体的组成成分和/或等离子体的激励。
6.根据权利要求1到5中任一项所述的方法，其中，借助锯片来进行锯切。
7.根据权利要求1到6中任一项所述的方法，其中，所述至少一个第一沟道(112)构成有在约5μm到约50μm范围中的最大沟道深度(114d)。
8.根据权利要求1到7中任一项所述的方法，其中，所述芯片以约3μm至约10μm的相互距离(110d)构成。
9.根据权利要求1到8中任一项所述的方法，其中，所述电介质(108)具有小于或等于3.9的介电常数。
10.根据权利要求1到9中任一项所述的方法，其中，所述至少一个第二沟道(222)的宽度大于两个相邻的第一沟道(212)之间的距离，使得在锯切所述至少一个第二沟道(222)时使所述两个相邻的第一沟道(212)在背侧打开。
11.根据权利要求1到10中任一项所述的方法，其中，所述至少一个第一沟道(112)比所述多个芯片的多个有源区(128)更深地延伸到所述衬底中。
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