CN104134607A - 用于工艺调整的在公共衬底的电子芯片中的可去除指示器结构 - Google Patents

用于工艺调整的在公共衬底的电子芯片中的可去除指示器结构 Download PDF

Info

Publication number
CN104134607A
CN104134607A CN201410183496.0A CN201410183496A CN104134607A CN 104134607 A CN104134607 A CN 104134607A CN 201410183496 A CN201410183496 A CN 201410183496A CN 104134607 A CN104134607 A CN 104134607A
Authority
CN
China
Prior art keywords
etching
electronic chip
indicating device
device layer
indicator structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410183496.0A
Other languages
English (en)
Other versions
CN104134607B (zh
Inventor
E·富尔古特
I·埃舍尔-珀佩尔
M·恩格尔哈特
H-J·蒂默
H·埃德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN104134607A publication Critical patent/CN104134607A/zh
Application granted granted Critical
Publication of CN104134607B publication Critical patent/CN104134607B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/24—Optical enhancement of defects or not directly visible states, e.g. selective electrolytic deposition, bubbles in liquids, light emission, colour change
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67253—Process monitoring, e.g. flow or thickness monitoring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/782—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, each consisting of a single circuit element
    • H01L21/784—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, each consisting of a single circuit element the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明提供了一种处理多个封装的电子芯片的方法，该多个封装的电子芯片在公共衬底中彼此连接，其中该方法包括：蚀刻电子芯片；检测指示在指示器结构的暴露之后的、指示器结构的至少部分去除的信息，指示器结构被嵌入在电子芯片的至少一部分内并且在蚀刻已经去除在指示器结构上方的芯片材料之后被暴露；并且在检测到指示指示器结构的至少部分去除的信息之后调整处理。

Description

用于工艺调整的在公共衬底的电子芯片中的可去除指示器结构
技术领域
本发明涉及用于处理在衬底级上的多个电子芯片的方法和设备、电子芯片以及制品。
背景技术
用于电子芯片的常规封装(诸如模制结构)已经演化到其中封装不再显著妨碍电子芯片的性能的水平。此外，对在晶片级上的电子芯片进行处理是用于有效生产电子芯片的已知过程。对电子芯片进行蚀刻是用于从电子芯片去除材料的常规技术。
然而，仍然存在潜在空间以减小制造成本以及简化对将被封装的电子芯片的处理，而同时维持处理的高准确率。
发明内容
可能需要提供关于在处理之后剩余的芯片材料而利用简单的处理架构并且利用高精确度制造电子芯片的可能性。
根据一个示例性实施例，提供一种处理多个封装的电子芯片的方法，该多个封装的电子芯片在公共衬底中彼此连接，其中该方法包括：蚀刻电子芯片；检测指示在指示器结构的暴露之后的、指示器结构的至少部分去除的信息，该指示器结构被嵌入在电子芯片的至少一部分内并且在蚀刻已经去除在指示器结构上方的芯片材料之后被暴露；并且在检测到指示指示器结构的至少部分去除的信息之后调整处理。
根据另一示例性实施例，提供一种处理多个电子芯片的方法，该多个电子芯片通过公共衬底彼此连接，其中该方法包括：同时等离子体蚀刻电子芯片；在等离子体蚀刻的电子芯片的环境中检测挥发性物质，以由此导出指示指示器层的暴露的信息，该指示器层被嵌入在电子芯片内并且在蚀刻已经去除在指示器层上方的芯片材料之后被暴露，其中挥发性物质受到指示器层的暴露的影响；并且在检测到指示器层的暴露之后调整等离子体蚀刻。
根据又一示例性实施例，提供一种用于处理多个封装的电子芯片的设备，该多个封装的电子芯片在公共衬底中彼此连接，其中该设备包括：蚀刻装置，被配置用于蚀刻电子芯片；检测装置，被配置用于检测指示在指示器结构的暴露之后的、指示器结构的至少部分去除的信息，该指示器结构被嵌入在电子芯片的至少一部分内并且在蚀刻已经去除在指示器结构上方的芯片材料之后被暴露；以及控制装置，被供应有检测的信息，并且被配置用于在检测到指示指示器结构的至少部分去除的信息时调整处理。
根据又一示例性实施例，提供一种用于处理多个封装的电子芯片的设备，该多个封装的电子芯片在公共衬底中彼此连接，其中该设备包括：蚀刻装置，被配置用于蚀刻电子芯片；检测装置，被配置用于检测指示在指示器结构被暴露之后的、指示器结构的至少部分去除的信息，该指示器结构被嵌入在电子芯片的至少一部分内并且在蚀刻已经去除在指示器结构上方的芯片材料之后被暴露；以及控制装置，被供应有检测的信息，并且被配置用于在检测到指示指示器结构的至少部分去除的信息时调整处理。
根据又一示例性实施例，提供一种物品，该物品包括衬底、在衬底内或者通过衬底彼此连接的多个电子芯片、以及被嵌入在电子芯片内的连续或非连续指示器层，其中该指示器层被配置为通过等离子体蚀刻从电子芯片至少部分地可去除，使得指示器层的等离子体蚀刻产物影响在电子芯片的环境中的挥发性物质，从而使得通过分析挥发性物质可检测指示器层的暴露。
根据又一示例性实施例，提供一种电子芯片，该电子芯片包括：半导体衬底；被集成在半导体衬底中的至少一个集成电路部件；形成半导体衬底的外表面部分的指示器层，其中指示器层被配置为通过等离子体蚀刻至少部分地可去除，使得它的等离子体蚀刻产物影响在半导体衬底的环境中的挥发性物质，从而使得通过分析挥发性物质可检测指示器层的暴露；以及模制结构，覆盖半导体衬底的至少一部分。
示例性实施例可以具有如下优点，在蚀刻过程从电子芯片去除指示器结构的至少一部分时，针对分析生成的挥发性物质来检测通过蚀刻去除指示器结构的在电子芯片(诸如半导体芯片)的内部中的材料的开始。对应的检测信号可以指示蚀刻过程已经到达指示器结构，并且因此可以用作用于调整电子芯片的后续处理过程的触发器。对被嵌入在电子芯片中的指示器结构的材料的去除的开始事件的检测可以是获得该处理已经达到特定级的明确信息的精确和故障强健的方法，该特定级可以要求调整电子芯片的进一步处理。因此，工艺控制可以不取决于猜测或做出有问题的假设，而相反可以基于易于检测的信号精确地并且可再现地执行这一工艺控制，该易于检测的信号由指示器或信号结构直接生成。
对其它示例性实施例的描述
在下文中，将解释方法、设备、电子芯片和物品的其它示例性实施例。
示例性实施例的要点可以视为：嵌入的指示器结构(诸如指示器层、指示器点等)可以形成于电子芯片(诸如半导体芯片)内，以用于在封装(TIP)中良好限定减薄(尤其是等离子体减薄)。这种嵌入结构可以用于通过中止蚀刻工艺来触发蚀刻结束点，或者可以触发对芯片处理的任何其它调整。
在衬底级上的常规蚀刻过程期间，电子芯片可以是未封装的或者可以是由模制结构封装的(其也可以被表示为封装结构)。在本申请的上下文中，术语“封装的”可以具体表示电子芯片已经被容置或容纳在封装中。封装又可以被表示为(例如金属、塑料、玻璃或陶瓷材料的)外壳，该外壳包含电子芯片。这种封装可以提供保护以免于冲击和腐蚀，可以保持接触引脚或引线和/或可以消散在正常操作时在电子芯片中产生的热量。在蚀刻过程之前对电子芯片进行封装十分有利，因为这显著简化了对敏感的电子芯片的处理，该敏感的电子芯片可能在背部蚀刻过程之后具有非常小的厚度。
对应的过程可以包括通过模制结构(诸如模制衬底)对个体电子芯片或具有集成电子芯片的体晶片进行封装、在封装时减薄电子芯片以及单片化(或分离)个体单子芯片，以使得经单片化的减薄的电子芯片可以包括模制结构的支撑部分。因此，仅需要对个体减薄的芯片执行连续(serial)过程，而非顺序的(sequential)过程。因此，不对没有支撑封装的薄电子芯片进行处理是必要的。在处理期间，模制结构可以进一步用作掩膜，以使得附加的(尤其是背侧)掩膜是可有可无的，或者可以减小掩膜的数目。
具体而言，这样的处理构思可以允许生产如下电子芯片，该电子芯片具有在处理之后剩余的材料(诸如半导体层的序列)的精确限定的属性，即使在初始材料的属性改变(诸如不同模制晶片之间的变化、经处理的晶片的不同部分之间的变化、与研磨晶片有关的变化、在对衬底材料的蚀刻期间涉及的变化)由于相当大的容差而展现相当大的偏差时。换言之，用于工艺控制的指示器结构的实现允许调整剩余的半导体材料的被精确限定的厚度，即使当半导体结构的初始厚度尚未被限定或者仅非常粗略地限定。例如，根据示例性实施例的厚度调整的精确度可以为数微米或更小的量值的数量级，其比利用常规手段获得的精确度显著更好。
根据示例性实施例，使得有可能制造示例性薄电子芯片，尤其是对于其中电子芯片的厚度与电气功能相关、而非仅实现单纯的几何目的的应用而言。例如，对于功率电子应用而言，减薄的半导体结构导致非常小的电阻，由于通过这一减薄的半导体结构的电流路径可以保持很短，使得电信号从外部构件向电子芯片中的传送以及电信号从电子芯片向外部构件中的传送可以以低功率消耗(诸如欧姆损耗)实现。在微机电系统(MEMS)领域的另一应用中，减薄的半导体结构例如可以用作传感器或致动器的膜，其因此可以被制造为具有小厚度并且因此具有高灵敏度。
在一个实施例中，指示器结构可以是蚀刻停止指示器结构。这种蚀刻停止指示器结构可以在其去除开始并且其材料从固相转换成挥发性相(诸如等离子体或气体)时，提供可以触发蚀刻过程的结束的信号。
具体而言，可以根据各个实施例实施气体蚀刻方法(诸如等离子体蚀刻)，并且将要被蚀刻的材料优选为硅，例如晶体硅或多晶硅。可以使用蚀刻气体来执行蚀刻。
在一个实施例中，蚀刻电子芯片通过等离子体蚀刻(例如使用氯或氟)来执行。可以在已经感测到指示器结构的至少部分去除之后修改这种等离子体蚀刻过程。“等离子体蚀刻”也可以表示为反应离子蚀刻(RIE)，并且是使用化学反应性等离子体来去除沉积于晶片上的材料的蚀刻技术。等离子体在低温下由电磁场产生。来自等离子体的高能离子攻击晶片表面并且与其反应。在执行等离子体蚀刻之后，通常难以清楚地并且精确地确定蚀刻过程已经进行直至电子芯片(诸如半导体层序列)的希望的厚度。当等离子体蚀刻开始去除指示器结构时，这可以看作用于停止等离子体蚀刻过程的触发器。
对应地，蚀刻装置可以是被配置用于等离子体蚀刻电子芯片的等离子体蚀刻装置。具体而言，等离子体蚀刻装置可以被配置为反应性离子蚀刻装置。
在一个实施例中，检测信息通过在分析电子芯片的环境中(具体而言在蚀刻室内)的挥发性物质来执行。这样的挥发性物质受到通过蚀刻从电子芯片去除指示器结构的材料生成的蚀刻产物的影响。换言之，可以分析在蚀刻攻击指示器结构时在经蚀刻的电子芯片的环境中生成的气体或等离子体产物或物质。因此，可以通过分析气体和/或等离子体物质而在蚀刻室中执行该检测，该气体和/或等离子体物质具有在蚀刻过程开始攻击指示器结构时在特性上改变的属性和组成。因此，对应的传感器通常可以被放置在蚀刻室内或者排气导管中的任何希望的位置，以用于检测挥发性物质的组成的改变。
对应地，检测装置可以被配置用于通过分析在电子芯片的环境中的挥发性物质来检测信息，其挥发性物质受到通过蚀刻从电子芯片去除指示器结构的材料生成的蚀刻产物的影响。检测装置可以根据检测结果而应用一个或多个决定准则，该检测结果指定指示器结构去除是否假设已经开始。检测装置的传感器可以直接位于等离子体室中或者位于等离子体室下游的排气通道中。
在一个实施例中，所分析的挥发性物质是等离子体，该等离子体也用于等离子体蚀刻，但是该等离子体受到对指示器结构的蚀刻攻击影响。由于指示器结构的去除也对其自身蚀刻室内的等离子体有影响，因此等离子体的化学组成的改变是从电子芯片对指示器结构的去除已经开始的指纹图谱(fingerprint)，并且因此可以用作用于停止蚀刻过程的触发器。
在一个实施例中，分析等离子体通过光发射光谱法和/或相干反斯托克斯拉曼散射(CARS)法来执行。这些分析方法是有利的。然而，也可以使用其它分析方法以用于分析蚀刻室内的等离子体。
在一个实施例中，所分析的挥发性物质是在通过等离子体蚀刻去除指示器结构的材料时生成的尾气或废气(effluent gas)。在蚀刻室内，由将挥发性物质吸离蚀刻室的泵维持压力。由于在开始通过蚀刻去除指示器结构材料之后蚀刻室内的挥发性物质被修改，因此对蚀刻室下游的排气导管中其预先已知组成(对应于指示器结构的化学组成)的突然检测可以用作用于停止蚀刻过程的触发器，因为这允许得出蚀刻过程目前已经到达指示器结构的结论。
在一个实施例中，分析废气或尾气通过光发射光谱法和/或质谱法来执行。尽管这些谱方法相当适合于集成到排气导管中，但是也存在也可以实施的用于分析来自蚀刻室的废气的其它方法。
在一个实施例中，指示器结构可以包括掺杂剂(诸如n掺杂剂或p掺杂剂)、注入材料(例如光学可检测的或者极其重或轻的材料，或者例如在电子芯片的衬底是硅衬底时为非硅材料)和/或沉积层(例如连续的或不连续的平面层)。对于指示器结构的合适的材料的仅有要求是其具有可检测的属性，该可检测属性足够不同于电子芯片的周围材料的属性。
在一个实施例中，所有电子芯片被同时蚀刻。通过处理晶片级上的各个电子芯片(具体的是具有形成于其中的集成电路的半导体芯片)，即在单片化个体电子芯片之前，同时并且在一个批处理中蚀刻所有电子芯片是可能的。这提供了对芯片的非常经济的处理。
在一个实施例中，蚀刻过程是选择性的蚀刻过程，使得对指示器结构的材料的蚀刻速率(即单位时间蚀刻的材料)不同于(特别是小于或大于)对与指示器结构直接相邻或邻近的材料的蚀刻速率。因此，指示器结构的材料以及其环境的材料二者可以适当地可蚀刻。然而，单位蚀刻时间所蚀刻的材料厚度针对周围的材料可以大于针对指示器结构的材料(例如具有在2与10之间的比率)。选择性蚀刻过程和在通过蚀刻去除指示器结构之后检测的信号的使用的组合提供了用于精确地限定蚀刻停止的非常可靠的结构。然而，在备选的实施例中，指示器结构的蚀刻速率大于(例如具有在2与10之间的比率)相邻的半导体材料的蚀刻速率。这将具有如下结果，在开始去除指示器结构时可以检测到非常显著的检测信号，因为这增加了单位时间间隔去除的可检测材料的量，并且因此增加了检测的灵敏度。
在一个实施例中，在公共衬底中彼此连接的多个封装的电子芯片包括被作为封装的模制结构分成电子芯片的半导体晶片。在这样的实施例中，电子芯片在晶片化合物内直接彼此连接，其中模制材料可以具有在这一晶片化合物内限定个体电子芯片的若干部分。已经在晶片级上封装电子芯片具有如下优点，在单片化之后对个体电子芯片进行处理被显著简化，即使在电子芯片已经由于其连接至模制部分而被蚀刻过程减薄至非常薄的厚度时。
在一个实施例中，调整处理可以包括停止蚀刻、修改蚀刻速率(即单位时间蚀刻的材料)、修改蚀刻参数、修改蚀刻工艺以及利用相同的蚀刻条件或者利用修改的蚀刻条件继续蚀刻持续预定的附加蚀刻时间间隔(在终止蚀刻之前)。更具体地，可以在发起去除指示器结构之前执行第一处理系列或步骤。在检测到开始去除指示器结构时，可以开始另一个第二处理系列或步骤。因此，在一个实施例中，开始去除信号层(或任何其它指示器结构)可以导致蚀刻过程的终止。备选地，对去除的检测可以具有减小(或增加)蚀刻速率的结果。也可能在检测到指示器结构的去除之后仅继续蚀刻持续附加时间间隔。响应于指示器结构暴露，处理的其它改变也是可能的，诸如蚀刻剂的改变等。
在一个实施例中，指示器结构是指示器层。后者可以在所有电子芯片内被嵌入在相同深度水平处。因此，特别是在蚀刻过程为各向异性的时，不同电子芯片中的指示器结构部分的去除的开始可以同时发生。通过检测指示公共信号层的个体蚀刻停止指示器部分的去除的信号的时间依赖性，可能控制蚀刻工艺(例如在验证其各向异性特性方面)。此外，可以利用合理的努力(例如通过公共扩散或掺杂过程)执行在所有电子芯片内在相同深度水平处指示器层的形成。
在一个实施例中，该方法包括停止蚀刻并且随后从衬底单片化电子芯片。将晶片这样单片化或分离成个体芯片可以通过锯切、蚀刻等执行。在单片化之前通过模制或包封结构封装电子芯片显著简化对机械上灵敏的个体减薄芯片的处理。
在一个实施例中，物品被封装，即包括多个电子芯片通过其进行封装的模制结构。这样的模制结构可以由陶瓷或塑料材料制成，并且可以用作对电子芯片的机械保护以用于从芯片去除热量，以及用作用于引线框架等的支撑，电子芯片可以通过该支撑电连接至环境。
在一个实施例中，衬底包括例如板状晶片(特别是半导体晶片)，该板状晶片包括作为晶片的部分的多个电子芯片。因此，在被处理时，电子芯片仍然可以形成一体结构并且可以在晶片级上被蚀刻。在这样的实施例中，指示器结构(例如在整个芯片之上在恒定深度水平处的公共信号层)提供用于控制公共蚀刻工艺的适当的基础。
在另一实施例中，衬底是例如板状模制材料，该模制材料包括多个凹陷，其中每个凹陷容纳多个电子芯片中的相应电子芯片。通过在例如形成于包封衬底(其可以具体而言通过模制液体或颗粒材料并且随后硬化包封剂形成，液体或颗粒材料可以表示为个体电子芯片周围的模制结构的包封剂，)中的容纳容积的二维阵列中容纳个体电子芯片，所有电子芯片随后可以同时减薄，而没有由于在封装之前难于处理非常薄的电子芯片而发生问题。具体而言，物品可以被配置为嵌入式晶片级封装(eWLP)。eWLP是使用模制载体和扇出重分布层的封装技术。裸片可以被单片化、被嵌入到模制载体中并且随后被重构造到人造晶片上。
在又一实施例中，衬底是例如板状模体，该模体包括凹陷，该凹陷容纳包括作为晶片的部分的多个电子芯片的晶片。在这样的实施例中，整个晶片可以作为整体被插入到单个容纳体积中(具体而言通过模制液体或颗粒材料并且随后硬化包封剂，液体或颗粒材料可以表示为晶片周围的模制结构的包封剂)并且可以然后通过背部蚀刻减薄。同样在这样的实施例中，可以有利地避免在模体或包封结构中封装它们之前对个体减薄的电子芯片的处理。
在一个实施例中，物品没有嵌入的等离子体蚀刻抵抗层。因此，根据示例性实施例提供常规蚀刻停止层(诸如SOI衬底的二氧化硅层、绝缘体上硅)是可有可无的，其在化学上被配置以使得等离子体蚀刻过程不能去除这一蚀刻停止层。然而，提供这样的由蚀刻工艺不可去除的蚀刻停止层的必要性限制了集成电路设计者将半导体芯片组合到特殊衬底。此外，提供蚀刻停止层并未向操作器给予指示蚀刻工艺现在应当停止的事实的正检测器信号，使得必须等待一些安全时间，直到可以完成蚀刻过程以确保实际上已经到达蚀刻停止层。与此相反，示例性实施例获得正检测信号，该正检测信号指示蚀刻过程已经到达电子芯片中的希望的深度。因此，可以增加蚀刻过程以及其终止的安全性和速度。
在一个实施例中，物品包括被布置于指示器层下方的表面保护结构，其中表面保护结构被配置为关于由重分布结构、金属化结构和绝缘结构(例如参见图1和图2)构成的组中的至少一项分离停止指示器结构。因此，涉及到减薄电子芯片的示例性实施例的处理可以在已经完成对重分布层、金属化层和绝缘层的处理之后执行。
在一个实施例中，电子芯片可以用作微机电系统(MEMS)中的传感器或致动器，例如用作压力传感器或加速度传感器。在另一实施例中，电子芯片可以用作用于例如汽车领域中的功率应用的半导体芯片，并且可以例如具有至少一个集成绝缘栅双极型晶体管
(IGBT)和/或至少一个集成二极管。更具体地，电子芯片可以包括由开关、二极管、半桥和逆变器构成的组中的至少一个集成电路部件。用于功率模块的电子芯片的集成电路部件因此可以是开关(诸如金属氧化物场效应晶体管(MOSFET)、IGBT等)、半桥(即具有两个开关和对应的二极管的逆变器臂)和三相逆变器(即六个开关盒对应的二极管)。
尽管在薄膜技术和半导体技术的背景中的这一描述中描述了许多示例性实施例，但是也可以在印刷电路板(PCB)技术或其它电子技术中实现其它示例性实施例。
半导体衬底(优选为硅衬底)可以用作衬底或晶片。备选地。可以提供二氧化硅或另一绝缘体结构。也有可能实现锗衬底或III-V族半导体材料。例如，可以以GaN或SiC技术实现示例性实施例。对于封装、模制或包封而言，可以使用塑料材料或陶瓷材料。此外，示例性实施例可以利用标准半导体处理技术，诸如适当的蚀刻技术(包括各向同性和各向异性蚀刻技术，特别是等离子体蚀刻、干法蚀刻、湿法蚀刻)、图案化技术(其可以包含光刻研磨)、沉积技术(诸如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、溅射等)。
从接合附图的以下描述和所附权利要求，本发明的上述和其它目的、特征和优点将变得明显，在附图中相同的部分或元件由相同的附图标记表示。
附图说明
附图图示示例性实施例，附图被包括已提供对示例性实施例的进一步理解并且构成本说明书的一部分。
在附图中：
图1示出在蚀刻过程开始时根据示例性实施例的物品的截面图。
图2示出在蚀刻过程已经向下减薄物品直至暴露蚀刻停止指示器层以触发蚀刻过程的结束时根据图1的物品。
图3和图4示出在蚀刻过程开始时和在到达蚀刻停止时的常规物品。
图5示出根据示例性实施例的用于处理晶片级上的多个封装的电子芯片的设备。
图6示出根据示例性实施例的处理晶片级上的多个封装的电子芯片的方法的框图。
图7至图11示出根据示例性实施例的、在执行处理在公共模制衬底内封装的多个电子芯片的方法期间获得的不同结构的截面图。
图12至图14示出根据示例性实施例的、在执行处理晶片级上的多个电子芯片的方法期间获得的不同结构的截面图。
图15至图18示出根据示例性实施例的、在执行处理晶片级上的多个电子芯片的方法期间获得的不同结构的截面图，其中晶片作为整体被封装在模制衬底内。
具体实施方式
附图中的图示是示意性的。
蚀刻电子芯片的常规方法是定时的等离子体蚀刻工艺，其中等离子体蚀刻工艺在到达目标深度时中止。工艺持续时间可以利用得知的用于半导体衬底的蚀刻速率来计算。然而，衬底蚀刻速率(晶片内和/或从晶片至晶片)的变化直接转化成蚀刻深度的变化，并且因此转化成减薄的芯片的变化，使得不可能有有真正的结束点。
在另一常规方法中，在目标深度处在半导体芯片中实现蚀刻停止层，从而在蚀刻停止层的暴露之后提供蚀刻停止，这是由于蚀刻工艺对于停止层之上的衬底的高选择性，即由于衬底的蚀刻速率对停止层的蚀刻速率的高比率。然而，这一方法要求蚀刻停止层必须在半导体衬底中提供。例如，在使用SOI(绝缘体上硅)晶片时，要求提供掩埋二氧化硅(SiO2)层作为用于等离子体减薄硅芯片的蚀刻停止，其减小了设计半导体布局的自由度。
与这种常规方法相反，示例性的实施例在半导体芯片中实现指示器层(或者表示为指示器结构的任何其它物理结构)，从而在通过衬底蚀刻(诸如等离子体减薄)工艺暴露之后提供可检测信号，其又可以用于改变该处理，具体而言用于结束蚀刻工艺。
例如，可以通过分析等离子体本身(例如利用光发射光谱法或相干反斯托克斯拉曼散射法，即CARS)和/或在激发ICP-MS(感性耦合的等离子体质谱)装置的ICP(感性耦合的等离子体)单元中的废气之后分析泵排气(例如通过质谱法或光发射光谱法)中的废气，来释放和检测在目标蚀刻深度处在嵌入的指示器层(其将不用作蚀刻停止层，由于在衬底蚀刻工艺中的本质低蚀刻速率)中包含的元素(诸如掺杂剂、注入剂)。
更具体地，公开了处理多个封装的电子芯片的方法，该多个封装的电子芯片在公共衬底中彼此连接，该方法包括：
至少部分地去除被嵌入在多个电子芯片的至少一部分中的指示
器结构；
检测指示指示器结构的至少部分去除的信息；
在检测到该信息之后调整处理。
在一个实施例中，可以在封装中执行对电子芯片(特别是半导体芯片)的高精确度减薄，其中对多个电子芯片或者甚至更大的系统的减薄可以在晶片级上同时完成，而无需薄晶片处理。
图1示出根据示例性实施例的物品100，其根据示例性实施例的方法进行处理，以便形成图2中所示的层序列200。
物品100包括半导体衬底102(诸如硅晶片)，其中多个电子芯片108在半导体衬底102内彼此连接。各个电子芯片108是仍然彼此连接的半导体芯片，使得物品100是在晶片级上的物品(即在单片化成个体电子芯片108之前)。电子芯片108中的每个电子芯片可以包括一个或多个集成电路部件，诸如晶体管、二极管等(未示出)。不连续的指示器层110被嵌入在电子芯片108内并且仅由模制结构114的部分分离。指示器层110可以通过注入n型掺杂剂或p型掺杂剂来形成于半导体衬底102中，并且由可以由等离子体蚀刻去除的材料形成，使得其可以用于检测用于限定蚀刻过程的适当的结束点的传感器信号。因此指示器层110被嵌入在电子芯片108内，指示器层110例如可以具有与电子芯片108的包围材料显著不同的质量和/或显著不同的光学属性。这确保可以检测显著的并且可区别的传感器信号，该传感器信号可以清楚地被分配给指示器层110。
由图1可见，电子芯片108由表面保护层104完全覆盖。在表面保护层104与电子芯片108之间，可以形成一个或多个中间层106。在表面保护层104与由附图标记102、108、110、114形成的模制晶片或嵌入式晶片级封装(eWLP)之间的、由附图标记106指示的线条指示一个或多个其它处理(诸如重分布、金属化、绝缘)可以已经在模制晶片级上的工艺流程中(在芯片嵌入在模制结构114中之后)较早执行。
为了基于物品100形成在图2中所示的层序列200，执行等离子体蚀刻过程。在执行这一蚀刻过程之后，等离子体攻击物品100的上表面并且因此去除半导体衬底102的材料。蚀刻停止指示器层110的位置表示如下位置，在该位置处希望蚀刻过程停止。因此可以选择半导体衬底102内的如下深度，在该深度处形成指示器层110。图2示出其中等离子体蚀刻过程已经推进到如下阶段的情形，在该阶段蚀刻停止指示器层110当前在层系列200的上表面上被暴露。当蚀刻过程从图2中所示的层序列200开始进一步继续时，等离子体蚀刻引起的对蚀刻停止指示器层110的去除开始，因为其由也可以通过等离子体蚀刻过程去除的材料制成。然而，通过由于等离子体蚀刻而将蚀刻停止指示器层110转换成挥发性物质(诸如气体或等离子体)，变得有可能通过检测单元或传感器250来检测这一挥发性物质。由于蚀刻停止指示器层110的化学组成不同于半导体芯片102的周围材料的化学组成，所以对物品200周围的挥发性物质的检测允许检测开始去除蚀刻停止指示器层110。这样的检测到源于对蚀刻停止指示器层110的等离子体蚀刻的等离子体蚀刻产物的事件可以用作用于停止等离子体蚀刻过程的触发器。
因此，图1和图2示出具有附加的蚀刻停止指示器层110的模制晶片102、108、110、114，附加的蚀刻停止指示器层110在目标深度处被嵌入在将被减薄的电子芯片108中，从而在等离子体减薄工艺期间在变得暴露(并且随后至少部分去除)时提供用于蚀刻同意的结束点信号。图1示出在封装中减薄之前的状态。图2示出在封装中(利用对模制材料的选择性)减薄之后的状态。等离子体减薄工艺的蚀刻停止由通过释放和检测其材料在实现的蚀刻停止指示器层110的暴露之后获得的蚀刻结束点信号来触发。由于半导体衬底102的减薄和电子芯片108的减薄在封装到模制结构114中之后并且在晶片级上执行(即在单片化个体电子芯片108之前)，所以可以有利地防止对个体减薄的并且因此敏感的电子芯片108进行处理。使用掩埋蚀刻停止指示器层110还允许以高精确度限定完成的电子芯片108的厚度。
与此相反，图3和图4图示控制并且最后停止蚀刻过程的常规方法。由图3可见，多个电子芯片306被容纳在保护结构302、304的上面，其中个体电子芯片306由模制结构308的部分分离。当蚀刻过程从图3中所示的物品300开始时，去除了电子芯片306的材料。蚀刻过程在预定时间后停止，在该预定时间希望减薄已经到达预定的深度水平(对比图4)。然而，如果在各个电子芯片306之间存在材料的一些不均一性，则蚀刻过程的停止不精确。
因此，图3示出模制晶片306、308，不具有嵌入在电子芯片306中用于提供结束点的附加层。图3中示出的状态是在封装中减薄之前。图4中示出的状态是在封装中减薄之后，其利用定时的等离子体蚀刻(利用对模制结构308的选择性)来完成。
在蚀刻停止层(未示出)被嵌入在电子芯片306内并且为不可蚀刻时，在另一常规方法中发生类似的问题，因为在这样的情形中也不存在当前应当停止蚀刻过程的正信号。
图5图示用于处理晶片级上的多个封装的电子芯片(诸如具体在图1中所示并且在图5中示意性示出的物品100)的设备500。
设备500包括蚀刻室520。在蚀刻室520内，物品100被安装在电极512上。高频信号可以施加至这一电极512。耦合电容器510可以被布置在电极512与高频发生器单元514之间。经由在蚀刻室520的顶部上的阀522，气体可以被引入到由蚀刻室520界定的蚀刻容积526中。蚀刻工艺由等离子体蚀刻单元508控制，其提供气体作为用于后续等离子体蚀刻的基础。泵530通过排气导管532将废气吸出设备500。
当等离子体蚀刻过程开始时，由引入的气体、按照在蚀刻室520内由高频发生器单元514(传送功率到晶片安装电极512)限定的电气条件生成的等离子体，物品100的电子芯片108的材料被去除。这修改了蚀刻室520内的挥发性物质，即气体与等离子体混合物。当这样的量的材料已经从物品100被去除时，蚀刻停止指示器层110暴露于表面，这一蚀刻停止指示器层110的材料开始被去除并且在特性上改变蚀刻室520内的挥发性物质的组成。第一传感器和检测单元504检测蚀刻室520内的等离子体的特性并且在开始去除蚀刻停止指示器层110时将提供修改的检测信号。这可以允许第一检测单元504向控制单元502(诸如中央处理单元CPU或微处理器)发送触发信号，以便控制等离子体蚀刻单元508被关断并且控制高频发生器单元514被关断，以由此停止蚀刻过程。
附加地(为了鉴于所得的冗余物而提高精确度)或备选地(为了保持检测过程尽可能简单)，示出第二检测单元506，其被布置在设备500的排气导管532中用于检测废气的特性。再次，废气的特性在已经开始去除蚀刻停止指示器层110时在特性上改变。因此，第二检测单元506也向控制单元502发送检测信号。在从检测单元504、506两者获得对应的检测信号时，控制单元502可以控制等离子体蚀刻单元508终止蚀刻过程并且可以控制高频发生器单元514停止向晶片安装电极512传送功率。备选地，蚀刻过程的终止可以在检测单元504、506的两个检测信号中的仅一个检测信号指示开始去除蚀刻停止指示器层110时由控制单元502触发。
图6示出根据示例性实施例的处理晶片级上的多个电子芯片108的方法的框图600。
在框602中，包括电子芯片108的半导体晶片102在晶片级上通过将半导体晶片102与模制结构114连接而被封装。在随后的框604中，在晶片级上开始对电子芯片108的等离子体蚀刻。在随后的框606中，检测和分析在等离子体蚀刻的电子芯片108的环境中的挥发性物质，以由此导出指示蚀刻停止指示器层110的暴露的信息，该蚀刻停止指示器层被嵌入在电子芯片108内并且在蚀刻已经去除在蚀刻停止指示器层110上方的芯片材料之后被暴露。在随后的框608中，在检测到蚀刻停止指示器层110的暴露之后停止等离子体蚀刻过程。在随后的框610中，由模制结构114封装的经处理的半导体晶片102被单片化成个体封装的电子芯片108。
图7至图11示出根据示例性实施例的、在执行处理公共模制衬底或模制结构114内的多个个体电子芯片108的方法期间获得的不同结构。
图7示出具有以矩阵方式(即按行和列)布置的多个凹陷的板状模制结构114的截面。每个凹陷容纳多个电子芯片108中对应的电子芯片。每个电子芯片108具有形成于半导体衬底102(例如一片硅)内的蚀刻停止层110。一个或多个集成电路部件800(诸如晶体管、二极管等)形成于相应的半导体衬底102的表面部分中。
为了获得图7中所示的结构，个体电子芯片108以矩阵方式被粘附在粘附带700(例如双面胶带)上。暂时性固体载体702可以被布置在粘附带700下方以增加稳定性。在此之后，由随后被硬化的液体或颗粒形式的模制材料覆盖这一布置，由此在模制结构114中包封电子芯片108。结果是根据示例性实施例的物品950。
粘附带700和暂时性固体载体702(其由诸如铜、塑料、聚合物或诸如硅的半导体等制成)形成暂时性载体系统。作为使用粘附带700和暂时性固体载体702的备选，也有可能使用在暂时性玻璃载体上通过UV胶构造的暂时性载体系统。
图8示出在所谓的剥离之后(即在去除在暂时性固体载体702之后并且在从图7的剩余布置去除或脱层(delaminate)粘附带700之后)的图7的布置。随后，可以在模制结构114和电子芯片100的表面上涂覆公共的薄膜层(诸如金属化层)。对应的薄膜结构可以包括沉积和图案化一个或多个电介质层，沉积和图案化一个或多个导电层(诸如金属重分布层)并且形成焊球等，如本领域技术人员已知的eWLB。
尽管未在图中示出，但是图8的结构随后经受研磨过程以用于去除电子芯片108上方的模制结构114的材料。在研磨过程结束时，电子芯片108的上表面被暴露，由图9可见。
随后，如图9中由箭头902示意性指示，使整个结构经受等离子体蚀刻过程，其中等离子体攻击并且去除图9的结构的上侧上的半导体材料，以执行从背侧减薄电子芯片108。由此，通过等离子体蚀刻减薄了电子芯片108，而模制结构114用作蚀刻掩膜并且因此保持不受蚀刻影响。
在蚀刻过程期间在特定时间，形成于每个电子芯片108内的相同高度水平上的蚀刻停止指示器层110被暴露。在蚀刻停止指示器层110的暴露之后，后者的材料从固相转换成挥发相，其中生成的挥发性物质利用附图标记1000表示。这在图10中示出。
随后可以检测挥发性物质1000，例如以参照图5在上文中描述的方式。随后可以触发检测源于蚀刻停止指示器层110的挥发性物质1000，以停止等离子体蚀刻过程。如图10中由虚线1002所指示，图10中所示的结果随后可以例如通过锯切被分离成多个单个的个体电子芯片108。
在图11中示出根据示例性实施例的一个所得的电子芯片108。这一电子芯片108已经具有由薄膜层900的一部分形成的金属化以及由模制结构114的一部分形成的封装等。
因此可以在单片化之前执行减薄半导体材料，由此防止在封装之前处理减薄的电子芯片108，而同时确保精确限定电子芯片108的厚度，因为蚀刻过程可以在暴露蚀刻停止指示器层110之后精确地终止。
图12至图14示出根据示例性实施例的、在执行处理晶片级上的多个电子芯片108的方法期间获得的不同结构。
图12示出根据示例性实施例的具有半导体晶片102的物品950，半导体晶片102具有在体半导体材料内的掩埋的连续(即非中断)蚀刻停止指示器层110。在这一实施例中，将被形成的电子芯片108是板状半导体晶片102的部分。半导体衬底或晶片102的下表面已经被处理，以便在对应的表面部分中形成集成电路部件800。在此之后，薄膜900可以形成于集成电路部件800的上面。随后，整个半导体晶片102可以通过在晶片级上执行等离子体蚀刻从背侧被减薄，如由附图标记902所指示。
由于在未封装的晶片102(即不具有模制结构的晶片102)上执行参照图12至图14所描述的过程，所以可能在之后的减薄过程期间有利地机械支撑或稳定晶片102。图12示出由暂时性处理晶片1200(诸如玻璃载体)支撑的晶片102，在该暂时性处理晶片1200上安装晶片102并且在完成其处理时从晶片102去除该暂时性处理晶片1200。尽管在图12至图14中未示出，但是诸如双面胶带700的中间层(如图7所示)可以位于晶片102与该暂时性处理晶片1200之间。
然而，作为该暂时性处理晶片1200的备选，也有可能由永久性载体结构支撑晶片102，其仍然是完成的产物的一部分并且在结束时不被去除。例如，薄膜层900可以被形成有如下厚度(例如可以被形成为具有在50μm与100μm之间的厚度的铜层)，该厚度使得与晶片102一体形成的薄膜层900提供充分的支撑用于处理减薄的晶片102，而没有磨损甚至破坏它的危险。
在减薄过程期间用于机械稳定晶片102而没有破坏的风险的第三备选将通过光刻等处理晶片102，以便在例如半导体材料102的较薄的部分之间形成局部变厚的支撑部分。在执行随后的减薄过程之后，较厚的支撑部分仍然足够厚以充分稳定较薄的部分。
图13示出在暴露蚀刻停止指示器层110时通过等离子体蚀刻获得的结构。这导致生成修改的挥发性物质1000，如在上文中更具体描述的。在当前实施例中，挥发性物质1000的检测是暴露蚀刻停止指示器层110的指纹图谱，而不是用于终止蚀刻过程的触发器。
与此相反，在检测到挥发性物质1000之后，添加附加的预定蚀刻时间，如由附图标记1300示意性指示。可以选择这一附加的预定蚀刻时间以使得在其期满时整个蚀刻停止指示器层110被去除，这对应于图14中所示的结构。所得的结构随后可以在虚线1002处被分离以获得个体电子芯片108。
图15至图18示出根据示例性实施例的、在执行处理被封装在模制结构114内的晶片级上的多个电子芯片108的方法期间获得的不同结构。
在图15中，示出了板状模制结构114，其已经形成为在经处理的晶片102之上的包封。为了这一目的，液体或颗粒模制材料可以被模制在晶片周围并且随后被硬化。模制结构114内的凹陷容纳完整的半导体晶片102(包括薄膜层900和集成电路部件800)，其可以具有与参照图12以上描述的相同属性。半导体晶片1200被插入到模制结构114中，以使得集成电路部件800位于所得的结构的内部，并且晶片1200的半导体衬底102的未经处理的部分被暴露于外表面。
由图16可见，根据示例性实施例的随后经受等离子体蚀刻处理(见附图标记902)的所得的物品950，由此去除了半导体晶片102的未经处理的外表面上的半导体材料，而模制结构114的材料用作蚀刻掩膜并且因此保持不受蚀刻过程影响。
应当理解等离子体蚀刻无需用于蚀刻整个半导体材料。例如备选地可能通过机械减薄过程(诸如抛光或研磨)去除半导体材料的第一部分，并且仅通过等离子体蚀刻去除半导体材料的较深的第二部分。更具体地，不同的机械和/或化学材料去除过程的任何希望的组合是可能的，诸如研磨、旋转蚀刻、化学机械抛光(CMP)、湿法蚀刻、等离子体蚀刻等。
再次，蚀刻停止指示器层110的暴露被检测并且用作用于结束蚀刻过程的触发器(对比图17)。当结束蚀刻过程完成时，所得的结构可以在虚线1002处被分成个体电子芯片108。
由图18可见，由模制结构114的剩余部分形成所得的电子芯片108的稳定底部，并且它们已经包括作为薄膜层900的金属化。然而可以利用所得的电子芯片108执行附加的可选封装过程(未示出)，以便通过模制材料包封它们。
应当注意术语“包括”并不排除其他元件或特征，并且“一个”或“一种”并不排除多个。同样根据不同实施例所描述的元件可以结合。应当注意，附图标记不应当被解释为限定权利要求的范围。此外，本申请的范围并不旨在限于在说明书中所描述的工艺、机器、制造、物质组成、装置、方法和步骤等的特定实施例。因此，所附权利要求旨在其范围内包括这样的工艺、机器、制造、物质组成、装置、方法或步骤。

Claims (25)

1.一种处理多个封装的电子芯片的方法，所述多个封装的电子芯片在公共衬底中彼此连接，所述方法包括：
蚀刻所述电子芯片；
检测指示在指示器结构的暴露之后的、所述指示器结构的至少部分去除的信息，所述指示器结构被嵌入在所述电子芯片的至少一部分内并且在所述蚀刻已经去除在所述指示器结构上方的芯片材料之后被暴露；以及
在检测到指示所述指示器结构的所述至少部分去除的所述信息之后调整所述处理。
2.根据权利要求1所述的方法，其中检测信息包括分析在所述电子芯片的环境中的挥发性物质，所述挥发性物质受到通过所述蚀刻从所述电子芯片去除所述指示器结构的材料生成的蚀刻产物的影响。
3.根据权利要求2所述的方法，其中分析的所述挥发性物质是用于等离子体蚀刻并且被所述指示器结构的所述至少部分去除修改的等离子体。
4.根据权利要求3所述的方法，其中分析所述等离子体通过由光发射光谱法和相干反斯托克斯拉曼散射法构成的组中的至少一项来执行。
5.根据权利要求2所述的方法，其中分析的所述挥发性物质是在通过等离子体蚀刻去除所述指示器结构的材料时生成的废气。
6.根据权利要求5所述的方法，其中分析所述废气通过由光发射光谱法和质谱法构成的组中的至少一项来执行。
7.根据权利要求1所述的方法，其中所指示器结构包括由掺杂剂、注入材料和沉积层构成的组中的一项。
8.根据权利要求1所述的方法，其中所述蚀刻是选择性蚀刻，使得所述指示器结构的材料的蚀刻速率不同于靠近所述指示器结构的材料的蚀刻速率。
9.根据权利要求1所述的方法，其中在所述公共衬底中彼此连接的所述多个封装的电子芯片包括被作为封装的模制结构分成所述电子芯片的半导体晶片。
10.根据权利要求1所述的方法，其中调整所述处理包括由以下各项构成的组中的至少一项：停止所述蚀刻、修改蚀刻速率、修改蚀刻参数、修改蚀刻工艺、以及利用相同的蚀刻条件或者利用修改的蚀刻条件继续所述蚀刻持续预定的附加蚀刻时间间隔。
11.根据权利要求1所述的方法，其中所述指示器结构是在所有电子芯片内被嵌入在恒定深度水平处的连续或不连续的指示器层。
12.根据权利要求1所述的方法，包括：
停止所述蚀刻；
随后单片化所半导体芯片。
13.一种处理多个电子芯片的方法，所述多个电子芯片通过公共衬底彼此连接，所述方法包括：
同时等离子体蚀刻所述电子芯片；
在等离子体蚀刻的所述电子芯片的环境中检测挥发性物质，以由此导出指示指示器层的暴露的信息，所述指示器层被嵌入在所述电子芯片内并且在所述蚀刻已经去除在所述指示器层上方的芯片材料之后被暴露，其中所述挥发性物质受到所述指示器层的所述暴露的影响；以及
在检测到所述指示器层的所述暴露之后调整所述等离子体蚀刻。
14.根据权利要求13所述的方法，其中处理所述多个电子芯片包括处理被模制结构封装的多个电子芯片。
15.一种用于处理多个封装的电子芯片的设备，所述多个封装的电子芯片在公共衬底中彼此连接，所述设备包括：
蚀刻装置，被配置用于蚀刻所述电子芯片；
检测装置，被配置用于检测指示在指示器结构的暴露之后的、所述指示器结构的至少部分去除的信息，所述指示器结构被嵌入在所述电子芯片的至少一部分内并且在所述蚀刻已经去除在所述指示器结构上方的芯片材料之后被暴露；以及
控制装置，被供应有检测的信息，并且被配置用于在检测到指示所述指示器结构的所述至少部分去除的所述信息之后调整所述处理。
16.根据权利要求15所述的设备，其中所述检测装置被配置用于通过分析在所述电子芯片的环境中的挥发性物质来检测所述信息，挥发性物质受到通过所述蚀刻从所述电子芯片去除所述指示器结构的材料生成的蚀刻产物的影响。
17.根据权利要求16所述的设备，其中分析的所述挥发性物质是用于等离子体蚀刻并且被所述指示器结构的所述至少部分去除修改的等离子体。
18.根据权利要求16所述的设备，分析的所述挥发性物质是在通过等离子体蚀刻去除所述指示器结构的材料时生成的废气。
19.一种用于处理多个电子芯片的设备，所述多个电子芯片通过公共衬底彼此连接，所述设备包括：
等离子体蚀刻单元，被配置用于同时等离子体蚀刻所述电子芯片；
检测单元，被配置用于在等离子体蚀刻的所述电子芯片的环境中检测挥发性物质，以由此导出指示指示器层的暴露的信息，所述指示器层被嵌入在所述电子芯片内并且在所述蚀刻已经去除在所述指示器层上方的芯片材料之后被暴露，其中所述挥发性物质受到所述指示器层的所述暴露的影响；以及
控制单元，被供应有所述信息并且被配置用于在检测到所述指示器层的所述暴露之后调整所述等离子体蚀刻。
20.一种物品，包括：
衬底；
在所述衬底内彼此连接的多个电子芯片；
被嵌入在所述电子芯片内的指示器层；
其中所述指示器层被配置为通过等离子体蚀刻从所述电子芯片至少部分地可去除，使得它的等离子体蚀刻产物影响在所述电子芯片的环境中的挥发性物质，从而使得通过分析所述挥发性物质可检测所述指示器层的所述暴露。
21.根据权利要求20所述的物品，包括模制结构，所述多个电子芯片被所述模制结构封装。
22.根据权利要求20所述的物品，其中所述衬底包括板状晶片，所述板状晶片包括作为所述晶片的部分的所述多个电子芯片。
23.根据权利要求20所述的物品，其中所述衬底是板状模制结构，所述板状模制结构包括多个凹陷，每个所述凹陷容纳所述多个电子芯片中的相应电子芯片。
24.根据权利要求20所述的物品，其中所述衬底是板状模制结构，所述板状模制结构包括容纳晶片的凹陷，所述晶片包括作为所述晶片的部分的所述多个电子芯片。
25.一种电子芯片，包括：
半导体衬底；
被集成在所述半导体衬底中的至少一个集成电路部件；
形成所述半导体衬底的外表面部分的指示器层，其中所述指示器层被配置为通过等离子体蚀刻至少部分地可去除，使得它的等离子体蚀刻产物影响在所述半导体衬底的环境中的挥发性物质，从而使得通过分析所述挥发性物质可检测所述指示器层的所述暴露；
模制结构，覆盖所述半导体衬底的至少一部分。
CN201410183496.0A 2013-05-03 2014-04-30 用于工艺调整的在公共衬底的电子芯片中的可去除指示器结构 Active CN104134607B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/886,283 US9275916B2 (en) 2013-05-03 2013-05-03 Removable indicator structure in electronic chips of a common substrate for process adjustment
US13/886,283 2013-05-03

Publications (2)

Publication Number Publication Date
CN104134607A true CN104134607A (zh) 2014-11-05
CN104134607B CN104134607B (zh) 2017-12-15

Family

ID=51727582

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410183496.0A Active CN104134607B (zh) 2013-05-03 2014-04-30 用于工艺调整的在公共衬底的电子芯片中的可去除指示器结构

Country Status (3)

Country Link
US (1) US9275916B2 (zh)
CN (1) CN104134607B (zh)
DE (1) DE102014106132B4 (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104576333A (zh) * 2013-10-18 2015-04-29 英飞凌科技股份有限公司 使用分隔结构作为停止层的封装体减薄
CN106941095A (zh) * 2015-11-30 2017-07-11 英飞凌科技股份有限公司 用于分离多个芯片的方法
CN113169081A (zh) * 2018-10-10 2021-07-23 Qorvo美国公司 具有增强性能的晶片级扇出封装
US11923313B2 (en) 2019-01-23 2024-03-05 Qorvo Us, Inc. RF device without silicon handle substrate for enhanced thermal and electrical performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
US11942389B2 (en) 2018-11-29 2024-03-26 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US11961813B2 (en) 2019-01-23 2024-04-16 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9583414B2 (en) 2013-10-31 2017-02-28 Qorvo Us, Inc. Silicon-on-plastic semiconductor device and method of making the same
US9812350B2 (en) 2013-03-06 2017-11-07 Qorvo Us, Inc. Method of manufacture for a silicon-on-plastic semiconductor device with interfacial adhesion layer
US10085352B2 (en) 2014-10-01 2018-09-25 Qorvo Us, Inc. Method for manufacturing an integrated circuit package
US10121718B2 (en) 2014-11-03 2018-11-06 Qorvo Us, Inc. Printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer
US9613831B2 (en) 2015-03-25 2017-04-04 Qorvo Us, Inc. Encapsulated dies with enhanced thermal performance
US9960145B2 (en) 2015-03-25 2018-05-01 Qorvo Us, Inc. Flip chip module with enhanced properties
US20160343604A1 (en) 2015-05-22 2016-11-24 Rf Micro Devices, Inc. Substrate structure with embedded layer for post-processing silicon handle elimination
EP3113215A1 (en) * 2015-06-30 2017-01-04 IMEC vzw Method and device for inspection of a semiconductor device
US10276495B2 (en) 2015-09-11 2019-04-30 Qorvo Us, Inc. Backside semiconductor die trimming
US10147645B2 (en) * 2015-09-22 2018-12-04 Nxp Usa, Inc. Wafer level chip scale package with encapsulant
US10020405B2 (en) 2016-01-19 2018-07-10 Qorvo Us, Inc. Microelectronics package with integrated sensors
US10090262B2 (en) 2016-05-09 2018-10-02 Qorvo Us, Inc. Microelectronics package with inductive element and magnetically enhanced mold compound component
US10468329B2 (en) 2016-07-18 2019-11-05 Qorvo Us, Inc. Thermally enhanced semiconductor package having field effect transistors with back-gate feature
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10103080B2 (en) 2016-06-10 2018-10-16 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
WO2018031995A1 (en) * 2016-08-12 2018-02-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
WO2018031994A1 (en) 2016-08-12 2018-02-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
SG11201901196RA (en) 2016-08-12 2019-03-28 Qorvo Us Inc Wafer-level package with enhanced performance
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
US10090339B2 (en) 2016-10-21 2018-10-02 Qorvo Us, Inc. Radio frequency (RF) switch
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
US10490471B2 (en) 2017-07-06 2019-11-26 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10366972B2 (en) 2017-09-05 2019-07-30 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10784233B2 (en) 2017-09-05 2020-09-22 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
US10957850B2 (en) 2018-10-04 2021-03-23 International Business Machines Corporation Multi-layer encapsulation to enable endpoint-based process control for embedded memory fabrication
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
SG10201900239YA (en) * 2019-01-11 2020-08-28 Advanced Micro Foundry Pte Ltd An ultra-thin integrated chip and manufacture of the same
US20200235040A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
JP7039632B2 (ja) * 2020-01-24 2022-03-22 株式会社Kokusai Electric 基板処理装置、基板処理方法およびプログラム
US11772958B2 (en) * 2020-09-17 2023-10-03 Applied Materials, Inc. Mass flow control based on micro-electromechanical devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1701420A (zh) * 2002-09-25 2005-11-23 兰姆研究有限公司 控制蚀刻深度的装置和方法
CN1973362A (zh) * 2004-06-30 2007-05-30 飞思卡尔半导体公司 超薄管芯及其制造方法
US20090014889A1 (en) * 2005-05-12 2009-01-15 Hans-Joachim Barth Method for producing chip stacks, and associated chip stacks
CN101385392A (zh) * 2006-03-20 2009-03-11 沃福森微电子股份有限公司 Mems器件

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6849471B2 (en) * 2003-03-28 2005-02-01 Reflectivity, Inc. Barrier layers for microelectromechanical systems
JP3708031B2 (ja) * 2001-06-29 2005-10-19 株式会社日立製作所 プラズマ処理装置および処理方法
US7189332B2 (en) * 2001-09-17 2007-03-13 Texas Instruments Incorporated Apparatus and method for detecting an endpoint in a vapor phase etch
US6908846B2 (en) 2002-10-24 2005-06-21 Lam Research Corporation Method and apparatus for detecting endpoint during plasma etching of thin films
US6913942B2 (en) * 2003-03-28 2005-07-05 Reflectvity, Inc Sacrificial layers for use in fabrications of microelectromechanical devices
DE10342155A1 (de) * 2003-09-12 2005-04-07 Robert Bosch Gmbh Verfahren zur Herstellung von Ätzlöchern und/oder Ätzgräben sowie Membransensoreinheit
US20050221617A1 (en) * 2004-03-31 2005-10-06 Rueger Neal R Inductively coupled plasma chamber attachable to a processing chamber for analysis of process gases
US7115955B2 (en) * 2004-07-30 2006-10-03 International Business Machines Corporation Semiconductor device having a strained raised source/drain
US7491644B2 (en) * 2004-09-10 2009-02-17 Commissariat A L'energie Atomique Manufacturing process for a transistor made of thin layers
US7871830B2 (en) 2005-01-19 2011-01-18 Pivotal Systems Corporation End point detection method for plasma etching of semiconductor wafers with low exposed area
US20070105390A1 (en) * 2005-11-09 2007-05-10 Oh Travis B Oxygen depleted etching process
US7534710B2 (en) * 2005-12-22 2009-05-19 International Business Machines Corporation Coupled quantum well devices (CQWD) containing two or more direct selective contacts and methods of making same
US7362494B2 (en) * 2006-04-13 2008-04-22 Texas Instruments Incorporated Micromirror devices and methods of making the same
US7910385B2 (en) 2006-05-12 2011-03-22 Micron Technology, Inc. Method of fabricating microelectronic devices
DE102006025671B4 (de) * 2006-06-01 2011-12-15 Infineon Technologies Ag Verfahren zur Herstellung von dünnen integrierten Halbleitereinrichtungen
US7286948B1 (en) * 2006-06-16 2007-10-23 Applied Materials, Inc. Method for determining plasma characteristics
US7913382B2 (en) * 2006-10-20 2011-03-29 Soligie, Inc. Patterned printing plates and processes for printing electrical elements
US8184288B2 (en) * 2006-11-29 2012-05-22 Macronix International Co., Ltd. Method of depositing a silicon-containing material by utilizing a multi-step fill-in process in a deposition machine
US9997325B2 (en) * 2008-07-17 2018-06-12 Verity Instruments, Inc. Electron beam exciter for use in chemical analysis in processing systems
US7923350B2 (en) * 2008-09-09 2011-04-12 Infineon Technologies Ag Method of manufacturing a semiconductor device including etching to etch stop regions
US20110168671A1 (en) * 2010-01-08 2011-07-14 International Business Machines Corporation Process control using signal representative of a throttle valve position
US20130016344A1 (en) * 2011-07-14 2013-01-17 Larry Bullock Method and Apparatus for Measuring Process Parameters of a Plasma Etch Process
US9064883B2 (en) * 2011-08-25 2015-06-23 Intel Mobile Communications GmbH Chip with encapsulated sides and exposed surface
JP5541265B2 (ja) * 2011-11-18 2014-07-09 信越化学工業株式会社 エッチングマスク膜の評価方法
US9330990B2 (en) * 2012-10-17 2016-05-03 Tokyo Electron Limited Method of endpoint detection of plasma etching process using multivariate analysis
US9627287B2 (en) * 2013-10-18 2017-04-18 Infineon Technologies Ag Thinning in package using separation structure as stop

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1701420A (zh) * 2002-09-25 2005-11-23 兰姆研究有限公司 控制蚀刻深度的装置和方法
CN1973362A (zh) * 2004-06-30 2007-05-30 飞思卡尔半导体公司 超薄管芯及其制造方法
US20090014889A1 (en) * 2005-05-12 2009-01-15 Hans-Joachim Barth Method for producing chip stacks, and associated chip stacks
CN101385392A (zh) * 2006-03-20 2009-03-11 沃福森微电子股份有限公司 Mems器件

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104576333A (zh) * 2013-10-18 2015-04-29 英飞凌科技股份有限公司 使用分隔结构作为停止层的封装体减薄
US9627287B2 (en) 2013-10-18 2017-04-18 Infineon Technologies Ag Thinning in package using separation structure as stop
CN104576333B (zh) * 2013-10-18 2018-02-16 英飞凌科技股份有限公司 使用分隔结构作为停止层的封装体减薄
CN106941095A (zh) * 2015-11-30 2017-07-11 英飞凌科技股份有限公司 用于分离多个芯片的方法
CN113169081A (zh) * 2018-10-10 2021-07-23 Qorvo美国公司 具有增强性能的晶片级扇出封装
CN113169081B (zh) * 2018-10-10 2024-05-28 Qorvo美国公司 具有增强性能的晶片级扇出封装
US11942389B2 (en) 2018-11-29 2024-03-26 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US11923313B2 (en) 2019-01-23 2024-03-05 Qorvo Us, Inc. RF device without silicon handle substrate for enhanced thermal and electrical performance and methods of forming the same
US11961813B2 (en) 2019-01-23 2024-04-16 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive

Also Published As

Publication number Publication date
US9275916B2 (en) 2016-03-01
DE102014106132A1 (de) 2014-11-06
CN104134607B (zh) 2017-12-15
US20140327003A1 (en) 2014-11-06
DE102014106132B4 (de) 2020-06-04

Similar Documents

Publication Publication Date Title
CN104134607A (zh) 用于工艺调整的在公共衬底的电子芯片中的可去除指示器结构
CN104576333B (zh) 使用分隔结构作为停止层的封装体减薄
KR101174937B1 (ko) 엘리먼트를 감지하기 위한 웨이퍼 레벨 칩 스케일 패키지를 갖는 방법 및 장치
US7674654B2 (en) Producing thin integrated semiconductor devices
CN102593094B (zh) 晶片封装体及其形成方法
US8018065B2 (en) Wafer-level integrated circuit package with top and bottom side electrical connections
US8686517B2 (en) Self-aligned insulating etchstop layer on a metal contact
CN102683311B (zh) 晶片封装体及其形成方法
US9487392B2 (en) Method of packaging integrated circuits and a molded package
CN106415817B (zh) 用于晶片级封装的切割方法和具有适于晶片级封装的切割结构的半导体芯片
US9140735B2 (en) Integration of current measurement in wiring structure of an electronic circuit
US10020285B2 (en) Method of producing a semiconductor device and a semiconductor device
CN107748230B (zh) 具有框架通路的气体传感器设备和相关方法
US20120181640A1 (en) Semiconductor Devices Having Insulating Substrates and Methods of Formation Thereof
CN107145858A (zh) 电子设备、超声波指纹识别装置及其制造方法
CN106206632A (zh) 晶片封装体及其制造方法
US20120000284A1 (en) Humidity sensor package and manufacturing method thereof
US20190300362A1 (en) Deposition of protective material at wafer level in front end for early stage particle and moisture protection
EP3714402A1 (en) Fingerprint sensor package with desired component outline and method for manufacturing thereof
Lietaer et al. TSV development for miniaturized MEMS acceleration switch
US10665724B2 (en) Method and apparatus for providing a transistor
Hill et al. Pattern density based prediction for deep reactive ion etch (DRIE)
CN117208841A (zh) Mems传感器结构的形成方法
US20070087464A1 (en) Method for producing etched holes and/or etched trenches as well as a diaphragm sensor unit

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant