CN104576333A - 使用分隔结构作为停止层的封装体减薄 - Google Patents

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Abstract

一种形成减薄的经封装的芯片结构的方法，其中方法包括：提供设置在电子芯片内的分隔结构，由封装结构封装电子芯片的一部分，以及选择性地减薄由封装结构部分地封装的电子芯片，以使得封装结构保持具有比减薄的电子芯片更大的厚度，其中分隔结构用作减薄停止层。

Description

使用分隔结构作为停止层的封装体减薄
技术领域
本发明涉及一种形成减薄的经封装的芯片结构的方法，一种形成减薄的经封装的半导体器件的方法，一种形成减薄的经封装的电子芯片的方法，以及一种经封装的芯片结构。
背景技术
在许多技术领域中，使用被封装在封装结构内的电子芯片。存在持续的趋势以提供具有非常小厚度的电子芯片，例如用于功率应用。然而，精确地减薄晶片电子芯片并且处理它们以用于封装和后续工艺处理是一个挑战。
发明内容
在减薄的电子芯片或晶片的处理期间，可能需要以高精度执行对电子芯片或晶片的减薄而不具有质量退化的风险。
根据示例性实施例，提供了一种形成减薄的经封装的芯片结构的方法，其中该方法包括：提供设置在电子芯片内的分隔结构，由封装结构封装电子芯片的一部分，以及选择性地减薄由封装结构部分地封装的电子芯片，以使得封装结构保持具有比减薄的电子芯片更大的厚度，其中分隔结构用作减薄停止层。
根据另一示例性实施例，提供了一种形成减薄的经封装的半导体器件的方法，其中该方法包括：在晶片级，在形成晶片的一部分的半导体芯片内形成分隔层，以使得分隔层相对于半导体芯片的在分隔层的另一侧上的第二芯片主体而分隔半导体芯片的在分隔层的一侧上的第一芯片本体；在晶片级，在第一芯片本体中和/或上形成至少一个集成电路元件；从晶片分割芯片；由封装结构封装分割的芯片的一部分；选择性地移除第二芯片本体直至分隔层，以使得封装结构保持具有比第一芯片本体更大的厚度。
根据又一示例性实施例，提供了一种经封装的芯片结构，其包括：芯片结构，在芯片结构中和/或上的至少一个集成电路元件，形成芯片结构的一部分的分隔结构，以及封装芯片结构的封装结构，其中芯片结构包括相对于分隔结构的材料以及封装结构的材料而可选择性刻蚀的材料。
根据又一示例性实施例，提供了一种形成减薄的经封装的电子芯片的方法，其中该方法包括：提供具有分隔结构的晶片，分隔结构相对于在分隔结构的另一侧上第二晶片本体而分隔在分隔结构的一侧上的第一晶片本体，在第一晶片本体中和/或上形成集成电路元件，在封装结构中封装晶片的一部分以使得第二晶片本体暴露于环境，以及选择性地移除第二晶片本体直至分隔结构而基本上不移除封装结构，并且在移除之后，将晶片分割为多个减薄的经封装的电子芯片，每个电子芯片包括第一晶片本体的区段以及封装结构的区段。
示例性实施例具有优点在于，使用分隔结构作为嵌入式减薄停止层而在封装体中减薄了电子芯片或晶片(也即在由封装结构至少部分地封装了电子芯片或晶片之后)。通过在执行减薄工序之前在封装结构内封装电子芯片或晶片，大大简化了对减薄的电子芯片的处理，这是因为封装结构在减薄的配置结构中用作支撑了电子芯片或晶片的刚性和稳定的机械基座。因此，可以由永久封装结构(形成了最终产品的一部分)执行对电子芯片的处理，而不是通过使用临时载体(并未形成最终产品的一部分)。因此，无需附加配置，可以安全地防止由对减薄的结构处理导致的对减薄的电子芯片或晶片的损伤。同时，可以以非常高精度和均匀性执行保护，因为埋设或者嵌入的分隔结构用作可靠和可预测的减薄停止层，以使得减薄工序可以精确地停止在良好限定的位置处。
根据实施例，特别有利的是，可以在晶片级执行分隔结构的形成以及电子芯片内集成电路元件的形成，也即在将晶片分割为电子芯片(作为晶片区段)之前。可以在封装之后以及在分割电子芯片之前或之后执行减薄工序。因此，可以对于许多电子芯片同时执行在不同的电子芯片之间以高均匀度形成分隔结构以及形成集成电路元件，并且可以已经在封装体中执行了它们的减薄。封装结构可以用作并未通过减薄移除的减薄掩模，由此安全地防止了处理减薄的电子芯片的必需性。
对其它示例性实施例的描述
以下，将解释方法以及经封装的芯片结构的其它示例性实施例。
在本申请的上下文中，术语“经封装的芯片结构”可以特定地表示安装在作为封装体的封装结构(诸如模具结构)内的具有一个或多个电子芯片(诸如从晶片分割或者仍然构成了晶片的一部分的半导体芯片)的结构。这种电子芯片可以具有小于标准晶片厚度和/或小于封装结构厚度的厚度。
在本申请的上下文中，术语“分隔结构”可以特定的表示嵌入在电子芯片内部中、与相邻材料相比而局部具有不同化学和/或物理特性的结构，特别是在其可刻蚀性(也即其被刻蚀的能力)方面。特别地，分隔结构的材料可以配置为通过具有比相邻材料低的刻蚀速率(特别是具有远远更低的刻蚀速率)的刻蚀而可移除。由于其特殊的化学和/或物理特性，这种分隔结构可以空间地分隔了在分隔结构一侧上芯片材料(诸如芯片本体)与在分隔结构相对另一侧上的芯片材料(诸如另一芯片本体)。由此，分隔结构可以具有用作刻蚀停止层的能力。在分隔结构被配置为薄的平坦层的情况下，其也可以表示为分隔层。电子芯片的分隔结构可以形成晶片的较大分隔主体结构的一部分，晶片包括多个区段，每一个区段具有含有分配的嵌入式分隔结构的电子芯片。特别地，这种分隔主体结构可以被配置为分隔主体层，也即嵌入在整个晶片内并且在整个晶片之上延伸的薄平坦层。
在本申请的上下文中，术语“选择性地减薄电子芯片”可以特别地表示可以应用如下减薄工序(诸如背面刻蚀工序或机械研磨工序)，其以比封装结构和/或分隔结构远远更高的移除速率(诸如研磨速率或刻蚀速率)来移除电子芯片的材料。
在本申请的上下文中，术语“减薄停止层”可以特别地表示减薄自动的停止在分隔结构上，因为当到达分隔结构时减薄工序将面对阻挡层以用于减薄工序继续有效移除材料。这可以通过分隔结构的非可刻蚀特性和/或通过在将要制造减薄的经封装的芯片结构的环境中可以检测到(例如通过分析等离子刻蚀装置的废气，其中废气的组分的突然改变表示了背面刻蚀工序现在已经到达分隔结构的事实)的开始移除分隔结构而实现。
在本申请的上下文中，术语“在晶片级”可以特别地表示并非对于仅个体芯片或者对于大量个体电子芯片(可以由分隔矩阵等等相互连接或者不连接)执行某一工序，而是与之相反地，工序适用于形成了整个晶片(诸如半导体晶片)的一部分的多个电子芯片(诸如半导体芯片)。例如，这种晶片可以是半导体晶片，并且对应的电子芯片可以是该晶片的一部分，其稍后被分割以形成作为相互分隔的结构的电子芯片。
在本申请的上下文中，“设置在……内”可以特别地理解为“位于……中”或者“埋设在……中”。
示例性实施例的本质可见，可以以高均匀性将半导体衬底(例如硅晶片、硅芯片)减薄至良好限定的最终厚度而不涉及薄晶片处理或薄芯片处理。特别地，可以通过注入氧(SIMOX)而施加分隔来高度有利地实现封装体减薄。对应的将氧注入标准晶片衬底中随后进行退火工艺导致了形成埋设的氧化硅层。在氧化硅之上的薄单晶硅衬底层随后可以用作衬底以用于半导体制造工艺(前端制造(FEOL)，后端制造(BEOL))。系统(衬底、芯片)可以倒装嵌入在诸如模塑化合物(例如用于形成模塑晶片)的封装结构中，并且可以随后采用等离子刻蚀工艺(例如采用模塑结构作为刻蚀掩模)减薄。一旦暴露了埋设的氧化硅层，则有利地停止该刻蚀。因此，可以以高精确度空间地限定刻蚀工序的终止。如果需要的话，暴露的氧化硅层表面可以接着通过进一步高度选择性的刻蚀工艺而容易地移除。在该封装体减薄工艺(或者减薄封装)期间，封装结构可以同时形成封装体自身以及用于封装体减薄工艺的刻蚀掩模。使用埋设的注入氧化硅层作为减薄停止层具有两个重大优点。一方面，廉价的标准半导体衬底可以用作基底(比绝缘体上硅衬底SOI更便宜)。其次，离子注入进入晶态半导体晶片中形成了在晶片内小深度处的分隔结构，例如在微米幅度量级的深度处。因此，集成电路元件(诸如晶体管，特别是具有垂直电流的部件)可以形成在该非常小的晶态表面区域内(如果需要的话，通过在该仍然基本上晶态的表面层上外延生长而附加地增厚)。这种小厚度导致集成电路元件的合适的电子特性。此外，由于对在分隔结构的与具有集成电路元件的薄表面层相对的一侧上的衬底材料的大多数进行背面刻蚀，所以最终芯片的厚度可以非常小。因此，可以制造极薄的电子芯片，这对于功率半导体芯片特别有利。因为封装结构在减薄电子芯片期间保持基本上未减薄并且因此保持作为机械地强健的支撑，可以安全地防止对于减薄电子芯片或晶片的隔离处理。
在实施例中，封装结构可以是模塑结构。在本申请的上下文中，术语“模塑结构”可以特别地表示如下模具，该模具可以通过以液体或粒状形式沉积在电子芯片之上并且可以随后硬化或固化以使得电子芯片表面的至少一部分由模塑材料覆盖的模具。模塑材料可以是塑性材料，如果需要或者希望的话，具有嵌入其中的填充料颗粒以用于调整其材料特性(例如用于增大导热率)。
在实施例中，方法进一步包括，形成设置在晶片内的分隔主体结构，以及将具有其分隔主体结构的晶片分割为电子芯片以及至少一个其它电子芯片，电子芯片具有由分隔主体结构的一部分形成的其分隔结构，每个其它电子芯片具有由分隔主体结构的另一部分形成的其它分隔结构。这种分隔主体结构可以是形成在晶片内恒定深度处的连续埋设分隔层，以使得用于将要从该晶片分割的每一个个体电子芯片的分隔结构可以对于在晶片级所有这些电子芯片在一个批次工序中制造。这不仅是有效和快速工艺处理体系架构，而且也允许确保在个体芯片之间的高度一致性和均匀性。
在实施例中，方法进一步包括，在分割之前，在晶片的通过分隔主体结构与晶片的另一部分分隔开的部分中形成集成电路元件，以使得在分割之后，电子芯片和至少一个其它电子芯片中的每个电子芯片包括至少一个集成电路元件。因此，也可以在晶片级、并且因此快速和高度均地执行集成电路元件(诸如晶体管，特别是场效应晶体管和/或双极型晶体管，二极管，传感器，致动器，微机电系统(MEMS)，隔膜等等)的集成。在实施例中，方法包括在电子芯片的通过分隔结构与通过减薄而移除的电子芯片的另一部分分隔开的部分中形成至少一个集成电路元件。因此，电子芯片材料相对于分隔结构的一侧可以用于集成电路元件的集成，而相对的另一侧可以用于当被过度模塑时临时支撑电子芯片。
在实施例中，方法进一步包括，在分割之前以及在形成集成电路元件之前，外延生长附加本体以形成晶片的通过分隔主体结构与晶片的另一部分分隔开的部分的一部分，其中集成电路元件至少部分地形成在附加本体中。在分隔结构的一侧上芯片本体的厚度(例如作为由注入而形成分隔主体结构的结果而靠近晶片的表面形成的远远更薄的芯片本体)不足以合适地根据给定布局而实施集成电路元件的情形中，可能在薄芯片本体上外延生长附加的材料。目前相信的是，在芯片本体内离子的注入基本上维持了薄芯片本体的晶体结构未受干扰，以使得能够以足够的质量进行外延生长。因此，用于集成电路部件的集成的半导体芯片本体的厚度可以增大，如果需要的话，增大至用户可限定的厚度。
在实施例中，通过在电子芯片内注入粒子而形成分隔结构。特别地，通过在将晶片分割为电子芯片和至少一个其它电子芯片之后将粒子注入进入晶片的形成电子芯片的部分中而形成了分隔结构，以使得可以在晶片级执行注入。这些粒子可以是注入衬底(晶片、电子芯片)中并且将在衬底内在可以由离子的注入能量而调整的深度处形成分隔结构的氧粒子(或备选地氮粒子等等)。这种工序不仅导致低廉形成分隔结构，而且还允许在减薄工序之后剩余的分隔结构之上获得非常薄的层。电流传播通过位于小厚度之上的一个或多个集成电路元件的短路径可以有利地导致小欧姆损耗。
在实施例中，在注入之后并且在减薄之前热退火分隔结构。热退火可以包括加热其中具有注入离子的衬底以由此允许对衬底材料的结构性恢复并且完成了分隔结构的形成。
在备选实施例中，分隔结构被提供为绝缘体上硅(SOI)衬底的两个硅本体之间的氧化硅层。因此，SOI晶片也可以用作基底以用于形成薄的封装电子芯片，其不必在没有永久支撑的情况下进行处理。折中SOI晶片可以具有的优点在于，如果特殊应用需要相对较厚本体以用于实施集成电路元件，则这可以由SOI衬底提供。
在实施例中，电子芯片由封装结构横向地围绕，而电子芯片的两个相对主表面(也即顶表面和底表面)保持暴露于环境。该实施例(比较例如图9)允许随后到达减薄的电子芯片的相对表面以用于形成外围连接(诸如电子接触等等)。
在备选性实施例中，电子芯片由封装结构横向地围绕，并且电子芯片的两个相对主表面的一个(特别是底表面)由封装结构至少部分地覆盖，而两个相对主表面的另一个(特别是顶表面)保持暴露于环境。该实施例(比较例如图6)具有的优点在于，机械敏感的减薄的电子芯片由封装结构而也从底侧安全地支撑。通过在封装结构中形成一个或多个通孔而可以访问该底侧，例如用于将减薄的电子芯片的底部连接至环境等等。顶表面可以直接被访问以用于提供电连接。
在实施例中，方法包括在减薄之后选择性地移除分隔结构。在某些实施例中，可能需要在减薄之后移除分隔结构例如以获得直接访问芯片本体的紧贴分隔结构的表面。在该情形下，能够采用附加的第二选择性刻蚀工序，其选择性地移除了分隔结构的材料，而不能够移除封装结构以及减薄的电子芯片剩余部分的材料。
在实施例中，通过背面刻蚀电子芯片的材料而封装结构用作刻蚀掩模来执行减薄。封装结构由此保留作为强健的机械支撑，即便在减薄了封装体中的电子芯片之后。该构思允许省略临时载体，因为无需在没有机械支撑的封装结构的情况下完成对电子芯片的处理。
在实施例中，背面刻蚀工艺是等离子刻蚀工艺。等离子刻蚀允许高度选择性地移除电子芯片的半导体材料，而防止移除分隔结构的半导体氧化物材料。
在实施例中，方法进一步包括，形成设置在其它电子芯片内的其它分隔结构，由封装结构将其它电子芯片的一部分与电子芯片一起封装，以及选择性地减薄由封装结构部分地封装的其它电子芯片与电子芯片，以使得封装结构保持具有比减薄的其它电子芯片更大地厚度。在该工艺期间，其它分隔结构用作关于对其它电子芯片减薄的减薄停止层。因此，其能够形成具有埋设其中的分隔结构的数个未减薄电子芯片的人造晶片，其中人造晶片通过共用的封装结构而连接了这些多个电子芯片。随后，在将人造晶片分割为各自包括由共用封装结构的一部分形成的封装体中减薄的电子芯片的个体区段之前，可以在人造晶片基底上执行减薄直至用作共用减薄停止层的个体分隔结构。这在处理时间和成本方面是非常有效的工序。
在实施例中，分隔结构和其它分隔结构形成在相同高度水平处。因此，可以确保同时在许多电子芯片之间高度均匀的减薄。
在实施例中，方法包括分割区段，每个区段包括由封装结构的相应部分封装的减薄的电子芯片中的相应电子芯片。因此，在已经减薄了封装中的许多电子芯片之后，可以在批量处理中分隔它们以形成单独封装的电子芯片。
在实施例中，电子芯片是半导体芯片，特别是半导体功率芯片。例如，这种半导体功率芯片可以用于汽车应用。半导体功率芯片可以包括一个或多个场效应晶体管、二极管、反相器电路、半桥等等。
在实施例中，第一芯片本体(也即电子芯片的在其一个主表面与分隔结构之间的一部分)形成具有小于约10μm的厚度，特别是小于约1μm。这种小厚度可以由离子注入形成，其中离子能量的调整对于厚度具有可预测的影响。因为这些功率半导体器件可以基于流过减薄的电子芯片的垂直电流而实现功能，特别是与SMIOX注入工艺的组合是高度有利的，因为这允许获得极薄的电子芯片的有源区域，由此具有在使用期间的低电阻值。
在实施例中，方法包括，在晶片级在第一芯片本体上形成附加本体。附加本体可以外延生长在第一芯片本体上。在注入之后，可以在由分隔结构所限定的小薄表面部分上外延生长。这允许调整其中集成电路元件可以集成达到预定数值的区域的厚度，因此考虑到其中可以通过离子注入而形成分隔结构的最大可能深度，任然没有对厚度的限制。
在实施例中，芯片结构包括硅，并且分隔结构包括氧化硅。氧化硅和硅是特别合适的材料选择，因为氧化硅可以通过针对氧化硅的等离子刻蚀高度选择性地刻蚀。
在经封装的芯片结构的实施例中，分隔结构以使得在分隔结构和相邻封装结构之间形成间隙(或台阶)的方式设置在芯片结构(诸如电子芯片或晶片)的表面上。可以通过用于背面刻蚀电子芯片的选择性刻蚀工艺而形成这种间隙或台阶。
在实施例中，芯片结构具有第一部分和第二部分，第一部分包括在第二部分上外延生长的外延生长附加本体并且至少一个集成电路元件，并且第二部分位于分隔结构与第一部分之间。第一部分和第二部分可以一起形成上述第一芯片本体。第一部分的厚度由外延生长工序的条件(特别是持续时间)而限定。第二部分的厚度由离子的注入能量而限定。
在实施例中，器件包括在另一芯片结构(诸如另一电子芯片)的表面上的另一分隔结构，其中另一芯片结构的一部分与芯片结构一起由封装结构进行封装。因此，许多电子芯片可以同时由共用的模塑结构进行封装。
在一个实施例中，电子芯片可以用作微机电系统(MSMS)中的传感器或致动器，例如作为压力传感器或加速度传感器。在另一实施例中，电子芯片可以用作用于例如汽车领域的功率应用的半导体芯片，并且可以例如具有至少一个集成的绝缘栅双极型晶体管(IGBT)和/或至少一个集成二极管。
作为形成了电子芯片的基底的衬底或晶片，可以使用半导体衬底，尤其是硅衬底。备选地，可以提供氧化硅或另一绝缘体衬底。也可以实施锗衬底或III-V族半导体材料。例如，可以在GaN或SiC技术中实施示例性实施例。然而，也可以使用其上设置了海绵状结构(例如硅层的海绵状结构)的(例如单晶硅的)固体本体作为衬底或晶片。随后可以将用于形成分隔结构的粒子通过或者经由海绵状结构而注入。甚至可以能够稍后使用海绵状结构(具有一些剩余程度结晶度)作为基底以用于在其上外延生长晶态的附加本体(例如晶态硅本体)。
为了封装，可以使用塑性材料或陶瓷材料。此外，示例性实施例可以使用标准的半导体处理技术，诸如合适的刻蚀技术(包括各向同性和各向异性刻蚀技术，特别是等离子刻蚀、干法刻蚀、湿法刻蚀)，图案化技术(其可以涉及光刻掩模)，沉积技术(诸如化学气相沉积(CVD)、等离子增强化学气相沉积(PECVD)、原子层沉积(ALD)、溅射等等)。
结合附图从以下说明书和所附权利要求可以使得示例性实施例的上述和其它目标、特征和优点变得明显，其中相同的部件或元件由相同附图标记表示。
附图说明
包括附图以提供对于示例性实施例的进一步理解，并且附图构成了说明书的一部分。
在附图中：
图1至图6示出了根据示例性实施例的在执行形成减薄的经封装的芯片结构的方法期间所获得结构的不同截面图。
图7至图9示出了根据另一示例性实施例的在执行形成减薄的经封装的芯片结构的方法期间所获得的不同结构。
图10至图17示出了根据又一示例性实施例的在执行形成减薄的经封装的半导体器件期间所获得的不同结构。
图18示出了根据示例性实施例的芯片装置，其中在不同高度水平处具有分隔结构的多个电子芯片封装在同一个封装结构内。
图19示出了具有电子芯片的装置，具有部分地封装在封装结构中的埋设分隔结构，并且进一步包括完全封装在封装结构内的逻辑芯片。
图20至图22示出了根据又一示例性实施例的在晶片级执行形成减薄的经封装的电子芯片的方法期间所获得的不同结构。
具体实施方式
附图中的说明是示意性的并且并未按照比例。
在更详细参照附图描述示例性实施例之前，将总结已经基于此而研发了示例性实施例的一些总则。
用于减薄电子芯片的一种传统方案是对待减薄的晶片进行机械研磨，然而其中晶片必须使用用于在研磨工序期间机械稳定化的胶体和/或箔片而被安装在载体系统上。另一传统的方案是使用对待减薄的晶片进行机械晶片研磨，采用在晶片衬底的边缘处留下原始衬底厚度并且在减薄的中心晶片的边缘处形成环以用于晶片的机械稳定化的工艺。另一传统的方案是对嵌入在用于机械稳定化的模具组件中的衬底或芯片进行基于等离子的背面刻蚀(形成了所谓模具晶片)，采用定时等离子刻蚀工艺(基于已知的刻蚀速率)或者通过检测由预处理在所需最终晶片厚度处的、可以触发工艺结束的物质。然而，由于所涉及工艺的固有的非均匀性，所需的传统工序仅展现出受限的减薄精确度。
因此，以高均匀度(也即不涉及薄晶片处理或芯片处理)将半导体系统(例如硅晶片衬底、硅芯片)减薄至良好限定的最终厚度仍然是挑战。具有弯折倾向的减薄的电子芯片或晶片在制造工序期间以及在分割减薄的晶片期间在处理方面涉及重大技术难题。传统的使用临时载体系统在这种处理减薄的电子芯片期间可以是有用的，但是可能仍然涉及产率损失的风险，并且也涉及附加的工作努力。
在封装中在芯片级或晶片级上减薄电子芯片并且使用埋设的分隔结构作为减薄停止层的示例性实施例可以克服这种产率损失，并且提供制造的经封装的减薄的电子芯片的改进质量和可靠性。使用临时载体根据这些实施例是并非必要的，因为封装结构自身用作(然而永久的也即仍然包括在最终产品中的)载体。使用注入的刻蚀停止层是高度有利的，因为其允许以低成本形成非常薄的电子芯片或晶片，并且确保了所得到厚度的高度精确度，因为使用分隔结构作为减薄停止层的减薄比由时间控制的减薄远远更加精确。
图1示出了形成了晶片的一部分的电子芯片100，如图1中虚线示意性所示。基于其执行了所示工艺的晶片是单晶硅晶片。晶片的正面由附图标记106表示，而其背面由附图标记108表示。为了获得图1所示结构，执行氧离子注入，也即高能量的氧粒子102注入晶片中以在硅晶片内形成埋设层。注入工序采用附图标记104示意性示出。因此，在晶片内深度L处形成了富氧区域，其中L可以是数个微米。通过调整氧粒子102的能量，可以调整深度L。通过注入工序，基本上并未损坏晶片的结晶性，甚至厚度L的薄表面层仍然呈现出高度的结晶度。
为了获得图2所示结构，图1所示结构通过将图1的结构加热至提升的温度而经历退火工序。通过该工序，此处形成为连续层的分隔结构200被形成为埋设在晶片内，并且因此埋设在电子芯片100内。通过形成分隔结构200，在电子芯片100和整个晶片的第一本体202(由正面106和分隔结构200界定)和第二本体204(由背面108和分隔结构200界定)之间发生了分隔。
参照图1和图2，已经描述了连续的未中断的层如何形成为分隔结构200。备选地，也可以在每个实施例中将分隔结构200形成为晶片内的不连续的中断的结构。附加地或者备选地，也可以仅沿着电子芯片100的一个区段形成分隔结构200，而电子芯片100的另一区段保持没有分隔结构200。在该实施例中，减薄将仅停止在电子芯片100的前者区段中，而电子芯片100的后者区段将不会停止减薄，因为分隔结构200在此处局部缺失。采取这种措施可以是有利的，因为其以允许在后者区段中形成一个或多个过孔，或者局部减小了衬底厚度以暴露划片网格。为了保持电子芯片100或晶片的区段没有分隔结构200并且可以采取对应的措施，例如可以局部采用掩模或者可以使用屏蔽层。
为了获得如图3所示的结构，此处形成为外延生长层的附加本体300仍然在晶片级外延生长在正面106上。可以通过合适的设置外延生长时间而调整附加本体300的厚度l，并且可以例如在3μm和60μm之间范围内，取决于应用以及以下将要形成的集成电路元件，也即取决于将要形成的器件。在外延生长工序期间，可以有利地利用第一本体202的剩余结晶度，相信其并未受到如上所述注入工序的重大干扰。
备选地，也可以在其中第一本体202的厚度L足以用于形成用于专用器件设计的集成电路元件的情形中省略外延生长工序。
有利的，由于注入工序，第一本体202的厚度L非常小，因此所形成的器件特别适用于其中发生垂直电流的功率应用，并且因此如果厚度L或L+l充分小，可以有利地保持电阻值小。
尽管未示出，但是可以从如图2所示结构或者如图3所示结构开始在附加本体300和/或第一本体202中形成集成电路。这仍然可以在晶片级或者备选地已经在芯片级上(也即在将晶片分割为个体芯片100之后)执行。
为了获得如图4所示结构，分割图3中所示晶片(例如通过锯切、刻蚀或激光处理)，并且个体芯片100可以嵌入在封装结构400中。这可以对于每一个电子装置100单独执行，或者通过将它们嵌入在共用封装结构400中而对于多个电子器件100一起执行。对于封装工序，如图4所示电子芯片100翻转180°，也即与图3的设置相比而上下倒置。尽管图4中未示出，但是可以在封装结构402的底部部分中形成钻孔以能够电访问其上和/或其中形成了集成电路元件的附加本体300。例如，印刷电路板连接可以由这些钻孔形成。
为了获得如图5所示的结构，如图4所示结构经受选择性的背面刻蚀工序，由此通过选择性刻蚀工序完全移除了(单晶硅材料的)第二本体204的材料。在该刻蚀工序期间，封装结构400用作刻蚀掩模，并且因此基本上防止被移除。
如图5所见，分隔结构200在等离子背面刻蚀工序期间用作刻蚀停止层或减薄停止层。因此，一旦到达埋设氧化物材料，则停止刻蚀工序。这允许非常有效地减薄电子芯片100，因为第二本体204的厚度远大于第一本体202的厚度。第二本体204的厚度可以是数百微米或更多。因为分隔结构200提供了良好限定的减薄停止层，所以在背面刻蚀之后保留的厚度的精确度非常高。
可选地，可以随后进一步以如图6所示方式处理倒置嵌入在封装结构400中的减薄的电子芯片100以选择性地移除分隔结构200。这通过进一步背面刻蚀来执行，用于移除分隔结构200的氧化硅材料而同时防止封装结构400(再次用作刻蚀掩模)和第一本体202的材料(此处用作刻蚀停止层)被移除。
通过所述工艺流程，形成了如图5或图6所示的减薄的经封装的芯片结构500，使得嵌入在未减薄的封装结构400内的减薄的电子芯片100也用作永久载体以用于机械支撑减薄的电子芯片100。单独处理减薄的电子芯片100(也即从封装体分离)因此并非是必须的。此外，在制造期间(以及也在可能的后期处理期间)使用临时载体也是不必要的。如图5和图6可见，减薄的经封装的芯片结构500也提供了对减薄的电子芯片100的机械底部保护，因为封装结构400不仅横向地而且也从底部侧以杯状形式封装了减薄的电子芯片100。
在制造了减薄的经封装的芯片结构500之后，可以后期处理后者，例如通过在单晶硅材料的暴露的第一本体202上和/或中形成电接触(诸如过孔、掺杂区域、接触焊盘)。也可以在杯状模具结构400的底部部分中形成通孔以便于从底侧接触附加本体300。可以由例如激光执行这种通孔的形成。此外也可以在安装基底(例如印刷电路板)上安装减薄的经封装的芯片结构500。因此，可以使用晶片级工艺和/或芯片级工艺而完成对减薄的经封装的芯片结构500的制造。
图7至图9示出了根据另一示例性实施例的在执行形成减薄的经封装的芯片结构500(与图8和图9相比)的方法期间所获得的结构，从执行参照图3如上所述工序之后获得的分割的电子芯片100开始。
如从图7可见，封装结构400的形成不同于图3至图6之处在于，封装结构400仅横向地围绕电子芯片100而没有封闭电子芯片100的底部。在继续根据图8的工艺之前，可以形成重分布层910(例如由其中具有集成导电连接部分914的一个或多个介电层912所构成)。
为了获得如图8所示的减薄的经封装的芯片结构500，通过背面刻蚀移除第二本体204，其中氧化硅材料的分隔结构200再次用作减薄停止层。可以如图8所示使用减薄的经封装的芯片结构500，或者可以通过另一选择性刻蚀工序来移除分隔结构200而进一步处理，这并未影响封装结构400以及第一本体202的单晶硅材料，参见图9。
在已经完成该工序之后，可以在其集成导电连接部分914处将重分布层910连接至在底表面处的焊球916等等。如果需要或者希望的话，也可以在图9所示减薄的电子芯片100的顶表面900上形成导电接触(未示出)。重分布层910形成在减薄的电子芯片100的底表面上。然而应该注意的是，其它电接触结构也是可以的。
在以下，参照图10至图17，将解释根据示例性实施例的形成多个减薄的经封装的半导体器件或经封装的芯片结构500的方法。
图10示出了用作用于开始工艺的衬底的标准单晶硅晶片100。
为了获得如图11所示结构，氧粒子(或氮粒子)注入晶片1000中以由此在晶片1000内形成埋设的富氧区域，其在退火之后导致形成了分隔主体结构1100。分隔主体结构1100在晶片级形成，并且将晶片1000划分为在分隔主体结构1100之上的第一晶片本体1102以及在主体分隔结构1100之下的第二晶片本体1104。
为了获得如图12所示的结构，单晶硅的附加本体300外延生长在第一晶片本体1102上，以获得用于在分隔主体结构1100之上形成集成电路部件的较厚层。因为参照图11所述的注入工序并未严重干扰第一晶片本体1102的结晶性，所以这种外延生长是可能的。
为了获得如图13所示的结构，集成电路元件1300通过执行半导体工艺而形成在附加本体300中。这些集成电路元件1300可以包括诸如场效应晶体管或双极型晶体管之类的晶体管，二极管，传感器，致动器，MEMS部件等等。应该注意的是，在所示实施例中，仍然在晶片级执行集成电路元件1300的形成。
如图14可见，图13的经处理的晶片1000随后分割为各个电子芯片100、1400。电子芯片100、1400的每一个包括集成电路元件1300、第一晶片本体1102的一部分、分隔主体结构1100的一部分(标注作为相应电子芯片100、1400的分隔结构200)和第二晶片本体1104的一部分的至少一个。可以通过锯切、刻蚀等等执行由虚线如图14示意性示出的分割划片。
个体电子芯片100、1400随后通过二次模塑而倒置在共用的封装结构400中，如图15所示，以由此制造人造晶片1502。电子芯片100、1400的取向与图14相比已经翻转了180°。
为了获得如图16所示的结构，人造晶片1502随后经历背面刻蚀工序以由此使用相应分隔结构200作为相应刻蚀停止层而同时从每一个芯片100、1400移除第二本体1104。在该刻蚀工序期间，仅侵蚀了单晶硅材料，而并未侵蚀分隔结构200的氧化硅材料也并未侵蚀封装结构400。
如图17可见，人造芯片1502随后分割为多个个体减薄的经封装的电子芯片500。
因此，再次参照图10至图17，在晶片级执行分隔主体结构1100和集成电路元件300的形成，也即使用纯半导体晶片1000。在将该晶片1000分割为个体电子芯片100、1400之后并且将个体电子芯片100、1400倒置嵌入在共用封装结构400中以形成人造晶片1502之后，使用由作为减薄停止层的分隔主体结构1100所构成的分隔结构200在封装体中执行对电子芯片100、1400的减薄。在没有封装的情况下处理敏感的减薄的电子芯片100、1400不是必须的。在减薄之后，可以分割人造晶片1502以由此形成减薄的经封装的电子芯片500。如果需要的话，可以从顶侧和/或底侧接触这些，如上所述。
图18示出了根据示例性实施例制造的芯片装置1800，其中在不同高度水平处具有分隔结构200的多个电子芯片100被封装在同一个封装结构400内。
图19示出了根据示例性实施例的电子设施1800，其中在封装结构400中可减薄的电子芯片100被部分嵌入在封装结构400内，以及另一逻辑芯片1900被完全封装在封装结构400内。
因为另一逻辑芯片1900从所有侧完全封装在封装结构400中，所以其并未受到对电子芯片100减薄的影响。
图20至图22示出了根据另一示例性实施例的在执行形成减薄的经封装的电子芯片500的方法期间所获得的不同结构。
参照图10至图13，执行对应的工艺以获得如图13所示结构作为根据图20至图22用于进一步处理的起始点。因此，在晶片级处理具有从第二晶片本体1104分隔了第一晶片本体1102(具有其中形成了集成电路元件1300的外延生长的附加本体300)的埋设分隔主体层1100的晶片1000。
为了获得如图20所示结构，根据图13的晶片1000部分地被封装在封装结构400中，以使得第二晶片本体1104暴露于环境，并且第一晶片本体1102(具有其中形成了集成电路元件1300的外延生长的附加本体300)通过模塑或者封装结构400而从环境屏蔽隔离。与图13相比，晶片1000以倒置取向而被二次模塑。
为了获得如图21所示的结构，通过选择性刻蚀工序移除第二晶片本体1104的整个材料，但是除了分隔主体结构1100之外。在该选择性刻蚀工序期间，执行材料移除而基本上未移除封装结构400和分隔结构1100。因此，可以在晶片级和封装体中执行背面刻蚀，以使得无需处理减薄的晶片。
尽管图中未示出，但是可以随后通过选择性刻蚀工序移除分隔层1100，然而这并未侵蚀封装结构400的材料以及在分隔主体结构1100下方的晶片材料。
为了获得如图22所示结构，如图21所示的经封装和减薄的晶片1000分割为多个减薄的经封装的电子芯片500，每一个包括包含了至少一个集成电路元件1300的第一晶片本体1102的区段、以及封装结构400的区段。
如果必要或者需要的话，可以随后进一步处理减薄的经封装的电子芯片500而无需处理未封装的电子芯片。
根据示例性实施例制造的装置可以与其它装置组合以形成模块或整个系统。例如，可以组合逻辑芯片、不同的电子功率芯片等等。
应该注意的是，术语“包括”并未排除其它元件或特征，并且“一”和“一个”并未排除多个。此外可以组合结合不同实施例所述的元件。也应该注意的是，附图标记不应构造为限定了权利要求的范围。此外，本申请的范围并非意在限定于说明书中所述的工艺、机器、制造、物质成分、手段、方法和步骤。因此，所附权利要求意在在它们的范围内包括这些工艺、机器、制造、物质成分、手段、方法或步骤。

Claims (22)

1.一种形成减薄的经封装的芯片结构的方法，所述方法包括：
提供设置在电子芯片内的分隔结构；
由封装结构封装所述电子芯片的一部分；
选择性地减薄由所述封装结构部分地封装的所述电子芯片，以使得所述封装结构保持具有比减薄的所述电子芯片更大的厚度，其中所述分隔结构用作减薄停止层。
2.根据权利要求1所述的方法，进一步包括：
形成设置在晶片内的分隔主体结构；
将具有其分隔主体结构的所述晶片分割为所述电子芯片以及至少一个其它电子芯片，所述电子芯片具有由所述分隔主体结构的一部分形成的其分隔结构，每个所述其它电子芯片具有由所述分隔主体结构的另一部分形成的其它分隔结构。
3.根据权利要求2所述的方法，进一步包括，在所述分割之前，在所述晶片的通过所述分隔主体结构与所述晶片的另一部分分隔开的部分中形成集成电路元件，以使得在所述分割之后，所述电子芯片和所述至少一个其它电子芯片中的每个电子芯片包括至少一个所述集成电路元件。
4.根据权利要求3所述的方法，进一步包括，在形成所述集成电路元件之前，外延生长附加本体以形成所述晶片的通过所述分隔主体结构与所述晶片的另一部分分隔开的所述部分的一部分，其中所述集成电路元件至少部分地形成在所述附加本体中。
5.根据权利要求1所述的方法，其中，通过将粒子注入所述电子芯片而形成所述分隔结构，特别是在将所述晶片分割为所述电子芯片与所述至少一个其它电子芯片之后通过将粒子注入晶片的形成所述电子芯片的部分中。
6.根据权利要求1所述的方法，其中，所述电子芯片由所述封装结构横向地围绕，而所述电子芯片的两个相对主表面保持暴露于环境。
7.根据权利要求1所述的方法，其中，所述电子芯片由所述封装结构横向地围绕，并且所述电子芯片的两个相对主表面中的一个主表面至少部分地由所述封装结构覆盖，而所述两个相对主表面中的另一个主表面保持暴露于环境。
8.根据权利要求1所述的方法，其中，所述方法包括，在所述减薄之后选择性地移除所述分隔结构。
9.根据权利要求1所述的方法，其中，所述方法包括，在所述电子芯片的通过所述分隔结构而与所述电子芯片的通过所述减薄移除的另一部分分隔开的部分中提供具有至少一个集成电路元件的电子芯片。
10.根据权利要求1所述的方法，其中，通过背面刻蚀所述电子芯片的材料来执行所述减薄，而使用所述封装结构作为刻蚀掩模。
11.根据权利要求1所述的方法，其中，所述方法进一步包括：
提供设置在另一电子芯片内的另一分隔结构；
由所述封装结构封装所述另一电子芯片的一部分以及所述电子芯片；
选择性地减薄由所述封装结构部分地封装的所述另一电子芯片以及所述电子芯片，以使得所述封装结构保持具有比减薄的所述另一电子芯片更大的厚度，其中所述另一分隔结构用作减薄停止层。
12.根据权利要求11所述的方法，其中，所述分隔结构和所述另一分隔结构形成在相同高度水平处。
13.根据权利要求11所述的方法，包括分隔区段，每个所述区段包括由所述封装结构的相应部分封装的减薄的所述电子芯片中的相应电子芯片。
14.一种形成减薄的经封装的半导体器件的方法，所述方法包括：
在晶片级，在形成晶片的一部分的半导体芯片内形成分隔层，以使得所述分隔层相对于所述半导体芯片的在所述分隔层的另一侧上的第二芯片主体而分隔所述半导体芯片的在所述分隔层的一侧上的第一芯片本体；
在晶片级，在所述第一芯片本体中和/或上形成至少一个集成电路元件；
从所述晶片分割所述芯片；
由封装结构封装分割的所述芯片的一部分；
选择性地移除所述第二芯片本体直至所述分隔层，以使得所述封装结构保持具有比所述第一芯片本体更大的厚度。
15.根据权利要求14所述的方法，其中，所述第一芯片本体形成有小于10μm的厚度，特别是小于1μm。
16.根据权利要求14所述的方法，其中，所述方法包括，在晶片级，在所述第一芯片本体上形成附加本体。
17.根据权利要求14所述的方法，其中，所述方法包括，在晶片级，通过将粒子注入所述晶片中，在所述半导体芯片中形成所述分隔层。
18.一种经封装的芯片结构，包括：
芯片结构；
在所述芯片结构中和/或上的至少一个集成电路元件；
形成所述芯片结构的一部分的分隔结构；
封装所述芯片结构的封装结构；
其中，所述芯片结构包括相对于所述分隔结构的材料以及所述封装结构的材料而可选择性刻蚀的材料。
19.根据权利要求18所述的装置，其中，所述分隔结构以使得在所述分隔结构与所述封装结构之间形成间隙的方式被设置在所述芯片结构的表面上。
20.根据权利要求19所述的装置，其中，所述芯片结构具有第一部分和第二部分，所述第一部分包括外延生长在所述第二部分上的外延生长附加本体并且包括所述至少一个集成电路元件，以及所述第二部分位于所述分隔结构与所述第一部分之间。
21.根据权利要求18所述的装置，包括：
形成另一芯片结构的一部分的另一分隔结构；
其中，所述另一芯片结构的一部分与所述芯片结构一起由所述封装结构进行封装。
22.一种形成减薄的经封装的电子芯片的方法，所述方法包括：
提供具有分隔结构的晶片，所述分隔结构相对于在所述分隔结构的另一侧上的第二晶片本体而分隔在所述分隔结构的一侧上的第一晶片本体；
在所述第一晶片本体中和/或上形成集成电路元件；
在封装结构中封装所述晶片的一部分以使得所述第二晶片本体暴露于环境；
选择性地移除所述第二晶片本体直至所述分隔结构而基本上不移除所述封装结构；
在所述移除之后，将所述晶片分割为多个减薄的经封装的电子芯片，每个所述电子芯片包括所述第一晶片本体的区段以及所述封装结构的区段。
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US14/058,213 US9627287B2 (en) 2013-10-18 2013-10-18 Thinning in package using separation structure as stop

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US (1) US9627287B2 (zh)
CN (1) CN104576333B (zh)
DE (1) DE102014114932B4 (zh)

Families Citing this family (161)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US12027518B1 (en) 2009-10-12 2024-07-02 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US12094892B2 (en) 2010-10-13 2024-09-17 Monolithic 3D Inc. 3D micro display device and structure
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US12080743B2 (en) 2010-10-13 2024-09-03 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US12100611B2 (en) 2010-11-18 2024-09-24 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US12033884B2 (en) 2010-11-18 2024-07-09 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US12068187B2 (en) 2010-11-18 2024-08-20 Monolithic 3D Inc. 3D semiconductor device and structure with bonding and DRAM memory cells
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US12051674B2 (en) 2012-12-22 2024-07-30 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11916045B2 (en) * 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US12094965B2 (en) 2013-03-11 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US12100646B2 (en) 2013-03-12 2024-09-24 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US9275916B2 (en) * 2013-05-03 2016-03-01 Infineon Technologies Ag Removable indicator structure in electronic chips of a common substrate for process adjustment
US12094829B2 (en) 2014-01-28 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US10020285B2 (en) 2014-09-04 2018-07-10 Infineon Technologies Austria Ag Method of producing a semiconductor device and a semiconductor device
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
US12100658B2 (en) 2015-09-21 2024-09-24 Monolithic 3D Inc. Method to produce a 3D multilayer semiconductor device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US10147645B2 (en) * 2015-09-22 2018-12-04 Nxp Usa, Inc. Wafer level chip scale package with encapsulant
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US12120880B1 (en) 2015-10-24 2024-10-15 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US12035531B2 (en) 2015-10-24 2024-07-09 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
WO2018031995A1 (en) 2016-08-12 2018-02-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
US10755992B2 (en) 2017-07-06 2020-08-25 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10784233B2 (en) 2017-09-05 2020-09-22 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
WO2019195428A1 (en) 2018-04-04 2019-10-10 Qorvo Us, Inc. Gallium-nitride-based module with enhanced electrical performance and process for making the same
US12046505B2 (en) 2018-04-20 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same utilizing localized SOI formation
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
CN112534553B (zh) 2018-07-02 2024-03-29 Qorvo美国公司 Rf半导体装置及其制造方法
US11355358B2 (en) * 2018-09-24 2022-06-07 Applied Materials, Inc. Methods of thinning silicon on epoxy mold compound for radio frequency (RF) applications
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11069590B2 (en) * 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
DE102018132447B4 (de) * 2018-12-17 2022-10-13 Infineon Technologies Ag Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
US12057374B2 (en) 2019-01-23 2024-08-06 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
WO2020153983A1 (en) 2019-01-23 2020-07-30 Qorvo Us, Inc. Rf semiconductor device and manufacturing method thereof
US12046570B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12046483B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US12074086B2 (en) 2019-11-01 2024-08-27 Qorvo Us, Inc. RF devices with nanotube particles for enhanced performance and methods of forming the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
WO2022186857A1 (en) 2021-03-05 2022-09-09 Qorvo Us, Inc. Selective etching process for si-ge and doped epitaxial silicon

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040166651A1 (en) * 1996-05-15 2004-08-26 Commissariat A L'energie Atomique A method of producing a thin layer of semiconductor material
US20090014889A1 (en) * 2005-05-12 2009-01-15 Hans-Joachim Barth Method for producing chip stacks, and associated chip stacks
CN103258744A (zh) * 2012-02-15 2013-08-21 英飞凌科技股份有限公司 制造半导体器件的方法及半导体器件
CN104134607A (zh) * 2013-05-03 2014-11-05 英飞凌科技股份有限公司 用于工艺调整的在公共衬底的电子芯片中的可去除指示器结构

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5185292A (en) 1989-07-20 1993-02-09 Harris Corporation Process for forming extremely thin edge-connectable integrated circuit structure
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
JP2006012914A (ja) * 2004-06-22 2006-01-12 Canon Inc 集積回路チップの製造方法及び半導体装置
DE102006025671B4 (de) 2006-06-01 2011-12-15 Infineon Technologies Ag Verfahren zur Herstellung von dünnen integrierten Halbleitereinrichtungen
US7767495B2 (en) 2008-08-25 2010-08-03 Infineon Technologies Ag Method for the fabrication of semiconductor devices including attaching chips to each other with a dielectric material
US7923350B2 (en) 2008-09-09 2011-04-12 Infineon Technologies Ag Method of manufacturing a semiconductor device including etching to etch stop regions
US8404562B2 (en) * 2010-09-30 2013-03-26 Infineon Technologies Ag Method for manufacturing a composite wafer having a graphite core, and composite wafer having a graphite core
US8466544B2 (en) * 2011-02-25 2013-06-18 Stats Chippac, Ltd. Semiconductor device and method of forming interposer and opposing build-up interconnect structure with connecting conductive TMV for electrical interconnect of Fo-WLCSP
US9064883B2 (en) 2011-08-25 2015-06-23 Intel Mobile Communications GmbH Chip with encapsulated sides and exposed surface

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040166651A1 (en) * 1996-05-15 2004-08-26 Commissariat A L'energie Atomique A method of producing a thin layer of semiconductor material
US20090014889A1 (en) * 2005-05-12 2009-01-15 Hans-Joachim Barth Method for producing chip stacks, and associated chip stacks
CN103258744A (zh) * 2012-02-15 2013-08-21 英飞凌科技股份有限公司 制造半导体器件的方法及半导体器件
CN104134607A (zh) * 2013-05-03 2014-11-05 英飞凌科技股份有限公司 用于工艺调整的在公共衬底的电子芯片中的可去除指示器结构

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