KR20110004790A - 다이싱된 집적 회로들에서의 균열 억제 - Google Patents

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KR20110004790A
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마크 에이. 바크만
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엘에스아이 코포레이션
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Abstract

반도체 디바이스는 기판 및 다이 에지를 가지는 개체화된 다이를 갖는다. 상호연결 유전층은 기판 상에 위치되고, 집적 회로는 상호연결 유전층 내 위치된 상호연결들을 갖는다. 트렌치는 상호연결 유전층에 및 실 링과 상호연결 유전층의 잔부 사이에 위치된다. 실 링은 상호연결 유전층 내에 및 트렌치와 집적 회로 사이에 위치되고, 상호연결 유전층의 잔부는 트렌치와 다이의 에지 사이에 위치된다.

Description

다이싱된 집적 회로들에서의 균열 억제{SUPPRESSING FRACTURES IN DICED INTEGRATED CIRCUITS}
본 발명은 일반적으로 집적 회로들(ICs)에 관한 것으로, 특히 IC 다이들을 개체화(singluating)하는 것에 관한 것이다.
최첨단 실리콘 기술들에서 개선된 성능을 위해 저-k 및 초저-k 유전체들 및 구리 금속화가 이용된다. 이들이 각각 낮은 유전 상수 및 저항률을 제공할지라도, 구리 상호연결들 및 이러한 유전체들의 스택은 기계적으로 취약할 수 있다. 이러한 취약성(weakness)은 서로 상이한 유전층들 사이의 및 유전체와 구리 사이의 부착 강도 감소 뿐만 아니라, 이산화규소 및 불소가 도핑된 이산화규소에 비해 저-k 및 초저-k 유전체들의 낮은 균열 인성(fracture toughness)에 기인한다. 이들 특성들은 현저한 수율 손실 및 저-k 유전체들을 이용하는 IC들의 조기 불량에 이르게 할 수 있다.
이들 문제들을 개선하기 위해서, 실 링이라고 하는 것으로 IC 다이의 에지 주위에 보강 구조를 추가하는 것이 일반적 관행이다. 실 링은 조립 및 열적 기계적 스트레스들에 기인한 부하들을 재분배하고 IC의 활성 영역 내로 에지 결함들의 침투가 전파되는 것을 감소시키는 작용을 한다.
본 발명의 목적은 상기 문제점들을 해결하기 위한 반도체 디바이스, 반도체 웨이퍼, 및 집적 회로 다이를 형성하는 방법을 제공하는 것이다.
하나의 양태는 기판 및 다이 에지를 가지는 개체화된 다이를 포함하는 반도체 디바이스를 제공한다. 상호연결 유전층은 기판 상에 위치된다. 집적 회로는 상호연결 유전층 내에 위치된 상호연결들을 갖는다. 트렌치(trench) 및 실 링(seal ring)은 상호연결 유전층 내에 위치되고, 실 링은 트렌치와 집적 회로 사이에 위치된다. 상호연결 유전층의 잔부(remnant)는 트렌치와 다이 에지 사이에 위치된다.
또 다른 양태는 반도체 웨이퍼 위에 형성된 복수의 집적 회로들을 가지는 상기 반도체 웨이퍼이다. 상호연결 유전층이 웨이퍼 위에 위치된다. 집적 회로들은 상호연결 유전층 내에 각각의 상호연결들을 갖는다. 실 링들은 유전층 내에 및 집적 회로들 사이에 위치된다. 상호연결 유전층 내에 위치된 트렌치들은 실 링들 사이에 위치된다.
또 다른 양태는 집적 회로 다이를 형성하는 방법이다. 방법은 기판 상에 위치된 제 1 집적 회로 및 기판 상에 위치된 제 2 집적 회로를 가지는 웨이퍼를 제공하는 단계를 포함한다. 제 1 집적 회로와 제 2 집적 회로 사이에 스크라이브 스트리트(scribe street)가 위치된다. 제 1 및 제 2 집적 회로들은 상호연결 유전층을 포함한다. 상호연결 유전층 사이에 및 제 1 집적 회로와 스크라이브 스트리트 사이에 제 1 실 링이 위치된다. 상호연결 유전층 내에 및 제 2 집적 회로와 스크라이브 스트리트 사이에 제 2 실 링이 위치된다. 제 1 실 링이 제 1 트렌치와 제 1 집적 회로 사이에 위치되도록 상호연결 유전층에 제 1 및 제 2 트렌치가 형성되고, 제 2 실 링은 제 2 트렌치와 제 2 집적 회로 사이에 위치되고, 유전 스트립은 제 1 트렌치와 제 2 트렌치 사이에 위치된다.
반도체 산업에서 표준 관행에 따라, 첨부한 도면들의 다양한 피처들(features)은 축척에 맞게 도시되지 않을 수도 있다. 사실, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가 또는 감소되어 있을 수도 있다. 첨부한 도면들과 함께 취해진 다음의 설명들에 대한 참조가 행해진다.
도 1은 본 개시의 개체화되지 않은 집적 회로 다이들이 형성된 반도체 웨이퍼를 도시한 도면.
도 2a 및 도 2b는 도 1의 단일 집적 회로 다이의 평면도 및 단면도.
도 3은 집적 회로를 형성하기 위한 본 개시의 방법을 도시한 도면.
도 4는 기판 위에 형성된 집적 회로들을 도시한 도면.
도 5는 트렌치의 패턴 및 에치(etch)를 도시한 도면.
도 6은 상호연결 유전층에 형성된 트렌치를 도시한 도면.
도 7은 디바이스들의 개체화 후에 2개의 다이들을 도시한 도면.
도 8은 패키징된 다이를 도시한 도면.
어떤 환경들에서, 실 링 구조는 에지 결함의 전파를 방지하지 못한다. 예를 들면, IC들은 전형적으로 개체화(singulation)라고 하는 프로세스에서 분리된다. 개체화의 하나의 방법은 웨이퍼 소우 프로세스(wafer saw process)로서, 예를 들면 분리되는 집적 회로 다이들 사이에 기판(예를 들면, 웨이퍼) 부분과 다이싱 스트리트(dicing street) 위에 놓인 층들을 제거하기 위해 스피닝 연마 휠(spinning abrasive wheel)을 이용한다. 기판, 및 기판 상에 형성된 유전체 및 금속층들 상에 소우 블레이드에 의해 생성된 스트레스로 인해 실 링을 통해 전파하는 결함을 야기한다. 결함은 즉각적인 수율 손실에 이르게 할 수 있거나 전자 디바이스의 조기 불량을 초래할 수 있다.
여기에서 실시예들은 개체화 동안 개시되는 결함들의 전파는 다이싱 스트리트와 실 링 사이에 유전체가 없는 영역의 형성에 의해 저지될 수 있다는 인식을 반영한다. 결함이 형성될 때, 이것은 그 영역으로 전파할 수 있다. 그러나, 결함의 전파는 그에 유전체의 부재에 의해 저지된다.
먼저, 도 1로 가면 복수의 개체화되지 않은 다이들(110)이 형성된 웨이퍼(100)가 도시되었다. 이하 논의에서 참조하기 위해 2개의 다이들(110a, 110b)이 표시되었다. 각각의 다이(110)는 전형적으로 이하 기술되는 바와 같이 명목상 동일한 전자 디바이스의 인스턴스(instance)이다. 각각의 다이(110) 사이가 다이싱 스트리트들(120)이다. 참조를 위해 수직 및 수평 다이싱 스트리트(120)가 강조된다. 무엇보다도, 다이싱 스트리트들(120)은 개체화 프로세스에서 웨이퍼(100)의 부분을 제거하기 위해 다이들(110) 사이에 공간을 제공한다. 다이들(110)은 전형적으로 개체화를 용이하게 하기 위해서 직선(rectilinear) 어레이로 배열되지만, 여기에서의 실시예들은 이들로 제한되지 않는다. 일반적으로, 다이들(100)은 통상의 웨이퍼 소우 동작에 의해 개체화된다. 이러한 프로세스에서, 웨이퍼 소우 블레이드는 다이싱 스트리트들(120) 내의 경로에서의 웨이퍼 위에 위치된 임의의 유전 또는 금속층들을 포함하는, 웨이퍼(100)를 절단한다. 대안적으로, 레이저 개체화 프로세스가 이용될 수도 있다. 개시의 실시예들은 개체화의 어떤 특정한 수단으로 제한되지 않는다.
웨이퍼(100)는 다이들(110) 제조를 지지(support)하는데 적합한 임의의 단단한 기판일 수 있다. 예를 들면, 웨이퍼(100)는 Si, Ge, InP, GaAs, 또는 CdTe와 같은, 임의의 원소 또는 화합물 반도체 물질이거나 이를 포함할 수 있다. 웨이퍼(100)는 결정질 사파이어, 알루미나, 실리카 또는 질화알루미늄과 같은, 비-반도체 물질일 수도 있고 또는 이를 포함할 수도 있다. 어떤 경우들에 있어서, 웨이퍼(100)는 반도체-유리 복합물과 같은, 유리일 수도 있거나 이를 포함할 수도 있다. 어떤 경우들에 있어서, 웨이퍼(100)는 "핸들(handle)" 웨이퍼 위에 형성된 에피택셜층을 포함할 수도 있으며, 이 에피택셜층에는 트랜지스터들이 형성된다.
도 2a는 개시의 단일 다이(100)의 평면도이다. 도 2b는 도 2a에 나타낸 다이(110)의 단면도를 도시한 것이다. 다음 설명에서는 이들 도면들을 동시에 참조한다. 다이(110)는 기판(210) 및 그 상에 형성된 상호연결 유전체 스택(220)을 포함한다. 도시되지 않았지만, 기판은 웨이퍼(100)에 관해 위에 언급된 것들과 같은, 반도체 물질을 포함할 수 있고, 트랜지스터들, 또는 커패시터들 또는 다이오드들과 같은, 능동 또는 수동 디바이스들을 각각 포함할 수도 있음을 알아야 한다. 상호연결 유전체 스택(220)은 여기에서는 간략히 유전체 스택(220)이라 언급될 수도 있다. 여기에서 및 청구항들에서 이용되는 바와 같이, 기판(210)은 웨이퍼(100)의 부분 및 유전체 스택(220)이 위치된 임의의 위에 놓인 층들을 포함한다. 유전체 스택(220)은 예를 들면, 도핑 및 도핑되지 않은 이산화규소, 저-k 및 초저-k 물질들, 및 질화규소 및 실리콘 카바이드와 같은 장벽층들을 포함할 수 있다. 비제한적 예에서, 유전체 스택(220)은 동일 또는 상이한 유전 물질들을 포함하는 유전층들(220a, 220b, 220c, 220d)(도 2b)을 포함하는 것으로서 도시되었다. 도 2b의 실시예에서 동일 두께를 갖는 것으로서 도시되었으나, 일반적으로 층들(220a, 220b, 220c, 220d)은 상이한 두께들을 가질 것이다.
여기에서 및 청구항들에서, "저-k"라는 용어는 이산화규소의 상대 유전율(relative permittivity), 또는 약 4.2 미만의 상대 유전율을 가지는 유전 물질을 기술하는 것이다. "초저-k" 물질은 약 3 미만의 상대 유전율을 가질 수 있다. 당업자가 알게 되는 바와 같이, 일부 저-k 및 초저-k 물질들은 이산화규소보다는 기계적으로 더 부서지기 쉬우며, 예를 들면 이산화규소에 비해 유전체 스택에서의 다른 층들에 비교적 잘 부착되지 않는 것이 보통이다. 이러한 물질들의 비제한적 예들은 불소 또는 탄소가 도핑된 이산화규소, 다공성 실리카, 및 SiLKTM와 같은 유기 물질들을 포함한다.
유전체 스택(220) 내에는 통상적으로 형성될 수 있는 상호연결들(230)이 위치되어 있다. 상호연결들(230)은 트레이스들(traces)을 포함하며, 이들 트레이스들은 전기신호들 및 파워를 일반적으로 기판(210)에 평행한 방향으로 기판(210)에 형성된 트랜지스터들(도시되지 않음)에 보낸다. 비아들(Vias)은 신호들을 일반적으로 기판(210)에 수직한 방향으로 트레이스들 사이에 라우팅(routing)한다. 상호연결들(230) 및 트랜지스터들은 집적 회로(IC)(240)의 구성성분들이다. 여기에서 및 청구항들에서 이용되는 바와 같이, "상호연결들"은 IC(240) 상에 트랜지스터들과 같은 능동 디바이스를 상호연결하는 비아들 및 트레이스들을 말한다. 각각의 유전층(220a, 220b, 220c, 220d)은 그 내에 상호연결들(230)이 있음으로 해서 상호연결 유전층이기도 하다. 유전체 스택(220)은 예를 들면, 패시베이션 오버코트(passivation overcoat; PO)층과 같은, 맨 위에 상호연결 유전층 또는 다른 주변 장벽층 위에 놓이는 유전층들은 제외한다.
이하 형태 및 목적이 논의되는 트렌치(250)는 하나 이상의 상호연결 유전층들(200a 내에 220d) 내에 위치된다. 잔부(260)는 트렌치(250)와 다이 에지(255) 사이에 위치되고, 실 링(270)은 유전체 스택(220) 내에 및 트렌치(250)와 IC(240) 사이에 위치된다. 실 링(270)은 통상적으로 형성될 수 있고 일반적으로 IC(240)와 다이(110)의 노출된 에지 사이에 위치된 스택된 비아들 및 트레이스들을 포함할 수 있다. 그러나, 단일 레벨의 금속으로 구성된 실 링(270)도 본 개시의 범위 내에 있다. 비아들 및 트레이스들은 전형적으로 동일 금속 유형(예를 들면, 구리)로 형성되고, 상호연결들(230)의 비아들 및 트레이스들과 동시에 형성된다. 일부 실시예들에서, 실 링(270)은 IC(240)를 완전히 둘러싸는 연속된 루프이다. 여러 실시예들에서, 실 링(270)은 임의의 능동 디바이스(트랜지스터와 같은)에도, 전압 소스에도 연결되지 않는다. 실 링(270)은 기판(210)으로의 전기적 연결을 형성하는 콘택들에 연결될 수도 있다. 이에 따라, 실 링(270)은 기판(210)과 동일한 전위에 있을 수 있다.
실 링(270)은 전형적으로 유전층들(220a, 220b, 220c, 220d)을 보강하고 조립 및 열적-기계적 스트레스들의 결과로서 박리를 방지하도록 작용한다. 이러한 면에서, 실 링(270)은 복합 물질들에서 보강 로드들(reinforcing rods)과 유사하게 작용한다. 실 링(270)은 없었다면 IC(240) 내로 전파하였을 수도 있을 에지 결함들에 대한 장벽으로서도 작용할 수 있다. 여러 실시예들에서, 각각의 유전층(220a, 220b, 220c, 220d)은 실 링(270)의 일부를 포함한다.
에지 결함은 예를 들면, 하나 이상의 유전층들(220a, 220b, 220c, 220d)에 연관된 크랙(crack) 또는 박리일 수 있다. 크랙은 전형적으로 단일 층 속으로 퍼져나가며, 박리는 전형적으로 층들 사이를 지나간다. 어느 경우이든, 어떤 방식으로든 중지되지 않는다면, 에지 결함은 IC(240) 내로 전파할 수 있다. 실 링(270)이 이러한 전파되는 결함들의 빈도를 감소시킬 수는 있으나, 어떤 경우들에 있어서 실 링은 결함이 IC(240)에 도달할 정도로 전파 결함에 의해 손상된다.
그러나, 본 개시의 실시예들에서 트렌치(250)는 그렇지 않으면 실 링(270)을 파손하여 IC(240) 내로 전파하였을 결함을 중지시키게 작용할 수 있다. 개체화 동안 웨이퍼 소우에 의해 야기된 스트레스로부터 잔부(260)의 유전층(220b)에 결함, 예를 들면 크랙이 형성된다면, 결함은 이것이 실 링(270)에 도달하기 전에 트렌치(250)와 만나게 될 것이다. 결함을 중지시킴으로써, 그렇지 않으면 결함에 기인하여 일어날 수도 있었을 IC(240)의 수율 손실 또는 조기 불량이 방지된다.
도 3은 본 개시의 방법을 도시한 것이다. 방법(300)은 도 4 내지 도 8을 동시에 참조하여 제시된다. 단계(310)에서, 제 1 및 제 2 집적 회로, 예를 들면 IC(240)의 2개의 인스턴스들이 반도체 기판, 예를 들면 기판(210) 상에 제공된다. 집적 회로들은 적어도 하나의 상호연결 유전층을 포함하는 다이싱 스트리트에 의해 분리된다. 여기에서, "제공된다(provided)"라는 것은 디바이스, 기판, 구조적 요소, 등이 개시된 방법들을 실행하는 개인 또는 비즈니스 엔티티(business entity)에 의해 제조되거나, 그럼으로써 개인 또는 실체 이외의, 또 다른 개인 또는 비즈니스 엔티티를 포함하는 소스로부터 얻어질 수 있음을 의미한다.
도 4는 도 1의 다이들(110a, 110b)의 단면도이다. 다이싱 스트리트(120)는 이웃한 IC들(240)에 연관된 2개의 실 링들(270) 사이의 웨이퍼(100) 및 위에 놓인 층들의 부분으로서 규정된다. 일례로서 도 4를 참조하면, IC(240a)는 실 링(270a)에 연관되고, IC(240b)는 실 링(270b)에 연관된다. 다이싱 스트리트(120)는 실 링들(270a, 270b) 사이에 위치된 웨이퍼(100) 및 위에 놓인 층들의 그 부분이다. 다이싱 스트리트(120)는 예를 들면, 웨이퍼 소우 절단부(wafer saw kerf)를 수용하기에 충분히 넓은 폭(W1)을 갖고, IC들(240a, 240b) 사이의 테스트 구조물들도 수용할 수 있다. 유전체 스택(220)은 도 4의 실시예에서 원 그대로인 것으로서 도시되었다. 일부 실시예들에서, 다이싱 스트리트(120)에서의 유전체 스택(220)의 부분들은 예를 들면, IC들(240a, 240b)을 형성할 때 이용된 포토리소그래피 프로세스 단계들을 위한 정렬 마크들을 제공하기 위해 제거되어 있을 수도 있다.
다시 도 3으로 가면, 단계(320)에서 트렌치로서 예를 들면, 트렌치(250)가 제1 IC(240a)와 제 2 IC(240b) 사이의 다이싱 스트리트(120)에서의 하나 이상의 유전층들(220a, 220b, 220c, 220d)에서 형성된다.
도 5는 트렌치(250)를 형성하는 일 실시예를 도시한 것이다. 유전체 스택(220) 위에 포토레지스트층(510)이 통상적으로 형성된다. 트렌치(250)가 요망되는 위치들 위의 포토레지스트층(510)에 개구들(520)이 통상적으로 형성된다. 각각의 개구(520)가 실 링들(270) 중 하나의 실 링에 이웃하여, 및 다이싱 스트리트(120) 위에 위치된다. 예를 들면, 개구(520')가 실 링(270b)에 이웃하여, 및 다이싱 스트리트(120) 위에 위치된다. 일부 실시예들에서, 개구(520)는 IC(240) 주위에 폐루프를 형성한다. 이에 따라, 예를 들면, 개구(520') 및 개구(520")는 IC(240b) 주위의 폐루프의 부분들일 수 있다.
에치 프로세스(530)는 개구들(520)에 의해 노출된 유전체 스택(220)의 적어도 일부를 제거하여 트렌치(250)를 형성한다. 에치 프로세스(530)는 일반적인 또는 미래에 발견되는 프로세스일 수 있다. 일부 실시예들에서, 에치 프로세스(530)는 여러 유전층들(220a, 220b, 220c, 220d)에 대해 고 에칭율 및 저 선택도를 갖도록 구성된다. 예를 들면, 보쉬 프로세스(Bosch process)과 유사한 프로세스, 예를 들면 딥(deep) 반응성 이온 에칭(DRIE)이 이용될 수도 있다. 이러한 프로세스는 예를 들면, 캐나다 레드우드시의 ST Systems (USA) 인코포레이티드로부터 입수될 수 있는 페가수스 에칭 시스템에 의해 실행될 수 있다. 에칭에 관계된 프로세스 흐름의 양태들, 예를 들면 포토레지스트 유형, 두께, 및 경화와, 에칭 파라미터들, 및 사후-에칭 클린은 예를 들면, ST 시스템들과 같은 프로세스 업자들에 의해 프로세스 모듈로서 제공될 수도 있다.
일부 실시예들에서, 복수의 에치 프로세스들이 이용될 수 있고, 그 각각의 프로세스는 특정의 유전층을 제거하도록 구성된다. 복수의 프로세스들의 이러한 이용은 예를 들면, 상이한 유전층들이 실리콘 기반 대 탄소 기반과 같은, 현저히 상이한 조성을 갖는 경우들에 있어 바람직할 수 있다. 유전체 스택(220)의 총 두께가 예를 들면, 약 1 ㎛보다 크게 현저할 때 고 에칭율이 일반적으로 바람직할 수 있다. 그러나, 예를 들면 더 큰 프로세스 제어가 요망될 때, 또는 플라즈마에 의해 유발되는 IC(240)로의 손상을 감소시키기 위해서 더 느린 에칭률이 이용될 수도 있다. 에치 프로세스(530)는 기판(210) 상에서 또는 유전체 스택(220) 내에서 정지하도록 타이밍될 수 있다. 대안적으로, 에치 프로세스(530)는 기판(210) 상 또는 유전체 스택(220) 내의 임의의 중간층을 종점으로 할 수 있다.
이제 도 6으로 가면, 에치 프로세스(530)가 유전체 스택(220)의 부분을 제거한 후에 다이들(110a, 110b)이 도시되었다. 제거는 실 링들(270a, 270b) 각각에 이웃한 트렌치들(250a, 250b) 및 이들 사이에 유전 스트립(610)을 형성한다. 유전 스트립(610)은 트렌치들(250a, 250b)에 의해 경계된 유전체 스택(220)의 부분을 포함한다. 도시되진 않았으나, 유전 스트립(610)은 예를 들면, 인-라인 테스팅(in-line testing) 또는 정렬에 관계된 다양한 구조들을 포함할 수 있다. 트렌치들(250a, 250b)은 제한없이 기판(210)까지 확장한 것으로서 도시되었다. 다른 실시예들에서, 유전체 스택(220)의 부분은 트렌치(25) 내의 기판(210) 위에 남아 있을 수 있다.
예시된 실시예에서, 에치 프로세스(530)는 실질적으로 기판(210) 위의 모든 유전체 스택(220)을 제거한다. "실질적으로 모든"이라는 것을 구성하는 것은 유전체 스택(220)의 연약함(fragility)에 따른다. 트렌치(250) 내에 상당량의 유전체 스택(220)을 제거함으로써 에지 결함들에 대한 더 큰 보호가 제공되는 것으로 생각된다. 또한, 더 약한 유전체 스택보다는 더 강한 유전체 스택이 에지 결함들의 생성에 일반적으로 더 강하다. 이에 따라, 더 높은-k 물질들을 이용하는 유전체 스택(220)은 더 낮은-k의 물질들을 이용하는 유전체 스택(220)보다 더 강한 것으로 예상된다.
어떤 경우들에 있어서, "실질적으로 모든 것"을 제거한다는 것은 유전체 스택(220)의 총 두께의 적어도 약 20%가 제거됨을 의미한다. 이러한 경우들은 일반적으로 유전체 스택(220)이 저-k 또는 초저-k 물질들을 포함하지 않는 것들을 포함한다. 유전체 스택(220)의 총 두께는 특정 디바이스 설계에 의해 요구된 상호연결 층들의 수 및 이용된 정확한 프로세스에 따른다. 전형적으로, 유전체 스택(220)의 두께는 약 2 ㎛ 내지 약 20 ㎛의 범위에 있다. 이에 따라, 예를 들면, 총 두께가 2 ㎛이라면, 에치 프로세스(530)는 에치 프로세스(530)가 적어도 약 400 nm을 제거할 때 실질적으로 모든 유전체 스택(220)을 제거한다.
다른 경우들에 있어서, 실질적으로 모든 유전체 스택(220)은 총 두께의 적어도 약 75%가 제거될 때 제거된다. 이러한 것은 예를 들면, 하나 이상의 유전층들(220a, 220b, 220c, 220d)이 이전 경우에 비교적 약한 물질, 예를 들면 불소가 도핑된 유전체로 형성될 때, 그러할 수 있다. 특히 부서지기 쉬운 유전 물질들, 예를 들면 다공성 실리카와 같은 어떤 초저-k 물질들이 이용될 때, 또는 해당 상호연결 유전층이 기판(210)에 가까이 또는 기판(210) 상에 위치되었을 때, 총 두께의 적어도 약 90%가 제거될 때 실질적으로 모든 유전체 스택(220)이 제거된다.
일부 실시예들에 있어서, 에치 프로세스(530)는 얇은 유전층, 예를 들면 기판(210) 위에 열산화 또는 자연 산화층을 남길 수 있고, 여전히 실질적으로 모든 유전체 스택(220)을 제거한 것으로 고려될 수 있다. 일부 실시예들에서, 에치 프로세스(530)는 기판(210) 위에 하나 이상의 유전층들의 전부 또는 남은 부분을 남기는데, 이 경우 남은 부분은 결함이 전파할 충분히 작은 위험을 야기하는 것으로 결정된다. 예를 들면, 인이 도핑된 이산화규소층은 이를 관통하여 기판 콘택들이 지나는 것으로, 그대로 남겨질 수 있어 트렌치(250)를 형성하는데 필요한 시간을 줄인다. 다른 실시예들에서, 에치 프로세스(530)는 개구(520) 내의 기판(210)의 부분을 제거하여, 기판(210)을 노출시키고 개구(520)에 의해 노출된 모든 유전층들의 완전한 제거를 보장한다.
트렌치(250)의 폭(W2)은 요망되는 만큼 넓을 수 있고 에치 프로세스(530)가 지지할 만큼 좁을 수도 있다. 트렌치(250)는 예를 들면, 트렌치(250)의 폭 대 이의 깊이의 비인 어스펙트 비(aspect ratio)로 특징화될 수 있다. 통상의 에치 프로세스들, 예를 들면 DRIE 에치 프로세스는 적어도 약 30:1의 어스펙트 비를 갖는 트렌치를 에칭할 수 있다. 이에 따라, 예를 들면, 유전체 스택(220)이 1㎛ 두께일 때, 트렌치(250)의 바닥에서 기판(210)을 노출시키는 능력을 유지하면서 W2는 30nm만큼 좁을 수 있다.
다이싱 스트리트(120)는 IC들(240a, 240b) 사이에 2개의 트렌치들(250a, 250b)을 포함한다. 일부 실시예들에서, 트렌치들(250a, 250b)는 일반적으로 실 링들(270)에 평행하게 이어진다. 일부 실시예들에서, 트렌치들(250a, 250b)은 연결되지 않는다. 그러나, 다이싱 스트리트(120) 내의 하나 이상의 위치들에서 연결되는 트렌치들(250a, 250b)은 본 개시의 범위 내에 있다.
도 3으로 가서, 선택적 단계(330)에서 제 1 및 제 2 집적 회로들, 예를 들면 IC들(240a, 240b)는 통상적일 수 있는 프로세스에 의해 개체화된다.
도 7은 개체화 후에 다이들(110a, 110b)을 도시한 것이다. 다이들(110a, 110b)은 개체화 프로세스에서 이용된 백킹(backing) 물질에 의해 지지될 수 있다. 개체화 프로세스는 절단부(710)를 생성한다. 제한함이 없이, 용이한 논의를 위해 절단부(710)는 실 링(270a) 및 실 링(270b)으로부터 등거리로서 도시되었다. 일반적으로, 절단부(710)는 실 링들(270a, 270b) 중 하나의 실 링 또는 다른 실 링쪽으로 바이어스(bias)될 것이다.
다이싱 스트리트(120)의 폭(W1)은 트렌치(250)의 두 배의 폭(W2), 절단부(710)의 폭(W3), 및 실 링(270)의 에지로부터 트렌치(250)까지의 두 배의 오프셋(W4)을 포함한다. 도 7은 트렌치들(250a, 250b)이 동일 폭을 갖는 특별한 경우를 도시한 것이다. 트렌치들(250a, 250b)이 상이한 폭들을 갖는 실시예들은 본 개시의 범위 내에 있다. 절단부(710)는 예를 들면, 이용된 소우 블레이드의 두께에 따라, 약 35 ㎛ 내지 약 500 ㎛의 범위의 폭을 가질 수 있다. 도시된 바와 같이, 잔부(260a) 및 잔부(260b) 각각은 폭(W5 = (W1 - 2W2 -2W4 - W3)/2)을 갖는다. 그러나, 절단부(710)가 중심에 있지 않은 일반적인 경우에, 잔부(260a, 260b)는 동일하지 않은 폭들을 가질 것이다.
통상의 IC 레이아웃은 대부분의 결함들이 실 링 내로 또는 이를 통해 전파하지 않게 하는데 충분한 다이싱 스트리트 폭을 제공함으로써 상호연결 유전층들의 소우에 의해 유발되는 균열 및 박리로부터의 수율 손실을 감소키려고 시도한다. 여기에 기술된 실시예들은 웨이퍼 상에 집적 회로들이 서로 더 가깝게 이격되게 하여 더 많은 IC 다이들이 단일 웨이퍼 상에 형성되게 함으로써 종래의 IC 레이아웃보다 현저한 잇점을 제공한다.
다이싱 스트리트(120)의 폭(W1), 트렌치(250)의 폭(W2), 및 잔부(260)의 폭(W5)을 입자들의 생성을 최소화하면서 웨이퍼 면적이 효율적으로 이용되도록 선택하는 것이 일반적으로 바람직하다. (절단부(710)의 폭(W3)은 흔히 소우 블레이드 수명과 같은 다른 고려사항들에 의해 종종 제약된다). 잔부(260)의 폭이 너무 작다면, 잔부(260)는 떨어져 개체화 동안 또는 후에 입자들을 생성하기 쉬울 수 있다. 반면, 잔부(260)의 폭이 너무 크다면, IC들(240)을 배치할 웨이퍼(100) 상에 가용한 면적이 불필요하게 소비된다. 일반적으로 웨이퍼 상으로의 다이 배치의 목적은 웨이퍼 상에 형성될 수 있는 완성된 다이의 수를 최대화하는 것이다. 잔부(260)의 폭의 감소로 완성된 다이들(110)이 웨이퍼(100) 상에 더 많게 되지 않는다면, 잔부(260)의 더 작은 폭에 의해 절약되는 면적은 잔부(260)의 더 큰 폭에 더 잘 할당될 수 있다.
이들 팩터들(factors)을 고려하는 일 실시예는 약 50 ㎛의 다이싱 스트리트(120) 폭(W1) 및 약 35 ㎛의 웨이퍼 소우 두께를 이용한다. 트렌치(250)의 폭(W2)은 약 5 ㎛이다. 10 ㎛의 유전체 스택(220) 두께를 갖는 디바이스에 있어서, 트렌치(250)의 어스펙트비는 약 2:1이다. 오프셋(W4)은 약 0.5 ㎛이다. 이때 잔부(260)의 폭(W5)은 약 2.0 ㎛이다. 다른 실시예들에서는 이들 파라미터들을 적합히 선택하여, 폭(W1)은 약 40 ㎛일 수 있고 폭(W5)은 약 1 ㎛일 수 있다. 이들 폭들은 앞서 기술된 트렌치(250)의 존재의 잇점들, 예를 들면 증가된 다이 수율들 및 신뢰성을 제공하면서 입자 생성을 수용가능한 수준으로 제한시키는데 충분한 간격 및 지지를 제공할 것으로 예상된다.
일부 통상적인 집적 회로 설계들은 전형적으로 결함 전파를 최소화하기 위해 80 ㎛ 또는 120 ㎛의 최소 스트리트 폭을 요구한다. 반대로, 본 개시의 범위 내의 실시예들은 스트리트 폭(W1)을 예를 들면, 50 ㎛ 이하로 낮출 수 있게, 즉 약 40% 내지 60%로 감소시킨다. 이러한 감소는 증가된 수의 다이가 제작 웨이퍼 상에 배치될 수 있게 한다. 예를 들면, 약 5 mm x 5 mm의 다이 크기를 갖는 집적 회로 디바이스를 가지는 300 mm 직경의 웨이퍼에 대해서, 80 ㎛으로부터 50 ㎛로의 스트리트 폭의 감소는 약 1 %만큼 웨이퍼당 다이들의 수를 증가시킨다. 120 ㎛으로부터 50 ㎛로의 스트리트 폭의 감소는 약 3%만큼 웨이퍼 당 다이 수를 증가시킨다. 웨이퍼 수율을 증가시키기 위해 끊임없이 몰고가는 업계에서 이러한 증가는 상당한 것이고 상업적으로 가치있다.
마지막으로, 도 3으로 가서, 선택적 단계(340)에서, 개체화된 다이(110)는 디바이스 패키지에 실장되고 이에 전기적으로 연결된다.
도 8은 다이(110)가 실장된 패키지(810)를 도시한 것이다. 패키지(810)는 제한 없이 볼 그리드 어레이(ball grid array; BGA) 패키지로서 도시되었다. 다이(110)는 여기에서 실시예들에 따라 형성된다.
본 출원에 관계된 당업자들은 다른 추가들, 삭제들, 대치들 및 수정들이 기술된 실시예들에 행해질 수 있음을 알 것이다.
100: 웨이퍼 110a, 110b: 다이
120: 다이싱 스트리트 210: 기판
220: 유전체 스택
220a, 220b, 220c, 220d: 유전층 240: 집적 회로
250: 트렌치 255: 다이 에지
260: 잔부 270: 실 링
510: 포토레지스트층 520, 520', 520": 개구
710: 절단부 810: 패키지

Claims (10)

  1. 반도체 디바이스에 있어서:
    기판 및 다이 에지(die edge)를 가지는 개체화된 다이;
    상기 기판 상에 위치된 상호연결 유전층;
    상기 상호연결 유전층 내에 위치된 상호연결들을 가지는 집적 회로;
    상기 상호연결 유전층 내에 위치된 트렌치(trench);
    상기 상호연결 유전층 내에 및 상기 트렌치와 상기 집적 회로 사이에 위치된 실 링(seal ring); 및
    상기 트렌치와 상기 다이 에지 사이에 위치된 상기 상호연결 유전층의 잔부(remnant)를 포함하는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    실질적으로 모든 상기 상호연결 유전층은 상기 트렌치 내에서 제거되는, 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 기판은 상기 트렌치의 바닥에서 노출되는, 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 상호연결 유전층은 저-k 유전층을 포함하는, 반도체 디바이스.
  5. 웨이퍼(wafer) 위에 형성된 복수의 집적 회로들을 가지는 상기 웨이퍼에 있어서:
    상기 웨이퍼 위에 위치된 상호연결 유전층;
    상기 상호연결 유전층 내에 각각의 상호연결들을 가지는 집적 회로들;
    상기 유전층 내에 및 상기 집적 회로들 사이에 위치된 실 링들; 및
    상기 상호연결 유전층 내에 및 상기 실 링들 사이에 위치된 트렌치들을 포함하는, 복수의 집적 회로들을 가지는 웨이퍼.
  6. 제 5 항에 있어서,
    상기 웨이퍼는 상기 트렌치에 의해 노출되는, 복수의 집적 회로들을 가지는 웨이퍼.
  7. 제 5 항에 있어서,
    상기 실 링은 구리 비아들(copper vias) 또는 트레이스들(traces)을 포함하는, 복수의 집적 회로들을 가지는 웨이퍼.
  8. 집적 회로 다이를 형성하는 방법에 있어서:
    기판 상에 위치된 제 1 집적 회로 및 제 2 집적 회로, 및 상기 제 1 집적 회로와 상기 제 2 집적 회로 사이의 스크라이브 스트리트(scribe street)를 가지는 웨이퍼를 제공하는 단계로서, 상기 제 1 및 제 2 집적 회로들은 상호연결 유전층, 상기 상호연결 유전층 내에 및 상기 제 1 집적 회로와 상기 스크라이브 스트리트 사이에 위치된 제 1 실 링, 및 상기 상호연결 유전층 내에 및 상기 제 2 집적 회로와 상기 스크라이브 스트리트 사이에 위치된 제 2 실 링을 포함하는, 상기 웨이퍼 제공 단계; 및
    상기 제 1 실 링이 제 1 트렌치와 상기 제 1 집적 회로 사이에 위치되도록 상기 상호연결 유전층에 상기 제 1 트렌치 및 제 2 트렌치를 형성하는 단계로서, 상기 제 2 실 링은 상기 제 2 트렌치와 상기 제 2 집적 회로 사이에 위치되고, 유전 스트립(dielectric strip)은 상기 제 1 트렌치와 상기 제 2 트렌치 사이에 위치되는, 상기 제 1 트렌치 및 제 2 트렌치 형성 단계를 포함하는, 집적 회로 다이 형성 방법.
  9. 제 8 항에 있어서,
    상기 제 1 및 제 2 집적 회로들을 개체화함으로써, 잔부가 다이 에지와 상기 제 1 트렌치 사이에 위치되도록 상기 다이 에지 및 상기 상호연결 유전층의 잔부를 형성하는 단계를 추가로 포함하는, 집적 회로 다이 형성 방법.
  10. 제 8 항에 있어서,
    상기 제 1 및 제 2 트렌치들을 형성하는 단계는 상기 기판을 노출시키는, 집적 회로 다이 형성 방법.
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