DE102015101837A1

DE102015101837A1 - Vorrichtung und Verfahren zur Verbesserung der Gleichtaktunterdrückung

Info

Publication number: DE102015101837A1
Application number: DE102015101837.3A
Authority: DE
Inventors: Jinhua NI; Dan Li
Original assignee: Analog Devices Global ULC
Current assignee: Analog Devices International ULC
Priority date: 2014-02-19
Filing date: 2015-02-09
Publication date: 2015-08-20
Anticipated expiration: 2035-02-10
Also published as: CN104852697A; DE102015101837B4; US9264002B2; US20150236662A1; CN104852697B

Abstract

Bei bestimmten Anwendungen sind Differenzverstärkers mit unendlicher Gleichtaktunterdrückung wünschenswert. Doch Widerstandsfehlanpassungen aufgrund von Mängeln bei der Herstellung schaffen eine endliche Gleichtaktunterdrückung in Differenzverstärkern, wodurch deren Leistung verschlechtert wird. Offengelegt werden eine Vorrichtung und ein Verfahren zur Verbesserung der Gleichtaktunterdrückung von Differenzverstärkern in der Praxis.

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Diese Erfindung betrifft im Allgemeinen die Elektronik und im Besonderen die Verbesserung der Gleichtaktunterdrückung von Differenzverstärkern.
Beschreibung der verwandten Technik
Ein in 1 dargestellter Differenzverstärker 106 verstärkt im Idealfall nur die Differenz zwischen den Spannungen Vip und Vin; in der Praxis verstärkt ein Differenzverstärker jedoch auch die Gleichtakteingangsspannung. Die Gleichtaktunterdrückung (Common Mode Rejection Ratio, CMRR) eines Differenzverstärkers ist ein Leistungsmaß, das als das Verhältnis zwischen der Differenzverstärkung des Differenzverstärkers zu seiner Gleichtaktverstärkung definiert wird. Benötigt wird ein Differenzverstärker mit einer verbesserten Gleichtaktunterdrückung.
KURZFASSUNG DER OFFENBARUNG
Eine Ausführungsform beinhaltet eine Vorrichtung, wobei die Vorrichtung Folgendes umfasst: einen ersten Schaltkreis, der konfiguriert ist, um eine Vorspannung zu erzeugen, die zumindest teilweise auf einer Gleichtaktspannung eines Differenzsignals basiert, das als Eingabe in einen Differenzverstärker bereitgestellt wird; und einen zweiten Schaltkreis, der konfiguriert ist, um die Vorspannung zu skalieren, um eine skalierte Vorspannung zu erzeugen und um die skalierte Vorspannung selektiv einem ersten Knoten oder einem zweiten Knoten eines ersten Rückkopplungspfades oder eines zweiten Rückkopplungspfades des Differenzverstärkers bereitzustellen, um eine Gleichtaktunterdrückung des Differenzverstärkers zu verbessern.
Eine Ausführungsform beinhaltet ein elektronisch realisiertes Verfahren zur Verbesserung der Gleichtaktunterdrückung eines Differenzverstärkers, wobei das Verfahren Folgendes umfasst: das Erzeugen einer Vorspannung mit einem ersten Schaltkreis, die zumindest teilweise auf einer Gleichtaktspannung eines Differenzsignals basiert, das als Eingabe in den Differenzverstärker bereitgestellt wird; das Skalieren der Vorspannung mit einem zweiten Schaltkreis, um eine skalierte Vorspannung zu erzeugen; das selektive Bereitstellen der skalierten Vorspannung einem ersten Knoten oder einem zweiten Knoten eines ersten Rückkopplungspfades oder eines zweiten Rückkopplungspfades des Differenzverstärkers, um die Gleichtaktunterdrückung des Differenzverstärkers zu verbessern.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Diese Zeichnungen und die dazugehörige Beschreibung werden bereitgestellt, um die speziellen Ausführungsformen der Erfindung zu veranschaulichen, und sind nicht einschränkend aufzufassen. Es zeigen:
1 ein Beispiel einer Anwendung, bei der eine Ausführungsform der Erfindung vorteilhaft genutzt werden kann, um einen Strom von Interesse zu erfassen.
2 den Fehler im Ausgangssignal eines Differenzverstärkers aufgrund einer endlichen Gleichtaktunterdrückung.
3 eine Ausführungsform einschließlich einer Ausgleichsschaltung zur Verringerung des Gleichtaktfehlers eines Differenzverstärkers.
4 eine Ausführungsform einer Ausgleichsschaltung zur Verringerung des Gleichtaktfehlers eines Differenzverstärkers.
5 eine erste Phase der Konfiguration einer Ausführungsform, die zur Kalibrierung der Ausgleichsschaltung in 3 in einer ersten und zweiten Phase genutzt wird.
6 eine zweite Phase der Konfiguration einer Ausführungsform, die zur Kalibrierung der Ausgleichsschaltung in 3 in einer ersten und zweiten Phase genutzt wird.
7 eine grafische Darstellung der Wellenform zur Veranschaulichung eines Beispiels der Kalibrierung für eine Ausgleichsschaltung.
AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
In der folgenden ausführlichen Beschreibung bestimmter Ausführungsformen werden verschiedene spezifische Ausführungsformen der Erfindung beschrieben. Die Erfindung kann jedoch in einer Vielzahl verschiedener Formen, wie von den Ansprüchen bestimmt und von ihnen abgedeckt, ausgeführt sein. In dieser Beschreibung wird Bezug auf die Zeichnungen genommen, wobei gleiche Bezugszeichen identische oder funktional ähnliche Elemente bezeichnen können.
Das Vorliegen einer relativ hohen Gleichtaktunterdrückung kann in vielen Situationen nützlich sein. So kann es zum Beispiel wünschenswert sein, den Stromfluss zu einem Verbraucher zu erfassen. Beispielsweise zeigt 1 eine Anordnung von Bauteilen, die in einem elektronischen Gerät zu finden sein können. Ein Klasse-D-Verstärker 104 wird verwendet, um einen Wandler oder Lautsprecher 102 anzusteuern. Wegen der Massefreiheit der Ausgänge des Klasse-D-Verstärkers 104 und des geschalteten Ausgangs kann die Feststellung des Ausgangsstroms relativ schwierig sein. Wenn beispielsweise der Wandler/Lautsprecher 102 ausfällt, dann sollte dieser Ausfall erfasst werden, um den Klasse-D-Verstärker 104 vor Schäden zu schützen.
Probleme mit dem Lautsprecher 102 können festgestellt werden, indem der Strom I_shunt, der einen zwischen die Knoten Vin und Vip geschalteten Widerstand R_shunt durchfließt, gemessen wird. Ein Ansatz für die Messung dieses Stroms besteht darin, einen Differenzverstärker 106 mit den Ausgängen Vop und Von und der Differenzverstärkung Gi zu nutzen. Gegeben wird der Strom von Interesse I_shunt durch (Vip – Vin)/R_shunt. Der Betrag (Vip – Vin) oder die Spannung über dem Widerstand R_shunt wird durch (Vop – Von)/Gi gegeben. I_shunt kann dann als (Vop – Von)/(R_shunt Gi) gemessen werden. Ein Analog-Digital-Wandler (ADC) 108 kann genutzt werden, um die Ausgangsspannungen des Differenzverstärkers zur weiteren Verarbeitung in eine digitale Form umzuwandeln.
Die Gleichtaktunterdrückung eines Verstärkers kann durch Widerstandsfehlanpassungen verschlechtert werden, die aufgrund von Mängeln bei der Herstellung des Verstärkers auftreten. Eine relativ schlechte Gleichtaktunterdrückung zu einer relativ unzuverlässigen Messung des Stroms Ishunt führen. 2 zeigt die Wirkung einer endlichen Gleichtaktunterdrückung in der Ausgangsspannung des Verstärkers 220. Bei identischen Eingangsspannungen Vip und Vin mit einem jeweils anliegenden Signal 202 erzeugt der Verstärker 220 aufgrund der endlichen Gleichtaktunterdrückung die Differenzausgangsspannungen 214, 216. In dem in 2 gezeigten Beispiel kann einer unendlichen Gleichtaktunterdrückung näher gekommen werden, wenn RS1 = RS2 und RF1 = RF2 und der Verstärker 220 ideal ist. Doch Mängel im Herstellungsprozess führen in der Regel zu RS1 ≠ RS2 und RF1 ≠ RF2, was an den Ausgängen des Verstärkers 220 zu einem Differenzsignal führt, auch wenn die Eingangssignale identisch sind. Die Differenzausgangsspannung aufgrund dieser Fehlanpassung wird angegeben durch
Dabei ist Vdd die an den Verstärker angelegte Speisespannung. 3 zeigt eine Ausführungsform des Differenzverstärkers 106. Für eine gegebene in einem Differenzverstärker A1 bestehende Fehlanpassung ist ein Strombetrag (amount of current) vorhanden, die, wenn sie in das entsprechende Rückführnetzwerk des Differenzverstärkers A1 eingespeist wird, den Gleichtaktfehler ausgleicht, wodurch die Ausgangsspannung des Differenzverstärkers A1 korrigiert wird. Wenn die Differenz zwischen den Ausgangsspannungen des Differenzverstärkers A1, also Vop – Von, ein positiver Betrag für eine positive Gleichtakteingangsspannung ist, dann verringert die Einspeisung eines Stroms Icn in den Knoten B des nicht invertierenden Rückführnetzwerks diesen positiven Betrag. Ebenso verringert, wenn die Differenz zwischen den Ausgangsspannungen Vop – Von ein negativer Betrag für eine positive Gleichtakteingangsspannung ist, die Einspeisung eines Stroms Icp in den Knoten A des invertierenden Rückführnetzwerks diesen negativen Betrag. Der Schaltkreis 310 als Teil seiner eigenen Schaltung oder Logikschaltung (siehe beispielsweise Block 510 von 5) kann den geeigneten Betragund die Richtung des Stroms, der zum Ausgleichen der Differenzausgangsspannung aufgrund der Gleichtakteingangsspannung genutzt wird, ermitteln und erzeugen.
Das Rückführnetzwerk des Differenzverstärkers 106 kann die Widerstände RF1a, RF1b, RF2a, RF2b, wie in 3 gezeigt, umfassen. In einigen Ausführungsformen können die Widerstände RF1a, RF2a einen um mehrere Größenordnungen höheren Widerstand besitzen als die Widerstände RF1b bzw. RF2b. Beispielsweise können die Widerstände RF1a, RF2a einen 10- bis 15-mal höheren Widerstand besitzen als die Widerstände RF1b bzw. RF2b. Mit der Auswahl dieser Widerstandswerte kann die Gleichtaktunterdrückungsleistung des Differenzverstärkers 106 weiter verbessert werden. Als nicht einschränkendes Beispiel können die Widerstände RF1a, RF1b, RF2a und RF2b 600, 40, 600 bzw. 40 Kiloohm aufweisen. Andere anwendbare Widerstandswerte lassen sich von einem Durchschnittsfachmann problemlos bestimmen.
4 zeigt eine Ausführungsform des Schaltkreises 310. Der Spannungs-Strom-Wandler (VI-Wandler) kann mittels eines Verstärkers A2, eines P-Kanal-Transistors MP, eines N-Kanal-Transistors MN, der Widerstände R1, R2, Rjp, Rjn, einer Stromquelle 410 und eines N-Kanal-Transistors MB realisiert werden, um die in den Eingangsspannungen des Verstärkers 106 vorhandene Gleichtaktspannung in einen Strom Icm umzuwandeln. Der Verstärker A2 kann ein Operationsverstärker sein. An seinem invertierenden Eingang empfängt der Verstärker A2 die Gleichtaktspannung Vocm, die erhalten werden kann durch einen Spannungsteiler mittels der Widerstände R1 und R2 zwischen der hohen und der niedrigen Speisespannung oder, im Falle von Verstärkern mit Massebezug, zwischen der Speisespannung und der Masse. An seinem nicht invertierenden Eingang empfängt der Verstärker A2 die Gleichtaktspannung der Eingangsspannungen des Differenzverstärkers 106 durch die Spannungsknoten sjp und sjn über die Widerstände Rjp und Rjn. Der Verstärker A2 steuert das Gate des Transistors MP an. Der Verstärker A2 und der Transistor MP befinden sich in einer negativen Rückkopplungsschleife, wodurch der Strom Icm basierend auf der Gleichtakteingangsspannung des Differenzverstärkers 106 erzeugt wird. An den Transistor MP kann durch eine Stromquelle 410 und die Transistoren MN und MB eine Vorspannung angelegt werden.
In einer Ausführungsform kann eine Stromspiegelanordnung der Transistoren MB, MN zusammen mit einer Stromquelle 410 verwendet werden, um an den Transistor MP eine Vorspannung anzulegen. Der als Diode geschaltete Transistor MB leitet den Strom Ibias von der Stromquelle 410. Wenn der Transistor MN die gleiche Größe hat wie der Transistor MB, sollte auch der Strom durch den Transistor MN Ibias sein. Der Strom Ibias, die Größen der Transistoren MB, MN und MP können für alle Transistoren so gewählt werden, dass sie im Sättigungsbereich arbeiten. So kann die Stromstärke Ibias beispielsweise 20 Mikroampere betragen. Andere anwendbare Stromstärken lassen sich vom Durchschnittsfachmann problemlos bestimmen. Der jeweilige Wert des Stroms Ibias kann in Abhängigkeit von den erwarteten Werten der Gleichtaktspannung Vocm unterschiedlich hoch sein. Der Mindestwert des Stroms Ibias hängt vom Höchstwert des Stroms Icm ab. Wenn die Knoten sjp und sjn eine höhere Spannung aufweisen als die Gleichtaktspannung Vocm, fließt der Strom Icm vom Knoten 1 in Richtung Drain des Transistors MN. Der Strom durch den Transistor MP wird dann durch Ibias-Icm gegeben. Um den Transistor MP in Sättigung zu halten, wird der Mindestwert des Stroms Ibias annähernd durch die folgende Gleichung angegeben:
wobei sjp(max) und sjn(max) die an den Eingängen des Verstärkers A1 an den Knoten sjp und sjn gemessenen Höchstspannungen sind. Der Strom Ibias wird außerdem so gewählt, dass er eine stabile negative Rückkopplungsschleife ermöglicht, die den Verstärker A2 und den Transistor MP einschließt. Auch andere Verfahren der Beaufschlagung mit Vorspannung können angewandt werden.
Hat die Leerlaufverstärkung des Verstärkers A2 einen hohen Wert, nähert sich die Spannung am nicht invertierenden Eingang des Verstärkers A2 einem Wert nahe dem Spannungswert am invertierenden Eingang des Verstärkers A2 an. Die Spannung am Knoten 1 sollte annähernd gleich der Gleichtaktspannung Vocm sein. Daher wird der Strom Icm in der Anordnung von 4 angegeben durch
Der Strom Icm ändert sich mit der an den Eingängen des Differenzverstärkers 106 anliegenden Gleichtaktspannung. Der den Transistor MP durchfließende Strom ist Ibias + Icm und der den Transistor MN durchfließende Strom ist Ibias. Ein Netz von binär gewichteten Transistoren MP(0) bis einschließlich MP(N – 1) kann angeordnet werden, um den den Transistor MP durchfließenden Strom zu spiegeln und zu skalieren und so einen Strom Idacp zu erzeugen. Die Größe der Transistoren MP(0)–MP(N – 1) steigt stufenweise vom Transistor MP(0) mit dem niedrigstwertigen Bit (LSB) als dem kleinsten Transistor bis zum Transistor MP(N – 1) mit dem höchstwertigen Bit (MSB) als dem größten Transistor der Gruppe, so dass jeder Transistor von MP(0) bis MP(N – 1) einen zweimal so großen Strombetrag leitet wie der jeweils kleinere Transistor davor. Alternativ können jedoch andere Gewichtungen verwendet werden. Der Drain eines jeden Transistors MP(0)–MP(N – 1) kann an einen Schalter eines PMOS-Schalters 402 mit N Bits angeschlossen werden. Ist ein bestimmter Schalter eingeschaltet, so wird der an diesen Schalter gekoppelte Transistor an den Ausgang gekoppelt, und dieser Transistor spiegelt und skaliert den den Transistor MP durchfließenden Strom und trägt so zum Strom Idacp bei. In ähnlicher Weise kann ein Netz von binär gewichteten Transistoren MN(0) bis einschließlich MN(N – 1) gekoppelt an einen NMOS-Schalter 404 mit N Bits angeordnet sein, um den den Transistor MN durchfließenden Strom zu spiegeln und zu skalieren und einen Strom Idacn zu erzeugen. Die Größe der Transistoren MN(0)–MN(N – 1) steigt ebenfalls stufenweise vom Transistor MN(0) mit dem niedrigstwertigen Bit (LSB) als dem kleinsten Transistor bis zum Transistor MN(N – 1) mit dem höchstwertigen Bit (MSB) als dem größten Transistor der Gruppe, so dass jeder Transistor von MN(0) bis MN(N – 1) einen zweimal so großen Strombetrag leitet wie der jeweils kleinere Transistor davor. Alternativ können jedoch andere Gewichtungen verwendet werden.
Die Veranschaulichung basiert auf dem Verstärker A2, der PMOS-Transistoren ansteuert, und einer Stromquelle 410, die NMOS-Transistoren mit Vorspannung beaufschlagt, doch in einer alternativen Ausführungsform kann der Verstärker A2 NMOS-Transistoren ansteuern und die Stromquelle 410 kann umkonfiguriert werden, um PMOS-Transistoren mit Vorspannung zu beaufschlagen. Außerdem können die hier beschriebenen NMOS- oder PMOS-Transistoren Transistoren entsprechen, die als Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) bezeichnet werden. Zwar sind die Begriffe „Metall“ und „Oxid“ im Namen der Vorrichtung vorhanden, doch es versteht sich, dass diese Transistoren Gates aus Materialien besitzen können, die keine Metalle sind, wie etwa Polysilizium, und dielektrische „Oxid“-Bereiche besitzen können, die aus anderen Dielektrika als Siliziumoxid bestehen, wie etwa Siliziumnitrid oder High-k-Dielektrika. In weiteren alternativen Ausführungsformen können Bipolartransistoren anstelle von NMOS- oder PMOS-Transistoren verwendet werden.
Der Schaltkreis 310 kann einen Binärcode Q entsprechend den Schaltern in den PMOS- und NMOS-Schaltern mit N Bits verwenden. Der Code Q mit N Binärstellen kann bestimmen, welche Schalter in den PMOS- und NMOS-Schaltern 402 und 404 mit N Bits eingeschaltet und welche ausgeschaltet sind. Die Ströme Idacp und Idacn werden dann angegeben durch:
Idacp-Idacn ergibt den Strom Idaco:
Der Stromkreis 310 als Teil seiner eigenen Konfiguration oder mit Verwendung einer zusätzlichen Schaltung kann bestimmen, ob der skalierte Strom in die invertierende oder nicht invertierende Rückkopplungsschaltung des Verstärkers A1 gespeist werden kann, um den Gleichtaktfehler am Ausgang des Verstärkers A1 am besten auszugleichen. In 4 kann der Strom Idaco in die invertierende Rückkopplungsschaltung des Verstärkers A1 über einen Vorzeichenschalter 408 gespeist werden, der den Strom Idaco über den Strom Icp zum Knoten A leitet, wenn der Zustand des Vorzeichenschalters 408 „Ein“ ist. Demgegenüber kann der Strom Idaco in die nicht invertierende Rückkopplungsschaltung des Verstärkers A1 über den Vorzeichenschalter 408 gespeist werden, der den Strom Idaco über den Strom Icn zum Knoten B leitet, wenn der Zustand des Vorzeichenschalters 408 „Aus“ ist.
Eine Konfiguration und ein Verfahren zur Kalibrierung des Verstärkers 106 durch Bestimmung des Zustands des Vorzeichenschalters 408 und des geeigneten Codes Q werden unter Bezugnahme auf 5, 6 und 7 beschrieben.
Die Ausgänge des Differenzverstärkers A1 sind an die Kondensatoren C1, C2 gekoppelt und werden als Eingänge in einen Komparator 512 bereitgestellt. Der Ausgang des Komparators 512 wird als Eingang in einen Steuerlogikschaltkreis 510 bereitgestellt, der den Binärcode Q mit N Bits und den Zustand des Vorzeichenschalters 408 bestimmt. Als ein nicht einschränkendes Beispiel kann der Steuerlogikschaltkreis 510 mittels schrittweiser Näherung realisiert werden. Alternativ können jedoch andere Verfahren, wie etwa die Brute-Force-Methode, angewandt werden. Im dargestellten Beispiel werden zwei Kalibrierungsphasen verwendet. In alternativen Ausführungsformen können jedoch mehr als zwei Phasen verwendet werden. Die Differenz zwischen den Phasen liefert einen Impuls zur Feststellung des Gleichtaktfehlers, der dann mittels Steuerung des Zustands des Vorzeichenschalters 408 und des Maßes an Skalierung reduziert werden kann. Phase 1 ist eine Rücksetzphase, bei der die Eingänge des Differenzverstärkers 106 an Masse liegen, die Eingänge des Komparators 512 über die Schalter 506 und 508 miteinander und mit der Gleichtaktspannung Vocm verbunden sind, wodurch die Kondensatoren C1 und C2 den Versatz des Verstärkers A1 und des Komparators 512 bezüglich der Gleichtaktspannung Vocm speichern. In Phase 2 sind die Eingänge des Differenzverstärkers 106 mit der hohen Speisespannung, beispielsweise Vdd, verbunden und vergleicht der Komparator 512 die Differenzausgangsspannungen des Verstärkers A1. Die Schalter 506 und 508 werden geöffnet und ermöglichen es so den Kondensatoren C1 und C2, die Spannungen an den Ausgängen des Differenzverstärkers A1 zu speichern. Wie nachfolgend beschrieben, nutzt der Steuerlogikschaltkreis 510 die Ausgangsspannung des Komparators 512 am Ende von Phase 2, um den Wert eines zu untersuchenden binären Bits zu bestimmen. Zur Bestimmung des zu verwendenden Skalierungsfaktors werden die Phasen 1 und 2 N-mal für jedes Bit in dem Binärcode Q mit N Bits wiederholt. Nachdem der Zustand des Vorzeichenschalters 408 und der Binärcode Q bestimmt sind, werden der PMOS-, der NMOS- und der Vorzeichenschalter 402, 404 bzw. 408 mittels dieser bestimmten Werte für die Dauer des Betriebs des Verstärkers 106 in ihrem Schaltzustand fixiert.
Der Betrieb des Schaltkreises 310, des Komparators 512 und des Steuerlogikschaltkreises 510 werden in einem Beispiel anhand der Kurvenbilder in 7 für einen Binärcode Q mit 6 Bits weiter erläutert. Das obere Kurvenbild in 7 ist eine grafische Darstellung einer an den Eingängen Vip und Vin des Differenzverstärkers G1 anliegenden Gleichtakttesteingangsspannung über der Zeit in Millisekunden (ms). Das untere Kurvenbild in 7 ist eine grafische Darstellung der an den Ausgängen des Differenzverstärkers 106 gemessenen Differenzspannung Vop – Von über der Zeit in Millisekunden (ms) als Ergebnis der an den Eingängen Vip und Vin des Differenzverstärkers 106 anliegenden Gleichtakttesteingangsspannung. Ziel ist es, den Binärcode Q und den Zustand des Vorzeichenschalters 408 zu finden, bei denen die infolge eines Bereichs von an den Eingängen Vip und Vin des Differenzverstärkers 106 anliegenden Gleichtakttesteingangsspannungen gemessene Differenzausgangsspannung Vop – Von als Reaktion auf den Bereich möglicher Gleichtakteingangsspannungen null oder nahe null ist.
Bei einem hohen Wert (high) zeigt das Signal „calib“ an, dass der Kalibrierungsprozess durchgeführt wird. Bei einem hohen Wert zeigt das Signal „done“ an, dass der Kalibrierungsprozess abgeschlossen ist. Das Signalvorzeichen bezeichnet den Zustand des Vorzeichenschalters 408, der bestimmt, in welcher Richtung der skalierte Strom eingespeist werden kann. Das Signal „clk“ bezeichnet das Taktsignal. Während der Zyklen mit hohen Taktzahlen werden die Operationen der Phase 1 durchgeführt, während die Operationen der Phase 2 während der Zyklen mit niedrigen Taktzahlen durchgeführt werden. Das Signal Q bezeichnet, welcher Binärcode Q getestet wird. Der Wert des Signals Q regelt, welche der Transistoren der binär gewichteten Schalter 402, 404 eingeschaltet und welche ausgeschaltet sind. In dem veranschaulichten Beispiel entspricht „1“ dem eingeschalteten Zustand und „0“ dem ausgeschalteten Zustand. Verschiedene Einstellungen werden getestet und entweder verwendet oder verworfen.
Die Kalibriervorgänge beginnen bei 0,1 ms. Von 0,15 ms bis 0,2 ms, was Phase 2 der Kalibriervorgänge entspricht, ist der Binärcode Q 000000 und der Zustand des Vorzeichenschalters 408 ist 1. Der Binärcode Q nur aus Nullen bedeutet, dass alle Schalter der NMOS- und PMOS-Schalter 402 und 404 von 4 ausgeschaltet sind und über den Schaltkreis 310 kein Strom eingespeist wird. Die Differenzausgangsspannung liegt bei nahe 35 Millivolt (mV). Dies zeigt, dass der Verstärker 106, der kalibriert wird, einen Gleichtaktfehler mit einem positiven Wert aufweist, weshalb mehr Strom in das nicht invertierende Rückführnetzwerk eingespeist werden muss, um die Differenzausgangsspannung zu verringern. Dann wird der Zustand des Vorzeichenschalters 408 auf „0“ gesetzt, um den skalierten Strom Icm über den Strom Icn zum Knoten B zu leiten. Der Zustand des Vorzeichenschalters 408 bleibt derselbe, und es werden verschiedene skalierte Versionen des Stroms Icm mittels unterschiedlicher Werte des Binärcodes Q getestet, um den Strom Icn zu bestimmen, der benötigt wird, um den Gleichtaktfehler auszugleichen, der im Taktzyklus 0,15 ms–0,2 ms festgestellt wurde, und um die Differenzausgangsspannung auf einen Wert nahe null zu bringen. Von 0,25 ms bis 0,3 ms werden die Operationen der Phase 2 mit dem Binärcode Q = 100000 durchgeführt. Die Differenzausgangsspannung wird auf einen negativen Wert nahe –10 mV gebracht. Dies zeigt, dass die Skalierung entsprechend dem Binärcode Q = 1000000 einen überschüssigen Strombetrag in das nicht invertierende Rückführnetzwerk einspeist. Der Binärcode Q = 1000000 entspricht den Transistoren MP(N – 1) mit dem höchstwertigen Bit (MSB) bzw. in diesem Beispiel MP(5) und MN(N – 1) bzw. in diesem Beispiel MN(5) in der eingeschalteten Stellung und leitend durch ihre jeweiligen PMOS- und NMOS-Schalter in den PMOS-Schaltern 402 mit N Bits und NMOS-Schaltern 404 mit N Bits. Da diese beiden Transistoren die Differenzausgangsspannung zu weit nach unten in den negativen Bereich bringen, bestimmt der Prozess, dass diese Transistoren für den Betrieb nicht eingeschaltet werden und die Schalter in den PMOS- und NMOS-Schaltern 402 und 404 mit N Bits entsprechend ihren Drains auf „Aus“ gestellt werden. Das höchstwertige Bit im Binärcode Q wird dann zurück auf null gesetzt.
Von 0,35 ms bis 0,4 ms werden Kalibriervorgänge der Phase 2 für den Binärcode Q = 010000 durchgeführt. Für den Binärcode Q = 010000 befinden sich die Schalter in den PMOS- und NMOS-Schaltern mit N Bits entsprechend MP(4) und MN(4) in der Position „Ein“. Die Differenzausgangsspannung wird auf nahe 15 mV heruntergebracht, was eine bessere Gleichtaktunterdrückung als der Ausgangswert von nahe 35 mV darstellt. Das Setzen des zweiten Bits auf 1 ist ein geeigneter Wert. Der Wert des zweithöchstwertigen Bits wird bei 1 belassen.
Von 0,45 ms bis 0,5 ms werden Kalibriervorgänge der Phase 2 mit dem Binärcode Q = 011000 durchgeführt. Für diesen Code wird die Differenzausgangsspannung auf nahe 1 mV heruntergebracht, was eine noch bessere Gleichtaktunterdrückungsleistung darstellt. Das Setzen des dritthöchstwertigen Bits auf 1 ist ein geeigneter Wert. Der Wert des dritthöchstwertigen Bits wird bei 1 belassen.
Von 0,55 ms bis 0,6 ms werden Kalibriervorgänge der Phase 2 für den Binärcode Q=011100 durchgeführt. Für diesen Code wird die Differenzausgangsspannung auf einen negativen Wert heruntergebracht. Da der Zustand des Vorzeichenschalters 408 bereits auf „0“ gesetzt ist, wodurch der skalierte Strom durch das nicht invertierende Rückführnetzwerk geleitet wird, werden die Codes, die zu einer negativen Differenzausgangsspannung führen, nicht verwendet, da kein Ausgleichsstrom zum invertierenden Rückführnetzwerk geleitet werden kann. Das Setzen des vierthöchstwertigen Bits auf 1 war deshalb nicht korrekt. Dieses Steuerbit wird dann bei 0 gehalten.
Von 0,65 ms bis 0,7 ms werden Kalibriervorgänge der Phase 2 für den Binärcode Q = 011010 durchgeführt. Für diesen Code wird die Differenzausgangsspannung auf einen negativen Wert heruntergebracht; deshalb wird dieses Steuerbit bei 0 gehalten. Von 0,75 ms bis 0,8 ms werden Kalibriervorgänge der Phase 2 für den Binärcode Q = 011001 durchgeführt. Für diesen Code wird die Differenzausgangsspannung auf einen negativen Wert heruntergebracht; deshalb wird dieses Steuerbit bei 0 gehalten. Von 0,85 ms bis 0,9 ms sind die Kalibriervorgänge abgeschlossen, da das letzte getestete Bit das niedrigstwertige Bit (LSB) war, und der Binärcode Q wird für den Verstärker, der in diesem Beispiel kalibriert wird, mit 011000 bestimmt. Für extreme Gleichtakttesteingangsspannungen, die ab 1 ms mit dem Binärcode Q = 011000 getestet werden, bleibt die Differenzausgangsspannung sehr nahe null, wodurch die Gleichtaktunterdrückungsleistung des Verstärkers 106 deutlich verbessert wird.

Claims

Vorrichtung umfassend: einen ersten Schaltkreis, der konfiguriert ist, um eine Vorspannung zu erzeugen, die zumindest teilweise auf einer Gleichtaktspannung eines Differenzsignals basiert, das als Eingabe in einen Differenzverstärker bereitgestellt wird, und einen zweiten Schaltkreis, der konfiguriert ist, um die Vorspannung zu skalieren, um eine skalierte Vorspannung zu erzeugen und um die skalierte Vorspannung selektiv einem ersten Knoten oder einem zweiten Knoten eines ersten Rückkopplungspfades oder eines zweiten Rückkopplungspfades des Differenzverstärkers bereitzustellen, um eine Gleichtaktunterdrückung des Differenzverstärkers zu verbessern.
Vorrichtung nach Anspruch 1, wobei der erste Rückkopplungspfad des Differenzverstärkers einen ersten Widerstand und einen zweiten Widerstand umfasst, die in Reihe angeordnet zwischen einem ersten Ausgang des Differenzverstärkers und einem ersten Eingang des Differenzverstärkers wirkgekoppelt sind, und der zweite Rückkopplungspfad des Differenzverstärkers einen dritten Widerstand und einen vierten Widerstand umfasst, die in Reihe angeordnet zwischen einem zweiten Ausgang des Differenzverstärkers und einem zweiten Eingang des Differenzverstärkers wirkgekoppelt sind.
Vorrichtung nach Anspruch 2, wobei der zweite Schaltkreis konfiguriert ist, um die Vorspannung an dem Knoten zwischen dem ersten Widerstand und dem zweiten Widerstand oder dem Knoten zwischen dem dritten Widerstand und dem vierten Widerstand bereitzustellen.
Vorrichtung nach einem der Ansprüche 1 bis 3, wobei der erste Schaltkreis konfiguriert ist, um die Vorspannung mittels einer negativen Rückkopplungsschleife zu erzeugen.
Vorrichtung nach einem der vorhergehenden Ansprüche, weiterhin umfassend: einen Steuerlogikschaltkreis, wobei der Steuerlogikschaltkreis konfiguriert ist, um den zweiten Schaltkreis dazu zu veranlassen, die Vorspannung mittels schrittweiser Näherung zu skalieren.
Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der zweite Schaltkreis konfiguriert ist, um die Vorspannung mittels binär gewichteter Transistoren zu skalieren.
Vorrichtung nach einem der Ansprüche 2 bis 6, wenn abhängig von Anspruch 2, wobei der erste Widerstand einen höheren Widerstand besitzt als der zweite Widerstand und der dritte Widerstand einen höheren Widerstand besitzt als der vierte Widerstand.
Vorrichtung nach einem der Ansprüche 1 bis 4, weiterhin umfassend: einen Steuerlogikschaltkreis, der konfiguriert ist, um zu bestimmen, ob eine Differenzbetriebsausgangsspannung des Differenzverstärkers positiv oder negativ ist; wobei der Steuerlogikschaltkreis konfiguriert ist, um den zweiten Schaltkreis dazu zu veranlassen, die Vorspannung dem ersten Rückkopplungspfad des Differenzverstärkers bereitzustellen, wenn die Differenzbetriebsausgangsspannung des Differenzverstärkers negativ ist, wobei sich der erste Rückkopplungspfad des Differenzverstärkers zwischen einem ersten Ausgang des Differenzverstärkers und einem invertierenden Eingang des Differenzverstärkers befindet; wobei der Steuerlogikschaltkreis weiterhin konfiguriert ist, um den zweiten Schaltkreis dazu zu veranlassen, die Vorspannung dem zweiten Rückkopplungspfad des Differenzverstärkers bereitzustellen, wenn die Differenzbetriebsausgangsspannung des Differenzverstärkers positiv ist, wobei sich der zweite Rückkopplungspfad des Differenzverstärkers zwischen einem zweiten Ausgang des Differenzverstärkers und einem nicht invertierenden Eingang des Differenzverstärkers befindet.
Vorrichtung nach Anspruch 8, wobei der zweite Schaltkreis konfiguriert ist, um die Vorspannung durch N Paare binär gewichteter Transistoren zu spiegeln und zu skalieren, der Steuerlogikschaltkreis weiterhin konfiguriert ist, um eine erste Operation durchzuführen, wenn ein Vorzeichenwert ein erster Zustand ist, wobei in der ersten Operation das N-te Paar im zweiten Schaltkreis die Vorspannung spiegelt und skaliert, wenn die Differenzbetriebsausgangsspannung des Differenzverstärkers ein negativer Wert ist, und das N-te Paar im zweiten Schaltkreis die Vorspannung nicht spiegelt und skaliert, wenn die Differenzbetriebsausgangsspannung ein positiver Wert ist, der Steuerlogikschaltkreis weiterhin konfiguriert ist, um die erste Operation für jedes Paar der N Paare binär gewichteter Transistoren im zweiten Schaltkreis zu wiederholen; die Steuerlogik weiterhin konfiguriert ist, um eine zweite Operation durchzuführen, wenn der Vorzeichenwert ein zweiter Zustand ist, wobei in der zweiten Operation das N-te Paar im zweiten Schaltkreis die Vorspannung spiegelt und skaliert, wenn die Differenzbetriebsausgangsspannung des Differenzverstärkers ein positiver Wert ist, und das N-te Paar im zweiten Schaltkreis die Vorspannung nicht spiegelt und skaliert, wenn die Differenzbetriebsausgangsspannung des Differenzverstärkers ein negativer Wert ist, der Steuerlogikschaltkreis weiterhin konfiguriert ist, um die zweite Operation für jedes Paar der N Paare binär gewichteter Transistoren im zweiten Schaltkreis zu wiederholen; wobei der zweite Schaltkreis die skalierte Vorspannung dem ersten Rückkopplungspfad bereitstellt, wenn der Vorzeichenwert der erste Zustand ist, und der Steuerlogikschaltkreis die skalierte Vorspannung dem zweiten Rückkopplungspfad bereitstellt, wenn der Vorzeichenwert der zweite Zustand ist.
Elektronisch realisiertes Verfahren zur Verbesserung der Gleichtaktunterdrückung eines Differenzverstärkers, umfassend: das Erzeugen einer Vorspannung mit einem ersten Schaltkreis, die zumindest teilweise auf einer Gleichtaktspannung eines Differenzsignals basiert, das als Eingabe in den Differenzverstärker bereitgestellt wird; das Skalieren der Vorspannung mit einem zweiten Schaltkreis, um eine skalierte Vorspannung zu erzeugen; das selektive Bereitstellen der skalierten Vorspannung an einem ersten Knoten oder einem zweiten Knoten eines ersten Rückkopplungspfades oder eines zweiten Rückkopplungspfades des Differenzverstärkers, um die Gleichtaktunterdrückung des Differenzverstärkers zu verbessern.
Verfahren nach Anspruch 10, wobei der erste Rückkopplungspfad des Differenzverstärkers einen ersten Widerstand und einen zweiten Widerstand umfasst, die in Reihe zwischen einem ersten Ausgang des Differenzverstärkers und einem ersten Eingang des Differenzverstärkers angeordnet sind, und der zweite Rückkopplungspfad des Differenzverstärkers einen dritten Widerstand und einen vierten Widerstand umfasst, die in Reihe zwischen einem zweiten Ausgang des Differenzverstärkers und einem zweiten Eingang des Differenzverstärkers angeordnet sind.
Verfahren nach Anspruch 11, weiterhin umfassend das Bereitstellen der Vorspannung an dem Knoten zwischen dem ersten Widerstand und dem zweiten Widerstand oder dem Knoten zwischen dem dritten Widerstand und dem vierten Widerstand.
Verfahren nach einem der Ansprüche 10 bis 12, weiterhin umfassend das Erzeugen der Vorspannung mittels einer negativen Rückkopplungsschleife.
Verfahren nach einem der Ansprüche 10 bis 13, weiterhin umfassend das Veranlassen des zweiten Schaltkreises mittels eines Steuerlogikschaltkreises dazu, die Vorspannung mittels schrittweiser Näherung zu skalieren.
Verfahren nach einem der Ansprüche 10 bis 14, wobei der zweite Schaltkreis konfiguriert ist, um die Vorspannung mittels einer Vielzahl von binär gewichteten Transistoren zu skalieren.
Verfahren nach einem der Ansprüche 11 bis 15, wenn abhängig von Anspruch 11, wobei der erste Widerstand einen höheren Widerstand besitzt als der zweite Widerstand und der dritte Widerstand einen höheren Widerstand besitzt als der vierte Widerstand.
Verfahren nach einem der Ansprüche 10 bis 13, weiterhin umfassend: Bestimmen mit einem Steuerlogikschaltkreis, ob eine Differenzbetriebsausgangsspannung des Differenzverstärkers positiv oder negativ ist; Veranlassen des zweiten Schaltkreises, die Vorspannung dem ersten Rückkopplungspfad des Differenzverstärkers bereitzustellen, wenn die Differenzbetriebsausgangsspannung des Differenzverstärkers negativ ist, wobei sich der erste Rückkopplungspfad des Differenzverstärkers zwischen einem ersten Ausgang des Differenzverstärkers und einem invertierenden Eingang des Differenzverstärkers befindet; Veranlassen des zweiten Schaltkreises, die Vorspannung dem zweiten Rückkopplungspfad des Differenzverstärkers bereitzustellen, wenn die Differenzbetriebsausgangsspannung des Differenzverstärkers positiv ist, wobei sich der zweite Rückkopplungspfad des Differenzverstärkers zwischen einem zweiten Ausgang des Differenzverstärkers und einem nicht invertierenden Eingang des Differenzverstärkers befindet.
Verfahren nach Anspruch 17, weiterhin umfassend: Spiegeln und Skalieren der Vorspannung mit dem zweiten Schaltkreis durch N Paare binär gewichteter Transistoren, Durchführen einer ersten Operation mit dem Steuerlogikschaltkreis, wenn ein Vorzeichenwert ein erster Zustand ist, wobei in der ersten Operation das N-te Paar im zweiten Schaltkreis die Vorspannung spiegelt und skaliert, wenn die Differenzbetriebsausgangsspannung des Differenzverstärkers ein negativer Wert ist, und das N-te Paar im zweiten Schaltkreis die Vorspannung nicht spiegelt und skaliert, wenn die Differenzbetriebsausgangsspannung ein positiver Wert ist, Wiederholen der ersten Operation mit dem Steuerlogikschaltkreis für jedes Paar der N Paare binär gewichteter Transistoren im zweiten Schaltkreis; Durchführen einer zweiten Operation mit dem Steuerlogikschaltkreis, wenn der Vorzeichenwert ein zweiter Zustand ist, wobei in der zweiten Operation das N-te Paar des zweiten Schaltkreises die Vorspannung spiegelt und skaliert, wenn die Differenzbetriebsausgangsspannung des Differenzverstärkers ein positiver Wert ist, und das N-te Paar im zweiten Schaltkreis die Vorspannung nicht spiegelt und skaliert, wenn die Differenzbetriebsausgangsspannung des Differenzverstärkers ein negativer Wert ist, Wiederholen der zweiten Operation mit dem Steuerlogikschaltkreis für jedes Paar binär gewichteter Transistoren im zweiten Schaltkreis; wobei der zweite Schaltkreis die skalierte Vorspannung für den ersten Rückkopplungspfad bereitstellt, wenn der Vorzeichenwert der erste Zustand ist, und der Steuerlogikschaltkreis die skalierte Vorspannung für den zweiten Rückkopplungspfad bereitstellt, wenn der Vorzeichenwert der zweite Zustand ist.
Vorrichtung zur Verbesserung der Gleichtaktunterdrückung eines Differenzverstärkers, umfassend: ein Mittel zum Erzeugen einer Vorspannung, die zumindest teilweise auf einer Gleichtaktspannung eines Differenzsignals basiert, das als Eingabe in den Differenzverstärker bereitgestellt wird; ein Mittel zum Skalieren der Vorspannung, um eine skalierte Vorspannung zu erzeugen, und ein Mittel zum selektiven Bereitstellen der skalierten Vorspannung an einem ersten Knoten oder einem zweiten Knoten eines ersten Rückkopplungspfades oder eines zweiten Rückkopplungspfades des Differenzverstärkers, um die Gleichtaktunterdrückung des Differenzverstärkers zu verbessern.