CN104852697A - 改善共模抑制比的装置和方法 - Google Patents

Abstract

本发明涉及改善共模抑制比的装置和方法。在某些应用中，具有无限共模抑制比的差分放大器是理想的。然而，由于在制造中缺陷电阻的不匹配造成在差分放大器中有限共模抑制比、降低了它们的性能。本发明公开了用于改善实际差分放大器共模抑制比的装置和方法。

Description

改善共模抑制比的装置和方法

技术领域

本发明一般涉及电子设备，并且更具体地，涉及改善差分放大器的共模抑制比。

背景技术

在图1中所示的差分放大器106仅理想地放大电压Vip和Vin之间的差；然而，实际的差分放大器也放大共模输入电压。差分放大器的共模抑制比(CMRR)定义为差分放大器的差分增益与其共模增益的比值的性能度量。所需要的是具有改善CMRR的差分放大器。

发明内容

一个实施方案包括一种装置，其中该装置包括被配置成至少部分基于作为输入到差分放大器的差分信号的共模电压而产生偏差的第一电路；和被配置成缩放该偏差以产生可缩放的偏差并选择性地提供可缩放的偏差到该差分放大器的第一反馈路径或第二反馈路径的第一节点或第二节点以改善差分放大器的共模抑制比的第二电路。

一个实施方案包括改善差分放大器共模抑制比的电子实现方法，其中该方法包括使用至少部分基于作为输入到差分放大器的差分信号的共模电压的第一电路而产生偏差；使用第二电路缩放偏差以产生可缩放的偏差；选择性地提供可缩放的偏差到该差分放大器的第一反馈路径或第二反馈路径的第一节点或第二节点以改善差分放大器的共模抑制比。

附图说明

本文中提供的这些附图和相关描述意在说明本发明的具体实施方案并不是限制性的。

图1示出本发明实施例可以有利地用于感测关注的电流的实施方案中应用的示例。

图2示出由于具有有限的共模抑制比(CMRR)的差分放大器的输出信号的误差。

图3示出包括用于降低差分放大器的共模误差的补偿电路的实施方案。

图4示出用于降低差分放大器的共模误差的补偿电路的实施方案。

图5示出用于校准在图3中第一和第二相的补偿电路的实施方案配置的第一相。

图6示出用于校准在图3中第一和第二相的补偿电路的实施方案配置的第二相。

图7是展示补偿电路校正示例的波形曲线图。

具体实施方式

某些实施方案的以下详细描述提出了本发明的具体实施方案的各种描述。然而，本发明可以通过权利要求书以许多不同方式定义和涵盖来体现。在本说明书中，参考附图中类似的附图标记可以指示相同或功能相似的元件。

在许多情况下具有相对高的共模抑制比是有用的。例如，对于感测电流到负载它是理想的。例如，图1示出了可以在电子设备中找到的组件的布置。D类放大器104用于驱动变换器或扬声器102。然而，由于D类放大器104和开关输出的输出浮动性质，输出电流的观测相对困难。例如，如果该变换器/扬声器102发生故障时，故障应被感测以保护D类放大器104免受损坏。

扬声器102的问题可以通过感测经过连接在节点Vin和Vip之间的电阻R_shunt的电流I_shunt进行检测。用于测量这种电流的方法是使用具有输出Vop和Von和差分增益Gi的全差分放大器106。关注的电流I_shunt由(Vip–Vin)/R_shunt给出。(Vip–Vin)的数量或电阻R_shunt两端电压由(Vop–Von)/Gi给出。而后，I_shunt可以由(Vop–Von)/(R_shunt.Gi)观察到。模数转换器(ADC)108可被用于将差分放大器的输出转换为用于进一步处理的数字形式。

目前由于放大器制造的不完善，放大器的共模抑制比(CMRR)因电阻不匹配而降低。相对低的CMRR使电流I_shunt的观测相对不可靠。图2演示了在放大器220的输出端具有有限的CMRR的效果。由于输入的Vip和Vin两个相同，每个承载信号202，由于有限的CMRR放大器220产生差分输出214、216。在图2所示示例中，如果RS1＝RS2和RF1＝RF2和放大器220是理想的那么无限CMRR可能被接近。然而，在制造过程中的缺陷导致通常RS1≠RS2和RF1≠RF2，即使输入信号相同时在放大器220的输出端引起差分信号。由于这种不匹配的差分输出由下式给出：

$\mathrm{Vod}=\frac{2\mathrm{Vicm}(\mathrm{\β}2-\mathrm{\β}1)+\mathrm{Vocm}(\mathrm{\β}1-\mathrm{\β}2)}{\mathrm{\β}1+\mathrm{\β}2},$     (等式1)

其中，

${\mathrm{\β}}_{\mathrm{1,2}}=\frac{{\mathrm{RS}}_{\mathrm{1,2}}}{{\mathrm{RS}}_{\mathrm{1,2}}+{\mathrm{RF}}_{\mathrm{1,2}}}$     (等式2)

$\mathrm{Vicm}=\frac{\mathrm{Vip}+\mathrm{Vin}}{2}$     (等式3)

并且，

$\mathrm{Vocm}=\frac{\mathrm{Vdd}}{2}$     (等式4)

其中Vdd是连接至放大器的电源电压。

图3示出了差分放大器106的实施方案。对于存在于差分放大器A1中给定的失配，如果供给到差分放大器A1的适当的反馈网络，存在的电流量将补偿共模误差，从而校正差分放大器A1的输出。如果差分放大器A1的输出端之间的差即Vop-Von对于正共模输入是正量，那么注入电流Icn到非反相反馈网络的节点B将减少该正量。类似地，如果输出端Vop-Von之间的差对于正共模输入是负量，那么注入电流Icp到反相反馈网络节点A将减少该负量。作为自身电路或逻辑电路(参见，例如，图5的方框510)部分的电路310可确定并生成用于抵消由于共模输入的差分输出的适当量和电流方向。

差分放大器106的反馈网络可以包括如图3所示的电阻器RF1a、RF1b、RF2a和RF2b。在一些实施方案中，电阻器RF1a、RF2a可以分别比电阻器RF1b、RF2b在电阻幅值上大几个数量级。例如，电阻器RF1a、RF2a可以分别比电阻器RF1b和RF2b大10至15倍的电阻。选择这些电阻器的比率可进一步改善差分放大器106的共模抑制性能。作为非限制性的示例，电阻器RF1a、RF1b、RF2a和RF2b可以分别是600、40、600和40千欧。电阻的其他适用量本领域的普通技术人员可以容易地确定。

图4示出了电路310的实施方案。V-I转换器可以使用放大器A2、P通道晶体管MP、N通道晶体管MN、电阻器R1、R2、Rjp、Rjn、电流源410以及转换存在于放大器106输入端到电流Icm的共模电压的N通道晶体管MB来实现。放大器A2可以是运算放大器。在其反相输入端，放大器A2接收共模电压Vocm，这可以通过在高和低电源电压之间使用电阻器R1和R2的电压分配器或者在电源电压和地面之间接地参考放大器的情况下获得。在其非反相输入端，放大器A2接收差分放大器106通过电阻器Rjp和Rjn通过电压节点sjp和sjn输入的共模电压。放大器A2驱动晶体管MP的栅极。放大器A2和晶体管MP是在负反馈回路上作为其结果是基于该差分放大器106的共模输入电压生成的电流Icm。晶体管MP可以与电流源410和晶体管MN与MB被偏差。

在一个实施方案中，为设置用于晶体管MP的偏差，可以使用连同电流源410的晶体管MB、MN的电流镜像布置。二极管连接的晶体管MB从电流源410传导电流Ibias。如果晶体管MN与晶体管MB的尺寸相同，通过晶体管MN的电流也应是Ibias。电流Ibias、MB、MN和MP的尺寸对于运行在饱和区中的所有晶体管可以被选择。电流Ibias的示例量可为20微安培。其他适用电流量本领域的普通技术人员可以容易地确定。电流Ibias的特定值可以基于共模电压Vocm预期值而有所不同。电流Ibias的最小值取决于电流Icm的最大值。当节点Sjp和Sjn上的电压比共模电压Vocm高时，电流Icm的方向是从节点1到晶体管MN的漏极。通过晶体管MP的电流随后通过Ibias-Icm被给出。为保持晶体管MP的饱和状态电流Ibias的最小值是由下式近似给出，

$\mathrm{Ibias}\left(\min \right)\≈\frac{\mathrm{sjp}\left(\max \right)-\mathrm{Vocm}}{\mathrm{Rjp}}+\frac{\mathrm{sjn}\left(\max \right)-\mathrm{Vocm}}{\mathrm{Rjn}}$     (等式5)

其中sjp(最大)和sjn(最大)是在放大器A1的节点sjp和sjn的输入端观察到的最大电压。电流Ibias还被选择以允许包括放大器A2和晶体管MP的稳定负反馈回路。偏差的其它方法也可以使用。

如果放大器A2的开环增益是高值，放大器A2的非反相输入端的电压收敛至接近放大器A2反相输入端的电压值。在节点1的电压应近似等于共模电压Vocm。因此，在图4布局中，电流Icm由下式给出：

$\mathrm{Icm}=\frac{\mathrm{sjp}-\mathrm{Vocm}}{\mathrm{Rjp}}+\frac{\mathrm{sjn}-\mathrm{Vocm}}{\mathrm{Rjn}}$     (等式6)

电流Icm随存在于差分放大器106输入端的共模电压而变化。通过晶体管MP的电流是Ibias+Icm并且通过晶体管MN的电流是Ibias。通过MP(N-1)的二进制加权晶体管MP(0)的网络可以被布置成镜像并缩放通过产生电流Idacp的晶体管MP的电流。晶体管MP(0)-MP(N-1)在尺寸上逐渐增加，从该组的最低有效位(LSB)晶体管MP(0)是最小晶体管到最高有效位(MSB)晶体管MP(N-1)是最大晶体管，使得从MP(0)到MP(N-1)的每个晶体管导通的电流量是以前它较小晶体管的两倍。然而，其他的加权也可以被使用。每个晶体管MP(0)-MP(N-1)的漏极可以连接到N位pmos开关402的开关。如果特定开关打开，耦合到开关晶体管被耦合到输出端，该晶体管镜像并缩放通过晶体管MP的电流贡献到电流Idacp。同样，通过MN(N-1)连接到N位NMOS开关404的二进制加权晶体管MN(0)网络可以被布置成镜像并缩放通过晶体管MN产生电流Idacn的电流。晶体管MN(0)-MN(N-1)在尺寸上逐渐增加，MN(0)是最小的晶体管增加，从该组的最低有效位(LSB)晶体管MN(0)是最小晶体管到最高有效位(MSB)晶体管MN(N-1)是最大晶体管，使得从MN(0)到MN(N-1)的每个晶体管导通的电流量是以前它较小晶体管的两倍。然而，其他的加权也可以被使用。

虽然所示放大器A2驱动pmos晶体管和偏差nmos晶体管的电流源410，在替代实施方案中，放大器A2可以驱动nmos晶体管并且电流源410可以被重新配置以偏差pmos晶体管。此外，这里描述的nmos或pmos晶体管可以对应于被称为金属氧化物半导体场效应晶体管(MOSFETs)的晶体管。同时，术语“金属”和“氧化”是存在于设备的名称，但可以理解的是这些晶体管可具有金属以外材料制成的栅极，诸如多晶硅等，并且可具有由氧化硅以外的电介质制成的电介质“氧化物”区域，如由氮化硅或高k电介质材料制成。在进一步的替代实施方案中，双极型晶体管可以被使用来代替nmos或pmos晶体管。

电路310可以使用对应于N位pmos和nmos开关的开关的二进制代码Q。代码Q具有N个二进制数位可确定其切换在N位pmos和nmos开关402和404上的开关状态。电流Idacp和Idacn而后由下式给出：

$I_{\mathrm{dacp}}=\frac{Q}{2^N-1}(\mathrm{Ibias}+\mathrm{Icm})$     (等式7)

$I_{\mathrm{dacn}}=\frac{Q}{2^N-1}\mathrm{Ibias}$     (等式8)

Idacp-Idacn给出电流Idaco：

$I_{\mathrm{daco}}=\frac{Q}{2^N-1}\mathrm{Icm}$     (等式9)

作为其自己配置的一部分或者使用额外的电路的电路310可确定该缩放电流是否可被送入放大器A1的反相或非反相反馈电路以便在放大器A1的输出端最佳地补偿共模误差。在图4中，电流Idaco可以经由标记开关408被送入到放大器A1的反相反馈电路，当标记开关408的状态为开时经由电流Icp引导电流Idaco到节点A。另一方面，电流Idaco可以经由标记开关408被送入到放大器A1的非反相反馈电路，当标记开关408的状态为关时经由电流Icn引导电流Idaco到节点B。

一种用于校准放大器106的通过确定标记开关408状态和相应代码Q的配置和方法可参考图5、6和7进行说明。

差分放大器A1的输出端被耦合到电容C1、C2并且作为输入提供给比较器512。比较器512的输出被作为输入提供给控制逻辑电路510，其决定了N位二进制代码Q和标记开关408的状态。作为非限制性的示例，控制逻辑电路510可使用逐次逼近来实现。然而，其它方法，如简单匹配，可以替代地使用。在图示的示例中，两个校准相被使用。然而，在替代实施方案中，多于两个相都可以被使用。相之间的差提供了刺激以观察共模误差，而后可以经由控制标记开关408的状态和缩放的量被减少。相1是复位相，其中该差分放大器106的输入端接地，比较器512的输入端通过开关506和508以及共模电压Vocm被连接在一起，相对于共模电压Vocm引起电容器C1和C2存储放大器A1和比较器512的偏移。在相2中，差分放大器106的输入端连接到高电源电压，例如Vdd，并且比较器512比较放大器A1的差分输出。开关506和508被打开以允许电容器C1和C2储存差分放大器A1输出端的电压。如下所述，控制逻辑电路510在相2的端部使用比较器512的输出以确定受调查的二进制位的值。为了确定要使用的缩放因子，相1和2被重复N次用于N位二进制代码Q的每一位。标记开关408的状态和二进制代码Q确定后pmos、nmos和标记开关402、404和408使用这些确定值被锁存用于放大器106运作的持续。

电路310、比较器512和控制逻辑电路510的运作使用图7中的用于6位二进制代码Q图形的示例被进一步解释。在图7的顶部图形是施加在差分放大器G1输入端Vip和Vin的共模测试输入电压与以毫秒(ms)为单位的时间的曲线图。图7中底部所示曲线图是在差分放大器106的输出端观察到的差分电压Vop–Von与以毫秒(ms)为单位的时间的曲线图作为差分放大器106的输入端Vip和Vin的共模测试输入电压的结果。目标是找到二进制代码Q和标记开关408的状态使得由于在差分放大器106输入端Vip和Vin的共模测试输入电压范围内观察到的差分输出Vop–Von是零或接近零以响应可能的共模输入值范围。

当高电平时，信号“calib”表示正在执行校准过程。当高电平时，信号“done”指示校准过程的完成。信号标记表示标记开关408的状态以确定经缩放电流可以被注入的方向。信号clk表示时钟信号。在高时钟周期，相1的操作被执行，而在低的时钟周期，相2的操作被执行。信号Q表示二进制代码Q被测试。该信号Q的值控制二进制加权开关402、404的晶体管的开启和关闭。在图示的示例中，“1”对应于开启而“0”对应于关闭。各种设置被测试、使用或拒绝。

从0.1毫秒开始，校准操作开始。从0.15毫秒到0.2毫秒，对应于校准操作的相2，二进制代码Q为000000并且标记开关408状态为1。所有为零的二进制代码Q意味着图4中nmos和pmos开关402和404的所有开关都关闭并且没有电流注入通过电路310。差分输出接近35毫伏。这表明放大器106在校准下具有正值的共模误差，因此注入更多电流至非反相反馈网络被需要以拉低差分输出。标记开关408的状态而后设置为0经由电流Icn引导缩放电流Icm的到节点B。标记开关408状态保持相同而电流Icm不同的缩放版本使用二进制代码Q的不同值被测试以确定电流Icn被需要去补偿在时钟周期0.15毫秒-0.2毫秒中观察到的共模误差并把该差分输出带到接近零的值。

从0.25毫秒到0.3毫秒，使用二进制代码Q＝100000相2操作被执行。差分输出被拉到接近-10毫伏的负值。这表明对应于二进制代码Q＝1000000的缩放注入过量电流进入非反相反馈网络。二进制代码Q＝1000000对应于最高有效位(MSB)晶体管MP(N-1)，或在本实施方案中的MP(5)，并且MN(N-1)，或在本实施方案中的MN(5)在开启的位置，并且通过在N位pmos开关402和N位nmos开关404各自的pmos和nmos开关进行引导。由于这两个晶体管拉低差分输出太远降至负值，该处理确定不打开这些晶体管操作并且pmos和nmosN位开关402和404相应于它们漏极中的开关被设置为关闭。二进制代码Q的最高有效位随后恢复到零。

从0.35毫秒到0.4毫秒，对于二进制代码Q＝010000相2校准操作被执行。对于二进制代码Q＝010000，对应于MP(4)和MN(4)在pmos和nmosN位开关中的开关是开启的。差分输出被拉到接近15毫伏，相比于接近35毫伏的初始值这是较好的共模抑制性能。设置第二位为1是适当的值。第二最高有效位的值被保持在1。

从0.45毫秒到0.5毫秒，使用二进制代码Q＝011000相2校准操作被执行。对于该代码差分输出被下拉到接近1毫伏这是也较好的共模抑制性能。设置第三最高有效位为1是适当的值。第三最高有效位的值被保持在1。

从0.55毫秒到0.6毫秒，对于二进制代码Q＝011100相2校准操作被执行。对于该代码差分输出被下拉到负值。由于标记开关408的状态已经被设置为0引导缩放电流通过非反相反馈网络，因为没有补偿电流可被引导到反相反馈网络导致负的差分输出电压的代码不被使用。设置第四最高有效位为1因此是不正确。该控制位而后被保持在0。

从0.65毫秒到0.7毫秒，对于二进制代码Q＝011010相2校准操作被执行。对于该代码差分输出被下拉到负值；因此，该控制位被保持在0。

从0.75毫秒到0.8毫秒，对于二进制代码Q＝011001相2校准操作被执行。对于该代码差分输出被下拉到负值；因此，该控制位被保持在0。

从0.85毫秒到0.9毫秒，因为最后位测试是最低有效位(LSB)，校准操作被完成并且对于本实施方案中校准下的放大器二进制代码Q被确定为011000。对于1毫秒后被测试的极端测试共模输入电压，使用二进制代码Q＝011000，差分输出保持非常接近零，从而显著改善了放大器106的CMRR性能。

Claims (19)

1.一种装置，包括：

被配置成至少部分基于作为输入到差分放大器的差分信号的共模电压而产生偏差的第一电路；和

被配置成缩放所述偏差以产生可缩放的偏差并选择性地提供可缩放的偏差到所述差分放大器的第一反馈路径或第二反馈路径的第一节点或第二节点以改善差分放大器的共模抑制比的第二电路。

2.如权利要求1所述的装置，其中所述差分放大器的第一反馈路径包括串联布置的第一电阻器和第二电阻器可操作地耦合在所述差分放大器的第一输出端和所述差分放大器的第一输入端之间，并且所述差分放大器的第二反馈路径包括串联布置的第三电阻器和第四电阻器可操作地耦合在所述差分放大器的第二输出端和所述差分放大器的第二输入端之间。

3.如权利要求2所述的装置，其中所述第二电路被配置以提供所述偏差到所述第一电阻器和第二电阻器之间的节点或到所述第三电阻器和第四电阻器之间的节点。

4.如权利要求1所述的装置，其中所述第一电路被配置以使用负反馈环路产生所述偏差。

5.如权利要求1所述的装置，还包括：

控制逻辑电路，其中所述控制逻辑电路被配置以使所述第二电路使用逐次逼近来缩放所述偏差。

6.如权利要求1所述的装置，其中所述第二电路被配置以使用二进制加权晶体管缩放所述偏差。

7.如权利要求2所述的装置，其中所述第一电阻器比第二电阻器电阻大，并且第三电阻器比第四电阻器电阻大。

8.如权利要求1所述的装置，还包括：

控制逻辑电路被配置以确定所述差分放大器的差模输出电压为正或为负；

其中所述控制逻辑电路被配置为当所述差分放大器的差模输出电压为负时使所述第二电路提供所述偏差到所述差分放大器的第一反馈路径，其中所述差分放大器的第一反馈路径在差分放大器的第一输出端和差分放大器的反相输入端之间；

其中所述控制逻辑电路还被配置为当所述差分放大器的差模输出电压为正时使所述第二电路提供所述偏差到所述差分放大器的第二反馈路径，其中所述差分放大器的第二反馈路径在差分放大器的第二输出端和差分放大器的非反相输入端之间。

9.如权利要求8所述的装置，其中：

所述第二电路被配置为通过N对二进制加权晶体管镜像并缩放所述偏差，

当标记值是第一状态时所述控制逻辑电路还被配置以执行第一操作，其中所述第一操作，当所述差分放大器的差模输出电压为负值时在所述第二电路中的所述第N对镜像和缩放所述偏差，并且当所述差模输出电压为正值时在所述第二电路中的所述第N对不镜像和缩放所述偏差，

对于所述第二电路中所述N对二进制加权晶体管中的每对所述控制逻辑电路还被配置以重复第一操作；

当所述标记值是第二状态时所述控制逻辑电路还被配置以执行第二操作，其中所述第二操作，当所述差分放大器的差模输出电压为正值时在所述第二电路中的所述第N对镜像和缩放所述偏差，并且当所述差分放大器的所述差模输出电压为负值时在所述第二电路中的所述第N对不镜像和缩放所述偏差，

对于所述第二电路中所述N对二进制加权晶体管中的每对所述控制逻辑电路还被配置以重复第二操作；

其中当所述标记值是第一状态时所述第二电路提供所述可缩放的偏差到所述第一反馈路径并且当所述标记值是第二状态时所述控制逻辑电路提供所述可缩放的偏差到所述第二反馈路径。

10.一种改善差分放大器共模抑制比的电子方式实现的方法，包括：

使用至少部分基于作为输入到所述差分放大器的差分信号的共模电压的第一电路而产生偏差；

使用第二电路缩放偏差以产生可缩放的所述偏差；

选择性地提供所述可缩放的偏差到所述差分放大器的第一反馈路径或第二反馈路径的第一节点或第二节点以改善所述差分放大器的所述共模抑制比。

11.如权利要求10所述的方法，其中所述差分放大器的第一反馈路径包括串联布置在所述差分放大器的第一输出端和所述差分放大器的第一输入端之间的第一电阻器和第二电阻器，并且所述差分放大器的第二反馈路径包括串联布置在所述差分放大器的第二输出端和所述差分放大器的第二输入端之间的第三电阻器和第四电阻器。

12.如权利要求11所述的方法，还包括提供所述偏差到所述第一电阻器和第二电阻器之间的节点或到所述第三电阻器和第四电阻器之间的节点。

13.如权利要求10所述的方法，还包括使用负反馈环路产生所述的偏差。

14.如权利要求10所述的方法，还包括使用控制逻辑电路使所述第二电路使用逐次逼近来缩放所述偏差。

15.如权利要求10所述的方法，其中所述第二电路被配置以使用多个二进制加权晶体管缩放所述偏差。

16.如权利要求11所述的方法，其中所述第一电阻器比第二电阻器电阻大，并且第三电阻器比第四电阻器电阻大。

17.如权利要求10所述的方法，还包括：

使用控制逻辑电路来确定所述差分放大器的差模输出电压为正或为负；

当所述差分放大器的差模输出电压为负时使所述第二电路提供所述偏差到所述差分放大器的第一反馈路径，其中所述差分放大器的第一反馈路径在差分放大器的第一输出端和差分放大器的反相输入端之间；

当所述差分放大器的差模输出电压为正时使所述第二电路提供所述偏差到所述差分放大器的第二反馈路径，其中所述差分放大器的第二反馈路径在差分放大器的第二输出端和差分放大器的非反相输入端之间。

18.如权利要求17所述的方法，还包括：

通过N对二进制加权晶体管在所述第二电路镜像并缩放所述偏差，

当标记值是第一状态时所述控制逻辑电路执行第一操作，其中所述第一操作，当所述差分放大器的差模输出电压为负值时在所述第二电路中的所述第N对镜像和缩放偏差，并且当所述差模输出电压为正值时在所述第二电路中的所述第N对不镜像和缩放偏差，

对于所述第二电路中所述N对二进制加权晶体管中的每对所述控制逻辑电路重复第一操作；

当所述标记值是第二状态时所述控制逻辑电路执行第二操作，其中所述第二操作，当所述差分放大器的差模输出电压为正值时在所述第二电路中的所述第N对镜像和缩放所述偏差，并且当所述差分放大器的所述差模输出电压为负值时在所述第二电路中的所述第N对不镜像和缩放所述偏差，

对于所述第二电路中所述N对二进制加权晶体管中的每对所述控制逻辑电路重复第二操作；

其中当所述标记值是第一状态时所述第二电路提供所述可缩放的偏差到所述第一反馈路径并且当所述标记值是第二状态时所述控制逻辑电路提供所述可缩放的偏差到所述第二反馈路径。

19.一种用于改善差分放大器的共模抑制比的装置，所述装置包括：

用于至少部分基于作为输入到所述差分放大器的差分信号的共模电压而产生偏差的机构；

用于缩放所述偏差以产生可缩放偏差的机构；和

用于选择性地提供所述可缩放的偏差到所述差分放大器的第一反馈路径或第二反馈路径的第一节点或第二节点以改善所述差分放大器的所述共模抑制比的机构。