-
In einer Vielzahl von Anwendungen ist es notwendig oder wünschenswert, den Zugriff auf bestimmte elektronische Bauelemente oder Funktionen vom Vorliegen eines gültigen Zugriffscodes abhängig zu machen, der in der Regel mit einem hinterlegten Code verglichen wird. Zur Erhöhung der Sicherheit ist es wünschenswert, dass ein solcher hinterlegter Code nicht ausgelesen werden kann und auch gegen Reverse Engineering geschützt ist.
-
Der Prozess des Reverse Engineering lässt sich im Allgemeinen durch die folgenden Schritte beschreiben: Entpacken des Chips, Ablichtung und Abtragung, Schicht für Schicht, von Leitbahnebenen des Leitbahnstapels bis zur Bauelementschicht der integrierten Schaltung, sowie aus der so gewonnenen Information die Extraktion der Netzliste der integrierten Schaltung. Für die Extraktion der Netzliste werden neben den Bildern der einzelnen Schichten Software-Programme genutzt, um die Verbindung der einzelnen in der integrierten Schaltung enthaltenen Bauelemente zu rekonstruieren.
-
Das Dokument
US 2010 / 0 031 376 A1 beschreibt einen Mikrochip, in dem ein Manipulationsversuch dadurch festgestellt werden kann, dass in elektrischer Pfad, der eine oder mehrere Verbindungen und eine an der Rückseite eines Mikrochips befestigte Metallplatte umfasst, abgetrennt oder anderweitig verändert wurde. Ein Manipulationsversuch kann auch als Reaktion auf das Vorhandensein eines elektrischen Pfades erkannt werden, der nicht vorhanden sein sollte.
-
US 2013 / 0 181 350 A1 offenbart eine elektrische Vorrichtung mit Durchkontaktierungen. Die Durchkontaktierungen enthalten dielektrische Strukturen, um zu verhindern, dass leitendes Material in den Durchkontaktierungen leitende Strukturen auf der Oberseite der Durchkontaktierungen mit leitenden Strukturen auf der Unterseite der Durchkontaktierungen elektrisch verbindet.
-
US 2010 / 0 213 974 A1 beschreibt Füllzellen, um eine integrierte Schaltung vor Reverse Engineering zu schützen und funktionelle Logikzellen zu tarnen.
-
Gemäß einem ersten Aspekt der Erfindung wird ein Halbleiterlogikbauelement vorgeschlagen, das eine Vergleichslogik mit einer Vielzahl von Vergleichslogikelementen umfasst, bei der
- - jedes Vergleichslogikelement entweder ausgebildet ist, ein Eingangssignal auf einen ersten Signalzustand zu testen oder ausgebildet ist, ein Eingangssignal auf einen zweiten zum ersten Signalzustand komplementären Signalzustand zu testen,
- - jedes Vergleichslogikelement aus einer für alle Vergleichslogikelemente gleichen Anordnung von Standardzellen aufgebaut ist, die innerhalb des Vergleichslogikelementes über eine Leitbahnstruktur verbunden sind, und wobei
- - diejenigen Vergleichslogikelemente, die ausgebildet sind, ein Eingangssignal auf den ersten Signalzustand zu testen, eine Leitbahnstruktur aufweisen und sich von denjenigen Vergleichslogikelementen, die ausgebildet sind, ein Eingangssignal auf den zweiten Signalzustand zu testen, ausschließlich durch räumliche Anordnung mindestens eines Schein-Vias innerhalb der jeweiligen Leitbahnstruktur unterscheiden, wobei das Schein-Via sich von einem Via darin unterscheidet, dass es im Gegensatz zum Via nicht leitfähig ist, indem seine Verfüllung zusätzlich zu einem Via-Metall eine Isolatorschicht aufweist,
wobei der hinterlegte Code hardwaremäßig in der Vergleichslogik implementiert und aus den von den Vergleichslogikelementen zu testenden ersten und zweiten Signalzuständen zusammengesetzt ist.
-
Die vorliegende Erfindung stellt ein Halbleiterlogikbauelement bereit, das eine gegen Reverse Engineering geschützte Hinterlegung eines Codes ermöglicht. Der Code ist dabei in der Vergleichslogik hardwaremäßig implementiert und setzt sich dabei aus den von den Vergleichslogikelementen zu testenden ersten und zweiten Signalzuständen zusammen, beispielweise aus Nullen und Einsen.
-
Ein Schein-Via, das neben dem Via-Metall eine Isolatorschicht aufweist, ist im Rahmen eines Reverse Engineering nicht optisch erkennbar. In einer Mikroskopieuntersuchung ergibt sich ein optischer Kontrast zwischen dem Schein-Via und einer ihn seitlich umgebenden Zwischenebenenisolationsschicht, ebenso wie zwischen einem Via und einer Zwischenisolationsschicht, so dass der Schein-Via als Durchkontaktierung und nicht als Isolator identifiziert wird. Insbesondere sind Via und Schein-Via bei einer Mikroskopieuntersuchung in der Draufsicht, wie sie für Reverse Engineering typisch sind, um das Bauteil nicht zu zerstören, nicht zu unterscheiden. Somit unterscheidet sich der Schein-Via in der Mikroskopieuntersuchung nicht von einem gewöhnlichen Via und wird nicht als unterbrochene elektrische Verbindung erkannt. Da sich die einzelnen Vergleichslogikelemente nur durch die räumliche Anordnung des mindestens einen Schein-Vias unterscheiden, sehen alle Vergleichslogikbauelemente in der Mikroskopieuntersuchung gleich aus und der Code ist über Reverse Engineering nicht oder nur mit sehr großem Aufwand rekonstruierbar.
-
Der einzige Unterschied zwischen Vergleichslogikelementen, die auf den ersten Signalzustand testen und solchen, die auf den zweiten Signalzustand testen besteht in der Anordnung von Schein-Via in der Leitbahnstruktur. Der Aufbau der Leitbahnstruktur geschieht in der Regel im sogenannten Back-End-Of-Line (BEOL). Dort kann eine Implementierung der einzelnen Vergleichslogikelemente besonders einfach über Maskentechniken realisiert werden. Somit bietet das erfindungsgemäße Halbleiterlogikbauelement eine besonders einfache Art der Implementierung verschleierter Vergleichslogiken.
-
Nachfolgend werden Ausführungsbeispiele des erfindungsgemäßen Halbleiterlogikbauelementes beschrieben. Die zusätzlichen Merkmale der Ausführungsbeispiele können miteinander kombiniert werden, um weitere Ausführungsbeispiele zu bilden, es sei denn sie sind ausdrücklich als Alternativen zueinander beschrieben.
-
Die Schichtdicke der Isolatorschicht im Schein-Via ist grundsätzlich nach unten hin nur dadurch begrenzt, dass die elektrische Isolationswirkung gegeben sein muss. Nach oben hin ist es vorteilhaft, eine typische Auflösungsgrenze von optischen Mikroskopen nicht zu überschreiten. Diese liegt etwa bei 100 nm. Vorteilhaft weist die Isolatorschicht eine Schichtdicke im Bereich von 40 bis 80 nm, vorzugsweise im Bereich von 55 bis 65 nm auf. Schichtdicken in diesem Bereich weisen zum Einen eine ausreichende Isolationswirkung auf und sind also zum Anderen ausreichend dünn, um optisch im Reverse Engineering Prozess nicht erfasst zu werden. Bevorzugt werden für die Isolatorschicht Materialien eingesetzt, deren Herstellung als dünne Schichten realisierbar ist und die darüber hinaus auch als dünne Schicht ihre Isolationswirkung entfalten. Geeignete Materialien für die Isolatorschicht sind beispielsweise Siliziumnitrid und Siliziumkarbid.
-
In einer Ausführungsform ist die Isolatorschicht eine Diffusionsbarriere für das Via-Metall oder für ein Metall einer Leitbahnebene oder für das Via-Metall und für das Metall der Leitbahnebene. Mit der Funktion der Isolatorschicht als Diffusionsbarriere wird die Langzeitstabilität der Leitbahnstruktur verbessert, da eine Eindiffusion von Metallen in die Isolatorschicht verhindert wird, die zu unerwünschten Überbrückungen der Isolatorschicht führen könnte.
-
In einer bevorzugten Ausführungsform weist der mindestens eine Schein-Via eine von der Isolatorschicht verschiedene Diffusionsbarrierenschicht zwischen der Isolatorschicht und dem Via-Metall oder zwischen der Isolatorschicht und dem Metall der Leitbahnebene oder zwischen der Isolatorschicht und dem Via-Metall und zwischen der Isolatorschicht und dem Metall der Leitbahnebene auf, wobei die Diffusionsbarrierenschicht eine Diffusionsbarriere für das Via-Metall oder für das Metall der Leitbahnebene oder für das Via-Metall und für das Metall der Leitbahnebene bildet. Die Diffusionsbarrierenschicht kann eine Diffusionsbarrierenfunktion der Isolatorschicht ergänzen, aber auch als alleiniger Diffusionsschutz wirken.
-
Es ist vorteilhaft, wenn die Diffusionsbarrierenschicht Titannitrid, Titan, Wolfram oder Wolframnitrid aufweist. Diese Materialien weisen einerseits eine gute elektrische Leitfähigkeit auf und stellen andererseits Diffusionsbarrieren für gängige Via-Metalle und Leitbahn-Metalle, wie beispielsweise Aluminium, Kupfer, Aluminium-Kupfer dar. In einigen Ausführungsbeispielen wird als Via-Metall Wolfram verwendet. Bevorzugte Ausführungsbeispiele verwenden Siliziumoxid, insbesondere Siliziumdioxid als Material der Zwischenebenen-Isolationsschicht.
-
In einer bevorzugten Ausführungsform des Halbleiterlogikbauelementes, umfasst jede Leitbahnstruktur
- - einen Leitbahnstapel mit einer ersten und einer zweiten Leitbahnebene sowie einer zwischen der ersten und zweiten Leitbahnebene angeordneten Zwischenebenen-Isolationsschicht,
- - mindestens ein Via, das sich in einer ersten Ausnehmung der Zwischenebenen-Isolationsschicht von der ersten bis zur zweiten Leitbahnebene durch die Zwischenebenen-Isolationsschicht erstreckt, wobei die erste Ausnehmung zur Bildung des Vias eine erste Verfüllung mit einem Via-Metall aufweist, so dass eine elektrisch leitfähige Verbindung zwischen Leitbahnen der ersten und der zweiten Leitbahnebene durch das Via gegeben ist, und
- - mindestens ein Schein-Via, das sich in einer zweiten Ausnehmung der Zwischenebenen-Isolationsschicht von der ersten bis zur zweiten Leitbahnebene durch die Zwischenebenen-Isolationsschicht erstreckt, wobei die zweite Ausnehmung zur Bildung des Schein-Vias eine zweite Verfüllung mit dem Via-Metall- und eine Isolatorschicht enthält, die eine elektrisch leitfähige Verbindung zwischen Leitbahnen der ersten und der zweiten Leitbahnebene durch das Schein-Via verhindert, wobei die Isolatorschicht aus einem zweiten Isolatormaterial gebildet ist, welches sich von einem ersten Isolatormaterial unterscheidet, aus dem die Zwischenebenen-Isolationsschicht gebildet ist.
-
Als erste und zweite Leitbahnebene, zwischen denen ein Schein-Via angeordnet ist, kommen alle Leitbahnebenen eines Leitbahnstapels in Frage. Da in der Regel mit zunehmender Entfernung einer Leitbahn von der Bauelementschicht einer integrierten Schaltung die Integration zusätzlicher Elemente in den Leitbahnstapel auf Grund größerer Freiheitsgrade in der Fertigung erleichtert wird, werden bevorzugt höhere Leitbahnebenen als die unterste Leitbahnebene eines Leitbahnstapels als erste und zweite Leitbahnebene verwendet. Die Isolatorschicht ist in einer Ausführungsform angrenzend an eine erste Leitbahn der ersten Leitbahnebene oder angrenzend an eine zweite Leitbahn der zweiten Leitbahnebene angeordnet. Aber auch die Anordnung der Isolatorschicht beabstandet von beiden Leitbahnen ist möglich, also auch beispielsweise in der Mitte eines Vias. In einer solchen Ausführungsform ist der Abstand zwischen Isolatorschicht und Leitbahn jeweils mit Via-Metall verfüllt.
-
In weiteren Ausführungsformen weist die erste Leitbahn oder die zweite Leitbahn angrenzend an die Zwischenebenenen-Isolationsschicht eine Leitbahn-Diffusionsbarrierenschicht auf, an die die Isolatorschicht unmittelbar angrenzend angeordnet ist. In diesen Ausführungsformen kann die Leitbahn-Diffusionsbarrierenschicht, die herkömmlich zwischen Leitbahn und Zwischenebenen-Isolationsschicht zur Vermeidung von Diffusion von Metallen aus der Leitbahnebene in die Zwischenebenen-Isolationsschicht eingesetzt wird, an der Stelle der zweiten Ausnehmung gleichzeitig als Diffusionsbarriere zum Schutz der Isolatorschicht dienen. Vorteilhaft weist die Leitbahn-Diffusionsbarrierenschicht Titannitrid, Titan, Wolframnitrid oder Wolfram auf. Geeignet sind die genannten Materialien jeweils allein, aber auch in Mischungen miteinander oder in Schichtstrukturen.
-
In einer Ausführungsform des Halbleiterlogikbauelementes weist jedes Vergleichslogikelement einen Inverter und eine AND-Zelle als Standardzellen auf. In einer weiteren Ausführungsform weist jedes Vergleichslogikelement zusätzlich zum Inverter und der AND-Zelle einen Tristate-Buffer auf.
-
Mit den genannten Standardzellen lässt sich, relativ einfach ein nicht auslesbarer Code implementieren.
-
Gemäß einem zweiten Aspekt betrifft die Erfindung eine integrierte Schaltung mit einem Halbleiterlogikbauelement gemäß dem ersten Aspekt der Erfindung. Die integrierte Schaltung teilt die Vorteile des Halbleiterlogikbauelementes.
-
Weitere Ausführungsbeispiele des erfindungsgemäßen Halbleiterlogikbauelementes werden nachfolgend anhand der Zeichnungen beschrieben.
-
Es zeigen:
- 1 eine schematische Darstellung von Ausschnitten einer Leitbahnstruktur eines Vergleichslogikelementes mit einem Via (1a) und einem Schein-Vias (1b);
- 2 schematisch eine Ausführungsform eines Halbleiterlogikbauelementes gemäß dem ersten Aspekt der Erfindung,
- 3 eine schematische Darstellung zweier Vergleichslogikelemente einer Ausführungsform eines Halbleiterlogikbauelementes,
- 4 schematische Wahrheitstabellen zu den in 3 gezeigten Vergleichslogikelementen
- 5 Schaltbilder zu Vergleichslogikelementen einer weiteren Ausführungsform eines Halbleiterlogikbauelementes
-
Nachfolgend wird auf die 1a und 1b parallel Bezug genommen und anhand dieser Figuren die Funktion einer Leitbahnstruktur mit Schein-Via für ein Vergleichslogikelement erläutert. 1a zeigt schematisch einen ersten Ausschnitt aus einer Leitbahnstruktur 100 eines Vergleichslogikelementes mit einer ersten Leitbahn 110 einer ersten Leitbahnebene 115 sowie einer zweiten Leitbahn 120 einer zweiten Leitbahnebene 125. Die Leitbahnen 110, 120 weisen dabei einen metallischen Kern 111, 121 sowie jeweils zwei Leitbahn-Diffusionsbarrierenschichten 112, 113, 122, 123 auf. Die Leitbahnen 110, 120 sind über ein Via 130 elektrisch miteinander verbunden. Das Via 130 erstreckt sich in einer Ausnehmung 131 einer Zwischenebenen-Isolationsschicht 135, typischerweise SiO2. Dabei ist die Ausnehmung mit einem Via-Metall 132 verfüllt. 4b zeigt schematisch einen weiteren Ausschnitt der Leitbahnstruktur 100 einer Vergleichslogik mit einem Schein-Via 230, das sich ebenso wie das Via 130 zwischen einer Leitbahn 210 der ersten Leitbahnebene 115 und einer Leitbahn 220 der zweiten Leitbahnebene 125 erstreckt. Das Schein-Via 230 ist in einer zweiten Ausnehmung 231 der Zwischenebenen-Isolationsschicht 135 angeordnet. Das Schein-Via 230 in der zweiten Ausnehmung 231 weist neben einem Via-Metall 232, hier Aluminium-Kupfer, eine Isolatorschicht 240 sowie eine Diffusionsbarrierenschicht 250 für das Via-Metall. Die Isolatorschicht 240 verhindert eine elektrische Verbindung zwischen der ersten Leitbahn 110 und der zweiten Leitbahn 120. Die Leitbahn-Diffusionsbarrienschicht 212 bildet hier eine Diffusionsbarriere für das Metall 211 der Leitbahn 210. Das Schein-Via ist mit Verfahren der optischen Mikroskopie nicht von einem Via 130 unterscheidbar. Im Falle eines Reverse Engineering-Prozesses wird somit eine elektrische Verbindung zwischen der ersten Leitbahn 210 und der zweiten Leitbahn 220 suggeriert, ohne dass eine solche elektrische Verbindung besteht. In der Analyse der Leitbahnstruktur führt dies zu falschen Ergebnissen und somit dazu, dass der eigentliche Aufbau der Leitbahnstruktur nicht reproduziert werden kann. Damit ist auch keine Reproduktion der Vergleichslogik und damit des in ihr hinterlegten ersten Schlüsselcodes möglich und dieser ist gegen Reverse Engineering geschützt. In der gezeigten Ausführungsform hat die Isolatorschicht 240 eine Schichtdicke von 58 nm. Sie besteht in der gezeigten Ausführungsform aus Siliziumnitrid. Das Material der Diffusionsbarrierenschicht 250 sowie der Leitbahn-Diffusionsbarrierenschichten 112, 113, 122, 123 ist vorliegend Titannitrid.
-
2 zeigt schematisch eine Ausführungsform eines Halbleiterlogikbauelementes 2000, umfassend eine Vergleichslogik 2100 mit einer Vielzahl von Vergleichslogikelementen 2110, 2120, 2190. Jedes Vergleichslogikelement 2110, 2120, 2190 ist entweder ausgebildet, ein Eingangssignal auf einen ersten Signalzustand, im vorliegenden Ausführungsbeispiel den Signalzustand 0, zu testen, oder ausgebildet, ein Eingangssignal auf einen zum ersten Signalzustand komplementären zweiten Signalzustand, im vorliegenden Ausführungsbeispiel den Signalzustand 1, zu testen. Dabei ist jedes Vergleichslogikelement 2110, 2120, 2190 aus einer für alle Vergleichslogikelemente gleichen Anordnung von Standardzellen aufgebaut, die innerhalb des Vergleichslogikelementes 2110, 2120, 2190 über eine Leitbahnstruktur verbunden sind. Diejenigen Vergleichslogikelemente, die ausgebildet sind, ein Eingangssignal auf den Signalzustand 0 zu testen, weisen dabei eine Leitbahnstruktur auf, die sich von derjenigen Leitbahnstruktur der Vergleichslogikelemente, die ausgebildet sind, ein Eingangssignal auf den zweiten Signalzustand 1 zu testen, ausschließlich durch räumliche Anordnung mindestens eines Schein-Vias, wie er beispielsweise in 1b dargestellt ist, innerhalb der Leitbahnstruktur, unterscheiden. Das Schein-Via ist hierbei ein isolierendes Via, dessen Verfüllung zusätzlich zu einem Via-Metall eine Isolatorschicht aufweist und das damit in einer Mikroskopieuntersuchung beispielsweise im Rahmen eines Reverse Engineering nicht von einem gewöhnlichen leitfähigen Via zu unterscheiden ist. Da sich die Vergleichslogikelemente, die ausgebildet sind, auf 0 zu testen, von denjenigen, die ausgebildet sind, auf 1 zu testen, lediglich durch die räumliche Anordnung des mindestens einen Schein-Vias unterscheiden, sind die Vergleichslogikelemente in einer Mikroskopieuntersuchung nicht voneinander zu unterscheiden und damit gegenüber des Engineering geschützt.
-
3 zeigt im Vergleich eine schematische Darstellung zwei Vergleichslogikelemente 310, 320 einer Ausführungsform eines Halbleiterlogikbauelementes. Das Vergleichslogikelement 310 ist ausgebildet, ein Eingangssignal 350 auf den Signalzustand 0 zu testen. Das Vergleichslogikelement 410 ist hingegen ausgebildet, ein Eingangssignal 450 auf 1 zu testen.
-
Die schematisch dargestellten Verbindungen sind in unterschiedlichen Metallisierungsebenen einer Leitbahnstruktur realisiert und umfassen zur Verbindung zwischen unterschiedlichen Metallisierungsebenen Vias. Die verschiedenen Metallisierungsebenen sind in der vorliegenden Darstellung auf eine Ebene projiziert. In der gezeigten Ausführungsform sind die nachfolgend näher beschriebenen Standardzellen unmittelbar aneinander angrenzend dargestellt. In weiteren Ausführungsformen können die Standardzellen aber auch voneinander beabstandet angeordnet sein oder weitere Standardzellen, die nicht zu jeweiligen Vergleichslogikelement gehören zwischen den Standardzellen angeordnet sein.
-
Die Anordnung der Standardzellen ist für beide Vergleichslogikelemente 310, 410 gleich und wird nachfolgend zunächst anhand des Vergleichslogikelementes 310 beschrieben. Verbunden meint in diesem Zusammenhang, dass Leitbahnen und Vias zwischen den einzelnen beschriebenen Elementen vorhanden sind, ohne dass eine elektrisch leitfähige Verbindung zwingend ist. Das Vergleichslogikelement 310 weist einen Inverter 311, einen Tristate-Buffer sowie des AND-Gatters 313 als Standardzellen auf. Die Verbindungen 320 von Inverter 311, Tristate-Buffer 312 und AND-Gatter 313 sind teilweise als Vias implementiert. Der Inverter 311 empfängt das Eingangssignal 350 an seinem Eingang 352, des Weiteren ist der Eingang des Eingangssignals 350 mit einem ersten Eingang 351 des AND-Gatter 313 verbunden. Der Ausgang 353 des Inverters ist mit dem Eingang 354 des Tristate-Buffer verbunden. Der Enable-Eingang 355 des Tristate-Buffers 312 ist mit den Potentialzuführungen 331, 332 verbunden. Der Ausgang des Tristate-Buffers 356 wiederum ist ebenfalls mit dem ersten Eingang 351 des AND-Gatters verbunden. Ein Enable-Signal 359 ist mit dem zweiten Eingang 357 des AND-Gatters verbunden. Am Ausgang 358 des AND-Gatters wird das Vergleichsergebnis 360 des Vergleichslogikelementes bereitgestellt. Vorstehendes gilt ebenso für die entsprechenden Standardzellen des Vergleichslogikelementes 410.
-
Die Unterschiede zwischen den beiden Vergleichslogikelementen 310 und 410 bestehen lediglich in der räumlichen Anordnung von Schein-Vias, die bestimmte der oben erläuterten Verbindungswege isolieren und so zu unterschiedlichen Funktionen der Vergleichslogikelemente führen.
-
Das Vergleichslogikelement 310 weist zwei Schein-Vias 341, 342 auf. Das erste Schein-Via 341 isoliert die Verbindung zwischen dem Eingangssignal 350 und dem ersten Eingang 351 des AND-Gatters 313. Das zweite Schein-Via 342 isoliert die Verbindung zwischen dem Tristate-Buffer 312 und der Potentialzuführung VDD 331.
-
Das Schein-Via 443 im Vergleichslogikelement 410 isoliert hingegen die Verbindung des Enable-Eingangs 355 des Tristate-Buffers 312 von der Potentialzuführung GND 332.
-
Die isolierende Funktion der Schein-Vias 341, 342, 443 ist in den vorliegenden Darstellungen durch Rechtecke symbolisiert, die breiter sind als die dargestellten Via-Verbindungen 320. Dies dient nur der Symbolisierung in der hier gezeigten schematischen Darstellung. In der Realität haben Via-Verbindungen mit Isolationsschicht, also Schein-Via und Via-Verbindungen ohne Isolationsschicht, also normale Via, gleiche Abmessungen und sind in einer Mikroskopieuntersuchung nicht voneinander zu unterscheiden. Die Funktionen der Vergleichslogikelemente 310 und 410 werden im Folgenden anhand der in 4 dargestellten Wahrheitstabellen näher erläutert.
-
4 zeigt zwei schematische Wahrheitstabellen zu den in 3 gezeigten Vergleichslogikelementen 310 und 410. Die Wahrheitstabellen 1310 und 1410 zeigen für das jeweilige Vergleichslogikelement 310 beziehungsweise 410 die Signalzustände in den verschiedenen Bestandteilen des Vergleichslogikelementes jeweils für den Fall des korrekten Eingangssignals.
-
In Wahrheitstabelle 1310 ergibt sich beim Eingangssignal 350 gleich 0 für die Vergleichslogikelement 310 ergibt sich als Ausgangswert des Inverters 311 eine logische 1. Der Tristate-Buffer 312 ist durch das Schein-Via 341 von der Potentialzuführung VDD 331 isoliert. Damit ergibt sich als Enable-Eingang für den Tristate-Buffer 312 die logische 0 der Potentialzuführung GND 332. Der vom Inverter übermittelte Eingangswert 1 des Tristate-Buffer 312 führt in Verbindung mit dem Enable-Signal 0 des Tristate-Buffers zur Ausgabe einer logischen 1 am Ausgang des Tristate-Buffers 312. Die Verbindung zwischen Eingangssignal 350 und AND-Gatter 313 ist durch den zweiten Schein-Via 342 unterbrochen. Damit lieferte das AND-Gatter 313 aufgrund der Eingänge einer logischen 1 vom Tristate-Buffer 312 sowie einer logischen 1 vom Enable-Signal 359 ebenfalls eine logische 1 und gibt damit an, dass das Eingangssignal 0 korrekt ist.
-
Im Falle des Vergleichslogikelementes 410 ist lediglich die Verbindung zwischen Tristate-Buffer 412 und Potentialzuführung GND 432 durch ein Schein-Via 443 unterbrochen. Damit liegt Enable-Eingang des Tristate-Buffers 412 grundsätzlich die logische 1 des VDD 431 an und es ergibt sich am Ausgang des Tristate-Buffers ein unbestimmter hochohmiger Zustand, hier symbolisiert durch den Buchstaben Z. Ein solches Signal sorgt dafür, dass sich das Bauelement verhält, als wäre sein Ausgang temporär von der Schaltung abgetrennt. Der Ausgang des Tristate-Buffers wird also vom nachfolgenden AND-Gatter nicht berücksichtigt.
-
Am AND-Gatter 413 ergibt sich damit bei Vorliegen des Eingangssignals 450 als logische 1 zusammen mit dem Enable-Signal 459 als logische 1 wiederum eine logische 1 als Ausgang 460 des AND-Gatters und damit für das Eingangssignal 1 die Ausgabe, dass es sich um ein korrektes Eingangssignal handelt.
-
In 5 sind Schaltbilder von Vergleichslogikelementen 510, 610 einer weiteren Ausführungsform eines Halbleiterlogikbauelementes dargestellt. Vergleichslogikelement 510 ist dabei ausgebildet auf 0 zu testen. Vergleichslogikelement 610 ist dabei ausgebildet auf 1 zu testen.
-
Die Vergleichslogikelemente 510 und 610 weisen jeweils einen Inverter 511, 611 sowie ein AND-Gatter 513, 613 auf. Das Vergleichslogikelement 510, das ausgebildet ist, auf 0 zu testen, weist eine leitfähige Verbindung zwischen dem Ausgang des Inverters und einem Eingang des AND-Gatters 513 auf, die direkte Verbindung zwischen Eingangssignal 550 und AND-Gatter ist durch einen Schein-Via blockiert und daher im Schaltbild nicht dargestellt. Im Falle des Vergleichslogikelementes 610 ist ein Schein-Via zwischen dem Ausgang des Inverters 611 und dem Eingang des AND-Gatters 613 implementiert. Die direkte Verbindung zwischen Eingangssignal 650 und Eingang des AND-Gatters 613 ist in diesem Vergleichslogikelement nicht blockiert. Ein Enable-Signal 559, 659 ist in beiden Fällen mit einem zweiten Eingang des AND-Gatters verbunden. Somit ergibt sich beim Vergleichslogikelement 510 als Ausgangsignal 560 eine logische 1, sofern das Eingangssignal eine logische 0 ist. Beim Vergleichslogikelement 610 ergibt sich als Ausgangssignal 660 eine logische 1, sofern das Eingangssignal eine 1 ist.
