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Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung, welches eine Zerteilung an der Soll-Zerteilungsposition mit hoher Positionsgenauigkeit durchführen kann, unabhängig von der Genauigkeit der Positionssteuerung der Zerteilungsklinge.
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Um ein Halbleitersubstrat zu zerteilen, wird in einer Oberseite des Halbleitersubstrats eine Nut angerissen bzw. eingeritzt und eine Zerteilung beginnend von der angerissenen Nut wird durch Ansetzen einer Zerteilungsklinge mit Druck auf die gegenüber liegende Oberseite bewirkt (siehe z. B.
1(b) in der
JP 2012-9517 A ).
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Es wurden Herstellungsverfahren zum Verbessern der Positionsgenauigkeit dieser Zerteilung vorgeschlagen. Z. B. wurde ein Herstellungsverfahren vorgeschlagen, bei welchem eine Hilfsnut zur Zerteilung an der Halbleiterwachstumsschichtseite in der Nähe einer Soll-Zerteilungsposition ausgebildet wird (siehe z. B.
JP 5151400 B ). Es wurde auch ein Herstellungsverfahren vorgeschlagen, bei welchem ein Aussparungsabschnitt, in dem keine besondere Halbleiterschicht und keine Isolierschicht existieren, in einem Bereich ausgebildet wird, in dem ein Anriss ausgebildet werden soll. Dieser soll einen Riss bilden, der senkrecht und linear von dem Anriss zur Oberseite gegenüber der Oberseite, in welcher der Anriss ausgebildet ist, verläuft (siehe z. B.
JP 4862965 B ). Es wurde auch ein Herstellungsverfahren vorgeschlagen, bei welchem ein Halbleitersubstrat geätzt wird, um eine Ausnehmung in einer Oberseite davon gegenüber der Oberseite, in welcher ein Anriss ausgebildet ist, auszubilden (siehe z. B.
JP 2001-284293 A ).
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Die herkömmlichen Techniken setzen voraus, dass die angerissene Nut und die Zerteilungsklinge in ihren Positionen einander gegenüberliegen, wenn die Zerteilungsklinge mit Druck auf die Oberseite gegenüber der Oberseite, in welcher der Anriss ausgebildet ist, angesetzt wird. Es gibt jedoch eine Möglichkeit, dass eine Fehlausrichtung zwischen den Positionen der angerissenen Nut und der Zerteilungsklinge abhängig vom Verschleißgrad der Zerteilungsklinge oder der Genauigkeit der Positionssteuerung auftritt. Es gibt deshalb ein Problem, dass die tatsächliche Zerteilung von der Soll-Zerteilungsposition abweicht.
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Bei dem Verfahren des Ätzens eines Halbleitersubstrats zum Ausbilden einer Ausnehmung wird die Ausnehmung nahe von Elektroden eines Halbleiterchips ausgebildet. Dieses Verfahren hat ein nachfolgend beschriebenes Problem. Wenn ein Hochtemperatur-Wärmebehandlungsprozessschritt zum Ausbilden einer ohmschen Verbindung zwischen dem Halbleiter und Elektroden in einer Endstufe des Waferherstellungsprozesses ausgeführt wird, wird das in der Ausnehmung freiliegende Halbleitersubstrat der Hochtemperaturumgebung ausgesetzt. Falls z. B. das Halbleitersubstrat aus InP gebildet ist, wird InP in der Hochtemperaturumgebung zersetzt, und durch die Zersetzung erzeugtes In setzt sich an den Elektrodenflächen durch Migration, Diffusion in die Atmosphäre oder dergleichen ab. An den Elektrodenflächen abgesetztes In bildet an der Luft ein In-Oxid, was die Adhäsion zwischen den Elektroden und einer mit den Elektroden verbundenen Goldverdrahtung verschlechtert. Auch ist nachteiligerweise der zusätzliche Prozessschritt des Ätzens des Halbleiters zum Bilden der Ausnehmung erforderlich.
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In Anbetracht der oben beschriebenen Probleme ist es eine Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen einer Halbleitervorrichtung zu schaffen, welche eine Zerteilung an der Soll-Zerteilungsposition mit hoher Positionsgenauigkeit unabhängig von der Genauigkeit der Positionssteuerung der Zerteilungsklinge durchführen kann.
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Diese Aufgabe wird gelöst durch ein Verfahren mit den Merkmalen des Anspruches 1.
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Das Verfahren zum Herstellen einer Halbleitervorrichtung enthält die Schritte: Ausbilden mehrerer Elektroden an einer ersten Hauptseite eines Halbleitersubstrats mit ersten und zweiten Hauptseiten, die in entgegengesetzte Richtungen zeigen; Ausbilden eines Zerteilungs-Induziermusters auf der ersten Hauptseite des Halbleitersubstrats, wobei sich das Zerteilungs-Induziermuster über eine Soll-Zerteilungsposition zwischen den mehreren Elektroden erstreckt, eine sich oberhalb der Soll-Zerteilungsposition erstreckende Ausnehmung aufweist und aus einem anderen Material als ein Material des Halbleitersubstrats gemacht ist; Ausbilden eines Anrisses in der zweiten Hauptseite des Halbleitersubstrats und an einer der Soll-Zerteilungspositionen zugewandten Position; und Zerteilen des Halbleitersubstrats mit dem Anriss und dem Zerteilungs-Induziermuster durch Ansetzen einer Zerteilungsklinge mit Druck auf die erste Hauptseite des Halbleitersubstrats.
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Die vorliegende Erfindung macht es möglich, eine Zerteilung an der Soll-Zerteilungsposition mit hoher Positionsgenauigkeit unabhängig von der Genauigkeit einer Positionssteuerung der Zerteilungsklinge durchzuführen.
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Bevorzugte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
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Obige sowie weitere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der folgenden Beschreibung besser verständlich. Darin zeigen:
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1 und 8 Draufsichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigen;
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2 bis 4 und 6 Perspektivansichten, die das Herstellungsverfahren zeigen;
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5 und 7 Schnittansichten, die das Herstellungsverfahren zeigen;
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9 eine Schnittansicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einem Vergleichsbeispiel zeigt;
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10 eine Draufsicht, die das Herstellungsverfahren zeigt;
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11 und 12 Schnittansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigen; und
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13 eine Schnittansicht, die ein Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
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Ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß den Ausführungsbeispielen der vorliegenden Erfindung wird Bezug nehmend auf die Zeichnungen beschrieben. Gleiche Komponenten sind durch die gleichen Bezugsziffern gekennzeichnet und auf ihre wiederholte Beschreibung wird verzichtet.
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Erstes Ausführungsbeispiel
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1 und 8 sind Draufsichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigen. 2 bis 4 und 6 sind Perspektivansichten, die das Herstellungsverfahren zeigen. 5 und 7 sind Schnittansichten, die das Herstellungsverfahren zeigen.
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Nachdem Halbleitersubstrate 2 in Blockform aus einem Wafer 1 gebildet sind, wie in 1 dargestellt, wird jedes Halbleitersubstrat 2 in einem Blockzustand durch Benutzen eines Aufnahmestempels 3 (Schlitz) und einer Zerteilungsklinge 4 in einen Stabzustand zerteilt, wie in 2 dargestellt. Das vorliegende Ausführungsbeispiel betrifft diese Zerteilung vom Blockzustand in den Stabzustand. Der gleiche Zerteilungseffekt kann jedoch auch im Fall der Anwendung auf eine Zerteilung von einem Stabzustand in einen Chipzustand erzielt werden.
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Im Zustand des Wafers 1 werden zuerst mehrere Elektroden 5 auf einer ersten Hauptseite jedes Halbleitersubstrats 2 mit ersten und zweiten Hauptseiten, die in entgegengesetzte Richtungen zeigen, ausgebildet. Das Material des Halbleitersubstrats ist z. B. InP oder GaAs. Als nächstes wird ein Zerteilungs-Induziermuster 8 auf der ersten Hauptseite jedes Halbleitersubstrats 2 gebildet. Als nächstes werden das Halbleitersubstrat 2 und die mehreren Elektroden 5 durch Durchführen einer Wärmebehandlung miteinander in ohmscher Weise verbunden, wobei sich das Zerteilungs-Induziermuster 8 über Soll-Zerteilungspositionen 6 erstreckt. Die Halbleitersubstrate 2 in Blockform werden danach aus dem Wafer 1 gebildet.
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Das Zerteilungs-Induziermuster 8 hat eine Ausnehmung 9, die sich oberhalb jeder Soll-Zerteilungsposition 6 erstreckt. Die Ausnehmung 9 hat im Schnitt eine Rechteckform. Das Zerteilungs-Induziermuster 8 ist aus einem anderen Material als das Halbleitersubstrat 2 gemacht. Insbesondere ist das Material des Zerteilungs-Induziermusters 8 ein beliebiges Material eines Isoliermaterials wie beispielsweise Siliziumdioxid oder Siliziumnitrid, eines einzelnen Metalls oder einer Legierung von Metallen und eines Metalloxids.
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Als nächstes werden, wie in 3 dargestellt, Anrisse bzw. angerissene Nuten 7 in der Hauptseite des Halbleitersubstrats 2 gegenüber der ersten Hauptseite gebildet. Die angerissenen Nuten 7 werden an solchen Positionen ausgebildet, dass sie den Soll-Zerteilungspositionen 6 zwischen den mehreren Elektroden 5 zugewandt sind. Wie in 4 und 5 dargestellt, wird das Halbleitersubstrat 2 danach auf dem Aufnahmestempel 3 platziert, und die Zerteilungsklinge 4 wird oberhalb des Halbleitersubstrats 2 platziert.
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Als nächstes wird, wie in 6 bis 8 dargestellt, das Halbleitersubstrat 2 mit den daran ausgebildeten angerissenen Nuten 7 und dem Zerteilungs-Induziermuster 8 durch Ansetzen der Zerteilungsklinge 4 mit Druck auf die erste Hauptseite des Halbleitersubstrats 2 zerteilt. Da das Zerteilungs-Induziermuster 8 mit der Ausnehmung 9 an der Soll-Zerteilungsposition 6 vorgesehen ist, wird eine durch Ansetzen der Zerteilungsklinge 4 mit Druck auf eine Position außerhalb der Soll-Zerteilungsposition 6 verursachte Biegebeanspruchung an der Ausnehmung 9 maximiert. Deshalb verläuft ein Riss 10 von der angerissenen Nut 7 zur Ausnehmung 9 und bildet eine Zerteilungsfläche.
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Die Wirkung des vorliegenden Ausführungsbeispiels wird im Vergleich zu einem Vergleichsbeispiel beschrieben. 9 ist eine Schnittansicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einem Vergleichsbeispiel zeigt, und 10 ist eine Draufsicht, die dieses Herstellungsverfahren zeigt. Das Zerteilungs-Induziermuster 8 existiert in dem Vergleichsbeispiel nicht. Deshalb wird, wenn durch Ansetzen der Zerteilungsklinge 4 mit Druck auf das Halbleitersubstrat 2 ein Biegemoment verursacht wird, die Biegebeanspruchung an der Kontaktstelle, an welcher die Zerteilungsklinge 4 das Halbleitersubstrat 2 in Blockform kontaktiert, maximiert. Demgemäß verläuft ein Riss 10 von der angerissenen Nut 7 zu der Kontaktposition und bildet eine Zerteilungsfläche, und es besteht die Möglichkeit, dass die Zerteilungsfläche von der Soll-Zerteilungsposition 6 abweicht. Es besteht deshalb eine Notwendigkeit, die Position der Zerteilungsklinge 4 an der Soll-Zerteilungsposition 6 exakt zu steuern.
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Da andererseits im vorliegenden Ausführungsbeispiel das Zerteilungs-Induziermuster 8 mit der Ausnehmung 9 an der Soll-Zerteilungsposition 6 vorgesehen ist, kann eine Zerteilung an der Soll-Zerteilungsposition 6 mit einer hohen Positionsgenauigkeit durchgeführt werden, unabhängig von der jeweiligen Genauigkeit der Positionssteuerung der Zerteilungsklinge 4. Da das Zerteilungs-Induziermuster 8 an der Soll-Zerteilungsposition 6 eine reduzierte Dicke hat, ohne irgendeine Aussparung zu bilden, kann außerdem eine Beschädigung des Halbleitersubstrats 2 verringert werden, welche verursacht werden könnte, wenn die Zerteilungsklinge 4 an der Soll-Zerteilungsposition 6 angesetzt wird.
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Das Buden der Ausnehmungen 9 in dem Zerteilungs-Induziermuster 8 kann durch Bearbeiten des das Zerteilungs-Induziermuster 8 bildenden Materials durch Fotolithografie und Ätzen ausgeführt werden. Es besteht deshalb im Gegensatz zum Stand der Technik keine Notwendigkeit, einen Prozessschritt zum Ausbilden der Ausnehmungen durch Ätzen des Halbleiters hinzuzufügen.
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Im vorliegenden Ausführungsbeispiel werden das Halbleitersubstrat 2 und die mehreren Elektroden 5 mittels einer Wärmebehandlung in ohmscher Weise miteinander verbunden, während sich das Zerteilungs-Induziermuster 8 über die Soll-Zerteilungspositionen 6 erstreckt. Deshalb liegt das Halbleitersubstrat 2 an den Soll-Zerteilungspositionen 6 nahe den Elektroden 5 nicht frei, wodurch ein Absetzen einer das Halbleitersubstrat 2 bildenden Substanz an den Oberflächen der Elektroden 5 im Wärmebehandlungsprozessschritt vermieden wird. Falls z. B. das Material des Halbleitersubstrats 2 InP ist, kann ein Absetzen von In an den Elektrodenflächen im Wärmebehandlungsprozessschritt verhindert werden. Es wird so eine Vermeidung einer Verschlechterung der Adhäsion zwischen den Elektroden 5 und einer mit den Elektroden 5 verbundenen Goldverdrahtung erzielt. Es ist jedoch notwendig, dass das Zerteilungs-Induziermuster 8 kein In enthält.
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Es ist bevorzugt, dass das Material des Zerteilungs-Induziermusters 8 ein Material eines Isoliermaterials wie beispielsweise Siliziumdioxid oder Siliziumnitrid, eines einzelnen Metalls oder einer Legierung von Metallen und eines Metalloxids ist. Deshalb kann ein Material, das üblicherweise als Material eines Isolierfilms oder von Elektroden in Halbleitervorrichtungen verwendet wird, auch als das Material des Zerteilungs-Induziermusters 8 verwendet werden, so dass keine Notwendigkeit besteht, das Material des Zerteilungs-Induziermusters 8 separat vorzubereiten.
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Es ist auch bevorzugt, dass das Material des Zerteilungs-Induziermusters 8 eine höhere Verformungsfestigkeit oder Biegefestigkeit als das Material des Halbleitersubstrats 2 hat. Der Beitrag der Verformungsfestigkeit des Zerteilungs-Induziermusters 8 ist dadurch gegenüber jener des Halbleitersubstrats 2 dominant gemacht, um zu gewährleisten, dass sich die Biegebelastung einfach an der Ausnehmung 9 im Zerteilungs-Induziermuster 8 konzentrieren kann und eine Zerteilung einfach an der Soll-Zerteilungsposition 6 auftreten kann.
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Da die Querschnittsform der Ausnehmung 9 im Zerteilungs-Induziermuster 8 rechteckig ist, ist der Unterschied zwischen der Biegebeanspruchung an der Ausnehmung 9 und der Biegebeanspruchung an anderen Stellen groß. Deshalb kann eine Steuerung der Geschwindigkeit, mit welcher die Zerteilungsklinge 4 mit Druck angesetzt wird, und der Kraft zum Ansetzen der Klinge einfach durchgeführt werden.
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Zweites Ausführungsbeispiel
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11 und 12 sind Schnittansichten, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigen. 11 zeigt einen Zustand vor dem Ansetzen der Zerteilungsklinge 4 mit Druck auf das Halbleitersubstrat 2. 12 zeigt einen Zustand, bei dem die Zerteilungsklinge 4 mit Druck auf das Halbleitersubstrat 2 angesetzt wird.
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Im vorliegenden Ausführungsbeispiel ist die Querschnittsform der Ausnehmung 9 im Zerteilungs-Induziermuster 8 U-förmig. Die Dicke des Halbleitersubstrats 2 ist an der tiefsten Stelle der U-förmigen Ausnehmung 9 minimiert. Deshalb wird eine durch Ansetzen der Zerteilungsklinge 4 mit Druck auf eine Position außerhalb der Soll-Zerteilungsposition 6 verursachte Biegebeanspruchung an der tiefsten Stelle der Ausnehmung 9 maximiert. Demgemäß verläuft ein Riss 10 von der angerissenen Nut 7 zur tiefsten Stelle der Ausnehmung 9 und bildet eine Zerteilungsfläche 9. Als Ergebnis kann eine Zerteilung mit einer höheren Positionsgenauigkeit bezüglich der Soll-Zerteilungsposition 6 im Vergleich zum ersten Ausführungsbeispiel realisiert werden.
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Drittes Ausführungsbeispiel
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13 ist eine Schnittansicht, die ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Im vorliegenden Ausführungsbeispiel ist die Querschnittsform der Ausnehmung 9 im Zerteilungs-Induziermuster 8 V-förmig. Auch in diesem Fall kann die gleiche Wirkung wie im zweiten Ausführungsbeispiel erreicht werden.
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Es ist offensichtlich, dass viele Modifikationen und Abwandlungen der vorliegenden Erfindung im Lichte der obigen Ausführungen möglich sind. Es ist deshalb selbstverständlich, dass die Erfindung im Schutzbereich der anhängenden Ansprüche auch anders als oben beschrieben in die Praxis umgesetzt werden kann.
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Die gesamte Offenbarung der am 28. Oktober 2013 eingereichten
japanischen Patentanmeldung 2013-223174 , einschließlich Beschreibung, Ansprüchen, Zeichnungen und Zusammenfassung, auf der die Priorität der vorliegenden Anmeldung basiert, wird hierdurch in ihrer Gesamtheit durch Bezugnahme integriert.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
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Zitierte Patentliteratur
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- JP 2012-9517 A [0002]
- JP 5151400 B [0003]
- JP 4862965 B [0003]
- JP 2001-284293 A [0003]
- JP 2013-223174 [0037]
