DE102014215674B4 - Halbleitervorrichtung und verfahren zum herstellen derselben - Google Patents

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Abstract

Halbleitervorrichtung, aufweisend:eine erste n--leitende Epitaxialschicht (200), die auf einer ersten Oberfläche eines n+-leitenden Siliziumkarbidsubstrates (100) mit einem stromführenden Bereich (A) und Abschlussbereichen (B), die an beiden Seiten des stromführenden Bereiches (A) positioniert sind, angeordnet ist;einer p-leitenden Epitaxialschicht (300), die auf der ersten n--leitenden Epitaxialschicht (200) angeordnet ist;eine Vielzahl von p+-Bereichen (500), die auf einem Teil der p-leitenden Epitaxialschicht (300) in dem stromführenden Bereich (A) angeordnet ist;einer zweiten n--leitenden Epitaxialschicht (400), die ebenfalls auf der p-leitenden Epitaxialschicht (300) angeordnet ist;einen n+-Bereich (600), der auf einem Teil der zweiten n-leitenden Epitaxialschicht (400) in dem stromführenden Bereich (A) angeordnet ist;einem ersten Graben (650), der in dem stromführenden Bereich (A) angeordnet ist;einem zweiten Graben (660), der in jedem Abschlussbereich (B) angeordnet ist;einer Gate-Isolierschicht (700), die in dem ersten Graben (650) angeordnet ist;einer Gate-Elektrode (800), die auf der Gate-Isolierschicht (700) angeordnet ist;einer Abschluss-Isolierschicht (720), die in dem zweiten Graben (660) angeordnet ist,eine Oxidschicht (710), die auf der Gate-Elektrode (800) angeordnet ist und bis zu der Abschluss-Isolierschicht (720) erweitert ist; undeine Source-Elektrode (900), die auf der Oxidschicht (710) in dem stromführenden Bereich (A) angeordnet ist;wobei eine Seite der Abschluss-Isolierschicht (720) die p-leitende Epitaxialschicht (300) und die zweite n--leitende Epitaxialschicht (400) berührt,wobei der n+-Bereich (600) berührt ist von der Source-Elektrode (900),und wobei jede der Vielzahl von p+-Bereichen (500) einen Teil der zweiten n--leitenden Epitaxialschicht (400) von einem anderen Teil der zweiten n--leitenden Epitaxialschicht (400) trennt.

Description

  • HINTERGRUND
  • (a) Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung, die Siliziumkarbid (SiC) enthält, und ein Verfahren zum Herstellen derselben.
  • (b) Beschreibung der verwandten Technik
  • Auf dem Gebiet der Halbleiterherstellung besteht aufgrund der Vergrößerung und hohen Kapazität von Anwendungen eine Notwendigkeit einer Leistungshalbleitervorrichtung mit einer hohen Durchschlagspannung bzw. Durchbruchspannung, einem hohen Strom und einer Hochgeschwindigkeits-Schaltcharakteristik.
  • Eine Siliziumkarbid-Leistungshalbleitervorrichtung (SiC-Leistungshalbleitervorrichtung wurde als Leistungshalbleitervorrichtung studiert, die zum Erfüllen von Erfordernissen einer hohen Durchbruchspannung und eines hohen Stroms und einer Hochgeschwindigkeits-Schaltcharakteristik aufgrund von Eigenschaften fähig ist, die jene einer Silizium-Leistungshalbleitervorrichtung (Si-Leistungshalbleitervorrichtung) überschreiten.
  • Bei einer Halbleitervorrichtung wird beim Anlegen einer Vorwärtsspannung die Halbleitervorrichtung in einen stromführenden Bereich, in dem Elektronen fließen, und Abschlussbereiche unterteilt, die an beiden Seiten des stromführenden Bereiches positioniert sind, wobei der Abschlussbereich ein fertiger Bereich einer Halbleitervorrichtung ist und eine Krümmung eines PN-Übergangs aufweist. Folglich wird beim Anlegen einer Rückwärtsspannung eine Sperrschicht entlang der Krümmung des PN-Übergangs gebildet und ein elektrisches Feld an der Krümmung des PN-Übergangs konzentriert und folglich wird die Durchbruchspannung der Halbleitervorrichtung verringert.
  • Beispiele für derartige Halbleitervorrichtungen sind beispielsweise in der US 2013 / 0099251 A1 und in der DE 10 2009 032 274 A1 beschrieben.
  • ZUSAMMENFASSUNG
  • Die vorliegende Erfindung schafft eine Halbleitervorrichtung mit den Merkmalen des Anspruchs 1 und ein Verfahren zum Herstellen einer Halbleitervorrichtung mit den Merkmalen des Anspruchs 11, mit den Vorteilen des Verhinderns, dass eine Sperrschicht außerhalb der Halbleitervorrichtung in einem Siliziumkarbid-MOSFET gebildet wird, auf den ein Grabengate angewandt wird.
  • Die p+-Bereiche können jeweils an beiden Seiten des ersten Grabens angeordnet sein und die zweite n--leitende Epitaxialschicht und der n+-Bereich können zwischen dem p+-Bereich und dem ersten Graben angeordnet sein.
  • Der p+-Bereich und die Abschluss-Isolierschicht können voneinander beabstandet sein und ein Abstand zwischen dem p+-Bereich und der Abschluss-Isolierschicht kann ca. 20 µm bis 100 µm betragen.
  • Die Halbleitervorrichtung kann ferner Folgendes enthalten: einen Gaterunner, der auf der Oxidschicht in jedem Abschlussbereich angeordnet ist; und eine Drain-Elektrode, die auf einer zweiten Oberfläche des n+-leitenden Siliziumkarbidsubstrates positioniert ist.
  • Kanäle können in der zweiten n--leitenden Epitaxialschicht an beiden Seiten des ersten Grabens und der p-leitenden Epitaxialschicht an beiden Seiten des Grabens angeordnet sein.
  • Die Kanäle können einen ersten Kanal, der in der p-leitenden Epitaxialschicht an beiden Seiten des Grabens angeordnet ist, und einen zweiten Kanal enthalten, der in der zweiten n-leitenden Epitaxialschicht an beiden Seiten des Grabens angeordnet ist.
  • Der erste Kanal kann ein Inversionsschicht-Kanal sein und der zweite Kanal kann ein Akkumulationsschicht-Kanal sein.
  • Eine Summe der Stärken der zweiten n--leitenden Epitaxialschicht und des n+-Bereiches, die zwischen dem p+-Bereich und dem ersten Graben angeordnet sind, kann gleich einer Stärke des p+-Bereiches sein.
  • Eine Dotierungskonzentration der ersten n--leitenden Epitaxialschicht kann gleich einer Dotierungskonzentration der zweiten n--leitenden Epitaxialschicht sein oder sich von derselben unterscheiden.
  • Eine Tiefe des ersten Grabens und eine Tiefe des zweiten Grabens können einander gleichen.
  • Der erste Graben kann durch den n+-Bereich, die zweite n-leitende Epitaxialschicht und die p-leitende Epitaxialschicht gehen und an einem Teil der ersten n--leitenden Epitaxialschicht ausgebildet sein.
  • An sich ist nach der beispielhaften Ausführungsform der vorliegenden Erfindung die Abschluss-Isolierschicht in dem Abschlussbereich der Halbleitervorrichtung angeordnet, um zu verhindern, dass eine Sperrschicht an der äußersten Seite der Halbleitervorrichtung ausgebildet wird.
  • Ferner ist die p-leitende Epitaxialschicht von dem stromführenden Bereich zu dem Abschlussbereich erweitert, um zu verhindern, dass ein elektrisches Feld in dem Abschlussbereich der Halbleitervorrichtung konzentriert wird.
  • Figurenliste
    • 1 ist eine Querschnittsansicht einer Halbleitervorrichtung nach einer beispielhaften Ausführungsform der vorliegenden Erfindung.
    • 2 ist ein Graph, der ein Simulationsergebnis von Durchbruchspannungen einer Halbleitervorrichtung nach dem Beispiel und einer Halbleitervorrichtung nach dem Vergleichsbeispiel 1 veranschaulicht.
    • 3 ist eine Darstellung, die ein Simulationsergebnis der Bildung einer Sperrschicht in einem Abschlussbereich einer Halbleitervorrichtung nach dem Vergleichsbeispiel 2 veranschaulicht.
    • 4 ist eine Darstellung, die ein Simulationsergebnis der Bildung einer Sperrschicht in einem Abschlussbereich einer Halbleitervorrichtung nach dem Beispiel zeigt.
    • 5 ist ein Graph, der ein Simulationsergebnis einer Durchbruchspannung gemäß einem Abstand zwischen einem zweiten Graben und einem p+-Bereich und einer Tiefe des zweiten Grabens in der Halbleitervorrichtung nach dem Beispiel veranschaulicht.
    • Die 6 bis 12 sind Darstellungen, die ein Verfahren zum Herstellen einer Halbleitervorrichtung nach einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung der Reihe nach veranschaulichen.
  • DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Nachstehend werden beispielhafte Ausführungsformen der vorliegenden Erfindung in Bezug auf die beiliegenden Zeichnungen detailliert beschrieben werden. Wie wohl jemand mit technischen Fähigkeiten erkennt, können die beschriebenen beispielhaften Ausführungsformen auf viele verschiedene Weisen modifiziert werden ganz ohne von dem Wesen oder Bereich der vorliegenden Erfindung abzuweichen. Im Gegenteil sind hierin eingebrachte beispielhafte Ausführungsformen vorgesehen, um die offenbarten Inhalte umfassend und vollständig zu machen und jemandem mit technischen Fähigkeiten das Wesen der vorliegenden Erfindung ausreichend zu übermitteln.
  • In den Zeichnungen ist die Stärke von Schichten, Filmen, Feldern, Bereichen etc. zur Klarheit übertrieben. Es wird klar sein, dass wenn eine Schicht bezeichnet wird „auf“ einer anderen Schicht oder einem anderen Substrat zu sein, sich dieselbe direkt auf der anderen Schicht oder dem anderen Substrat befinden kann oder eine dritte Schicht, die zwischen denselben liegt, auch vorhanden sein kann. Überall in der Beschreibung bezeichnen ähnliche Bezugsnummern ähnliche Elemente.
  • Es ist klar, dass der Ausdruck „Fahrzeug“ oder „Fahrzeug-“ oder ein anderer ähnlicher Ausdruck, der hierin verwendet wird, Kraftfahrzeuge im Allgemeinen enthält, wie beispielsweise Personenkraftwagen, die Geländefahrzeuge (SUV), Busse, Lastwagen, verschiedene Geschäftswagen enthalten, Wasserfahrzeuge, die eine Vielzahl von Booten und Schiffen enthalten, Luftfahrzeuge und Ähnliches, und Hybridfahrzeuge, Elektrofahrzeuge, Plug-In-Hybridelektrofahrzeuge, Fahrzeuge mit Wasserstoffantrieb und andere Fahrzeuge mit alternativen Brennstoffen enthält (z.B. Brennstoffe, die aus anderen Rohstoffen als Erdöl gewonnen werden). Wie hierin bezeichnet, ist ein Hybridfahrzeug ein Fahrzeug, das zwei oder mehr Leistungsquellen aufweist, wie beispielsweise sowohl benzinbetriebene als auch elektrisch betriebene Fahrzeuge.
  • Die hierin verwendete Terminologie dient nur zum Zweck des Beschreibens bestimmter Ausführungsformen und soll die Erfindung nicht beschränken. Wie hierin verwendet, sollen die Singularformen „ein/eine“ und „der/die/das“ auch die Pluralformen enthalten, sofern der Kontext dies nicht anderweitig klar erkennen lässt. Es wird zudem klar sein, dass die Ausdrücke weist „auf" und/oder „aufweisend“, wenn in dieser Beschreibung verwendet, das Vorhandensein der genannten Merkmale, ganzen Zahlen, Schritte, Operationen, Elemente und/oder Bauteile spezifizieren, aber nicht das Vorhandensein oder den Zusatz von einem/einer oder mehreren anderen Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen, Bauteilen und/oder Gruppen derselben ausschließen. Wie hierin verwendet, enthält der Ausdruck „und/oder“ jedes beliebige und alle Kombinationen von einem oder mehreren der assoziierten, aufgelisteten Elemente.
  • 1 ist eine Querschnittsansicht einer Halbleitervorrichtung nach einer beispielhaften Ausführungsform der vorliegenden Erfindung.
  • In Bezug auf 1 sind bei einer Halbleitervorrichtung nach der beispielhaften Ausführungsform eine erste n--leitende Epitaxialschicht 200, eine p-leitende Epitaxialschicht 300 und eine zweite n--leitende Epitaxialschicht 400 der Reihen nach auf einer ersten Oberfläche eines n+-leitenden Siliziumkarbidsubstrates 100 angeordnet. Das n+-leitende Siliziumkarbidsubstrat 100 enthält einen stromführenden Bereich A und Abschlussbereiche B, die an beiden Seiten des stromführenden Bereiches A positioniert sind.
  • Insbesondere ist der stromführende Bereich A ein Bereich, in dem Elektronen fließen, wenn eine Vorwärtsspannung angelegt ist. Dotierungskonzentrationen der ersten n+-leitenden Epitaxialschicht 200 und der zweiten n--leitenden Epitaxialschicht 400 können einander gleichen oder sich voneinander unterscheiden.
  • Ein n+-Bereich 600 ist auf einem Teil der zweiten n--leitenden Epitaxialschicht 400 in dem stromführenden Bereich A angeordnet und ein p+-Bereich 500 ist auf einem Teil der p-leitenden Epitaxialschicht 300 in dem stromführenden Bereich A angeordnet.
  • Ein erster Graben 650 ist in der ersten n--leitenden Epitaxialschicht 200, der p-leitenden Epitaxialschicht 300, der zweiten n--leitenden Epitaxialschicht 400 und dem n+-Bereich 600 in dem stromführenden Bereich A angeordnet. Der erste Graben 650 geht durch die p-leitende Epitaxialschicht 300, die zweite n--leitende Epitaxialschicht 400 und den n+-Bereich 600 und ist in einem Teil der ersten n--leitenden Epitaxialschicht 200 ausgebildet.
  • Der p+-Bereich 500 ist von dem ersten Graben 650 getrennt und die p+-Bereiche 500 sind jeweils an beiden Seiten des ersten Grabens 650 angeordnet. Die zweite n--leitende Epitaxialschicht 400 und der n+-Bereich 600 sind zwischen dem ersten Graben 650 und dem p+-Bereich 500 angeordnet. Eine Summe der Stärken der zweiten n--leitenden Epitaxialschicht 400 und des p+-Bereiches 600, die zwischen dem ersten Graben 650 und dem p+-Bereich 500 angeordnet sind, ist im Wesentlichen gleich einer Stärke des p+-Bereiches 500.
  • Ein zweiter Graben 660 ist in der ersten n--leitenden Epitaxialschicht 200 in dem Abschlussbereich B angeordnet.
  • Eine Seite des zweiten Grabens 660 ist in der p-leitenden Epitaxialschicht 300 und der zweiten n--leitenden Epitaxialschicht 400 positioniert. Tiefen des ersten Grabens 650 und des zweiten Grabens 660 können einander gleichen.
  • Eine Gate-Isolierschicht 700 ist in dem ersten Graben 650 ausgebildet und eine Gate-Elektrode 800 ist auf der Gate-Isolierschicht 700 angeordnet. Eine Oxidschicht 710 ist auf der Gate-Elektrode 800, der Gate-Isolierschicht 700 und der zweiten n--leitenden Epitaxialschicht 400 angeordnet. Die Gate-Elektrode 800 füllt im Wesentlichen den ersten Graben 650 und die Gate-Isolierschicht 700 und die Oxidschicht 710 können aus Siliziumdioxid (SiO2) bestehen.
  • Eine Abschluss-Isolierschicht 720 ist in dem zweiten Graben 660 angeordnet. Die Abschluss-Isolierschicht 720 besteht aus dem gleichen Material wie die Gate-Isolierschicht 700 und die Oxidschicht 710. Die Abschluss-Isolierschicht 720 ist mit der Oxidschicht 710 verbunden und die Seite der Abschluss-Isolierschicht 720 berührt die erste n--leitende Epitaxialschicht 200, die p-leitende Epitaxialschicht 300 und die zweite n--leitende Epitaxialschicht 400. Insbesondere sind der p+-Bereich 500 und die Abschluss-Isolierschicht 720 voneinander beabstandet und ein Abstand zwischen dem p+-Bereich 500 und der Abschluss-Isolierschicht 720 kann ca. 20 um bis 100 um betragen. Bevorzugter kann der Abstand zwischen dem p+-Bereich 500 und der Abschluss-Isolierschicht 720 ca. 20 µm bis 35 µm betragen.
  • In der Oxidschicht 710 ist eine Öffnung 711, die Teile des p+-Bereiches 500 und n+-Bereiches 600 freilegt, ausgebildet und eine Source-Elektrode 900 ist auf der Oxidschicht 710 in dem stromführenden Bereich A angeordnet. Die Source-Elektrode 900 berührt die Teile des p+-Bereiches 500 und des n+-Bereiches 600 durch die Öffnung 711.
  • Ein Gaterunner 950 ist auf der Oxidschicht 710 in dem Abschlussbereich B angeordnet. Der Gaterunner 950 dient zum schnellen Anlegen einer Gate-Spannung an die Gate-Elektrode 800.
  • Eine Drain-Elektrode 1000 ist auf einer zweiten Oberfläche des n+-leitenden Siliziumkarbidsubstrates 100 angeordnet.
  • Kanäle 850 der Halbleitervorrichtung sind in der p-leitenden Epitaxialschicht 300 an beiden Seiten des ersten Grabens 650 und der zweiten n--leitenden Epitaxialschicht 400 an beiden Seiten des ersten Grabens 650 ausgebildet. Die Kanäle 850 enthalten einen ersten Kanal 350 und einen zweiten Kanal 450. Der erste Kanal 350 ist ein Inversionsschicht-Kanal, der in der p-leitenden Epitaxialschicht 300 an beiden Seiten des ersten Grabens 650 ausgebildet ist, und der zweite Kanal 450 ist ein Akkumulationsschicht-Kanal, der in der zweiten n-leitenden Epitaxialschicht 400 an beiden Seiten des ersten Grabens 650 ausgebildet ist.
  • Da die Kanäle 850 den ersten Kanal 350, der der Inversionsschicht-Kanal ist, und den zweiten Kanal 450 enthalten, der der Akkumulationsschicht-Kanal ist, liefert die Halbleitervorrichtung nach der vorliegenden Erfindung an sich einen Effekt Vorteile von sowohl dem Inversionsschicht-Kanal als auch dem Akkumulationsschicht-Kanal aufzuweisen.
  • Die Halbleitervorrichtung, die nur den Akkumulationsschicht-Kanal aufweist, weist einen Vorteil des Verhinderns einer Verringerung der Elektronenbeweglichkeit auf, um einen Durchlasswiderstand (on resistance) zu verringern, aber eine Stärke der Gate-Isolierschicht 700 wird aufgrund einer niedrigen Schwellenspannung erhöht. Die Gate-Isolierschicht 700 lässt sich schwierig in Siliziumkarbid aufwachsen und folglich wird eine Schwierigkeit in dem Prozess erhöht, da die Stärke der Gate-Isolierschicht 700 erhöht wird.
  • Ferner ist bei der Halbleitervorrichtung mit nur dem Inversionsschicht-Kanal aufgrund einer ausreichenden Schwellenspannung die Stärke der Gate-Isolierschicht 700 in dem stromführenden Bereich A geringer als die Stärke der Gate-Isolierschicht 700 in dem stromführenden Bereich A der Halbleitervorrichtung mit nur dem Akkumulationsschicht-Kanal. Folglich wird eine Schwierigkeit in dem Prozess relativ verringert. Da ein Grenzflächenzustand zwischen der Gate-Isolierschicht 700, die aus Siliziumdioxid besteht, und Siliziumkarbid einen Fluss von Elektronen negativ beeinträchtigt, die durch den Kanal gehen, wird jedoch eine Beweglichkeit der Elektronen in hohem Maße verringert.
  • Da die Halbleitervorrichtung nach der beispielhaften Ausführungsform den Akkumulationsschicht-Kanal enthält, der durch Akkumulieren eines Ladungsträgers ausgebildet wird, ist ein Effekt der Grenzfläche zwischen der Gate-Isolierschicht 700 und Siliziumkarbid vergleichsweise gering und die Beweglichkeit von Elektronen wird verbessert und folglich wird der Durchlasswiderstand verringert. Da die Schwellenspannung ausreichend ist, da die Halbleitervorrichtung nach der beispielhaften Ausführungsform den Inversionsschicht-Kanal enthält, ist die Stärke der Gate-Isolierschicht 700 nicht verhältnismäßig groß und folglich kann ein Herstellungsprozess verbessert werden.
  • Bei der beispielhaften Ausführungsform ist ferner die p-leitende Epitaxialschicht 300 von dem stromführenden Bereich A zu dem Abschlussbereich B erweitert. Folglich bildet ein PN-Übergang ohne eine Krümmung, d.h. die p-leitende Epitaxialschicht 300, eine Übergangsfläche ohne eine Krümmung mit der ersten n--leitenden Epitaxialschicht 200 und der zweiten n--leitenden Epitaxialschicht 400 in dem Abschlussbereich B. Da das elektrische Feld in dem Abschlussbereich nicht konzentriert ist, wird folglich die Durchbruchspannung der Halbleitervorrichtung nicht verringert.
  • Bei der verwandten Technik ist ferner die Sperrschicht, die in dem stromführenden Bereich A ausgebildet ist, zu dem Abschlussbereich B erweitert, um außerhalb des Abschlussbereiches B ausgebildet zu sein, aber bei der beispielhaften Ausführungsform ist die Abschluss-Isolierschicht 720 in dem Abschlussbereich B angeordnet, um zu verhindern, dass die Sperrschicht an der äußersten Seite der Halbleitervorrichtung, d.h. außerhalb des Abschlussbereiches B, ausgebildet ist.
  • Als nächstes werden Charakteristiken einer Halbleitervorrichtung nach einem Beispiel und einer Halbleitervorrichtung nach Vergleichsbeispielen in Bezug auf die 2 bis 4 beschrieben werden.
  • 2 ist ein Graph, der ein Simulationsergebnis von Durchbruchspannungen einer Halbleitervorrichtung nach dem Beispiel und einer Halbleitervorrichtung nach dem Vergleichsbeispiel 1 veranschaulicht.
  • In 2 ist die Halbleitervorrichtung nach dem Vergleichsbeispiel 1 eine Halbleitervorrichtung mit einer Struktur, bei der keine p-leitende Epitaxialschicht in dem Abschlussbereich B angeordnet ist.
  • In Bezug auf 2 kann erkannt werden, dass eine Durchbruchspannung der Halbleitervorrichtung nach dem Beispiel als 1690 V dargestellt ist und eine Durchbruchspannung der Halbleitervorrichtung nach dem Vergleichsbeispiel 1 als 1254 V dargestellt ist. Insbesondere kann erkannt werden, dass in dem Fall der Halbleitervorrichtung nach dem Beispiel die Durchbruchspannung im Vergleich zu der Halbleitervorrichtung nach dem Vergleichsbeispiel 1 erhöht ist, bei der die p-leitende Epitaxialschicht nicht angeordnet ist. Ferner kann gemäß der Erhöhung der Durchbruchspannung eine Stärke der Epitaxialschicht verringert werden und folglich der Durchlasswiderstand der Halbleitervorrichtung verringert werden.
  • 3 ist eine Darstellung, die ein Simulationsergebnis der Bildung einer Sperrschicht in einem Abschlussbereich einer Halbleitervorrichtung nach dem Vergleichsbeispiel 2 veranschaulicht.
  • 4 ist eine Darstellung, die ein Simulationsergebnis der Bildung einer Sperrschicht in einem Abschlussbereich einer Halbleitervorrichtung nach dem Beispiel veranschaulicht.
  • In 3 ist die Halbleitervorrichtung nach dem Vergleichsbeispiel 2 eine Halbleitervorrichtung mit einer Struktur, bei der eine p-leitende Epitaxialschicht in dem Abschlussbereich B angeordnet ist, aber die Abschluss-Isolierschicht nicht angeordnet ist.
  • In Bezug auf die 3 und 4 kann erkannt werden, dass bei der Halbleitervorrichtung nach dem Vergleichsbeispiel 2 die Sperrschicht an der äußersten Seite der Halbleitervorrichtung ausgebildet ist und in dem Fall der Halbleitervorrichtung nach dem Beispiel durch die Abschluss-Isolierschicht verifiziert ist, dass die Sperrschicht nicht an der äußersten Seite der Halbleitervorrichtung ausgebildet ist.
  • Als nächstes werden ein Abstand zwischen dem zweiten Graben und dem p+-Bereich und eine Tiefe des zweiten Grabens in der Halbleitervorrichtung nach dem Beispiel in Bezug auf 5 beschrieben werden.
  • 5 ist ein Graph, der ein Simulationsergebnis einer Durchbruchspannung gemäß einem Abstand zwischen dem zweiten Graben und dem p+-Bereich und einer Tiefe des zweiten Grabens in der Halbleitervorrichtung nach dem Beispiel veranschaulicht.
  • Bei dem Beispiel ist der zweite Graben in dem Abschlussbereich ausgebildet und die Abschluss-Isolierschicht in dem zweiten Graben ausgebildet. Der zweite Graben und der p+-Bereich sind voneinander beabstandet.
  • In 5 wird eine Veränderung der Durchbruchspannung gemäß einem Abstand zwischen dem zweiten Graben und dem p+-Bereich beschrieben werden, während die Tiefe (Td) des zweiten Grabens auf 2,5 µm, 3,0 µm, 4,0 µm und 5,0 µm verändert wird.
  • In Bezug auf 5 kann erkannt werden, dass, wenn der Abstand zwischen dem zweiten Graben und dem p+-Bereich 20 um bis 35 um beträgt, die Durchbruchspannung ungeachtet der Tiefe des zweiten Grabens konstant ist. Wenn der Abstand zwischen dem zweiten Graben und dem p+-Bereich 20 um bis 35 um beträgt, besteht folglich keine Korrelation zwischen der Tiefe des zweiten Grabens und der Durchbruchspannung und folglich besteht keine Notwendigkeit den zweiten Graben während des Ätzens des zweiten Grabens akkurat zu ätzen, um eine vorbestimmte Tiefe aufzuweisen, und dadurch wird die Schwierigkeit in dem Prozess verringert.
  • Als nächstes wird ein Verfahren zum Herstellen einer Halbleitervorrichtung nach einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung in Bezug auf die 6 bis 12 zusammen mit 1 detailliert beschrieben werden.
  • Die 6 bis 12 sind Darstellungen, die ein Verfahren zum Herstellen einer Halbleitervorrichtung nach einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung der Reihe nach veranschaulichen.
  • In Bezug auf 6 wird das n+-leitende Siliziumkarbidsubstrat 100 mit dem stromführenden Bereich A und den Abschlussbereichen B, die an beiden Seiten des stromführenden Bereiches A positioniert sind, vorbereitet und die erste n-leitende Epitaxialschicht 200 auf der ersten Oberfläche des n+leitenden Siliziumkarbidsubstrates 100 durch ein erstes epitaxiales Wachstum ausgebildet.
  • In Bezug auf 7 wird, nachdem die p-leitende Epitaxialschicht 300 auf der ersten n--leitenden Epitaxialschicht 200 durch ein zweites epitaxiales Wachstum ausgebildet wird, eine vorläufige zweite n--leitende Epitaxialschicht 400a auf der p-leitenden Epitaxialschicht durch ein drittes epitaxiales Wachstum ausgebildet. Insbesondere können die Dotierungskonzentrationen der ersten n--leitenden Epitaxialschicht 200 und der vorläufigen zweiten n-leitenden Epitaxialschicht 400a einander gleichen oder sich voneinander unterscheiden. Ferner wird die p-leitende Epitaxialschicht 300 nicht durch das zweite epitaxiale Wachstum ausgebildet, sondern kann durch Injizieren von p-Ionen auf der ersten n--leitenden Epitaxialschicht 200 ausgebildet werden.
  • In Bezug auf 8 wird der p+-Bereich 500 in dem stromführenden Bereich A durch Injizieren von p+-Ionen in beide Ränder der vorläufigen zweiten n--leitenden Epitaxialschicht 400a in dem stromführenden Bereich A ausgebildet. Die p+-Ionen werden bis zu einer Grenze der vorläufigen zweiten n--leitenden Epitaxialschicht 400a und der p-leitenden Epitaxialschicht 300 injiziert und der p+-Bereich 500 wird auf der p-leitenden Epitaxialschicht 300 ausgebildet und die Oberseite des p+-Bereiches 500 ist auf einer erweiterten Linie der Oberseite der vorläufigen zweiten n--leitenden Epitaxialschicht 400a positioniert. Insbesondere verwendet die Injektion der p+-Ionen eine Maske (nicht veranschaulicht). Insbesondere werden nur beide Ränder der vorläufigen zweiten n--leitenden Epitaxialschicht 400a in dem stromführenden Bereich A unter Verwendung der Maske freigelegt und die p+-Ionen in den freigelegten Abschnitt der vorläufigen zweiten n--leitenden Epitaxialschicht 400a injiziert. Da der p+-Bereich 500 durch Injizieren der p+-Ionen ausgebildet wird, muss an sich kein Graben für den p+-Bereich 500 ausgebildet werden.
  • In Bezug auf 9 wird der n+-Bereich 600 in dem stromführenden Bereich A durch Injizieren von n+-Ionen in die vorläufige zweite n--leitende Epitaxialschicht 400a in dem stromführenden Bereich A ausgebildet. Die n+-Ionen werden in die vorläufige zweite n--leitende Epitaxialschicht 400a injiziert, die zwischen den zwei p+-Bereichen 500 positioniert ist. Die n+-Ionen werden nicht bis zu einer Grenze der vorläufigen zweiten n--leitenden Epitaxialschicht 400a und der p-leitenden Epitaxialschicht 300 injiziert. Folglich wird der n+-Bereich 600 von der p-leitenden Epitaxialschicht 300 getrennt und die zweite n--leitende Epitaxialschicht 400 wird zwischen dem n+-Bereich 600 und der p-leitenden Epitaxialschicht 300 ausgebildet. In diesem Fall wird die restliche vorläufige zweite n--leitende Epitaxialschicht 400a, in die die n+-Ionen nicht injiziert werden, auch die zweite n-leitende Epitaxialschicht 400.
  • Der Rand des n+-Bereiches 600 berührt den p+-Bereich 500. Die Oberseite des n+-Bereiches 600 ist auf einer erweiterten Linie der Oberseite des p+-Bereiches 500 positioniert. Eine Summe der Stärken des n+-Bereiches 600, der zwischen den zwei p+-Bereichen 500 positioniert ist, und der zweiten n--leitenden Epitaxialschicht 400 ist im Wesentlichen gleich der Stärke des p+-Bereiches 500. Vorzugsweise verwendet die Injektion der n+-Ionen eine Maske (nicht veranschaulicht). Insbesondere werden die zwei p+-Bereiche 500 unter Verwendung einer Maske freigelegt und die n+-Ionen in die freigelegte vorläufige zweite n--leitende Epitaxialschicht 400a injiziert.
  • In Bezug auf 10 werden der ersten Graben 650 und der zweiten Graben 660 durch Ätzen der ersten n--leitenden Epitaxialschicht 200, der p-leitenden Epitaxialschicht 300, der zweiten n--leitenden Epitaxialschicht 400 und des n+-Bereiches 600 ausgebildet.
  • Der erste Graben 650 wird in dem stromführenden Bereich A ausgebildet, geht durch die p-leitende Epitaxialschicht 300, die zweite n--leitende Epitaxialschicht 400 und den n+-Bereich 600 und wird in einem Teil der ersten n--leitenden Epitaxialschicht 200 ausgebildet.
  • Der zweite Graben 660 wird in dem Abschlussbereich B ausgebildet und die Seite des zweiten Grabens 660 ist an der p-leitenden Epitaxialschicht 300, der zweiten n--leitenden Epitaxialschicht 400 und dem n+-Bereich 600 und einem Teil der ersten n--leitenden Epitaxialschicht 200 positioniert.
  • Die Tiefen des ersten Grabens 650 und des zweiten Grabens 660 können einander gleichen.
  • In Bezug auf 11 wird, nachdem die Gate-Isolierschicht 700 auf dem ersten Graben 650, dem zweiten Graben 660, der zweiten n--leitenden Epitaxialschicht 400, dem p+-Bereich 500 und dem n+-Bereich 600 unter Verwendung von Siliziumdioxid (SiO2) ausgebildet wird, die Gate-Elektrode 800 auf der Gate-Isolierschicht 700 in dem ersten Graben 650 ausgebildet. Insbesondere wird die Gate-Elektrode 800 ausgebildet, um den ersten Graben 650 zu füllen.
  • In Bezug auf 12 wird, nachdem die Oxidschicht 710 auf der Gate-Isolierschicht 700 und der Gate-Elektrode 800 unter Verwendung des gleichen Materials wie ein Aufbau- bzw. Bildungsmaterial der Gate-Isolierschicht 700 ausgebildet wird, die Öffnung 711, die Teile des p+-Bereiches 500 und des n+-Bereiches 600 freilegt, in der Oxidschicht 710 ausgebildet. Insbesondere bildet die Gate-Isolierschicht 700, die in dem zweiten Graben 660 positioniert ist, die Abschluss-Isolierschicht 720 wie die Oxidschicht 710. Folglich ist die Abschluss-Isolierschicht 720 mit der Oxidschicht 710 verbunden.
  • In Bezug auf 1 wird die Source-Elektrode 900, die die Teile des p+-Bereiches 500 und des n+-Bereiches 600 berührt, auf der Oxidschicht 710 in dem stromführenden Bereich A durch die Öffnung 711 ausgebildet, der Gaterunner 950 auf der Oxidschicht 710 in dem Abschlussbereich B ausgebildet und die Drain-Elektrode 1000 auf der zweiten Oberfläche des n+leitenden Siliziumkarbidsubstrates 100 ausgebildet.

Claims (17)

  1. Halbleitervorrichtung, aufweisend: eine erste n--leitende Epitaxialschicht (200), die auf einer ersten Oberfläche eines n+-leitenden Siliziumkarbidsubstrates (100) mit einem stromführenden Bereich (A) und Abschlussbereichen (B), die an beiden Seiten des stromführenden Bereiches (A) positioniert sind, angeordnet ist; einer p-leitenden Epitaxialschicht (300), die auf der ersten n--leitenden Epitaxialschicht (200) angeordnet ist; eine Vielzahl von p+-Bereichen (500), die auf einem Teil der p-leitenden Epitaxialschicht (300) in dem stromführenden Bereich (A) angeordnet ist; einer zweiten n--leitenden Epitaxialschicht (400), die ebenfalls auf der p-leitenden Epitaxialschicht (300) angeordnet ist; einen n+-Bereich (600), der auf einem Teil der zweiten n-leitenden Epitaxialschicht (400) in dem stromführenden Bereich (A) angeordnet ist; einem ersten Graben (650), der in dem stromführenden Bereich (A) angeordnet ist; einem zweiten Graben (660), der in jedem Abschlussbereich (B) angeordnet ist; einer Gate-Isolierschicht (700), die in dem ersten Graben (650) angeordnet ist; einer Gate-Elektrode (800), die auf der Gate-Isolierschicht (700) angeordnet ist; einer Abschluss-Isolierschicht (720), die in dem zweiten Graben (660) angeordnet ist, eine Oxidschicht (710), die auf der Gate-Elektrode (800) angeordnet ist und bis zu der Abschluss-Isolierschicht (720) erweitert ist; und eine Source-Elektrode (900), die auf der Oxidschicht (710) in dem stromführenden Bereich (A) angeordnet ist; wobei eine Seite der Abschluss-Isolierschicht (720) die p-leitende Epitaxialschicht (300) und die zweite n--leitende Epitaxialschicht (400) berührt, wobei der n+-Bereich (600) berührt ist von der Source-Elektrode (900), und wobei jede der Vielzahl von p+-Bereichen (500) einen Teil der zweiten n--leitenden Epitaxialschicht (400) von einem anderen Teil der zweiten n--leitenden Epitaxialschicht (400) trennt.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die p+-Bereiche (500) jeweils an beiden Seiten des ersten Grabens (650) angeordnet sind und die zweite n--leitende Epitaxialschicht (400) und der n+-Bereich (600) zwischen einem der p+-Bereiche (500) und dem ersten Graben (650) angeordnet sind.
  3. Halbleitervorrichtung nach Anspruch 2, wobei jeder p+-Bereich (500) und die Abschluss-Isolierschicht (720) voneinander beabstandet sind und ein Abstand zwischen jedem p+-Bereich (500) und der Abschluss-Isolierschicht (720) 20 µm bis 100 µm beträgt.
  4. Halbleitervorrichtung nach Anspruch 3, ferner aufweisend: einen Gaterunner (950), der auf der Oxidschicht (710) in jedem Abschlussbereich (B) angeordnet ist; und eine Drain-Elektrode (1000), die auf einer zweiten Oberfläche des n+-leitenden Siliziumkarbidsubstrates (100) positioniert ist.
  5. Halbleitervorrichtung nach Anspruch 4, wobei Kanäle (850) in der zweiten n--leitenden Epitaxialschicht (400) an beiden Seiten des ersten Grabens (650) und der p-leitenden Epitaxialschicht (300) an beiden Seiten des ersten Grabens (650) angeordnet sind.
  6. Halbleitervorrichtung nach Anspruch 5, wobei die Kanäle (850) einen ersten Kanal (350), der in der p-leitenden Epitaxialschicht (300) an beiden Seiten des ersten Grabens (650) angeordnet ist, und einen zweiten Kanal (450) enthalten, der in der zweiten n--leitenden Epitaxialschicht (400) an beiden Seiten des ersten Grabens (650) angeordnet ist.
  7. Halbleitervorrichtung nach Anspruch 6, wobei der erste Kanal (350) ein Inversionsschicht-Kanal ist und der zweite Kanal (450) ein Akkumulationsschicht-Kanal ist.
  8. Halbleitervorrichtung nach Anspruch 7, wobei eine Summe der Stärken der zweiten n--leitenden Epitaxialschicht (400) und des n+-Bereiches (600), die zwischen jedem p+-Bereich (500) und dem ersten Graben (650) angeordnet sind, gleich einer Stärke des p+-Bereiches (500) ist.
  9. Halbleitervorrichtung nach Anspruch 1, wobei eine Dotierungskonzentration der ersten n--leitenden Epitaxialschicht (200) gleich einer Dotierungskonzentration der zweiten n--leitenden Epitaxialschicht (400) ist oder sich von derselben unterscheidet.
  10. Halbleitervorrichtung nach Anspruch 1, wobei eine Tiefe des ersten Grabens (650) gleich einer Tiefe des zweiten Grabens (660) ist.
  11. Verfahren zum Herstellen einer Halbleitervorrichtung, aufweisend: Ausbilden einer ersten n--leitenden Epitaxialschicht (200) auf einer ersten Oberfläche eines n+-leitenden Siliziumkarbidsubstrates (100) mit einem stromführenden Bereich (A) und Abschlussbereichen (B), die an beiden Seiten des stromführenden Bereiches (A) positioniert sind; Ausbilden einer p-leitenden Epitaxialschicht (300) auf der ersten n--leitenden Epitaxialschicht (200); Ausbilden einer vorläufigen zweiten n--leitenden Epitaxialschicht (400a) auf der p-leitenden Epitaxialschicht (300); Ausbilden einer Vielzahl von p+-Bereichen (500) in dem stromführenden Bereich (A) durch Injizieren von p+-Ionen in beide Ränder der vorläufigen zweiten n--leitenden Epitaxialschicht (400a) in dem stromführenden Bereich (A); Ausbilden eines n+-Bereiches (600) und einer zweiten n-leitenden Epitaxialschicht (400) durch Injizieren von n+-Ionen in die vorläufige zweite n--leitende Epitaxialschicht (400a) derart, dass jeder der Vielzahl von p+-Bereichen (500) einen Teil der zweiten n--leitenden Epitaxialschicht (400) von einem anderen Teil der zweiten n--leitenden Epitaxialschicht (400) trennt; Ausbilden eines ersten Grabens (650) in dem stromführenden Bereich (A); Ausbilden eines zweiten Grabens (660) in jedem Abschlussbereich (B); Ausbilden einer Gate-Isolierschicht (700) in dem ersten Graben (650) und in dem zweiten Graben (660); Ausbilden einer Gate-Elektrode (800) auf der Gate-Isolierschicht (700) in dem ersten Graben (650); Ausbilden einer Oxidschicht (710) auf der Gate-Elektrode (800) und der Gate-Isolierschicht in dem zweiten Graben (660); Ausbilden einer Source-Elektrode (900), die auf der Oxidschicht (710) in dem stromführenden Bereich (A) positioniert ist, und eines Gaterunners (950), der auf der Oxidschicht (710) in dem Abschlussbereich (B) positioniert ist; und Ausbilden einer Drain-Elektrode (1000) auf einer zweiten Oberfläche des n+-leitenden Siliziumkarbidsubstrates (100), wobei die Gate-Isolierschicht (700), die in dem zweiten Graben (660) ausgebildet ist, eine Abschluss-Isolierschicht (720) zusammen mit der Oxidschicht (710) bildet, die in dem zweiten Graben (660) ausgebildet ist, wobei eine Seite der Abschluss-Isolierschicht (720) die p-leitende Epitaxialschicht (300) und die zweite n--leitende Epitaxialschicht (400) berührt, und wobei ein Teil der zweiten n--leitenden Epitaxialschicht (400) zwischen der p-leitenden Epitaxialschicht (300) und dem n+-Bereich (600) ausgebildet wird.
  12. Verfahren nach Anspruch 11, wobei der erste Graben (650) durch den n+-Bereich (600), die zweite n--leitende Epitaxialschicht (400) und die p-leitende Epitaxialschicht (300) geht und an einem Teil der ersten n--leitenden Epitaxialschicht (200) ausgebildet ist.
  13. Verfahren nach Anspruch 12, wobei die p+-Bereiche (500) jeweils an beiden Seiten des ersten Grabens (650) angeordnet sind und die zweite n--leitende Epitaxialschicht (400) und der n+-Bereich (600) zwischen jedem p+-Bereich (500) und dem ersten Graben (650) angeordnet sind.
  14. Verfahren nach Anspruch 13, wobei jeder p+-Bereich (500) und die Abschluss-Isolierschicht (720) voneinander beabstandet sind und ein Abstand zwischen jedem p+-Bereich (500) und der Abschluss-Isolierschicht (720) ca. 20 µm bis 100 µm beträgt.
  15. Verfahren nach Anspruch 14, wobei Kanäle (850) in der zweiten n--leitenden Epitaxialschicht (400) an beiden Seiten des ersten Grabens (650) und der p-leitenden Epitaxialschicht (300) an beiden Seiten des ersten Grabens (650) angeordnet sind.
  16. Verfahren nach Anspruch 15, wobei die Kanäle (850) einen ersten Kanal (350), der in der p-leitenden Epitaxialschicht (300) an beiden Seiten des ersten Grabens (650) angeordnet ist, und einen zweiten Kanal (450) enthalten, der in der zweiten n--leitenden Epitaxialschicht (400) an beiden Seiten des ersten Grabens (650) angeordnet ist.
  17. Verfahren nach Anspruch 16, wobei der erste Kanal (350) ein Inversionsschicht-Kanal ist und der zweite Kanal (450) ein Akkumulationsschicht-Kanal ist.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6914624B2 (ja) * 2016-07-05 2021-08-04 株式会社デンソー 炭化珪素半導体装置およびその製造方法
KR101875634B1 (ko) * 2016-10-27 2018-07-06 현대자동차 주식회사 반도체 소자 및 그 제조 방법
CN106952957B (zh) * 2017-02-09 2020-02-04 香港商莫斯飞特半导体有限公司 一种纵向型氮化镓基半导体器件及制造方法
JP6740986B2 (ja) 2017-08-31 2020-08-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009032274A1 (de) 2008-07-08 2010-01-28 Denso Corporation, Kariya-City Siliciumcarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung
US20130099251A1 (en) 2011-10-20 2013-04-25 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method for manufacturing same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990069331A (ko) 1998-02-06 1999-09-06 김덕중 브레이크다운 특성이 향상된 반도체소자의 에지 종단 구조와 그제조방법
US6445037B1 (en) * 2000-09-28 2002-09-03 General Semiconductor, Inc. Trench DMOS transistor having lightly doped source structure
JP4024503B2 (ja) * 2001-09-19 2007-12-19 株式会社東芝 半導体装置及びその製造方法
JP3701227B2 (ja) 2001-10-30 2005-09-28 三菱電機株式会社 半導体装置及びその製造方法
TW587338B (en) * 2003-05-06 2004-05-11 Mosel Vitelic Inc Stop structure of trench type DMOS device and its formation method
KR100541139B1 (ko) 2003-10-02 2006-01-11 주식회사 케이이씨 트렌치 모스 및 그 제조 방법
JP4825424B2 (ja) 2005-01-18 2011-11-30 株式会社東芝 電力用半導体装置
US20080038890A1 (en) * 2006-08-10 2008-02-14 General Electric Company Method for improved trench protection in vertical umosfet devices
JP2009135360A (ja) * 2007-12-03 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
JP5525940B2 (ja) * 2009-07-21 2014-06-18 ローム株式会社 半導体装置および半導体装置の製造方法
US8614482B2 (en) * 2011-12-30 2013-12-24 Force Mos Technology Co., Ltd. Semiconductor power device having improved termination structure for mask saving

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009032274A1 (de) 2008-07-08 2010-01-28 Denso Corporation, Kariya-City Siliciumcarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung
US20130099251A1 (en) 2011-10-20 2013-04-25 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method for manufacturing same

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