DE102014003538B4

DE102014003538B4 - Mehrfachtuner unter Verwendung von Interpolationsteilern

Info

Publication number: DE102014003538B4
Application number: DE102014003538.7A
Authority: DE
Inventors: Mustafa H. Koroglu; Abdulkerim L. Coban
Original assignee: Silicon Laboratories Inc
Current assignee: Silicon Laboratories Inc
Priority date: 2013-03-13
Filing date: 2014-03-12
Publication date: 2018-09-20
Anticipated expiration: 2034-03-13
Also published as: US8885106B2; DE102014003538A1; CN104052947A; US9106867B2; US20150055021A1; CN104052947B; US20140267925A1

Abstract

Vorrichtung, umfassend:einen Verteiler (210) zum Empfangen eines Radiofrequenz (RF)-Signals und zum Bereitstellen des Radiofrequenz-Signals für mehrere Kanäle (2151 bis 215n), wobei jeder der mehreren Kanäle umfasst:einen ersten Verstärker (220) zum Verstärken des Radiofrequenz-Signals;einen Mischer (240) zum Herunterkonvertieren des verstärkten Radiofrequenz-Signals auf ein Signal einer zweiten Frequenz unter Verwendung eines lokalen Oszillator (LO)-Signals, wobei jeder der mehreren Kanäle konfiguriert ist, ein anderes lokales Oszillator-Signal zu empfangen;einen ersten Filter (260) zum Filtern des herunterkonvertierten zweiten Frequenzsignals;einen Digitalisierer (270) zum Digitalisieren des herunterkonvertierten zweiten Frequenzsignals; undeine Takterzeugungsschaltung (280), die einen Frequenzsynthetisierer (282), um ein Referenztaktsignal zu erzeugen, und mehrere Interpolationsteiler (284) umfasst, von denen jeder der mehreren Interpolationsteiler zum Empfangen des Referenztaktsignals und zum Erzeugen eines entsprechenden lokalen Oszillatorsignals daraus und zum Bereitstellen des entsprechenden lokalen Oszillatorsignals an den Mischer von wenigstens einem der mehreren Kanäle ausgestaltet ist,wobei in Reaktion auf eine Anwenderanfrage nach einem ersten analogen Kanal wenigstens einer der Interpolationsteiler ausgestaltet ist, als ein M-Level-Interpolator zu arbeiten, wenn das herunterkonvertierte zweite Frequenzsignal im Wesentlichen um Gleichstrom fällt, und in Reaktion auf eine Anwenderanfrage nach einem digitalen Kanal der wenigstens eine Interpolationsteiler konfiguriert ist, als ein M/2-Level-Interpolator zu arbeiten.

Description

Hintergrund
Fernseher mit mehreren Kanalempfangsmöglichkeiten können wünschenswerte Merkmale bereitstellen, so wie Bild in Bild, Aufnehmen von einem oder mehreren Kanälen, während ein anderer angesehen wird, und Schnellkanalwechselzeit zwischen einigen benachbarten Kanälen oder einigen zuletzt eingestellten Kanälen. Typischerweise sind mehrere Tuner vorgesehen, um diese Fähigkeit zu ermöglichen. Im Allgemeinen sind diese Tuner jeweils als diskrete Tuner implementiert. Während es Bemühungen gab, einen einzelnen Tuner in einem einzelnen Halbleiterchip einer integrierten Schaltung (IC) zu implementieren, hat es sich als schwierig erwiesen, mehr als einen Tuner in einem einzelnen Chip zu integrieren, insbesondere bezüglich eines Flächen- und Leistungsverbrauchs, und aufgrund von Leistungsfähigkeitsproblemen.
Aus der US 2008/0 089 362 A1 ist ein Einzelchiptuner für den Videoempfang bekannt, der für moderne Kabelmodemsysteme geeignet ist.
Aus der US 2010/ 0 045 395 A1 ist ein Teiler bekannt, der ein Eingangssignal empfängt und ein geteiltes Ausgangssignal bereitstellt entsprechend eines Steuersignals.
Zusammenfassung der Erfindung
In einem Ausführungsbeispiel umfasst eine Vorrichtung einen Verteiler zum Empfangen eines Radiofrequenz(RF)-Signal und zum Bereitstellen des RF-Signals für mehrere Kanäle eines Tuners. Jeder dieser Kanäle kann einen ersten Verstärker zum Verstärken des RF-Signals, einen Mischer zum Herunterkonvertieren des verstärkten RF-Signals auf ein zweites Frequenzsignal, wobei ein lokales Oszillator (LO)-Signal verwendet wird, wobei jeder der Kanäle konfiguriert ist, ein anderes LO-Signal zu empfangen, einen ersten Filter zum Filtern des herunterkonvertierten zweiten Frequenzsignals, einen Digitalisierer zum Digitalisieren des herunterkonvertierten zweiten Frequenzsignals umfassen.
Zusätzlich umfasst die Vorrichtung des Weiteren eine Takterzeugungsschaltung, die einen Frequenzsynthetisierer aufweist, um ein Referenztaktsignal zu erzeugen, und mehrere Interpolationsteiler. Jeder dieser Interpolationsteiler ist konfiguriert, das Referenztaktsignal zu empfangen, ein entsprechendes LO-Signal zu erzeugen und das entsprechende LO-Signal dem Mischer von wenigstens einem der Kanäle bereitzustellen.
Die Vorrichtung ist eine Mehrfach-Tunerschaltung, die auf einem einzelnen Halbleiterchip in einem Ausführungsbeispiel konfiguriert ist. Eine Steuerung kann mit dem Interpolationsteiler so gekoppelt sein, dass sie einen Wert des LO-Signals steuert, das durch den Interpolationsteiler ausgegeben wird, um ein Herunterkonvertieren des verstärkten RF-Signals und ein Schmalbandsignal im Wesentlichen um Gleichstrom zu bewirken. Es ist zu beachten, dass die Auflösung des Interpolationsteilers beschränkt werden kann, um Nebenwellen, die in dem Interpolationsteiler erzeugt werden, zu veranlassen, entfernt von dem LO-Signal zu bleiben.
In einem anderen Ausführungsbeispiel umfasst ein System eine integrierte Schaltung (IC)-Mehrfachtuner-Schaltung, die einen ersten Halbleiterchip aufweist, der einen ersten Tuner zum Empfangen und Verarbeiten eines RF-Signals zum Ausgeben eines ersten digitalisierten Signals und einen zweiten Tuner zum Empfangen und Verarbeiten des RF-Signals zum Ausgeben eines zweiten digitalisierten Signals umfasst. Zusätzlich kann die IC eine Takterzeugungsschaltung umfassen oder damit gekoppelt sein, die einen einzelnen Frequenzsynthetisierer zum Erzeugen eines Referenztaktsignals und mehrere Interpolationsteiler aufweist. Der Teiler umfasst einen Interpolator, der M-Level einer Auflösung aufweist, wobei jeder der Interpolationsteiler zum Empfangen des Referenztaktsignals und zum Erzeugen eines entsprechenden LO-Signals gemäß einem festen Teilungsverhältnis und zum Bereitstellen des entsprechenden LO-Signals für einen der Tuner ausgestaltet ist. Es zu beachten, dass jeder Interpolator konfiguriert sein kann, als ein M/2-Level-Interpolator zu arbeiten, wenn ein gewünschter Kanal ein digitaler Kanal ist, und als ein M-Level-Interpolator, wenn der gewünschte Kanal ein analoger Kanal ist. Das System kann des Weiteren einen Demodulator umfassen, der zum Empfangen und Demodulieren des digitalisierten Signals gekoppelt ist.
Noch ein anderes Ausführungsbeispiel ist auf ein Verfahren gerichtet, das Konfigurieren eines Interpolationsteilers und einer Takterzeugungsschaltung eines Fernsehtuners als ein M/2-Level-Interpolator in Reaktion auf eine Anfrage auf einen gewünschten Kanal abzustimmen, der einem digitalen Kanal entspricht, Steuern des Interpolationsteilers, ein LO-Signal von einem Referenztaktsignal gemäß einem festen Teilungsverhältnis zu erzeugen, und Bereitstellen des LO-Signals für einen ersten Tuner von mehreren Tunern des Fernseh-Tuners umfasst. Das RF-Signal wiederum kann in dem ersten Tuner unter Verwendung des LO-Signals herunterkonvertiert werden und weiter verarbeitet werden.
Stattdessen kann in Reaktion auf eine Anfrage einen zweiten gewünschten Kanal entsprechend einem analogen Kanal einzustellen, der Interpolationsteiler als ein M-Level-Interpolator konfiguriert sein. Insbesondere in einem Ausführungsbeispiel kann der Interpolationsteiler als der M-Level-Teiler konfiguriert sein, wenn ein herunterkonvertiertes Signal von dem analogen Kanal im Wesentlichen um Gleichstrom sein würde. Andernfalls kann der Interpolationsteiler als der M/2-Level-Interpolator konfiguriert sein.
Figurenliste

1 ist ein Blockdiagramm einer Mehrfach-Tuner-Architektur in Übereinstimmung mit einem Ausführungsbeispiel.
2A und 2B sind Diagrammdarstellungen von Kanälen, die in verschiedenen Bandbreiten in Übereinstimmung mit einem Ausführungsbeispiel vorhanden sind.
3 ist ein Blockdiagramm einer Mehrfach-Tuner-Architektur in Übereinstimmung mit noch einem weiteren Ausführungsbeispiel.
4 ist ein Blockdiagramm einer Interpolationsfrequenzteileranordnung in Übereinstimmung mit einem Ausführungsbeispiel.
5 ist ein schematisches Diagramm eines Interpolationsfrequenzteilers in Übereinstimmung mit einem Ausführungsbeispiel.
6 ist ein Zeitdiagramm, das ein Erzeugen eines lokalen Oszillatorsignals darstellt, wobei ein Interpolationsteiler in Übereinstimmung mit einem Ausführungsbeispiel verwendet wird.
7 ist ein Flussdiagramm eines Verfahrens zum Betreiben einer Mehrfach-Tuner-Architektur in Übereinstimmung mit einem Ausführungsbeispiel.
8 ist ein Blockdiagramm eines Systems in Übereinstimmung mit einem Ausführungsbeispiel.

Detaillierte Beschreibung
In verschiedenen Ausführungsbeispielen wird eine Einzelchipmehrfach-Tuner-Lösung bereitgestellt, wobei in vielen Ausführungsbeispielen mehrere Tuner auf einem einzelnen Halbleiterchip integriert sein können. Solche Gestaltungen sind attraktiv, da es kosten- und leistungseffizienter sein kann im Vergleich zu einer Lösung, wo mehrere einzelne Tuner oder Zweifachtunerchips verwendet werden. Ausführungsbeispiele können auch eine reduzierte Fläche und Leistung pro Tuner erlauben, da mehr und mehr Tuner in einem Einzelchip/Mehrfach-Chip-Modul (MCM) integriert werden.
In einer Basisimplementierung kann ein Mehrfach-Tuner-Chip durch Integrieren mehrerer einzelner Tuner in einem einzelnen Chip gestaltet werden, dessen Fläche und Leistung im Wesentlichen mit der Anzahl integrierter Tuner skaliert. In dieser Annäherung kann Verwalten von spannungsgesteuerter Oszillator (engl.: Voltage Controlled Oscillator, VCO)-zu-VCO-Koppeln von einzelnen Tunern eine Herausforderung sein.
Ein Erzeugen von lokalen Oszillator (LO)-Takten basierend auf einem einzelnen VCO kann daher in einigen Ausführungsbeispielen implementiert werden. Es gibt allerdings einen Kompromiss zwischen der VCO-Frequenz und einer Granularität von LO-Frequenzen, die auf leistungs- und kosteneffiziente Weise erzeugt werden können. Zum Beispiel gewährt in einer vorgegebenen CMOS-Technologie, wenn Integer-Teilerverhältnisse verwendet werden, ein Synthetisierer mit einer gemessenen 13,6 GHz-VCO-Frequenz einer Erzeugung von 100 MHz-LO-Granularität. So ein 100 MHz-LO-Abstand setzt eine Zwischenfrequenz (engl.: Intermediate Frequency, IF) auf irgendetwas zwischen -50 MHz bis 50 MHz. So eine breite IF-Bandbreite kann sehr stringente Erfordernisse für eine Spiegelfrequenzunterdrückung, einen IF-ADC-Dynamik-Bereich, eine Linearität, eine digitale Hinunterkonvertieren und eine Kanalfilterung unter anderem, wie weiter unten beschrieben werden wird, auferlegen.
Somit stellen andere Ausführungsbeispiel ein LO-Erzeugungsschema basierend auf Interpolationsteilern bereit, so dass Bruchteilungsverhältnisse erzeugt werden können und somit der Kompromiss zwischen einer festen VCO-Frequenz und einem LO-Abstand ist: Ein kleinerer LO-Abstand für die gleiche VCO-Frequenz impliziert eine reduzierte IF-Bandbreite. Zum Beispiel mit einem 8-Level-Interpolationsteiler kann eine IF-Bandbreite auf 15 MHz von 50 MHz für die gleiche 13,6 GHz VCO-Frequenz reduziert werden. Als Ergebnis können eine Spiegelfrequenzunterdrückung und IF-Dynamik-Bereichsanforderungen erheblich gelockert werden, und daher kann ein kleinerer LO-Pfad mit niedrigerer Leistung und IF-Kette realisiert werden. Ähnliche Vorteile sind in der digitalen Signalkette vorhanden.
Ausführungsbeispiele sind auf Schlüsselbeobachtungen von Interpolationsteilern basiert: Nebenwellen, die durch den Teiler für einen bestimmten Anteil erzeugt werden, sind bei bestimmten Frequenzen angesiedelt, die sich auf das erzeugte LO beziehen, wenn der Interpolator die Interpolationslevel periodisch durchläuft. Sobald diese Beobachtung gemacht worden ist, kann die LO-Erzeugungsschaltung so gestaltet werden, dass irgendeine erzeugte Nebenwelle in einem handhabbaren Ort angeordnet wird. Für eine Implementierung eines Interpolationsteilers zum Beispiel wird die Nebenwelle entweder bei einer halben LO-Frequenz angesiedelt oder ist überhaupt nicht vorhanden, abhängig von dem Teilungsverhältnis. Wenn sie vorhanden ist, ist die Nebenwelle ausreichend weit weg von der LO-Frequenz, so dass ein oder mehr Nachlauffilter, die vor einem Herunterkonvertierungsmischer angesiedelt sind, einem Blockierer, der bei halben LO für adäquaten Signalempfang angesiedelt ist, ausreichend Dämpfung bereitstellen können.
In verschiedenen Implementierungen sind eine Vielzahl verschiedener Tuneranordnungen möglich, um eine Mehrfachtunerarchitektur zu realisieren. Während Ausführungsbeispiele, die hierin beschrieben werden, eine Aufnahme von mehreren Tunern in einem einzelnen Halbleiterchip betrachten, versteht sich, dass andere Implementierungen jeden Tuner auf einem getrennten Chip bereitstellen können, der in einem Mehrfachchip-einzel-integrierte-Schaltungs(IC)-Baugruppe aufgenommen ist.
Jetzt bezugnehmend auf 1 wird ein Blockdiagramm einer Mehrfachtunerarchitektur in Übereinstimmung mit einem Ausführungsbeispiel gezeigt. In dem Ausführungsbeispiel, das in 1 gezeigt wird, umfasst eine Schaltung 100 zwei Tuner. Es versteht sich, dass während es in diesem Beispiel zur Erleichterung der Darstellung mit zwei Tunern gezeigt worden ist, es möglich ist, dass zusätzliche Tuner bereitgestellt werden können. Ein Mehrfachtuner 100 umfasst einen Einzelfrequenzsynthetisierer 125, der eine feste Frequenz aufweist, nämlich eine feste VCO-Frequenz, fvco.
In dem gezeigten Ausführungsbeispiel werden eingehende Radiofrequenz (RF)-Signale einer RF-Eingangseinheit 110 bereitgestellt. Im Allgemeinen kann die Eingangseinheit 110 verschiedene analoge Schaltungen, so wie ein oder mehr Verstärker, zum Beispiel aktive Verteiler, Niederrauschverstärker (engl.: Low Noise Amplifiers, LNAs) mit programmierbarer Verstärkung, einen oder mehr Filter usw. umfassen. Es ist in verschiedenen Ausführungsbeispielen zu beachten, dass ein aktiver Verteiler in dem Signalverarbeitungspfad vorgesehen sein kann, entweder außerhalb des Chips vor der Eingangseinheit 110 oder als ein Teil der Eingangseinheit. Die resultierenden verarbeiteten RF-Signale werden wiederum mehreren Mischern 120₁ und 120₂ bereitgestellt. Im Allgemeinen ist jeder Mischer so konfiguriert, dass das eingehende RF-Signal auf ein anderes Niederfrequenzsignal herunterkonvertiert wird. In dem Beispiel von 1 werden die Mischer 120₁ und 120₂ so konfiguriert, dass sie das eingehende RF-Signal auf Zwischenfrequenz (engl.: Intermediate Frequency, IF)-Signale herunterkonvertieren. Zu diesem Zweck empfängt jeder der Mischer des Weiteren eine LO2x-Frequenz von einem Frequenzsynthetisierer 125, der von einem Integer-N-LO-Teiler gefolgt ist (nicht in 1 gezeigt). In dem gezeigten Ausführungsbeispiel kann der Synthetisierer 125 eine phasensynchronisierte Schleife (engl.: Phase Locked Loop, PLL) sein, die verschiedene LO-Frequenzsignale von einem festen VCO-Frequenzsignal f_vco erzeugt, das aus einem empfangenen Referenztaktsignal erzeugt wird.
Der resultierende IF-Signalausgang von den Mischern 120₁ und 120₂, die in einem Ausführungsbeispiel Quadratursignale sein können, in dem die Mischer Quadraturmischer sind, werden entsprechenden realen oder komplexen IF-Filtem 130₁ und 130₂ bereitgestellt. Die gefilterten Signale können entsprechenden programmierbaren Verstärkern (engl.: Programmable Gain Amplifier, PGRs) 140_I1 bis 140_Q2 bereitgestellt werden, die wiederum verstärkte Signale entsprechenden Analog-zu-Digital Wandlern (engl.: Analogue-to-Digital Converter, ADCs) 150_I1 bis 150_Q2 bereitstellen. Als ein solches Beispiel kann jeder ADC ein Delta-Sigma (ΔΣ)-basierter ADC sein kann, der ein digitalisiertes Signal (zum Beispiel ein N-Bit-Signal) erzeugt, das einer zusätzlichen Schaltung bereitgestellt werden kann, so wie ein Demodulator oder eine andere Verarbeitungslogik eines Systems (zur vereinfachten Darstellung in 1 nicht gezeigt).
Es ist zu beachten, dass in dem Ausführungsbeispiel, das in 1 gezeigt ist, da das LO-Teilungsverhältnis ein Integerwert ist, der LO-Frequenzunterschied zwischen zwei aufeinanderfolgenden Teilerverhältnissen fvco/2N-fvco/2(N+1) ist. Für fvco = 13,6 GHz und N = 8, 9, 10, ..., LO-Frequenzen, die erzeugt werden können, bei 850 MHz, 755,555 MHz, 680 MHz usw. sind. Daher ist ein Abstand zwischen zwei aufeinanderfolgenden LO-Frequenzen wenigstens 94,445 MHz. Daher können, wenn alle möglichen Kanäle zwischen zwei LO-Frequenzen ohne Wechseln der VCO-Frequenz abgedeckt werden sollen, IF-Stufen, die den Mischern folgen, nämlich IF-Filter und ADCs, mit einer relativ breiten Bandbreite konfiguriert werden, zum Beispiel ungefähr um 50 Megahertz (MHz) für das Beispiel oben. Aufgrund dieser relativ hohen Bandbreite kann es Herausforderungen beim Einhalten von IF-Dynamikbereichsanforderungen und bei Spiegelfrequenzunterdrückungs (engl.: Image Rejection, IR)-Anforderungen geben. Entsprechend kann in anderen Ausführungsbeispiel zum Erleichtern wenigstens gewisser Beschränkungen eine Mehrfachtunerarchitektur statt komplexer IF-Filter Breitband-real-Tiefpassfilter (engl.: Low Pass Filter, LPFs) umfassen.
Jetzt Bezug nehmend auf 2A und 2B werden Diagrammdarstellungen von Kanälen gezeigt, die in verschiedenen Bandbreiten in Übereinstimmung mit einem Ausführungsbeispiel vorhanden sind. Wie in 2A gezeigt, ist, wenn eine IF-Bandbreite von 50 MHz verwendet wird, eine resultierende Signalverarbeitungsbandbreite ungefähr 100 MHz. Als solche können 12 bis 16 Kanäle in diesem Band vorhanden sein. Bei einer Annahme eines gewünschten Kanals N ist das Vorhandensein von relativ großen Blockierem in dem gleichen Band zu beachten, was zu einem potentiell großen dynamischen Bereich führt, um diese ungewünschten Signale zu handhaben, ohne Beachtung der Größe der Unterschiede zwischen den ungewünschten und den gewünschten Kanälen.
Im Gegensatz dazu bezugnehmend auf 2B mit einer schmalen Bandbreite des IF-Signalverarbeitungspfads (ungefähr 15 MHz anstatt von 50 MHz) sind reduzierte dynamische Bereichsanforderungen vorhanden, da stattdessen das zu handhabende Band nur 3 bis 4 Kanäle umfassen kann. In einem Ausführungsbeispiel führt dies zu reduzierten dynamischen Bereichsanforderungen (zum Beispiel 8 dB niedriger) und entsprechenden gelockerten IR-Anforderungen (zum Beispiel ebenfalls 8 dB). Des Weiteren kann unter Verwendung so einer Schmalbandarchitektur die Spiegelfrequenzunterdrückungsengine auf eine schmalere Bandbreite kalibrieren. Als solche führen diese gelockerten Anforderungen zu einer verbesserten und vereinfachten Signalverarbeitung.
Jetzt Bezug nehmend auf 3 wird ein Blockdiagramm einer Mehrfachtunerarchitektur in Übereinstimmung mit noch einem weiteren Ausführungsbeispiel gezeigt. Wie in 3 gezeigt, ist ein Tuner 200 ein N-Kanaltuner, der N verschiedene Kanäle 215₁ bis 215_n umfasst, von denen jeder konfiguriert ist, ein eingehendes RF-Signal RF_IN zu empfangen und zu verarbeiten. Es ist zu beachten, dass der Tuner 200 auf einem einzelnen Halbleiterchip implementiert sein kann. Wie in 3 zu sehen, wird das RF-Signal einem Verteiler 210 bereitgestellt, der das Signal verteilt und jedem der verschiedenen Kanäle bereitstellt. Dieses RF-Signal kann vorher durch einen LNA verstärkt worden sein, der außerhalb des Chips angesiedelt ist, oder durch einen LNA, der auf dem Chip ist (nicht in 3 gezeigt). Zu Zwecken der Diskussion hierin werden die Komponenten eines ersten Kanals, Kanal 1 (215₁) beschrieben. Es versteht sich, dass jeder Kanal ähnlich konfiguriert sein kann, auch wenn er bei einem anderen Frequenzband arbeitet.
In dem Beispiel, das in 3 mit Bezug auf den Signalverarbeitungspfad von Kanal 215₁ gezeigt ist, wird das RF-Signal einem LNA 220₁ bereitgestellt. Das verstärkte Signal wiederum wird einem Nachfolgebandpassfilter (engl.: Band Pass Filter, BPF) 230₁ bereitgestellt. Das resultierende gefilterte Signal wird dann mit einem Mischer 240₁ gekoppelt, der als ein Quadraturmischer konfiguriert sein kann, um das RF-Signal auf ein niedrigeres Frequenzsignal (zum Beispiel ein IF-Signal) herunter zu konvertieren. Wie weiter unten beschrieben werden wird, ist der Mischer 240₁ konfiguriert, das RF-Signal mit einem LO-Signal zu mischen, das von einer Takterzeugungsschaltung 280 empfangen wird, die in dem Ausführungsbeispiel von 3 einen einzelnen Frequenzsynthetisierer 282 und mehrere Interpolationsteiler 284 umfasst, von denen jeder programmierbar ist, ein LO-Signal für einen oder mehr entsprechende Kanäle des Tuners zu erzeugen. Zusätzlich umfasst die Takterzeugungsschaltung 280 eine Steuerschaltung, so wie eine Mikrocontrollereinheit (engl.: Micro Controller Unit, MCU) oder eine andere Steuerlogik (so wie eine Nebenwellenverwaltungslogik) (nicht gezeigt) um Teilerverhältnisse der verschiedenen Integer und Interpolationsteiler basierend auf der RF-Frequenz zu berechnen.
Weiterhin mit Bezug auf 3 wird die niedrigere Frequenz, die von dem Mischer 240₁ ausgegeben wird, entsprechenden PGAs 250_I1 bis 250_Q1 bereitgestellt. Verstärkte Signale wiederum können zu entsprechenden Tiefpassfiltern 260_I1 bis 260_Q1 bereitgestellt werden. In einem Ausführungsbeispiel kann die Bandbreite dieser Filter weniger als ungefähr 16 MHz betragen. Die resultierenden gefilterten Signale können einen entsprechenden Digitalisierer 270_I1 bis 270_Q1 bereitgestellt werden, die in einem Ausführungsbeispiel als ΔΣ-Modulatoren (DSMs) konfiguriert sein können. In einem Ausführungsbeispiel können diese ADCs bei relativ schmalen Bandbreiten arbeiten, zum Beispiel ungefähr 15 MHz. Durch Bereitstellen eines schmal-Bandbreiten-ADC werden Gestaltungsbeschränkungen gelockert, was eine kleinere und niedrigere Leistungslösung gestattet als die Ausführungsbeispiele, die oben mit Bezug auf 1 diskutiert worden sind. Wie mit dem oben genannten Tuner können die resultierenden digitalen Ausgänge von den ADCs für weitere Schaltungen eines Systems bereitgestellt werden. Auch wenn in dem Ausführungsbeispiel von 3 in dem hohen Level gezeigt, versteht sich, dass der Bereich nicht diesbezüglich beschränkt ist.
Jetzt Bezug nehmend auf 4 wird ein Blockdiagramm einer Interpolationsteileranordnung in Übereinstimmung mit einem Ausführungsbeispiel gezeigt. Wie in 4 gezeigt, umfasst eine Takterzeugungsschaltung 300 einen Frequenzsynthetisierer 310. In einem Ausführungsbeispiel kann der Frequenzsynthetisierer ein Frequenzsynthetisierer auf oder außerhalb des Chips sein, so wie ein Kristalloszillator oder eine andere Frequenzerzeugungsschaltung. Wie zu sehen, erzeugt der Frequenzsynthetisierer 310 eine VCO-Frequenz fvco, die den mehreren Kanälen 320₁ bis 320m bereitgestellt wird. Zu Zwecken der Diskussion wird ein einzelner Kanal 320₁ der Takterzeugungsschaltung im Detail beschrieben. Es versteht sich, dass in einer bestimmten Implementierung jeder solcher Teiler ähnlich konfiguriert sein kann (auch wenn mit unterschiedlichen Teilungsverhältnissen während eines Betriebs programmiert).
Im Allgemeinen verwendet ein Interpolationsteiler einen Integerteiler für den Integerteil des Teilerverhältnisses. Dann wird der Bruchteil durch Interpolieren einer VCO-Periode bereitgestellt. Wenn man also durch 5,375 teilen möchte, sind die Flanken des LO-Ausgangs bei 5,375 T, 10,75 T, 16,125 T, 21,5 T, 26,875 T, 32,25 T, 37,625 T, 43 T, wobei T eine VCO-Taktperiode ist. Somit sind die Bruchteile, die von dem Interpolationsteiler bereitgestellt werden, 0,375 T, 0,75 T, 0,125 T, 0,5 T, 0,875 T, 0,25 T, 0,625 T und 0 usw. Die Teilereinstellungen zum anderen wären 5 T, 5 T, 6 T (Übergang zwischen 16,125 T bis 10,75 T), 5 T, 5 T, 6 T (Übergang zwischen 26,875 T bis 32,25 T), 5 T, 6 T (Übergang zwischen 37,625 T bis 43 T) usw. Der Bruchteil kann durch einen Zähler mit einer Schrittgröße von 0,375 bereitgestellt werden. Und jedes Mal, wenn der Zähler überläuft, wird der Teiler als Teile-durch-6-Teiler konfiguriert.
Wie zu sehen, wird die eingehende feste VCO-Frequenz einem Teiler 322 bereitgestellt. In verschiedenen Ausführungsbeispielen kann dieser Teiler ein steuerbarer oder programmierbarer Teiler sein, der so gestaltet ist, dass er durch N oder N+1 teilt, wobei N eine programmierbare Anzahl ist und den Integer-Teil des LO-Teilerverhältnisses darstellt. In einem bestimmten Ausführungsbeispiel kann N programmiert werden zwischen 5 und 10 zu sein. Im Allgemeinen arbeitet der Teiler 322 so, dass das VCO-Frequenzsignal durch diesen Wert N geteilt wird. Allerdings arbeitet nach Empfang eines Steuersignals (das in einem Ausführungsbeispiel ein Überlaufsignal ist) von einem Zähler 324 der Teiler 322 so, dass er das VCO-Frequenzsignal durch N+1 teilt. Somit treten im Betrieb eine Anzahl von Teilungszyklen auf, während denen die Teilung durch N einen oder mehr Teilungszyklen auftritt, während der die Teilung durch N+1 ist. Zum Beispiel werden alle acht Zyklen k Zyklen sein, für die der Teiler als Teile-durch-(N+l) konfiguriert ist, und (8-k) Zyklen, für die der Teiler als Teile-durch-N konfiguriert ist. Somit ist das gesamte Teilerverhältnis N+(k/8), k = 0,1,2, ..., 7.
Weiter Bezug nehmend auf 4 ist der Zähler 324 konfiguriert, bis zu einem Wert zu zählen, der durch ein Stufensignal gesetzt wird, das von der MCU empfangen wird. Dieser Stufenwert ist auf der vorgegebenen RF-Frequenz basiert. Im Betrieb erzeugt der Zähler 324 einen 3-Bitausgangszählwert FRAC [2:0]. Es ist zu beachten, dass der Zähler 324 durch den Ausgang vom Teiler 322 getaktet wird. Dieser Ausgang des Teilers wird des Weiteren einem Verzögerungselement 325 bereitgestellt, das eine Verzögerung entsprechend einer Periode der VCO-Frequenz (T_VCO) aufweist.
Das geteilte VCO-Frequenzsignal, das durch den Teiler 322 ausgegeben wird, und die verzögerte Version von dem Verzögerungselement 325 werden einem Interpolator 326 bereitgestellt, der in einem Ausführungsbeispiel ein Mehrlevel-Phaseninterpolator sein kann, der zwischen diesen zwei Taktimpulskanten interpoliert, um ein interpoliertes Ausgangssignal zu erzeugen. Dieses interpolierte Ausgangssignal wiederum wird einem weiteren Teiler bereitgestellt, nämlich einem Teile-durch-2-Teiler 328, in dem Ausführungsbeispiel von 4.
Dieses resultierende LO-Frequenzsignal wird den entsprechenden Mischern des gegebenen Kanals bereitgestellt, um so zu ermöglichen, das empfangene RF-Signal auf eine vorgegebene Frequenz (zum Beispiel IF) herunter zu konvertieren, basierend auf diesem LO-Frequenzsignal. Auch wenn sie in diesem hohen Level in dem Ausführungsbeispiel von 4 gezeigt ist, versteht sich, dass andere Implementierungen möglich sind.
Jetzt Bezug nehmend auf 5 wird ein schematisches Diagramm eines Interpolationsfrequenzteilers in Übereinstimmung mit einem Ausführungsbeispiel gezeigt. In dem Ausführungsbeispiel, das in 5 gezeigt ist, ist der Teiler 320 konfiguriert, eine VCO-Frequenz von einem Synthetisierer 310 zu empfangen. Insbesondere kann ein Teiler 322 mehrere programmierbare Teiler umfassen, um eine gewünschte Anzahl N für den Frequenzteiler zu erzeugen. Das resultierende geteilte VCO-Frequenzsignal wiederum wird einem Verzögerungselement 325 und einem Phaseninterpolator 326 bereitgestellt.
Wie zu sehen, umfasst der Phaseninterpolator 326 mehrere Strom-DACs (engl.: current DACs), von denen jeder einen bestimmten gewichteten Wert hat. In verschiedenen Ausführungsbeispielen ist der Phaseninterpolator 326 unter Verwendung von binär gewichteten DACs als Teil von Integratoren implementiert. In einem bestimmten Ausführungsbeispiel kann ein 16-Level-Interpolator vorgesehen sein. Allerdings ist für die meisten Betriebsszenarien dieser Interpolator so konfiguriert, dass er als ein 8-Level-Interpolator arbeitet.
Wie zu sehen, koppeln die Strom-DACs mit einem integrierenden Kondensator Cint, der eine Spannung aufweist, die durch einen Rücksetzschalter gesteuert wird (ausgelöst durch einen Ausgang eines Inverters 329), der durch das geteilte VCO-Frequenzsignal gesteuert wird, das von dem Teiler 322 ausgegeben wird. Jeder von den Strom-DACs empfängt wiederum ein Paar Taktimpulse A und B über das Verzögerungselement 325 und einen Phasenzählwert von dem Zähler 324, der als ein Steuerungsausgang wirkt. Es ist zu beachten, dass diese Taktimpulse A und B eine Verzögerung bezüglich einander von einer Periode des Referenztaktsignals aufweisen. Anders ausgedrückt folgt der Taktimpuls B dem Taktimpuls A um eine einzelne Periode des Referenztaktsignals fin. Somit interpoliert der Phaseninterpolator 326 zwischen diesen zwei Taktflanken. Es gibt zwei Integrationsphasen in dem Interpolator. In der ersten Phase wird der Integrationskondensator mit einem Strom geladen, der durch den DAC in Abhängigkeit von dem DAC-Eingangswort für eine Dauer gleich einer Periode des Referenztakts bereitgestellt wird. Dann stellt während der zweiten Phase der DAC den vollskalierten Strom bereit. Sobald die Spannung über den Integrationskondensator den Schwellwert erreicht, wird die Spannung über den Kondensator zurückgesetzt, um ihn bereit für die nächste Interpolation zu machen. Somit wird das Interpolationsverhältnis durch die Menge von Strom bestimmt, der durch den Strom-DAC während der ersten Integrationsphase bereitgestellt wird, wie in 5 zu sehen. Es ist zu beachten, dass die Strom DACs des Phaseninterpolators 326 mit einem Bruchteil Strom laden, um die Spannung zu realisieren, die in dem Integrationskondensator gespeichert wird. In einem Ausführungsbeispiel, das einen 8-Level-Phaseninterpolator aufweist, kann ein Paar aus 1x Strom-DACs, ein einzelner 2x Strom-DAC und ein 4x DAC vorgesehen sein. Die resultierende Spannung, die in dem Kondensator C_int gespeichert wird, wird mit einer Schwellwertspannung in einem Komparator 327 verglichen, dessen Ausgang einen zusätzlichen Teiler 328 taktet, nämlich einen Teile-durch-2-Teiler um die Flanke zu entfernen, die nicht interpoliert wird.
Jetzt Bezug nehmend auf 6 wird ein Zeitdiagramm gezeigt, das eine Erzeugung eines LO-Signals unter Verwendung eines Interpolationsteilers in Übereinstimmung mit einem Ausführungsbeispiel darstellt. Wie in 6 gezeigt, ergibt sich ein LO-Signal (lo2x, das der Ausgang des Teilers 328 von 5 ist) aus einem eingehenden Referenztaktsignal (fin), was in der Darstellung von 5 ein 17 GHz-Referenztaktsignal ist.
Die Darstellung, die in 6 gezeigt ist, betrifft Operationen, die durchgeführt werden, um eine Teilung durch 5,25 zu realisieren. Da ein Integer basierter Teiler keine Bruch-Teilungen durchführen kann, kann ein Interpolationsteiler wie in 5 die wünschte Teilung-durch-Verhältnis realisieren. Wie zu sehen ist der Ausgang des Teilers 322 von einem variablem Verhältnis. Die Teilung-durch-Verhältnis variiert von 5 zu 6 nämlich in einer Weise, dass der resultierende interpolierte Wert die gewünschte Teilung durch ein Verhältnis von 5,25 erreicht.
Es ist zu beachten, dass die Taktimpulssignale von dem Verzögerungselement 325 (a und b) als Eingänge in den Phaseninterpolator 326 bereitgestellt werden, so wie das geteilte Frequenzsignal f_out es ist. In dem Phaseninterpolator 326 wird dieses Signal invertiert und so verzögert, dass ein Rücksetzsignal erzeugt wird, das einem Rücksetzschalter des Phaseninterpolators bereitgestellt wird. Die Steuerung der Teilung durch Verhältnis wiederum wird durch Eingeben eines Phasensteuerungssignals, das wiederum zur Steuerung der Wichtungen der Strom DACs des Phaseninterpolators 326 weitergegeben wird, durchgeführt. Die Ausgänge der einzelnen Strom-DACs werden summiert, um eine Integrationsspannung (V_int) über den Integrationskondensator des Phaseninterpolators 326 zu erzeugen.
Dann wird diese Spannung mit einer Schwellwertspannung (V_th) in dem Komparator 327 verglichen, um so einen Vergleichsausgang zu erzeugen, der wiederum den Teiler 328 taktet, der das realisierte LO-Signal erzeugt. Auch wenn mit diesem bestimmten Beispiel gezeigt, versteht sich, dass andere Beispiele und andere Werte verwendet werden können, um andere Teilungsverhältnisse aufzunehmen.
Es ist beachten, dass es für Phasennebenwellen möglich ist, in Interpolationsteiler eingeführt zu werden, aufgrund einer Interpolator-DAC-integral-Nichtlinearität (INL) aufgrund von DAC-Einheitszellen-Fehlanpassungsströmen und vielen Anpassungen in dem Blockpfad, der das Schalten von DAC-Zellen steuert. Allerdings kann man zeigen, dass erzeugte Nebenwellen immer an den Oberwellen von M/8*fvco/(N+M/8) = M*LO/2. Hier wird angenommen, dass es zwei Teile-durch-2-Teiler gibt, die dem Interpolator folgen, einen unmittelbar dem Interpolator folgenden, um die nicht interpolierten Flanken zu entfernen, und einen weiteren Teiler in dem Mischer, so dass das LO-Signal LO = (fvco/(N+M/8))/4 ist.
Bei UHF-Frequenzen sind die Nebenwellen bei den halben LO-Frequenzen für M = 1, 3, 5, 7 angesiedelt. Ein Nachlauffilter in dem Empfängersignalverarbeitungspfad von UHF-Kanälen stellt wenigstens 20 dB Dämpfung für Blockierer bei 1/2 LO-Frequenz bereit. Für Frequenzen unter UHF kann der Empfänger auf einen N-Phasenmischer wechseln (wobei N eine gerade Zahl ist, die aus 8-12-16-20-24 gewählt ist), wobei die Nebenwellen aufgrund von vorhandenen extra Teile-durch-2-Teilern verschwinden.
Somit arbeiten die Interpolationsteiler so, dass die Teilung um ein erstes Integerverhältnis für irgendeine Anzahl von Referenztaktsignalen ist (entsprechend einer vorgegebenen Anzahl von Teilerzyklen), und dann ist eine Teilung durch ein zweites Integerverhältnis für eine andere Anzahl von Referenztaktsignalen (für einen einzelnen Teilerzyklus). Das Ergebnis ist somit eine Interpolation von einer Periode des Referenztaktsignals, um ein gewünschtes Ausgangstaktsignal zu erhalten, das eine Teilung durch einen Bruchwert sein kann. Es ist zu beachten, dass der Interpolator Flankenübergängen gestattet, bei einem Bruchverhältnis der Referenzperiode aufzutreten, wenn es notwendig ist. Andernfalls würde ein Teiler, dessen Teilungswert zwischen N und N+1 für eine bestimmte Anzahl von Referenzzyklen geändert wird, weiterhin einen Bruchteiler implementieren, aber der Ausgang würde viele Nebenwellen aufweisen, da viele der Flanken nicht an der richtigen Stelle sein würden.
In einem Ausführungsbeispiel kann der Interpolationsteiler von niedriger Auflösung sein, so dass Gestaltungsbeschränkungen gelockert sind und ein Niedrigleistungsniedrigkomplexitätsteiler realisiert wird. Auch wenn der Bereich nicht diesbezüglich beschränkt ist, kann in einem Ausführungsbeispiel ein 8-Level-Interpolator vorgesehen sein. Auch kann die Auflösung niedrig gehalten werden, um Nebenwellen daran zu hindern, näher an dem LO-Träger zu sein. Zum Beispiel würde Wechseln zu einem 16-Level-Interpolator die Nebenwellen veranlassen, bei M/16*fvco/(N+M/16) = M*LO/4 angesiedelt, dass die Nebenwellen für UHF-Kanäle veranlassen würde, näher zu LO zu rücken (bei einem LO/4-Versatz für M = 1). Das würde dann das unerwünscht-zu-erwünscht-Signalleistungsverhältnis (U/D)-Leistungsfähigkeit bei LO/4-Versatzfrequenzen verschlechtern, da Nachlauffilter weniger Dämpfung für den Blockierer bereitstellen würden. Allerdings wird, wie weiter unten diskutiert wird, zum Handhaben eines Empfangs von bestimmten Analogsignalen ein 16-Level-Interpolator (der weiterhin von relativ niedriger Leistung und niedriger Komplexität ist) bereitgestellt. Allerdings kann zum Empfangen und Verarbeiten von digitalen Signalen und Empfangen und Verarbeiten von vielen analogen Signalen der 16-Level-Interpolator so konfiguriert sein, dass er als ein 8-Level-Interpolator arbeitet.
Des Weiteren wird, indem ein Interpolationsteiler in Übereinstimmung mit einem Ausführungsbeispiel verwendet wird, für einen vorgegebenen gewünschten Empfangskanal ein festes Teilungsverhältnis eingerichtet. Das heißt, auch wenn der Interpolationsteiler eine Reihe von mehreren Teile-durch-N-Operationen und eine Reihe von mehrfachen Teile-durch-N+1-Operationen durchführt, ist der resultierende Ausgang von einem festen Teilungsverhältnis.
Und irgendeine Nebenwelle, die aufgrund der Interpolationsteilung erzeugt wird, wird an einem bestimmten Ort angeordnet, der sehr weit weg von einer interessierenden Frequenz sein kann. Zum Beispiel gestatten die Ausführungsbeispiele wie hierin beschrieben, einen Ort einer LO-Nebenwelle außerhalb eines Frequenzbandes von Interesse (weit weg von einem Kanal von Interesse) und weit weg von einer vorgegebenen LO-Frequenz zu sein. Zum Beispiel, wie hierin für Interpolationsteilerverhältnisse beschrieben, die sogar eine Nebenwelle erzeugen, kann der Nebenwellenort 200 bis 400 MHz weg von einem gewünschten Frequenzkanal sein und als solche kann der Einfluss dieser Nebenwellen leicht mit der Blockiererdämpfung verwaltet werden, die von Nachlauffiltern bereitgestellt wird, aufgrund der entfernten Nähe der Nebenwellen zu einem LO-Träger. Das heißt, dass in verschiedenen Ausführungsbeispielen eher als dass Rauschenergie aufgrund von konstantem Ändern von Teilungsverhältnissen ausgebreitet wird, hier ein festes Teilungsverhältnis für einen vorgegebenen gewünschten Kanal bereitgestellt wird, so dass die Nebenwelle, die in dem Interpolationsteiler erzeugt wird, an einem bestimmten und bekannten Frequenzort angesiedelt ist, der weit von dem gewünschten Signalkanal entfernt ist. So eine Nebenwelle verschlechtert aufgrund der entfernten Nähe ihres Ortes bezüglich des LO-Trägers eine Blockiererhandhabungsfähigkeit des Tuners nicht.
Es ist zu beachten, dass die einzige Zeit, in der das feste Teilungsverhältnis für einen vorgegebenen Interpolationsteiler geändert wird, bei einem Wechsel zu einem gewünschten Kanal ist, so wie wenn ein Anwender einen neuen Fernsehkanal zum Einstellen auswählt.
Um die Teilernebenwellen weg von dem LO-Träger zu halten, sind die Interpolationslevel eine minimierte Anzahl. Ein 8-Level-Interpolator stellt Teilerverhältnisse von 2x2x (5, 5,125, 5,250, etc.) bereit. Somit werden die effektiven Gesamtteilerwerte 20, 20,5, 21, 21,5 usw.

Jetzt Bezug nehmend auf Tabelle 1, wird eine Beispielliste von LO-Teilersätzen für eine einzelne Frequenzsynthetisierer-Mehrfach-Tuner-Architektur in Übereinstimmung mit einem Ausführungsbeispiel gezeigt. Wie zu sehen, sind verschiedene Interpolationsteilerverhältnisse für ein vorgegebenes Referenztaktsignal vorgesehen (entsprechend einer VCO-Frequenz). Ein Gesamtteilungsverhältnis N wird durch den internen Teile-durch-2-Teiler an dem Ende des Interpolationsteilers und einen zusätzlichen Teile-durch-2-Teiler, der mit einem Ausgang des Interpolationsteilers gekoppelt ist, realisiert. Wie in Tabelle 1 zu sehen, erzeugen nur solche Interpolationsteilerverhältnisse LO-Nebenwellen, die 1/8-Wert-Einstellungen aufweisen. Und zu beachten ist, dass diese LO-Nebenwellen an einem bekannten Ort von LO/2 sind, so dass die Nebenwellen aufgrund der entfernten Nähe ihres Ortes bezüglich des LO-Trägers nicht die Blockiererhandhabungsmöglichkeit des Tuners verschlechtern. Tabelle 1

F_vco (GHz)	Int. TeilerVerhältnis	Gesamt divN	Fmin (MHz)	Fcenter (MHz)	Fmax (MHz)	LO Nebenwellenort (MHz)
17	5	20	835.0	850.0	865.0
17	5.125	20.5	814.3	829.3	844.3	414.6
17	5.25	21	794.5	809.5	824.5
17	5.375	21.5	775.7	790.7	805.7	395.3
17	5.5	22	757.7	772.7	787.7
17	5.625	22.5	740.6	755.6	770.6	377.8
17	5.75	23	724.1	739.1	754.1
17	5.875	23.5	708.4	723.4	738.4	361.7
17	6.125	24.5	678.9	693.9	708.9
17	6.375	25.5	651.7	666.7	681.7	333.3
17	6.625	26.5	626.5	641.5	656.5
17	6.875	27.5	603.2	618.2	633.2	309.1
17	7.125	28.5	581.5	596.5	611.5	298.2
17	7.5	30	551.7	566.7	581.7
17	7.875	31.5	524.7	539.7	554.7	269.8
17	8.25	33	500.2	515.2	530.2
17	8.75	35	470.7	485.7	500.7

Für einen 8-Schritt-Interpolationsteiler mit einem 17-GHz-VCO als dem Frequenzsynthetisierer, ist der höchste LO-Schritt (LO_step) ungefähr 20 MHz. Eine maximale Bandbreite eines Frenseh-Kanals (BW_ch) ist 8 MHz. Diese maximale IF-Bandbreite (BW_IF) wird verwendet, wenn die gewünschte Kanalmittelfrequenz LO_step/2 weg von dem gesetzten LO-Ort fällt: $B W_{I F} = \frac{L O_{s t e p} + B W_{c h}}{2} + B W_{m arg i n},$
wobei BW_margin eine zusätzliche Toleranz ist, die der IF-Bandbreite zugeordnet ist. Mit einer 1-MHz-Toleranz und einem vorgegebenen LO-Schritt und einer vorgegebenen Kanalbandbreite ist die erforderliche IF-Bandbreite 15 MHz.
Durch Bereitstellen einer Mehrfachtunerarchitektur mit einem einzelnen Frequenzsynthetisierer kann der Gesamtflächen- und Leistungsverbrauch stark reduziert werden und des Weiteren wird ein Koppeln zwischen mehreren VCOs vermieden. Es ist zu beachten, dass in bestimmten Implementierungen ein Frequenzsynthetisierer bis zur Hälfte einer Gesamtfläche eines Tuners verbrauchen kann. Als solches kann durch Vorsehen eines einzelnen Frequenzsynthetisierers eine Fläche eines Einzelchipmehrfachtuners stark reduziert werden.
Es ist zu beachten, dass Ausführungsbeispiele in verschiedenen Arten von Empfängern verwendet werden können, einschließlich terrestrischen Empfängern, die zum Empfangen von sowohl analogen als auch digitalen Signalen konfiguriert sind. Wenn zum Empfang von analogen Signalen konfiguriert, ist es möglich, dass nach einer Herunterkonvertierung auf IF ein gewünschter Kanal sehr nahe zu Gleichstrom fallen kann. Zum Beispiel wenn man annimmt, dass ein Interpolationsteiler konfiguriert ist, eine LO-Frequenz von 850 MHz zu erzeugen, und der gewünschte Kanal bei oder um 850 MHz ist. Somit kann nach einem Herunterkonvertieren dieser gewünschte Kanal im Wesentlichen bei oder um Gleichstrom sein, was Probleme zu Zwecken eines analogen Empfangs verursachen kann. Es ist zu beachten, dass in anderen Bezügen der Interpolationsteiler gleich konfiguriert sein kann und sowohl 8-Level- als auch 16-Level-Fälle handhaben kann. Es ist weiter zu beachten, dass für den 16-Level-Fall der Zähler als ein 4-Bit-Zähler konfiguriert sein kann, eher als ein 3-Bit-Zähler.
Um diese Situation zu vermeiden, können Ausführungsbeispiele so konfiguriert sein, dass sie die LO-Frequenz veranlassen, einen LO-Schritt höher oder niedriger zu sein als die andernfalls angemessene LO-Frequenz. In diesem Fall kann die IF-Bandbreite, die bei 15 MHz konfiguriert ist, erhöht werden, zum Beispiel auf 25 MHz, um sicherzustellen, dass das herunterkonvertierte Signal immer noch den gewünschten Signalkanal umfasst. Allerdings können durch Erhöhen der LO-Frequenz stringentere Anforderungen für einen IF-Dynamikbereich und eine Spiegelfrequenzunterdrückung auftreten.
Somit kann in anderen Ausführungsbeispielen, wenn der Tuner für einen analogen Empfang konfiguriert ist und wenn der gewünschte analoge Kanal im Wesentlichen um Gleichstrom fällt, die Anzahl von Interpolationsleveln erhöht werden. Wie oben beschrieben, kann in einem Ausführungsbeispiel ein 16-Level-Interpolator vorgesehen sein. Für solche analogen Kanäle, die im Wesentlichen um einen Gleichstrom fallen, resultiert das in einem halben LO-Abstand der 8-Level-Interpolationsfälle, die oben beschrieben worden sind, und eine LO-Frequenz kann um einen halben LO-Schritt höher oder niedriger verschoben werden, was den herunterkonvertierten analogen Kanal veranlasst, von Gleichstrom wegzukommen. In diesen Fällen, auch wo die LO-Frequenz um einen halben Schritt höher oder niedriger gesetzt wird, erhöhen sich die maximalen IF-Frequenzbandbreitenanforderungen nicht.
Des Weiteren kann, um inhärentes Rauschen in den Interpolationsteilern zu reduzieren, jeder Interpolationsteiler isoliert werden, zum Beispiel über Einbau von passenden Isolationssperren, die auf dem Halbleiterchip konfiguriert sind.
Jetzt Bezug nehmend auf 7 wird ein Flussdiagramm für ein Verfahren zum Betreiben einer Mehrfachtunerarchitektur in Übereinstimmung mit einem Ausführungsbeispiel gezeigt.
Wie in 7 gezeigt, kann ein Verfahren 500 in einer Steuerung durchgeführt werden, so wie ein Mikrocontroller, der in der Takterzeugungsschaltung des Mehrfachtuners enthalten sein kann oder damit gekoppelt sein kann. Wie zu sehen, beginnt das Verfahren 500 mit Empfangen einer eingehenden Anfrage, einen gewünschten Kanal einzustellen (Block 510). Diese Anfrage kann in Reaktion auf eine Anwendereingabe sein, einen gewünschten Kanal einzustellen, entweder zum Ansehen oder zum Aufnehmen und Speichern eines Programms in einem DVR oder einem anderen Speichergerät. Der eingeforderte Kanal kann ein analoger Kanal oder ein digitaler Kanal sein, und somit wird bei einer Raute 520 die Art des Kanals bestimmt. Wenn es ein digitaler Kanal ist, geht die Steuerung zu einem Block 530 über, wo der Interpolator des passenden Interpolationsteilers als ein M/2-Level-Interpolator konfiguriert werden kann. Zum Beispiel kann in einem Ausführungsbeispiel, in dem ein 16-Level-Interpolator vorhanden ist, um Nebenwellen aufgrund von Interpolationsteilern so weit weg wie möglich von dem LO-Träger zu halten, der Interpolator als ein 8-Level-Interpolator konfiguriert werden.
Die Steuerung geht als Nächstes zu einem Block 540 über, wo der Interpolationsteiler so gesteuert werden kann, dass er ein festes Teilungsverhältnis erzeugt (Block 540). Zum Beispiel wird abhängig von der Frequenz des gewünschten Kanals ein passendes LO-Signal unter Verwendung des Interpolationsteilers erzeugt, der für ein festes Teilungsverhältnis eingestellt ist. Insbesondere kann der Interpolationsteiler für ein festes Verhältnis eingestellt werden, um dem resultierenden LO-Signal zu gestatten, zum Herunterkonvertieren des eingehenden Signals auf eine passende IF-Frequenz verwendet zu werden, die in einem Band sein kann, das nahe an Gleichstrom ist (zum Beispiel innerhalb ungefähr 15 MHz). Wie weiter in 7 dargestellt, kann zusätzliches Verarbeiten nach dieser Herunterkonvertierung durchgeführt werden, um somit ein digitales Signal zu erhalten, das zum weiteren Verarbeiten gesendet werden kann, so wie Demodulation usw.
Wenn stattdessen der gewünschte Kanal ein analoger Kanal ist, geht die Steuerung zu einer Raute 560 weiter, um zu bestimmen, ob das herunterkonvertierte IF-Signal um Gleichstrom fällt. Diese Situation tritt auf, wenn ein vorgegebener Signalkanal mit einem LO-Signal gemischt wird, das das herunterkonvertierte Signal veranlasst, im Wesentlichen bei Gleichstrom zu sein. In diesem Fall geht die Steuerung zu einem Block 570 weiter, wo der Interpolationsteiler als ein M-Level-Interpolator und mit einer LO-Frequenz, die um ein halb LO-Schritt höher oder niedriger verschoben ist, konfiguriert werden kann. Dieses Verschieben verlegt das herunterkonvertierte IF-Signal weg von Gleichstrom, aber immer noch in der IF-Bandbreite, die 15 MHz beträgt. In der oben beschriebenen Implementierung wird eine 16-Level-Interpolation durchgeführt. Im Allgemeinen in anderen Aspekten tritt Verarbeiten von diesem analogen Signal wie oben beschrieben auf. Es ist zu beachten, dass das Verfahren von 7 an verschiedenen Orten in einem Tuner durchgeführt werden kann, so wie eine MCU oder eine andere Steuerungslogik, entweder in der Takterzeugungsschaltung oder damit gekoppelt. Und natürlich versteht sich, auch wenn in diesem bestimmten Ausführungsbeispiel gezeigt, dass andere Alternativen möglich sind.
Ausführungsbeispiele stellen somit eine kosten- und leistungseffiziente Mehrfach-Tuner-Lösung für terrestrischen und Kabel-Fernsehempfang bereit, die auf eine LO-Erzeugung und IF-Ketten-Gestaltungskompromisse eingehen kann, während VCO-zu-VCO Koppelprobleme von einer Mehrfachsynthetisiererlösung gelöst werden. Das heißt, mit mehreren VCOs, von denen jeder eine Induktivität umfasst, kann eine Interferenz mit anderen Induktivitäten erzeugt werden. Hier stattdessen können die Interpolationsteiler vollständig in einer CMOS-Schaltung ohne den Bedarf an Induktivitäten oder anderen VCO-Komponenten vollständig implementiert werden.
Ausführungsbeispiele können in vielen verschiedenen Systemtypen implementiert werden, so wie Set-Top-Boxen, hochauflösende oder Standard-Digitalfernseher und so weiter. Einige Anwendungen können in einer gemischten Signalschaltung implementiert werden, die sowohl analoge als auch digitale Schaltungen umfasst.
Jetzt Bezug nehmend auf 8 wird ein Blockdiagramm eines Systems in Übereinstimmung mit einem Ausführungsbeispiel gezeigt. Wie in 8 gezeigt, kann ein System 600 einen Fernseher umfassen, der so gekoppelt ist, dass er ein RF-Signal von einer Antennenquelle 601 empfängt, so wie eine drahtlose Antenne. Allerdings kann die Original quelle eine Kabelverteilung, ein Satellit oder eine andere Quelle sein, die dann durch ein digitales terrestrisches Netzwerk verteilt wird. Das eingehende RF-Signal kann einem Tuner 605 bereitgestellt werden, der in einem Ausführungsbeispiel ein Einzelchiptuner sein kann, der mehrere Tuner wie hierin beschrieben umfasst. Wie zu sehen, kann der Tuner 605 einen Speicher 602 zum Speichern ausführbarer Anweisungen und mehrere Tunerkanäle 603 _1-n umfassen, von denen jeder verschiedene analoge Eingangsschaltungen und einen Schmalband-ADC umfassen kann. Wie weiter zu sehen, umfasst der Tuner 605 auch eine Takterzeugungsschaltung 604, die einen einzelnen Frequenzsynthetisierer und mehrere Interpolationsteiler wie hierin beschrieben umfasst.
Das eingehende RF-Signal wird dann dem Tuner 605 zum Abstimmen auf einen oder mehr gewünschte Signalkanäle bereitgestellt. Tunerkanäle können verschiedene Schaltungen umfassen. Zum Beispiel kann in einem Ausführungsbeispiel jeder Kanal 603 einen Verstärker umfassen, der einen Ausgang aufweist, der mit einem Bandpassfilter gekoppelt ist. Der gefilterte Ausgang von diesem Bandpassfilter wiederum wird mit einem Mischer gekoppelt. Der Mischer wiederum konvertiert das eingehende RF-Signal auf einem IF-Ausgang herunter, der über einen Signalverarbeitungspfad weiterverarbeitet werden kann (zum Beispiel verstärkt und gefiltert) und schließlich in einem Schmalband-ADC digitalisiert wird.
Weiter Bezug nehmend auf 8 kann der digitalisierte Ausgang dieser ADCs des Tuners 605 weiterer Verarbeitungsschaltungen bereitgestellt werden, die eine Demodulatorschaltung 615 umfasst, die die eingehenden digitalisierten Signale demoduliert. Der Ausgang des Demodulators 615 kann einem Transportstrom entsprechen, so wie ein MPEG-TS, der einem Hostprozessor 620 zur weiteren Verarbeitung in ein audiovisuelles Signal bereitgestellt wird, das einer Anzeige 630 bereitgestellt werden kann, so wie ein Computermonitor, ein Flachbildschirmfernseher oder eine andere solche Anzeige.
Während die vorliegende Erfindung mit Bezug auf eine beschränkte Anzahl von Ausführungsbeispielen beschrieben worden ist, werden Fachleute zahlreiche Modifikationen und Variationen davon anerkennen. Es ist beabsichtigt, dass die angehängten Ansprüche alle solche Modifikationen und Variationen abdecken, wie sie in den wahren Geist und Bereich der vorliegenden Erfindung fallen.

Claims

Vorrichtung, umfassend: einen Verteiler (210) zum Empfangen eines Radiofrequenz (RF)-Signals und zum Bereitstellen des Radiofrequenz-Signals für mehrere Kanäle (2151 bis 215n), wobei jeder der mehreren Kanäle umfasst: einen ersten Verstärker (220) zum Verstärken des Radiofrequenz-Signals; einen Mischer (240) zum Herunterkonvertieren des verstärkten Radiofrequenz-Signals auf ein Signal einer zweiten Frequenz unter Verwendung eines lokalen Oszillator (LO)-Signals, wobei jeder der mehreren Kanäle konfiguriert ist, ein anderes lokales Oszillator-Signal zu empfangen; einen ersten Filter (260) zum Filtern des herunterkonvertierten zweiten Frequenzsignals; einen Digitalisierer (270) zum Digitalisieren des herunterkonvertierten zweiten Frequenzsignals; und eine Takterzeugungsschaltung (280), die einen Frequenzsynthetisierer (282), um ein Referenztaktsignal zu erzeugen, und mehrere Interpolationsteiler (284) umfasst, von denen jeder der mehreren Interpolationsteiler zum Empfangen des Referenztaktsignals und zum Erzeugen eines entsprechenden lokalen Oszillatorsignals daraus und zum Bereitstellen des entsprechenden lokalen Oszillatorsignals an den Mischer von wenigstens einem der mehreren Kanäle ausgestaltet ist, wobei in Reaktion auf eine Anwenderanfrage nach einem ersten analogen Kanal wenigstens einer der Interpolationsteiler ausgestaltet ist, als ein M-Level-Interpolator zu arbeiten, wenn das herunterkonvertierte zweite Frequenzsignal im Wesentlichen um Gleichstrom fällt, und in Reaktion auf eine Anwenderanfrage nach einem digitalen Kanal der wenigstens eine Interpolationsteiler konfiguriert ist, als ein M/2-Level-Interpolator zu arbeiten.
Vorrichtung nach Anspruch 1, bei welcher die Vorrichtung eine Mehrfach-Tunerschaltung umfasst, die auf einem einzelnen Halbleiterchip konfiguriert ist.
Vorrichtung nach Anspruch 1, bei welcher die Takterzeugungsschaltung eine Steuerung umfasst, die mit dem Interpolationsteiler gekoppelt ist, wobei die Steuerung zum Steuern eines Wertes des lokalen Oszillatorsignals ausgestaltet ist, das von dem Interpolationsteiler ausgegeben wird, um ein Herunterkonvertieren des verstärkten Radiofrequenzsignals auf ein Schmalbandsignal im Wesentlichen um Gleichstrom herum zu bewirken, wobei eine Auflösung des Interpolationsteilers beschränkt ist, um Nebenwellen, die in dem Interpolationsteiler erzeugt werden, zu veranlassen, entfernt von dem lokalen Oszillatorsignal gehalten zu werden.
Vorrichtung nach Anspruch 1, bei welcher in Reaktion auf das Radiofrequenzsignal die Takterzeugungsschaltung ausgestaltet ist, einen ersten Interpolationsteiler so zu konfigurieren, dass er bei einem festen Teilungsverhältnis arbeitet.
Vorrichtung nach Anspruch 1, bei welcher jeder der mehreren Kanäle des Weiteren einen zweiten Filter umfasst, der zwischen den ersten Verstärker und den Mischer gekoppelt ist.
Vorrichtung nach Anspruch 5, bei welcher jeder der mehreren Kanäle des Weiteren einen zweiten Verstärker umfasst, der zwischen den Mischer und den ersten Filter gekoppelt ist.
Vorrichtung nach Anspruch 6, bei welcher der zweite Filter einen nachlaufenden Bandpassfilter umfasst und der erste Filter einen Tiefpassfilter umfasst.
Vorrichtung nach Anspruch 1, bei welcher der Digitalisierer einen Schmalbandtiefpass-Delta-Sigma-Modulator umfasst.
Vorrichtung nach Anspruch 1, bei welcher der Interpolationsteiler umfasst: einen steuerbaren Teiler zum Empfangen des Referenztaktsignals und zum Erzeugen eines geteilten Signals; ein Verzögerungselement zum Empfangen des geteilten Taktsignals und zum Bereitstellen eines verzögerten geteilten Taktsignals; einen Interpolator zum Empfangen des geteilten Taktsignals und des verzögerten geteilten Taktsignals und zum Interpolieren des geteilten Taktsignals und des verzögerten geteilten Taktsignals in ein drittes Frequenzsignal; und einen zweiten Teiler zum Teilen des dritten Frequenzsignals, um ein LO2x-Signal zu erhalten.
Vorrichtung nach Anspruch 9, bei welcher der Interpolationsteiler des Weiteren einen Zähler aufweist, der ausgestaltet ist, durch das geteilte Taktsignal getaktet zu werden, und ein Steuerungssignal zu erzeugen, das ausgestaltet ist, dem steuerbaren Teiler bereitgestellt zu werden, wobei das Steuerungssignal ausgestaltet ist, den steuerbaren Teiler zu veranlassen, ein Teilungsverhältnis von N auf N+1 zu ändern.
Vorrichtung nach Anspruch 9, bei welcher der Interpolator umfasst: mehrere und Strom-Digital-Analog-Wandler (DAC); einen Kondensator zum Integrieren eines Ausgangs der mehreren Strom-Digital-Analog-Wandler-Schaltungen.
Vorrichtung nach Anspruch 11, bei welcher der zweite Teiler umfasst: einen Komparator zum Vergleichen einer integrierten Spannung des Kondensators mit einer Schwellwertspannung; und ein zweites Verzögerungselement, das von einem Ausgang des Komparators getaktet wird.
System, umfassend: eine in einer integrierten Schaltung (IC) integrierte Mehrfach-Tuner-Schaltung (200), die einen Halbleiterchip aufweist, der einen ersten Tuner (215₁) umfasst, um ein Radiofrequenz (RF)-Signal zu empfangen und zu verarbeiten, um ein erstes digitalisiertes Signal auszugeben, und einen zweiten Tuner (2152) umfasst, um das Radiofrequenzsignal zu empfangen und zu verarbeiten, um ein zweites digitalisiertes Signal auszugeben; eine Takterzeugungsschaltung (280), die einen Einzelfrequenzsynthetisierer (282) umfasst, um ein Referenztaktsignal zu erzeugen, und mehrere Interpolationsteiler (284) umfasst, von denen jeder einen Interpolator umfasst, der M Auflösungslevel aufweist, von denen jeder der mehreren Interpolationsteiler zum Empfangen des Referenztaktsignals und zum Erzeugen eines entsprechenden lokalen Oszillatorsignals daraus gemäß einem festen Teilungsverhältnis und zum Bereitstellen des entsprechenden lokalen Oszillatorsignals zu einem des ersten und des zweiten Tuners ausgestaltet ist, wobei der entsprechende Interpolator konfiguriert ist, als ein M/2-Level-Interpolator zu arbeiten, wenn ein gewünschter Kanal ein digitaler Kanal ist, und als ein M-Level-Interpolator zu arbeiten, wenn der gewünschte Kanal ein analoger Kanal ist; und einen Demodulator (615), der mit der Mehrfach-Tuner-Schaltung (200) zum Empfangen und Demodulieren des ersten und des zweiten digitalisierten Signals gekoppelt ist.
System nach Anspruch 13, bei welchem der erste Tuner des Weiteren umfasst: einen ersten Verstärker zum Verstärken des Radiofrequenzsignals; einen Mischer zum Herunterkonvertieren des verstärkten Radiofrequenzsignals auf ein zweites Frequenzsignal, wobei das entsprechende lokale Oszillatorsignal verwendet wird; einen ersten Filter zum Filtern des herunterkonvertierten zweiten Frequenzsignals; und einen Digitalisierer zum Digitalisieren des herunterkonvertierten zweiten Frequenzsignals.
System nach Anspruch 14, bei welchem die Takterzeugungsschaltung eine Steuerung umfasst, die mit mehreren Interpolationsteilern gekoppelt ist, wobei die Steuerung zum Steuern eines Wertes des lokalen Oszillatorsignals ausgestaltet ist, das durch einen ersten Interpolationsteiler ausgegeben wird, um ein Herunterkonvertieren des verstärkten Radiofrequenzsignals auf ein Schmalbandsignal im Wesentlichen um Gleichstrom herum zu bewirken, wobei eine Auflösung des Interpolationsteilers beschränkt ist, um Nebenwellen, die in dem Interpolationsteiler erzeugt werden, zu veranlassen, entfernt von dem lokalen Oszillatorsignal zu bleiben.
Verfahren, umfassend: Konfigurieren eines Interpolationsteilers einer Takterzeugungsschaltung eines Fernsehtuners, der auf einem einzelnen Halbleiterchip integriert ist, als ein M/2-Level-Interpolator in Reaktion auf eine Anfrage auf einen gewünschten Kanal, der einem digitalen Kanal entspricht, abzustimmen; Steuern des Interpolationsteilers um ein lokales Oszillator (LO)-Signal aus einem Referenztaktsignal gemäß einem festen Teilungsverhältnis zu erzeugen und Bereitstellen des lokalen Oszillatorsignals für einen ersten Tuner von mehreren Tunern des Fernsehtuners; und Herunterkonvertieren und Verarbeiten eines Radiofrequenzsignals in dem ersten Tuner unter Verwendung des lokalen Oszillatorsignals; und Konfigurieren des Interpolationsteilers als ein M-Level-Interpolator, der in Reaktion auf eine Anfrage auf einen zweiten gewünschten Kanal entsprechend einem analogen Kanal abstimmt.
Verfahren nach Anspruch 16, des Weiteren umfassend Bestimmen, ob ein herunterkonvertiertes Signal von dem analogen Kanal im Wesentlichen um Gleichstrom sein würde, und wenn dies so ist, Konfigurieren des Interpolationsteilers als der M-Level-Interpolator.
Verfahren nach Anspruch 17, des Weiteren umfassend andernfalls Konfigurieren des Interpolationsteilers als der M/2-Level-Interpolator.