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Mikrocontroller, FIFOs und andere elektronische Schaltwerke arbeiten in der Regel mit einem zentralen Takt, welcher die Schaltvorgänge bei der Abarbeitung von logischen Funktionen synchronisiert. Dadurch wird sichergestellt, dass z. B. an einem Schaltwerk-internen Flip-Flop die minimalen Setup- und Hold-Zeiten eingehalten werden.
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Sollen nun jedoch externe Digitalsignale erfasst werden, deren logischer Zustand sich unabhängig vom zentralen Takt des Schaltwerkes verändern kann, die also asynchron zum zentralen Takt sind, so müssen diese zunächst mit dem zentralen Takt synchronisiert werden. Dies geschieht in der Regel mit einem Synchronisierer, der im einfachsten Falle aus einem D-Flip-Flop besteht (Tietz/Schenk „Halbleiterschaltungstechnik”, 7. Auflage, 1985, Seiten 253 bis 256). Dabei werden die externen Daten dem Dateneingang und der zentrale Takt – oder ein davon abgeleitetes Signal – dem Takteingang zugeführt. Am Ausgang dieses Synchronisierers steht dann ein Logiksignal zur Verfügung, dessen logischer Pegel durch das externe Signal bestimmt wird und dessen Umschaltzeitpunkt durch den zentralen Takt definiert ist.
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Da aufgrund der Asynchronität das zeitliche Verhältnis des durch den zentralen Takt bestimmten Umschaltzeitpunkts zum Zeitpunkt des Pegelwechsels des externen Digitalsignals vollkommen unbestimmt ist, wird es zwangsläufig hin und wieder zu einer Verletzung der Setup- und Hold-Zeiten des Synchronisier-Flip-Flops kommen. Die Folge davon ist das Auftreten metastabiler Zustände an seinem Ausgang. Dabei kann – je nach zeitlicher Lage von Datenflanke und Taktflanke – der Ausgang nach kurzer Zeit in den Ausgangszustand zurückfallen oder sogar längere Zeit auf einem Wert zwischen den beiden Logikpegeln verharren.
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Dieses Problem ist – wie in „Buridan's Principle”, Leslie Lampert, Digital Equipment Corporation 1984 beschrieben – prinzipiell unvermeidlich, da ein zeitlich kontinuierliches Signal mit einem zeitdiskreten Takt abgetastet wird. Man kann sich also nur darauf beschränken, die Auswirkungen der Metastabilität auf das nachfolgende Schaltwerk zu minimieren.
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Metastabilität tritt innerhalb eines gegebenen Zeitintervalls mit einer bestimmten Wahrscheinlichkeit auf. Durch Hintereinanderschalten mehrerer Flip-Flops im Synchronisierer, wie in „Metastable Response in 5-V Logic Circuits”, Eilhard Haseloff, Texas Instruments, SDYA006 1997 beschrieben, lässt sich die Auftretenswahrscheinlichkeit entsprechend verringern, jedoch nicht vollständig beseitigen. Nachteilig ist hierbei allerdings, dass ein Pegelwechsel des Eingangs um die Anzahl der erforderlichen Takte verzögert wird. Entsprechend kann diese Methode nur dann verwendet werden, wenn die Bitfolgefrequenz des Eingangssignals wesentlich niedriger als die Taktfrequenz ist.
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In einem weiteren bekannten Verfahren, wie in „Metastablility Performance of Clocked FIFOs”, Chris Wellheuser, SCZA004A Texas Instruments, 1996 beschrieben, wird in den Datenpfad zwischen ein erstes Flip-Flop und ein zweites Flip-Flop ein Verzögerungsglied eingefügt, um einer im ersten Flip-Flop auftretenden Metastabilität Zeit zu geben, einen stabilen Zustand zu erreichen, bevor das Signal vom zweiten Flip-Flop eingelesen wird. Auch diese Maßnahme verbessert die Situation, kann das eigentliche Problem aber ebenfalls nicht vollständig beseitigen.
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Offensichtlich ist Metastabilität bei der Synchronisierung von externen Daten in einem synchron getakteten Datenverarbeitungssystem nicht zu vermeiden. Muss solch ein System jedoch bei sicherheitsrelevanten Anwendungen wie z. B. Airbag- oder ABS-Systemen in einem Kraftfahrzeug in jedem Falle vorhersagbar fehlerfrei reagieren, so stößt man hier an eine Grenze.
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Aus der
DE 25 42 557 A1 ist eine Schaltung zur Synchronisierung eines Signals mit einem Taktsignal bekannt, aufweisend: ein erstes und ein zweites flankengetriggertes D-Flip-Flop, wobei der Dateneingang des ersten D-Flip-Flops den Eingang der Synchronisierungsschaltung bildet, der nicht-invertierende Ausgang des ersten D-Flip-Flops mit dem Dateneingang des zweiten D-Flip-Flops verbunden ist und die Takteingänge der beiden D-Flip-Flops miteinander verbunden sind und einen Eingang für das Taktsignal bilden; und eine erste und eine zweite logische Verknüpfungseinheit mit jeweils zumindest zwei Eingängen und einem Ausgang, wobei ein Eingang der ersten logischen Verknüpfungseinheit mit dem nicht-invertierenden Ausgang des ersten D-Flip-Flops und ein weiterer Eingang der ersten logischen Verknüpfungseinheit mit dem nicht-invertierenden Ausgang des zweiten D-Flip-Flops verbunden ist, und wobei ein Eingang der zweiten logischen Verknüpfungseinheit mit dem invertierenden Ausgang des ersten D-Flip-Flops und ein weiterer Eingang der zweiten logischen Verknüpfungseinheit mit dem invertierenden Ausgang des zweiten D-Flip-Flops verbunden ist.
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Aus der
DE 37 89 728 T2 ist eine Schaltung in der Form eines digitalen Filters bekannt, aufweisend: ein erstes und ein zweites flankengetriggertes D-Flip-Flop, wobei der Dateneingang des ersten D-Flip-Flops den Eingang der Schaltung bildet, der nicht-invertierende Ausgang des ersten D-Flip-Flops mit dem Dateneingang des zweiten D-Flip-Flops verbunden ist und die Takteingänge der beiden D-Flip-Flops miteinander verbunden sind und einen Eingang für das Taktsignal bilden; eine erste und eine zweite logische Verknüpfungseinheit mit jeweils zumindest zwei Eingängen und einem Ausgang, wobei ein Eingang der ersten logischen Verknüpfungseinheit mit dem nicht-invertierenden Ausgang des ersten D-Flip-Flops und ein weiterer Eingang der ersten logischen Verknüpfungseinheit mit dem nicht-invertierenden Ausgang des zweiten D-Flip-Flops verbunden ist, und wobei ein Eingang der zweiten logischen Verknüpfungseinheit mit dem invertierenden Ausgang des ersten D-Flip-Flops und ein weiterer Eingang der zweiten logischen Verknüpfungseinheit mit dem invertierenden Ausgang des zweiten D-Flip-Flops verbunden ist; und ein R-S-Flip-Flop, das mit den Ausgängen der ersten und zweiten logischen Verknüpfungseinheit verbunden ist und den Ausgang der Schaltung bildet.
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Aus der
DE 197 37 813 A1 ist eine Schaltung zur Synchronisierung eines Signals mit einem Taktsignal bekannt, aufweisend: ein erstes und ein zweites flankengetriggertes D-Flip-Flop, wobei der Dateneingang des ersten D-Flip-Flops den Eingang der Synchronisierungsschaltung bildet, der nicht-invertierende Ausgang des ersten D-Flip-Flops mit dem Dateneingang des zweiten D-Flip-Flops verbunden ist und die Takteingänge der beiden D-Flip-Flops miteinander verbunden sind und einen Eingang für das Taktsignal bilden; und eine erste und eine zweite logische Verknüpfungseinheit mit jeweils zumindest zwei Eingängen und einem Ausgang.
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All diese bekannten Schaltungen lösen das angesprochene Problem jedoch nicht oder nicht zufriedenstellend.
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Die Aufgabe der Erfindung ist es daher, bei Auftreten einer Metastabilität einen definierten Ausgangszustand zu erhalten und in Weiterbildung, die Metastabilität zu erkennen und zu beseitigen.
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Die Aufgabe wird durch die Merkmale des Anspruchs 1 gelöst. Vorteilhafte Weiterbildungen sind durch die weiteren Merkmale der Unteransprüche gegeben.
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Die Schaltung zur Synchronisierung eines Signals mit einem Taktsignal gemäß Anspruch 1 weist dazu ein erstes und ein zweites flankengetriggertes D-Flip-Flop auf, wobei der Dateneingang des ersten D-Flip-Flops den Eingang der Synchronisierungsschaltung bildet, der nicht-invertierende Ausgang des ersten D-Flip-Flops mit dem Dateneingang des zweiten D-Flip-Flops verbunden ist und die Takteingänge der beiden D-Flip-Flops miteinander verbunden sind und einen Eingang für das Taktsignal bilden. Es ist eine erste und eine zweite logische Verknüpfungseinheit mit jeweils zumindest zwei Eingängen und einem Ausgang vorgesehen, wobei zwei Eingänge der ersten logischen Verknüpfungseinheit mit dem nicht-invertierenden Ausgang des ersten bzw. des zweiten D-Flip-Flops und zwei Eingänge der zweiten logischen Verknüpfungseinheit mit dem invertierenden Ausgang des ersten bzw. des zweiten D-Flip-Flops verbunden sind. Des weiteren sind eine dritte und eine vierte logische Verknüpfungseinheit, die als R-S-Flip-Flop verschaltet sind, vorgesehen, wobei der freie Eingang der dritten Verknüpfungseinheit mit dem Ausgang der ersten Verknüpfungseinheit und der freie Eingang der vierten Verknüpfungseinheit mit dem Ausgang der zweiten Verknüpfungseinheit verbunden ist und der Ausgang der dritten Verknüpfungseinheit den Ausgang der Synchronisierungsschaltung bildet. Die vier logischen Verknüpfungseinheiten führen die gleiche logische Verknüpfung durch, bei der bei gleichen Eingangspegeln der jeweils invertierte Ausgangspegel und bei allen Kombinationen unterschiedlicher Eingangspegel der gleiche Ausgangspegel erzeugt wird, und es weisen zumindest die erste und die zweite Verknüpfungseinheit eine Schalthysterese auf.
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Durch die Schalthysterese zumindest der ersten und der zweiten Verknüpfungseinheit, die in einer Ausbildung der Erfindung als NAND-Gatter ausgebildet sind, kann ein metastabiler Zustand zumindest eines der vorgeschalteten D-Flip-Flops zu keinem Pegelwechsel am Ausgang der Verknüpfungseinheiten und damit am Ausgang der Synchronisierungsschaltung führen, so dass diese im Ausgangszustand vor dem Pegelwechsel an ihrem Eingang verharrt und keinen zufällig sich einstellenden Ausgangspegel annehmen kann. Auch wird die Verzögerung auf maximal zwei Systemtakte begrenzt.
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In einer vorteilhaften Weiterbildung der Erfindung weist die erfindungsgemäße Synchronisierungsschaltung ein drittes und ein viertes flankengetriggertes D-Flip-Flop auf, wobei der Dateneingang des dritten D-Flip-Flops mit einem logischen High-Pegel beaufschlagt ist, der nicht-invertierende Ausgang des dritten D-Flip-Flops mit dem Dateneingang des vierten D-Flip-Flops verbunden ist und die Takteingänge des dritten und des vierten D-Flip-Flops miteinander und mit dem Eingang für das Taktsignal verbunden sind, und der invertierende Ausgang des vierten D-Flip-Flops mit Clear-Eingängen des ersten und des zweiten D-Flip-Flops verbunden ist. Es ist außerdem ein EXOR-Gatter vorgesehen, dessen Eingänge mit den invertierenden Ausgängen des ersten und des zweiten D-Flip-Flops und dessen Ausgang mit den Clear-Eingängen des dritten und des vierten D-Flip-Flops verbunden ist.
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Bei normaler Funktionalität der Synchronisierschaltung werden bei einem Pegelwechsel an deren Eingang die Ausgänge des ersten und des zweiten D-Flip-Flops nach der ersten Taktflanke unterschiedliche und nach der zweiten Taktflanke wieder gleiche Pegel aufweisen. Das EXOR-Gatter erkennt die unterschiedlichen Pegel, aufgrund der Verzögerung seines Ausgangspegels durch die Serienschaltung des dritten und des vierten D-Flip-Flops wird dies jedoch keine Auswirkung haben. Bei einer auftretenden Metastabilität kann jedoch der Unterschied in den Ausgangspegeln des ersten und des zweiten D-Flip-Flops länger andauern, so dass der invertierende Ausgang des vierten D-Flip-Flops seinen Pegel wechselt und das erste und das zweite D-Flip-Flop zurücksetzt. Damit wird die Metastabilität beseitigt.
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Durch eine weitere Weiterbildung der erfindungsgemäßen Synchronisierungsschaltung kann diese auch eine Entprellung des Eingangssignals vornehmen. Hierzu weist sie zumindest ein fünftes und ein sechstes D-Flip-Flop auf, die in Serie zu der Serienschaltung des ersten und des zweiten D-Flip-Flops geschaltet sind. Die erste und die zweite logische Verknüpfungseinheit sind mit jeweils zumindest vier Eingängen und einem Ausgang ausgebildet, wobei die zumindest vier Eingänge der ersten logischen Verknüpfungseinheit mit den nicht-invertierenden Ausgängen des ersten, zweiten, fünften und sechsten D-Flip-Flops und die zumindest vier Eingänge der zweiten logischen Verknüpfungseinheit mit den invertierenden Ausgängen des ersten, zweiten, fünften und sechsten D-Flip-Flops verbunden sind.
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Durch die Serienschaltung von zumindest vier D-Flip-Flops wird ein Eingangspegelwechsel um zumindest vier Taktzyklen verzögert, so dass eine Störung, die kürzer als vier Taktzyklen ist, aufgrund der Verundung der Ausgangssignale der D-Flip-Flops nicht zum Ausgang der Synchronisierschaltung durchgeschaltet wird.
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Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen mit Hilfe von Figuren näher beschrieben. Dabei zeigen
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1 eine Ausführungsform einer erfindungsgemäßen Synchronisierschaltung in einer Realisierung mit NAND-Gattern,
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2 eine Erweiterung der Synchronisierschaltung nach 1 um eine Metastabilitätserkennungsschaltung und
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3 eine Erweiterung der Synchronisierschaltung nach 1 um eine Entprellschaltung.
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In einer Ausführungsform der erfindungsgmäßen Synchronisierschaltung, wie sie in der 1 dargestellt ist, wird der aus dem Artikel von Eilhard Haseloff (s. o.) bekannte zweistufige Synchronisierer um vier NAND-Gatter erweitert, wobei zwei davon als R-S-Flip-Flop verschaltet sind. Es wäre in gleicher Weise möglich, NOR-Gatter zu verwenden. Die Gatter und auch die D-Flip-Flops müssen nicht diskret ausgeführt sein sondern können alle auf einem Halbleiterchip integriert sein. In erfindungsgemäßer Weise sind zumindest die direkt mit den D-Flip-Flops verbundenen Gatter als Schmitt-Trigger ausgeführt, weisen also eine Schalthysterese auf.
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Zunächst soll die Funktion der Schaltung bei einem regulären Ablauf ohne das Auftreten von Metastabilität beschrieben werden. In einem ersten Ausgangszustand hat das Eingangssignal E des ersten D-Flip-Flops IC1A einen statischen „Low”-Pegel. Dadurch hat der nicht-invertierende Ausgang Q des ersten D-Flip-Flops IC1A und auch der nicht-invertierende Ausgang Q des dem ersten D-Flip-Flop IC1A in Serie geschalteten zweiten D-Flip-Flops IC1B ebenfalls einen „Low”-Pegel und ihre beiden invertierenden Ausgänge Q\ „High”-Pegel, so dass der Ausgang des ersten als NAND-Gatter ausgebildeten Verknüpfungsglieds IC2A einen „High”-Pegel und der Ausgang des zweiten, ebenfalls als NAND-Gatter ausgebildeten Verknüpfungsglieds IC2B einen „Low”-Pegel aufweist. Entsprechend liegt der Ausgang des dritten Verknüpfungsglieds und damit der Ausgang A der Synchronisierschaltung auf „Low”-Pegel. Der Eingangspegel wird also korrekt durchgeschaltet.
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In einem zweiten Ausgangszustand hat das Eingangssignal E des ersten D-Flip-Flops IC1A einen statischen „High”-Pegel. Nun haben (nach einer hinreichenden Anzahl von Takten) die beiden nicht-invertierenden Ausgänge Q des ersten D-Flip-Flops IC1A und des zweiten D-Flip-Flops IC1B ebenfalls einen „High”-Pegel und ihre beiden nicht-invertierenden Ausgänge Q\ einen „Low”-Pegel. Entsprechend hat der Ausgang des ersten Verknüpfungsglieds IC2A einen „Low-Pegel und der Ausgang des zweiten Verknüpfungsglieds IC2B einen „High”-Pegel und folglich der Ausgang A des dritten Verknüpfungsglieds IC2C liegt nun auf „High”-Pegel, so dass auch dieser Eingangspegel korrekt durchgeschaltet wird.
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Es soll nun untersucht werden, wie die erfindungsgemäße Synchronisierschaltung reagiert, wenn ein Übergang am Eingang E von einem „Low”- auf einen „High”-Pegel erfolgt. Mit der auf den Pegelwechsel folgenden Taktflanke wechselt der nicht-invertierende Ausgang Q des ersten D-Flip-Flops IC1A von einem „Low”- auf einen „High”-Pegel und der invertierende Ausgang Q\ von einem „High”- auf einen „Low”-Pegel, wohingegen die Ausgänge Q, Q\ des zweiten D-Flip-Flops IC1B noch einen „Low”-Pegel (nicht-invertierender Ausgang) bzw. „High”-Pegel (invertierender Ausgang) haben. Die Ausgänge des ersten und des zweiten Verknüpfungsglieds IC2A, IC2B haben dementsprechend gleichzeitig „High”-Pegel, weshalb das aus dem dritten und dem vierten Verknüpfungsglied gebildete R-S-Flip-Flop nicht getriggert wird und das Signal am Ausgang A unverändert auf „Low”-Pegel verbleibt.
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Mit der nächsten Taktflanke wechselt nun auch das zweite D-Flip-Flop IC1B seine Ausgangspegel. Entsprechend wechselt der Ausgangspegel des ersten Verknüpfungsglieds IC2A auf „Low”, wohingegen der des zweiten Verknüpfungsglieds IC2B auf „High” verbleibt. Damit wird das R-S-Flip-Flop getriggert, der Ausgang A des dritten Verknüpfungsglieds IC2C springt auf einen „High”-Pegel.
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Bei einem Übergang des Eingangs E der Synchronisierschaltung von einem „High”- auf einen „Low”-Pegel wechselt der nicht-invertierende Ausgang Q des ersten D-Flip-Flops IC1A bei der darauffolgenden Taktflanke von einem „High”- auf einen „Low”-Pegel und der invertierende Ausgang Q\ von einem „Low”- auf einen „High”-Pegel, wohingegen die Ausgänge Q, Q\ des ersten und es zweiten D-Flip-Flops IC1B noch einen „High”-Pegel (nicht-invertierender Ausgang) bzw. einen „Low”-Pegel (invertierender Ausgang) haben. Die Ausgänge des ersten und des zweiten Verknüpfungsglieds IC2A, IC2B haben dementsprechend gleichzeitig „High”-Pegel, weshalb das R-S-Fliop-Flop nicht getriggert wird und das Signal am Ausgang A unverändert auf einem „High”-Pegel verbleibt.
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Mit der nächsten Taktflanke wechselt nun auch das zweite D-Flip-Flop IC2B seine Ausgangspegel. Entsprechend wechselt der Ausgangspegel des ersten Verknüpfungsglieds IC2A auf „High”, wohingegen der von IC2A auf „Low” verbleibt. Damit wird das R-S-Flip-Flop getriggert, der Ausgang A des dritten Verknüpfungsglieds IC2C springt auf einen „Low”-Pegel.
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Im Folgenden soll das Verhalten beim Auftreten einer Metastabilität untersucht werden. Zunächst macht das Signal am Eingang E der Synchronisierungsschaltung einen Übergang von einem „Low”- auf einen „High”-Pegel. Das Eintreffen der nächsten Taktflanke soll zu einer Verletzung der minimalen Setup/Hold-Zeiten des ersten D-Flip-Flops IC1A führen. In einem ersten Fall sei angenommen, dass die Ausgänge des ersten D-Flip-Flops IC1A kurz den Pegel wechseln, aber anschließend sofort in den Ausgangszustand zurückfallen. Während des Pegelwechsels haben die Eingänge des ersten und des zweiten Verknüpfungsglieds IC2A, IC2B unterschiedliche Pegel, weshalb ihre beiden Ausgänge „High”-Pegel annehmen. Das R-S-Flip-Flop schaltet folglich nicht um und verharrt in seinem Ausgangszustand. Der Pegel am Ausgang A bleibt auf „Low”.
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Sobald die Ausgänge des ersten D-Flip-Flops IC1A in den Ausgangszustand zurückfallen, ändert sich der Ausgangspegel des zweiten Verknüpfungsglieds IC2B auf einen „Low”-Pegel, da seine beiden Eingänge nun wiederum einen „High”-Pegel haben. Der Ausgang des ersten Verknüpfungsglieds IC2A verbleibt auf „High”-Pegel. Das R-S-Flip-Flop ändert seinen Zustand nicht und ebenso das Signal am Ausgang A. Dies gilt, solange die Rückfalldauer des ersten D-Flip-Flops IC1A kürzer ist als eine Taktperiodendauer. Dauert sie länger an, so wird mit der nachfolgenden Taktflanke das Signal am Ausgang A der Synchronisierungsschaltung auf einen „High”-Pegel geschaltet. Erfolgt der Rückfall zu einem noch späteren Zeitpunkt, so wird der Pegel am Ausgang A mit einer Verzögerung von zwei Taktperioden auf einen „Low”-Pegel zurückspringen.
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Wenn beide Ausgänge des ersten D-Flip-Flops IC1A auf der halben Versorgungsspannung verharren, kommt die erfindungsgemäße Ausgestaltung zumindest des ersten und des zweiten Verknüpfungsglieds IC2A, IC2B mit Schmitt-Trigger-Charakteristik zum Tragen, da hier die Schaltschwellen typisch 1/3 bzw. 2/3 der Versorgungsspannung betragen, mit einer Hysterese von ca. 1/3 der Versorgungsspannung. Entsprechend werden die Ausgangspegel des ersten D-Flip-Flops IC1A nicht als Pegelwechsel erkannt, das erste und das zweite D-Flip-Flop IC2A und IC2B behalten ihre Ausgangspegel und das R-S-Flip-Flop IC2C, IC2D schaltet dementsprechend nicht um. Das Signal am Ausgang A bleibt auf „Low”-Pegel.
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Bleibt dieser metastabile Zustand längere Zeit bestehen, so wird zwar möglicherweise das zweite D-Flip-Flop IC1B seine Ausgangspegel umschalten, das Signal am Ausgang A ändert sich allerdings nicht.
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Im anderen Fall macht der Pegel des Signals am Eingang E einen Übergang von „High” auf „Low”. Hier gilt sinngemäß die Erläuterung zum Fall mit umgekehrtem Pegelwechsel, jedoch mit entsprechend umgekehrten Logikpegeln.
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Problematisch kann der Fall werden, wenn das erste D-Flip-Flop IC1A sehr lange im metastabilen Zustand mit beiden Ausgängen auf halber Versorgungsspannung verharrt – auch wenn dies extrem unwahrscheinlich sein mag. Dann nämlich verharrt das Signal Ausgang A sehr lange auf dem Pegel vor Eintreffen der Metastabilität. Diesem Verhalten kann mit einer erweiterten Ausgestaltung der erfindungsgemäßen Schaltung begegnet werden.
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Die Schaltung wird erfindungsgemäß, wie in 2 dargestellt, um ein EXOR-Gatter IC3A, sowie ein drittes und ein viertes D-Flip-Flop IC4A, IC4B, die in Serie geschaltet sind ergänzt. Der Dateneingang D des dritten D-Flip-Flops IC4A ist dabei mit einem statischen „High”-Pegel beaufschlagt, die Takteingänge CLK des dritten und des vierten D-Flip-Flops IC4A, IC4B sind mit dem Takteingang T der Synchronisierschaltung verbunden und der invertierende Ausgangs Q\ des vierte D-Flip-Flops IC4B ist mit Clear-Eingängen CLR\ des ersten und zweiten D-Flip-Flops IC1A, IC1B verbunden. Der Ausgang des EXOR-Gatters IC3A ist mit Clear-Eingängen CLR\ des dritten und vierten D-Flip-Flops IC4A, IC4B verbunden.
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Solange das Signal am Eingang E einen statischen „High”- oder „Low”-Pegel hat – und dieser Zustand auch fehlerfrei im ersten und zweiten D-Flip-Flop IC1A, IC1B gespeichert ist – hat der Ausgang des EXOR-Gatters IC3A einen „Low”-Pegel. Die (Low aktiven) Clear-Eingänge CLR\ des dritten und des vierten D-Flip-Flops IC4A, IC4B sind aktiv, die D-Flip-Flops IC4A, IC4B können nicht durch den Takt getriggert werden und der invertierende Ausgang des vierten D-Flip-Flops IC4B hat einen statischen „High”-Pegel. Die Synchronisierschaltung kann normal arbeiten.
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Ändert nun das Eingangssignal seinen Pegel (egal ob von „Low” nach „High” oder von ”High” nach „Low”), so sind – nachdem die Ausgänge des ersten D-Flip-Flops IC1A mit der nachfolgenden Taktflanke umgeschaltet haben – die Eingangspegel des EXOR-Gatters IC3A unterschiedlich und sein Ausgang springt auf „High”-Pegel. Damit werden das dritte und das vierte D-Flip-Flop IC4A, IC4B freigegeben. Mit der nächsten Taktflanke springt der nicht-invertierende Ausgang des dritten D-Flip-Flops IC4A auf einen „High”-Pegel.
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Da im Normalfall mit dieser Taktflanke auch das zweite D-Flip-Flop IC1B getriggert wird, haben nun die Eingänge des EXOR-Gatters IC3A wieder gleichen Pegel und sein Ausgang springt auf „Low”-Pegel zurück. Durch diesen Pegel werden die Clear-Eingänge CLR\ des dritten und des vierten D-Flip-Flops IC4A, IC4B beaufschlagt, woraufhin auch der Ausgang des dritten D-Flip-Flops IC4A zurückgesetzt wird und das dritte und das vierte D-Flip-Flop IC4A, IC4B nicht mehr getriggert werden können.
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Beim Auftreten eines metastabilen Zustandes der Ausgänge des ersten D-Flip-Flops IC1A haben die Eingänge des EXOR-Gatters IC3A unterschiedliche Pegel und sein Ausgang springt auf einen „High”-Pegel. Wie bereits beschrieben, springt mit der nächsten Taktflanke der nicht-invertierende Ausgang Q\ des dritten D-Flip-Flops IC4A auf einen „High”-Pegel. Bleibt nun der metastabile Zustand auch noch bis zur darauffolgenden Taktflanke erhalten, so springt der invertierende Ausgang Q des vierten D-Flip-Flops IC4B auf einen „Low”-Pegel. Dadurch werden das erste und das zweite D-Flip-Flop IC1A, IC1B zurückgesetzt, was die Metastabilität beendet. Die nicht-invertierenden Ausgänge Q des ersten und des zweiten D-Flip-Flops IC1A, IC1B haben jetzt „Low”-Pegel und ihre invertierenden Ausgänge Q\ „High”-Pegel. Dementsprechend haben die Eingänge des EXOR-Gatters IC3A gleichen Pegel und sein Ausgang springt auf „Low”-Pegel. Dadurch das dritte und das vierte D-Flip-Flop IC4A, IC4B zurückgesetzt. Der Ausgang des vierten D-Flip-Flops IC4B springt auf einen „High”-Pegel und das erste und das zweite D-Flip-Flop IC1A, IC1B werden wiederum freigegeben.
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In der Wirkung löst also eine länger andauernde Metastabilität an den Ausgängen des ersten und des zweiten D-Flip-Flops IC1A, IC1B einen Resetvorgang aus, der die Flip-Flops in einen definierten Zustand zurückversetzt. Damit führt bei dieser Ausgestaltung ein länger anhaltender metastabiler Zustand in den Flip-Flops des Synchronisierers zu keinem statischen Verharren des Signals am Ausgang A, vielmehr kann die Synchronisation nach dem Reset erneut erfolgen.
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In einer weiteren vorteilhaften Ausgestaltung kann die erfindungsgemäße Schaltung zum Entprellen von Signalen verwendet werden. Digitalsignale können mit Störungen beaufschlagt sein. Dabei können entweder kurze Pulse auftreten, das Signal kann verrauscht sein oder es kann beim Pegelwechsel zu mehrmaligem, kurzzeitigem Wechseln kommen, bevor der neue Wert statisch erreicht ist.
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Praktische Lösungen dazu bestehen z. B. im Einbringen eines (Tiefpaß-)Filters in den Signalpfad, wobei man allerdings durch die benötigte Grenzfrequenz des Filters und die damit einhergehende Verlangsamung der Schaltflanken begrenzt ist. Man kann aber auch das (gestörte) Signal wiederholt Abtasten und – z. B. mittels eines Vergleichers – auf Stabilität des Pegels untersuchen. Dabei ist man allerdings auf die Abtast- und Auswertegeschwindigkeit der Schaltung begrenzt. Dies spielt dann eine besondere Rolle, wenn der Pegelvergleich mittels eines Programmes erfolgt, das in einem Mikrocontroller abläuft.
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Die erfindungsgemäße Schaltung gemäß 5 besitzt diese Nachteile nicht, vielmehr kann sie neben dem Entprellen und der Unterdrückung von kurzzeitigen Störpegeln zugleich auch als Synchronisierschaltung verwendet werden.
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Die Synchronisierschaltung aus 1 wird um zwei weitere D-Flip-Flop-Stufen IC1C, IC1D erweitert, deren Ausgangspegel ebenfalls mit den – nun mit vier Eingängen versehenen – ersten und zweiten Verknüpfungsgliedern IC3A', IC3B' ausgewertet werden. Solange alle D-Flip-Flops den gleichen Ausgangszustand haben, ändert sich der Pegel des Signals am Ausgang A der Synchronisierschaltung nicht. Erst wenn – nach einem Pegelwechsel des Signals am Eingang E alle D-Flip-Flops IC1A, IC1B, IC1C, IC1D umgeschaltet haben, wird auch der Pegel des Signals am Ausgang A umgeschaltet. Dies erfolgt also mit einer Verzögerung von vier Taktzyklen. Wechselt das Signal am Eingang E innerhalb dieser Zeit jedoch seinen Pegel (Prellen), so erfolgt kein Umschaltendes Signals am Ausgang A. Ein Störpuls, der kürzer ist als vier Taktzyklen, wird deshalb nicht übertragen. Die Länge der D-Flip-Flop-Kette bedingt – zusammen mit der Taktfrequenz – die maximal unterdrückbare Prelldauer, bzw. Störpulsdauer.
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Selbstverständlich kann diese Ausführungsform gemäß 3 mit der D-Flip-Flops und dem EXOR-Gatter der 2 ergänzt werden, um das Auftreten metastabiler Zustände in den D-Flip-Flops sicher zu beherrschen.
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Die Schaltung der 3 ist nicht auf die dargestellte Ausführung mit vier D-Flip-Flopsbegrenzt, sondern im Prinzip auf eine beliebige Anzahl von D-Flip-Flops erweiterbar.
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Die Schaltung ist mit Standard Logik-Gattern einfach herstell-bar und eignet sich deshalb besonders zur Integration in komplexere Digitalschaltungen – etwa als Eingangskreis für Digitaleingänge von Mikrocontrollern. Der dabei entstehende Zusatzaufwand an Siliziumfläche ist dabei vernachlässigbar. Ein derartig ausgestatteter Mikrocontroller ist dann auch für strengste Sicherheitsanforderungen geeignet.
