DE3637515C2

DE3637515C2 -

Info

Publication number: DE3637515C2
Application number: DE19863637515
Authority: DE
Inventors: Joel Dr.-Ing. 7159 Auenwald De Korn
Original assignee: ANT Nachrichtentechnik GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1986-11-04
Filing date: 1986-11-04
Publication date: 1988-10-20
Also published as: DE3637515A1

Description

Die vorliegende Erfindung bezieht sich auf eine Anordnung zur Rückgewinnung eines Taktes aus einer Signalfolge ge mäß Oberbegriff des Anspruches 1.

In digitalen Datenübertragungs-Systemen werden am Ende der Übertragungsstrecke die in einem bestimmten Takt übertragenden Bits eines Datenstroms über einen dazu pas senden Takt auf ihren Zustand abgefragt. Die Taktrückge winnung aus den im Empfänger einlaufenden Daten stellt eine wichtige Forderung dar.

Zur Taktrückgewinnung können sogenannte PLL-Schaltungen oder Schwingkreis-Schaltungen verwendet werden, die je doch aufwendig sind und nur dann funktionieren, wenn im Bitstrom genügend Flanken vorhanden sind, was man durch Verwendung geeigneter Scrambler erreichen kann.

Aus der deutschen Offenlegungsschrift 33 11 677 ist es bekannt, zur Taktrückgewinnung einen Taktgenerator zu verwenden, der von sich aus Taktsignale in einem Takt er zeugt, dessen Taktlänge auf den bestimmten Takt der Signal folge abgestimmt ist und der durch ein oder mehrere bestimmte Signale der Signalfolge extern triggerbar ist, um dadurch seinen Takt mit dem Takt der Signalfolge zu synchro nisieren. Insbesondere weist der Taktgenerator einen monostabilen Multivibrator auf, in dem durch die bestimmten Signale der Signalfolge Ausgangssignale auslösbar sind und dessen Ausgangssignale um etwa die Taktlänge des bestimmten Taktes verzögert auf ihn rückkoppelbar sind, um dadurch ständig und etwa in dem bestimmten Takt der Signalfolge er neut Ausgangssignale auszulösen, welche die Taktsignale bil den.

Für den monostabilen Multivibrator ist jedoch ein aufwendi ger Abgleich notwendig, wenn man an die Konstanz des Tast verhältnisses und der Taktfrequenz bei fehlenden Flanken der Signalfolge höhere Ansprüche stellt.

Außerdem hat die bekannte Anordnung den Nachteil, daß alle Flanken der Signalfolge, also auch solche, die von Störim pulsen herrühren, die Taktrückgewinnung beeinflussen, was zu Fehlern führen kann.

Aus der deutschen Offenlegungsschrift 28 56 017 ist es be kannt, zur Taktrückgewinnung einen rücksetzbaren binären Zähler zu verwenden, der bei Flankenwechsel der Empfangssi gnalfolge durch Rücksetzimpulse synchronisiert wird. Dabei ist zusätzlich ein Kippglied 11 vorgesehen, welches von Aus gängen des Zählers geschaltet wird und Rücksetzimpulse erst nach einer definierten Verzögerungszeit zum Zähler durchläßt (Triggerfenster), so daß über die Empfangsdatenleitung ge langende Störimpulse außerhalb des Triggerfensters unwirksam gemacht werden. Bei dieser Anordnung besteht aber ein ent scheidender Nachteil. Wird nämlich der Zähler durch Zufall doch durch einen Störimpuls zum falschen Zeitpunkt rückge stellt, so öffnen die nachfolgenden Triggerfenster ebenfalls zum falschen Zeitpunkt und verhindern das Wirksamwerden von richtigen Rückstellimpulsen. Dieser unsynchronisierte Zu stand kann lange vorherrschen, nämlich solange, bis die Differenz zwischen den Flanken der Empfangsdaten und den Flanken der vom Zähler gelieferten Taktimpulse infolge Drifteinwirkung zusammenfallen. Ein weiterer Nachteil der Anordnung besteht darin, daß die Triggerfensterschaltung als ein Flip-Flop (11) realisiert ist und das Triggerfenster ei ne Breite von 90° hat.

Der vorliegenden Erfindung lag die Aufgabe zugrunde, eine aufwandsarme Schaltung der eingangs genannten Art zur Takt rückgewinnung anzugeben, wobei diese Schaltung eine hohe Konstanz des Tastverhältnisses und der Taktfrequenz und eine hohe Störunempfindlichkeit aufweist.

Diese Aufgabe ist gelöst durch die kennzeichnenden Merkmale des Anspruches 1.

Vorteilhafte Ausgestaltungen der Erfindung ergeben sich durch die Unteransprüche.

Die erfindungsgemäße Anordnung weist die Vorteile auf, daß sie verhältnismäßig aufwandsarm realisiert ist, eine hohe Konstanz des Tastverhältnisses und der Taktfrequenz garan tiert und eine hohe Störunempfindlichkeit aufweist. Beson ders vorteilhaft ist bei der erfindungsgemäßen Anordnung, daß Fehlerimpulse so gut wie nicht zu Fehlern führen.

Es folgt nun die Beschreibung der Erfindung anhand der Figu ren. In

Fig. 1 ist die prinzipielle Schaltungsanordnung block schaltbildmäßig aufgezeichnet. Die

Fig. 2 und 4 stellen ebenfalls Blockschaltbilder dar, sie sind jedoch gegenüber der Schaltungsanordnung gemäß Fig. 1 mit einer Verzögerungsschaltung ausgerüstet, wobei die Fig. 2 und die Fig. 4 je eine Variante sind. Die

Fig. 3 und 5 enthalten Impulsdiagramme für die Anord nungen gemäß Fig. 2 bzw. Fig. 4.

Schließlich enthält die Fig. 6 eine detailliertere Schal tung einer Verzögerungsschaltung gemäß Fig. 2 bzw. 4.

In der schematisch dargestellten Anordnung gemäß Fig. 1 ist ein Flankendiskriminator FD, dessen Eingang mit der Empfangsdatenfolge ED beaufschlagt ist, und ein nachgeschalte ter Frequenzteiler FT, welcher von einem Muttertakt MT hoher Frequenz getaktet wird, zu erkennen. Der Flankendiskrimina tor FD leitet aus den Empfangsdaten ED kurze Flankenimpulse ab, welche den Frequenzteiler FT über seinen Rücksetzeingang RES triggern.

Jeder Triggerimpuls erzwingt eine Rücksetzung und somit einen Neuanfang eines Teilerzyklus.

Vorteilhafterweise ist der Frequenzteiler ein n-stufiger Binärzähler, und der quarzgenaue Muttertakt hat die 2ⁿ-fache Taktfrequenz. Dann tritt nach 2ⁿ Eingangstakten des Muttertaktes eine Ausgangstaktflanke des Frequenztei lers FT auf. Fehlen nach einem Triggerimpuls Taktflanken in der Datensignalfolge aufgrund der Codierung, so lie fert der Frequenzteiler FT trotzdem Takte und zwar mit der Eigengenauigkeit des Muttergenerators. Ist der Fehler des Muttertaktes MT maximal gleich F, so kann die Flanke des Ausgangstaktes T bei m fehlenden Triggerflanken um m · F wegdriften. Wird bei der Quarzgenauigkeit ein Feh ler von 10^-6 angenommen, so wird bei m = 10 fehlenden Triggerflanken die Taktflanke lediglich um 10 · 10^-6 = 10^-5 d. h. um 360 · 10^-5 Grad wegdriften.

Die erfindungsgemäße Anordnung ist gegen Störimpulse un empfindlich, wenn gemäß Fig. 2 oder 4 eine Verzögerungs schaltung VS eingeführt wird, welche den Zeitintervall zwischen 2 Flanken der Signalfolge überbrückt und ledig lich ein schmales Triggerfenster für eine erwartete Flanke offenläßt.

Die Verzögerungsschaltung VS ist so realisierbar, daß sie nach jeder Flanke der Signalfolge neu gestartet wird und erst nach dem Ablauf ihrer als Sperrzeit wirksamen Verzö gerungszeit, welche etwas kürzer ist als die Bitdauer der Signalfolge, die Rücksetzfunktion des Frequenzteilers FT freigibt. Diese Anordnung ist in Fig. 2 schematisch dar gestellt. Zwischen dem Ausgang des Flankendiskriminators FD und dem Rücksetzeingang RES des Frequenzteilers FT ist ein Entkoppelwiderstand R geschaltet. Die Verzögerungs schaltung VS erhält ihre Eingangssignale von dem Flanken diskriminator FD, während sie ausgangsseitig direkt auf den Rücksetzeingang RES des Frequenzteilers wirken kann, ohne mit dem Ausgang des Frequenzdiskriminators FD in Kollision zu geraten.

In Fig. 3 sind Impulsdiagramme zur Erläuterung der Wir kungsweise der Anordnung nach Fig. 2 dargestellt. Zu oberst ist eine Impulsfolge ED dargestellt, sie zeigt ei nen Ausschnitt der Empfangsdaten der ankommenden Signal folge mit den Bits B 1 bis B 7. Darunter ist ein Impuls diagramm DF erkennbar, welches die Datenflanken-Impulse darstellt, welche von dem Flankendiskriminator FD gelie fert werden. In der Mitte des Bits B 1 ist ein typischer Fehlerimpuls FI gestrichelt eingezeichnet. In der darun ter gezeichneten Impulsfolge RE 1, welche den Rücksetz- Enable-Zustand des Ausgangs der Verzögerungsschaltung VS darstellt, ist der Fehlerimpuls FI nicht berücksichtigt. Man erkennt, daß nach jeder Datenflanke eine Sperrzeit S 2 von etwa ⁵/₆ einer Bitdauer auftritt, der sich Trig gerfenster TF anschließt. Das Triggerfenster TF bleibt jeweils bis zum Auftreten einer Datenflanke offen.

Unter RE 1 ist der Rücksetz-Enable-Zustand RE 2 des Aus gangs der Verzögerungsschaltung VS dargestellt und zwar bei berücksichtigtem Fehlerimpuls FI. Man erkennt, daß der Störimpuls die erste Sperrzeit S 2 verlängert und das Auftreten des nachfolgenden Triggerfensters TF verhin dert. Dadurch wird der Frequenzteiler FT einmal weniger synchronisiert, was aber zu keiner Störung der Taktrückge winnung führt. Ein Rücksetzimpuls wird am Eingang RES des Frequenzteilers FT dann wirksam, wenn ein Ausgangsimpuls des Flankendiskriminators FD zeitlich in ein Triggerfen ster TF fällt.

Die Verzögerungsschaltung VS kann auch so realisiert wer den, daß sie die Impulse der Datensignalfolge ED direkt auswertet. Nach einer positiven Flanke beispielsweise wird die Sperrverzögerung gestartet. Nach der Sperrzeit wird das Triggerfenster geöffnet. Nach einer negativen Flanke wird eine kurze Nachwirkzeit gestartet, welche das Triggerfenster etwas verlängert, um ein sicheres Rückset zen zu gewährleisten.

Eine solche Anordnung ist in Fig. 4 schematisch darge stellt. Zugehörige Impulsediagramme sind in der Fig. 5 aufgezeichnet.

Sehr schmale Störimpulse, welche kürzer sind als die Nachwirkzeit, haben keinen Einfluß. Längere Fehlimpulse bewirken, wie bei der Anordnung nach Fig. 2 das Ausblei ben des nachfolgenden Triggerfensters TF.

Obwohl bei der Anordnung nach Fig. 4 halb so viel Rück setzimpulse auftreten wie bei der Anordnung nach Fig. 2, ist dies durchaus ausreichend für eine sichere Schal tungsfunktion.

In Fig. 6 ist ein Ausführungsbeispiel für eine Verzöge rungsschaltung VS nach Fig. 4 dargestellt. Der invertie rende Eingang eines Komparators K ist mit einer Referenz spannung UR verbunden, welche etwa halb so groß ist wie die Versorgungsspannung UV. Ein Binär-1-Impuls der Emp fangsdatenfolge ED ist dann um die halbe Versorgungsspan nung UV positiver als die Referenzspannung UR. Ein Binär- 0-Impuls der Eingangsdatenfolge ED ist um die halbe Ver sorgungsspannung UV negativer als die Referenzspannung UR. Die Empfangsdatenfolge ED wird über eine Parallel schaltung eines Widerstandes R 1 und einer Serienschaltung eines zweiten Widerstandes R 2 mit einer Diode D auf den nichtintervertierenden Eingang des Komparators K geführt. Beide Eingänge sind über einen Kondensator C miteinander verbunden. Die Sperrzeit wird dann bestimmt durch die Zeitkonstante R 1 · C, während die Nachwirkzeit durch die Zeitkonstante R 2 · C bestimmt wird. Entsprechend der Maßga be, daß die Nachwirkzeit klein sein soll gegenüber der Sperrzeit, wird der zweite Widerstand R 2 um eine Größen ordnung kleiner gewählt als der erste Widerstand R 1. Am Ausgang des Komparators steht dann das Rücksetz-Enable- Signal RE an.

Claims

1. Anordnung zur Rückgewinnung eines Taktes aus einer binä ren Signalfolge mit einem Taktgenerator, der durch be stimmte Signale der Signalfolge synchronisierbar ist, wo bei ein als Frequenzteiler (FT) wirkender binärer Zähler vorgesehen ist, der einen Muttertakt (MT) hoher Frequenz auf den Takt mit der Frequenz der Datensignalfolge (ED) teilt, wobei ein Flankendiskriminator (FD) vorgesehen ist, durch den aus der Datensignalfolge die Impulsflanken separiert werden und durch den der Frequenzteiler (FT) über seinen Rücksetzeingang (RES) in den Anfangszustand rücksetzbar ist, und wobei eine Triggerfensterschaltung vorgesehen ist, die das Durchschalten der Rücksetzimpulse vom Flankendiskriminator zum Frequenzteiler in einem de finierten Triggerfenster ermöglicht, dadurch gekennzeich net, daß als Triggerfensterschaltung eine Verzögerungsschal tung (VS) vorgesehen ist, die durch die Impulsflanken der Eingangssignalfolge gestartet (aktiviert) wird und deren Verzögerungszeit nur wenig kürzer als die Taktlänge ist und
daß bei jedem Aktivieren der Verzögerungsschaltung durch diese das Triggerfenster für eine kurze Nachwirkzeit (Nachwirkverzögerung) verzögert geschlossen wird.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Ausgang des Flankendiskriminators (FD) direkt auf den Eingang der Verzögerungsschaltung (VS) und über einen Entkoppelwiderstand (R) auf den Rücksetzeingang (RES) des Frequenzteilers (FT) geführt ist und daß der Ausgang der Verzögerungsschaltung (VS) direkt mit dem Rücksetzeingang (RES) des Frequenzteilers verbunden ist.

3. Anordnung nach Anspruch 1, dadurch gekennzeichnet,
daß die Datensignalfolge direkt auf den Eingang der Verzöge rungsschaltung (VS) geführt ist,
daß der Ausgang der Verzögerungsschaltung (VS) direkt und der Ausgang des Frequenzdiskriminators (FD) über einen Entkoppelwiderstand (R) mit dem Eingang des Frequenztei lers (FT) verbunden ist.

4. Anordnung nach Anspruch 3, dadurch gekennzeichnet,
daß die Verzögerungsschaltung (VS) einen Komparator (K) ent hält, an dessen Ausgang das Rücksetzsignal für den nach folgenden Frequenzteiler (FD) ansteht,
daß der invertierende Eingang des Komparators (K) mit ei ner Referenzspannung (UR) verbunden ist,
daß der normale Eingang des Komparators über die Paral lelschaltung eines Widerstandes (R 1) mit der Serienschal tung eines zweite Widerstandes (R 2) und einer Diode (D) mit der Datensignalfolge (ED) beaufschlagt ist und
daß beide Komparatoreingänge über einen Kondensator (C) miteinander verbunden sind (Fig. 6).

5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß der Wert der Referenzspannung (UR) mit etwa der Hälfte der Versorgungsspannung (UV) bemessen wird.