DE102013113751B4 - Halbleiterbauelement und Verfahren zu seiner Herstellung - Google Patents

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Abstract

Halbleiterbauelement, das umfasst:
einen Halbleiter-Chip (24), der eine erste Hauptoberfläche (12) und eine zweite Hauptoberfläche (14) umfasst, wobei
die zweite Hauptoberfläche (14) eine Rückseite des Halbleiter-Chips (24) ist, die zweite Hauptoberfläche (14) ein erstes Gebiet (30) und ein zweites Gebiet (32) umfasst, das zweite Gebiet (32) ein Randgebiet der zweiten Hauptoberfläche (14) ist und das Niveau des ersten Gebiets (30) und das Niveau des zweiten Gebiets (32) unterschiedlich sind, und wobei das Halbleiterbauelement weiterhin eine elektrisch leitfähige Schicht (18) umfasst, die auf dem ersten Gebiet (30) der zweiten Hauptoberfläche (14) des Halbleiter-Chips (24) angeordnet ist und wobei der Halbleiter-Chip (24) ein Leistungshalbleiter-Chip ist und die elektrisch leitfähige Schicht (18) mit einer rückseitigen Elektrode (40) des Leistungshalbleiter-Chips verschaltet ist.

Description

  • Die Erfindung bezieht sich auf ein Halbleiterbauelement und ein Verfahren zu seiner Herstellung und in spezielleren Ausführungsformen auf die Technologie des Trennens eines Halbleitersubstrats, wie zum Beispiel eines Wafers, in Halbleitereinheiten, wie zum Beispiel Chips. Die Erfindung bezieht sich weiterhin auf ein Halbleiterbauelement, das verbesserte Wärmeableitungscharakteristika aufweist.
  • Halbleiterbauelementehersteller bemühen sich fortwährend, die Leistungsfähigkeit ihrer Produkte zu erhöhen, während sie ihre Herstellungskosten verringern. Ein kostenintensiver Bereich bei der Herstellung von Halbleiterbauelementen ist das Packaging der Halbleiter-Chips. Wie Fachleuten bewusst ist, werden integrierte Schaltungen auf Wafern angefertigt, die dann für die Produktion von Halbleiter-Chips vereinzelt werden. Anschließend werden die Halbleiter-Chips möglicherweise auf elektrisch leitfähige Träger, wie zum Beispiel Leadframe, montiert. Packaging-Verfahren sind wünschenswert, die eine hohe Ausbeute bei geringem Kostenaufwand bereitstellen.
  • US 2008 / 0 105 969 A1 offenbart ein Verfahren zur Herstellung einer Halbleitervorrichtung, bei welchem eine Rückseite eines Halbleiter-Wafers bis auf einen Randbereich geätzt wird und im geätzten Bereich eine Schicht aus hoch wärmeleitfähigem Material, beispielsweise Metall, gebildet wird.
  • Als eine Aufgabe der Erfindung kann das Erzeugen eines Halbleiterbauelements betrachtet werden, das eine hohe Leistung bereitstellt, sowie ein Verfahren zu seiner Herstellung.
  • Die Aufgabe der Erfindung wird durch die Merkmale der unabhängigen Ansprüche gelöst. Ausführungsformen werden unter anderem in den abhängigen Ansprüchen angegeben.
  • Die zugehörigen Zeichnungen sind enthalten, um ein weiteres Verständnis für Ausführungsformen bereitzustellen, und sie sind in dieser Beschreibung eingeschlossen und bilden einen Teil davon. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung dazu, Prinzipien von Ausführungsformen zu erklären. Andere Ausführungsformen und viele der vorgesehenen Vorteile von Ausführungsformen werden einfacher verständlich, weil sie unter Bezug auf die folgende ausführliche Beschreibung besser verstanden werden.
    • Die 1A - 1F veranschaulichen schematisch Querschnittsansichten einer Ausführungsform eines Verfahrens zur Herstellung eines Halbleiterbauelements;
    • die 2A - 2E veranschaulichen schematisch Querschnittsansichten einer Ausführungsform eines Verfahrens zur Herstellung eines Halbleiterbauelements;
    • die 3A - 3E veranschaulichen schematisch Querschnittsansichten einer Ausführungsform eines Verfahrens zur Herstellung eines Halbleiterbauelements;
    • die 4A - 4E veranschaulichen schematisch Querschnittsansichten einer Ausführungsform eines Verfahrens zur Herstellung eines Halbleiterbauelements;
    • die 5A - 5E veranschaulichen schematisch Querschnittsansichten einer Ausführungsform eines Verfahrens zur Herstellung eines Halbleiterbauelements;
    • 6 veranschaulicht schematisch eine Querschnittsansicht einer Ausführungsform eines Halbleiterbauelements;
    • 7 veranschaulicht schematisch eine Querschnittsansicht einer Ausführungsform eines Halbleiterbauelements;
    • 8 veranschaulicht schematisch eine Querschnittsansicht einer Ausführungsform eines Halbleiterbauelements;
    • 9 veranschaulicht schematisch eine Unteransicht einer Ausführungsform eines Halbleiterbauelements;
    • 10 veranschaulicht schematisch eine Unteransicht einer Ausführungsform eines Halbleiterbauelements; und
    • 11 veranschaulicht schematisch eine Unteransicht eines Wafers, der eine strukturierte, leitfähige Rückseitenschicht aufweist.
  • Aspekte und Ausführungsformen werden jetzt unter Bezugnahme auf die Zeichnungen beschrieben, wobei im Allgemeinen durchweg gleiche Bezugszeichen genutzt werden, um auf gleiche Elemente zu referenzieren. In der folgenden Beschreibung werden zu Zwecken der Erklärung zahlreiche spezifische Details dargelegt, um ein gründliches Verständnis eines oder mehrerer Aspekte der Ausführungsformen bereitzustellen. Allerdings ist es möglicherweise für einen Fachmann offensichtlich, dass einer oder mehrere Aspekte der Ausführungsformen möglicherweise mit einem geringeren Grad der spezifischen Details angewendet werden. In anderen Beispielen werden bekannte Strukturen und Elemente in schematischer Form gezeigt, um das Beschreiben eines oder mehrerer Aspekte der Ausführungsformen zu erleichtern. Die folgende Beschreibung soll daher nicht in einem einschränkenden Sinne verstanden werden, und der Schutzbereich wird durch die beigefügten Ansprüche definiert. Es sei ebenfalls angemerkt, dass die Darstellungen der verschiedenen Schichten, Lagen oder Substrate in den Figuren nicht notwendigerweise maßstabsgetreu sind.
  • In der folgenden ausführlichen Beschreibung wird Bezug auf die zugehörigen Zeichnungen genommen, in denen veranschaulichend spezifische Ausführungsformen gezeigt werden, in denen die Erfindung möglicherweise ausgeführt wird. In dieser Hinsicht wird richtungsbezeichnende Begrifflichkeit, wie zum Beispiel „oben“, „unten“, „vorne“, „hinten“, „führend“, „folgend“ usw. hinsichtlich der Ausrichtung der Figur(en) verwendet, die beschrieben wird bzw. werden. Weil Komponenten von Ausführungsformen in mehreren unterschiedlichen Ausrichtungen positioniert werden können, wird die richtungsbezeichnende Begrifflichkeit zum Zweck der Veranschaulichung verwendet und ist in keiner Weise einschränkend. Es soll verstanden werden, dass andere Ausführungsformen genutzt werden können und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Konzept der vorliegenden Erfindung abzuweichen.
  • Es soll verstanden werden, dass die Merkmale der verschiedenen, hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
  • Die Begriffe „verschaltet“ und/oder „elektrisch verschaltet“ sind, wie sie in dieser Beschreibung eingesetzt werden, nicht so gemeint, dass sie bedeuten, dass die Elemente direkt miteinander verschaltet sein müssen; zwischengeschaltete Elemente können zwischen den „verschalteten“ oder „elektrisch verschalteten“ Elementen bereitgestellt werden.
  • Die weiter unten beschriebenen Halbleiter-Chips können von unterschiedlichen Arten sein, können mit unterschiedlichen Technologien hergestellt werden und können zum Beispiel integrierte elektrische, elektro-optische oder elektromechanische Schaltungen und/oder passive Bauelemente enthalten. Die Halbleiter-Chips können zum Beispiel als Leistungshalbleiter-Chips konfiguriert sein. Weiterhin können die Halbleiter-Chips Steuerschaltungen, Mikroprozessoren oder mikroelektromechanische Komponenten enthalten. Weiterhin enthalten die nachstehend beschriebenen Bauelemente möglicherweise integrierte Logikschaltungen, um die integrierten Schaltungen anderer Halbleiter-Chips zu steuern, zum Beispiel die integrierten Schaltungen von Leistungshalbleiter-Chips. Die Halbleiter-Chips müssen nicht aus speziellem Halbleitermaterial hergestellt werden, zum Beispiel aus Si, SiC, SiGe, GaAs, und sie umfassen weiterhin möglicherweise anorganische und/oder organische Materialien, die keine Halbleiter sind, wie zum Beispiel Isolatoren, Kunststoffe oder Metalle.
  • Nachstehend werden Halbleiterbauelemente beschrieben, die derartige Halbleiter-Chips umfassen. Insbesondere können Halbleiter-Chips vorgesehen sein, die eine vertikale Struktur aufweisen, das heißt, dass die Halbleiter-Chips möglicherweise auf eine derartige Art und Weise angefertigt werden, dass elektrische Ströme in einer zu den Hauptoberflächen der Halbleiter-Chips lotrechten Richtung fließen können. Ein Halbleiter-Chip, der eine vertikale Struktur aufweist, weist an seinen zwei Hauptoberflächen Elektroden auf, das heißt, auf seiner Oberseite und seiner Unterseite (die Unterseite wird hierin auch als Rückseite bezeichnet).
  • Insbesondere kann das Halbleiterbauelement einen Leistungshalbleiter-Chip enthalten. Leistungshalbleiter-Chips können eine vertikale Struktur aufweisen. Die vertikalen Leistungshalbleiter-Chips sind möglicherweise zum Beispiel als Leistungs-MOSFETs (metal-oxide-semiconductor field- effect transistors, Metall-Oxid-Halbleiter Feldeffekttransistoren), IGBTs (insulated-gate bipolar transistors, Bipolartransistoren mit isolierter Gate-Elektrode), JFETs (junction-gate field-effect transistors, Sperrschicht-Feldeffekttransistoren), bipolare Leistungstransistoren oder Leistungsdioden ausgelegt. Beispielhaft können die Source-Elektrode und die Gate-Elektrode eines Leistungs-MOSFET auf einer Hauptoberfläche liegen, während die Drain-Elektrode des Leistungs-MOSFET auf der anderen Hauptoberfläche angeordnet ist.
  • Die Halbleiter-Chips können Kontakt-Pads (oder Elektroden) aufweisen, die das Herstellen von elektrischem Kontakt mit den integrierten Schaltungen, die in den Halbleiter-Chips enthalten sind, gestatten. Die Elektroden können eine oder mehrere Elektrodenmetallschichten enthalten, die am Halbleitermaterial der Halbleiter-Chips aufgebracht sind. Die Elektrodenmetallschichten können mit irgendeiner gewünschten geometrischen Form und in irgendeiner gewünschten Materialzusammensetzung hergestellt werden. Die Elektrodenmetallschichten haben zum Beispiel die Form einer Schicht, die eine Fläche bedeckt. Jedes gewünschte Metall kann als das Material verwendet werden, zum Beispiel Cu, Ni, Sn, Au, Ag, Pt, Pd und eine Legierung aus einem oder mehreren dieser Metalle. Die Elektrodenmetallschicht(en) muss bzw. müssen nicht homogen sein oder aus nur einem Material hergestellt werden, das heißt, verschiedene Zusammensetzungen und Konzentrationen der in der bzw. den Elektrodenmetallschicht(en) umfassten Materialien sind möglich.
  • In etlichen Ausführungsformen werden eine oder mehrere leitfähige Schichten, insbesondere elektrisch leitfähige Schichten, aufgebracht. Es versteht sich, dass alle derartigen Begriffe wie „gebildet“ oder „aufgebracht“ so gemeint sind, dass sie buchstäblich alle Arten und Techniken zum Aufbringen von Schichten abdecken. Insbesondere sind sie so gemeint, dass sie Techniken abdecken, in denen Schichten auf einmal als Ganzes aufgebracht werden, wie zum Beispiel sowohl Laminiertechniken als auch Techniken, in denen Schichten in einer sequentiellen Art und Weise abgeschieden werden, wie zum Beispiel Sputtern, Metallisieren, Formpressen, CVD (chemical vapor deposition, chemische Gasphasenabscheidung), PVD (physical vapor deposition, physikalische Gasphasenabscheidung), Verdampfung, hybrid physikalisch-chemische Gasphasenabscheidung (HPCVD, hybrid physical-chemical vapor deposition) usw.
  • Die aufgebrachte leitfähige Schicht kann unter anderem eine oder mehrere Metallschichten umfassen, wie zum Beispiel Cu oder Sn oder eine Legierung daraus, eine Schicht aus einer leitfähigen Paste und eine Schicht aus einem Bond-Material. Die Schicht aus einem Metall ist möglicherweise eine homogene Schicht. Die leitfähige Paste umfasst möglicherweise Metallpartikel, die in einem verdampfbaren oder härtbaren Polymermaterial verteilt sind, wobei die Paste flüssig, zähflüssig oder wachsartig sein kann. Das Bond-Material kann aufgebracht werden, um den Halbleiter-Chip elektrisch und mechanisch z.B. mit einem Träger oder z.B. einem Kontakt-Clip zu verbinden. Ein weiches Lotmaterial, oder insbesondere ein Lotmaterial, das in der Lage ist, Diffusionslot-Bonds zu bilden, wird möglicherweise verwendet, zum Beispiel Lotmaterial, das einen oder mehrere der folgenden Materialien umfasst: Sn, SnAg, SnAu, SnCu, In, InAg, InCu oder InAu.
  • Ein Schneideprozess kann verwendet werden, um den Wafer in einzelne Chips zu teilen. Es kann irgendeine Technik für das Schneiden angewandt werden, z.B. Blade Dicing (Sägen), Laserschneiden (laser dicing), Ätzen usw. Insbesondere wird beispielsweise Stealth Dicing angewandt, eine spezielle Technik unter Verwendung von Laserschneiden. Stealth Dicing gestattet das Unterdrücken von Schnittverlusten und ist daher ein geeigneter Prozess zum Schneiden von Werkstücken, die durch Verunreinigung gefährdet sind. Weiterhin ist es ein trockener Prozess, der kein Reinigen erfordert, und ist daher auch zum Verarbeiten empfindlicher Strukturen geeignet, wie zum Beispiel MEMS, die durch Aufladen gefährdet sind. Weitere Vorteile, die durch die Stealth Dicing-Technologie erreicht werden können, sind Schneiden mit Hochgeschwindigkeit, ausgezeichnete Bruchfestigkeit, kleine Schnittfugen und niedrige laufende Kosten.
  • In der Stealth Dicing-Technologie wird ein Laserstrahl mit einer Wellenlänge, die in der Lage ist, durch den Halbleiter-Wafer zu senden, auf einen Punkt innerhalb des Halbleiter-Wafers fokussiert. Aufgrund eines nichtlinearen Absorptionseffekts werden möglicherweise nur eingegrenzte Punkte innerhalb des Halbleiter-Wafers selektiv vom Laser bearbeitet, wodurch die Beschädigung der vorderen und rückseitigen Oberfläche des Halbleiter-Wafers vermieden werden kann. Der Halbleiter-Wafer kann geschnitten werden, indem die relativen Positionen des Laserstrahls zum Halbleiter-Wafer bewegt werden, um den Halbleiter-Wafer gemäß dem gewünschten Schnittmuster abzuarbeiten.
  • Der Halbleiter-Wafer wird beispielsweise geschnitten, indem der Halbleiter-Wafer auf einer Folie aufgebracht wird, insbesondere einer Sägefolie, und das Muster, insbesondere ein rechteckiges Muster, auf dem Halbleiter-Wafer aufgebracht wird, z.B. gemäß einer oder mehrerer der oben genannten Techniken, und die Folie abgezogen wird, z.B. entlang vier rechtwinkliger Richtungen in der Ebene der Folie. Indem die Folie abgezogen wird, wird der Halbleiter-Wafer in mehrere Halbleiter-Dies (Chips) geteilt.
  • Die 1A - 1F veranschaulichen schematisch ein Verfahren zur Herstellung eines Halbleiterbauelements 100 gemäß einer Ausführungsform. 1A veranschaulicht schematisch das Bereitstellen eines Halbleiter-Wafers 10, der eine erste Hauptoberfläche 12 und eine zweite Hauptoberfläche 14 aufweist, wobei die zweite Hauptoberfläche 14 die Rückseite des Halbleiter-Wafers 10 ist. In 1A wird die Rückseite des Halbleiter-Wafers 10 als die obere Hauptoberfläche des Halbleiter-Wafers 10 aufgezeigt. Der Halbleiter-Wafer 10 weist z.B. eine Stärke T1 auf. Der Halbleiter-Wafer 10 ist z.B. scheibenförmig und weist einen abgerundeten Umriss auf, und der Durchmesser des Halbleiter-Wafers 10 ist z.B. gleich oder größer als 200 oder 300 mm.
  • Beispielsweise ist in den vorhergehenden Schritten (in 1A - 1E nicht dargestellt) ein Prozess, der als Dicing Before Grinding (DBG) bezeichnet wird, auf den Halbleiter-Wafer 10 angewandt worden. Im DBG-Prozess werden maschinell Rillen in die erste Hauptoberfläche 12 des Halbleiter-Wafers 10 eingearbeitet. Die Rillen weisen eine Tiefe auf, die geringer als die Stärke des Halbleiter-Wafers 10 ist, insbesondere geringer als 10 bis 20 µm. Die Rillen verlaufen beispielsweise z.B. auf der ersten Hauptoberfläche 12 des Halbleiter-Wafers 10 in einem Gebiet, in dem der Halbleiter-Wafer 10 nicht bearbeitet worden ist. Die Rillen verlaufen beispielsweise entlang der Sägestraßen, an denen der Halbleiter-Wafer 10 geschnitten werden wird, um in wenigstens einen Halbleiter-Chip 24 vereinzelt zu werden, wie in 1F gezeigt wird.
  • Der Halbleiter-Wafer 10, wie er in 1A gezeigt wird, kann in einem vorhergehenden Schritt gedünnt worden sein (in den 1A - 1F nicht dargestellt). Der Schritt des Dünnens des Halbleiter-Wafers 10 kann z.B. nach dem DBG-Schritt ausgeführt werden. Die gedünnte Oberfläche ist beispielsweise z.B. die zweite Hauptoberfläche 14 (Rückseite) des Halbleiter-Wafers 10.
  • Die Vorderseite des Halbleiter-Wafers 10 ist beispielsweise während einer Front-End-Waferbearbeitung bearbeitet worden, um aktive Strukturen zu produzieren, wie zum Beispiel integrierte Schaltungen, pn-Zonenübergänge, Transistoren, mikromechanische Strukturen usw. Das Bearbeiten der Vorderseite wird beispielsweise vor oder nach dem Dünnen der Rückseite des Halbleiter-Wafers 10 ausgeführt. Es ist ebenso möglich, dass die gedünnte Oberfläche z.B. die erste Hauptoberfläche 12 des Halbleiter-Wafers 10 ist. In diesem Fall wird zuerst die Vorderseite des Wafers 10 gedünnt, dann wird die Vorderseite zum Erzeugen der aktiven Strukturen bearbeitet und optional werden die Rillen maschinell in die Vorderseite eingearbeitet. Das Dünnen des Halbleiter-Wafers 10 umfasst beispielsweise wenigstens eines von Folgendem: mechanisches Dünnen, insbesondere Schleifen, chemisch-mechanisches Polieren (CMP) oder Nassätzen. Das Dünnen des Halbleiter-Wafers 10 umfasst beispielsweise auch alle der vorher erwähnten Prozesse. Das Dünnen umfasst z.B. mechanisches Dünnen und einen anschließenden Schadenätzprozess. Die gesamte Hauptoberfläche des Halbleiter-Wafers kann beispielsweise dem Dünnen unterzogen.
  • Nach den beiden (optionalen) Schritten des DBG-Schleifens und -Dünnens weist der Halbleiter-Wafer 10 z.B. eine Stärke T1 auf, die kleiner als 100 µm ist, insbesondere kleiner als 60 µm und noch spezieller kleiner als 40 µm oder sogar als 30 µm. Nach dem Dünnen liegt die Tiefe der Rillen z.B. zwischen 15% und 70% der Stärke des gedünnten Halbleiter-Wafers 10.
  • Mit Bezug auf 1B werden mehrere Polymerstreifen 16 auf der zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10 gebildet. In 1B werden die mehreren Polymerstreifen 16 beispielsweise gebildet, indem ein Polymer auf der zweiten Hauptoberfläche 14 (d.h. der Rückseite) des Halbleiter-Wafers 10 aufgebracht wird, z.B. durch Rotationsbeschichtung (spin coating), Vorbrennen des photolackbeschichteten Wafers, lithografisches Strukturieren des Photolacks und Hartbrennen (Härten) des Photolacks. Die Polymerstreifen 16 umfassen z.B. ein Imid, insbesondere ein Photoimid, einen Photolack, ein wärmeaushärtendes Material oder ein thermoplastisches Material.
  • Wenigstens einer der mehreren Polymerstreifen 16 kann z.B. eine Stärke oder Höhe H zwischen 3 und 50 µm aufweisen, insbesondere zwischen 6 und 25 µm, noch spezieller zwischen 9 und 15 µm. Wenigstens einer der mehreren Polymerstreifen 16 kann z.B. eine untere Breite (an der zweiten Hauptoberfläche 14) zwischen 5 und 100 µm aufweisen, insbesondere zwischen 10 und 60 µm. Eine obere Breite (an der freiliegenden oberen Oberfläche der Polymerstreifen 16) kann z.B. identisch mit oder kleiner als die untere Breite sein.
  • Die Breite wenigstens eines der mehreren Polymerstreifen 16 verringert sich z.B. ab der zweiten Hauptoberfläche 14 in eine Richtung weg vom Halbleiter-Wafer 10. Die Polymerstreifen 16 weisen z.B. einen trapezförmigen oder rechteckigen Querschnitt auf. Die Polymerstreifen 16 können z.B. in gleichem Abstand angeordnet sein. Die mehreren Polymerstreifen 16 können z.B. unter Verwendung wenigstens eines der folgenden Verfahren gebildet werden: Lithografie, insbesondere Photolithografie, Drucken oder Dosieren.
  • Die mehreren Polymerstreifen 16 werden z.B. auf der zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10 an Positionen des Halbleiter-Wafers 10 gebildet, die gegenüber von Positionen der optional gebildeten Rillen liegen. Insbesondere ist das Rastermaß der Rillen z.B. das gleiche wie das Rastermaß der mehreren Polymerstreifen 16. Die mehreren Polymerstreifen 16 entsprechen beispielsweise den Sägestraßen und überlagern sie.
  • 1C veranschaulicht das Entfernen von Wafer-Material an den freiliegenden Abschnitten der zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10. Auf diese Weise wird der Halbleiter-Wafer 10 in Gebieten zwischen den Polymerstreifen 16 auf der zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10 selektiv gedünnt, während das Gebiet der zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10, wo die mehreren Polymerstreifen 16 angeordnet sind, unverändert bleibt. Indem Wafer-Material an der freiliegenden zweiten Hauptoberfläche 14 entfernt wird, wird die zweite Hauptoberfläche 14 eine Oberfläche erhalten, die hinsichtlich ihres Niveaus strukturiert ist, d.h. nicht eben ist. Beispielsweise gibt es erste Gebiete und zweite Gebiete, wobei sich das Niveau der ersten Gebiete und das Niveau der zweiten Gebiete unterscheiden. Im Fall der Ausführungsform in 1C umfasst die zweite Hauptoberfläche 14 nach dem Entfernen von Wafer-Material an den freiliegenden ersten Bereichen der zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10 erste Gebiete 30, die einen Abstand T2 von der ersten Hauptoberfläche 12 aufweisen, und zweite Gebiete 32, die einen Abstand T1 von der ersten Hauptoberfläche 12 aufweisen. Die ersten Bereiche 30 sind beispielsweise im Wesentlichen eben. Das gleiche gilt für die zweiten Bereiche 32. Die Zwischengebiete 31 sind beispielsweise zwischen jedem ersten Gebiet 30 und zweiten Gebiet 32 angeordnet. In der Ausführungsform in 1C nimmt der Abstand des Zwischengebiets 31 zur ersten Hauptoberfläche 12 von T2, der an das erste Gebiet 30 angrenzt, bis zu T1 zu, der an das zweite Gebiet 32 angrenzt. Das Zwischengebiet 31 umfasst beispielsweise die Schräge, die das erste Gebiet 30 mit dem zweiten Gebiet 32 verbindet. Die Stärke T2 des Halbleiter-Wafers 10 im ersten Gebiet 30 ist z.B. geringer als 50, 30, 20 oder 15 µm. Der Unterschied im Niveau zwischen den ersten Gebieten 30 und den zweiten Gebieten 32 beträgt beispielsweise mehr als 3, 5, 10, 20 oder 30 µm. Die zweiten Gebiete 32 stellen mechanische Festigkeit und Steifigkeit für den Halbleiter-Wafer 30 bereit und schließlich auch für die vereinzelten Chips, siehe 6 - 8. Dies gestattet die Herstellung eines Halbleiter-Wafers 10, der eine geringe Stärke T2 in den ersten Gebieten 30 aufweist, in denen die aktiven Strukturen liegen.
  • Das Entfernen von Wafer-Material an der freiliegenden zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10 wird z.B. durch Ätzen ausgeführt, insbesondere durch Trockenätzen oder Nassätzen. Trockenätzen wird beispielsweise unter Verwendung z.B. von Plasmaätzen durchgeführt. Andere Techniken zum selektiven Dünnen sind ebenfalls anwendbar.
  • Abhängig von der verwendeten Ätztechnik wird die Oberfläche des ersten Gebiets 30 der zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10 beispielsweise gleichmäßig oder ungleichmäßig abgetragen. Insbesondere ist das verwendete Ätzen beispielsweise isotrop oder anisotrop. Die Schräge der Oberfläche des Zwischengebiets 31 ist z.B. die gleiche wie die Schräge der Oberfläche wenigstens eines Polymerstreifens 16, der dem Zwischengebiet 31 benachbart ist. Die mehreren Polymerstreifen 16 werden durch den Ätzprozess nicht verändert oder beeinflusst.
  • 1D veranschaulicht das Bilden einer leitfähigen Schicht 18 auf den mehreren Polymerstreifen 16 und auf der zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10. Die leitfähige Schicht 18 ist z.B. eine erste Metallisierungsschicht 22, d.h. eine Schicht, die ein erstes Metallmaterial umfasst oder daraus besteht. Das erste Metallmaterial besteht z.B. aus oder umfasst eines der Metalle Cu, Sn oder eine Legierung aus einem oder mehreren dieser Metalle. Die erste Metallisierungsschicht 22 ist z.B. homogen. Beispielhaft wird die erste Metallisierungsschicht 22 in 1C beispielsweise durch Sputtern eines Cu- und/oder Sn-Materials gebildet. Wie weiter unten in Verbindung mit den 4A - 4E erklärt werden wird, besteht die leitfähige Schicht 18 allerdings beispielsweise auch aus oder umfasst eine Metallpaste, die in einem organischen Material dispergierte Metallpartikel beinhaltet, insbesondere eine Nanopaste, eine Lötpaste, insbesondere eine Diffusionslötpaste, oder ein leitfähiges Klebemittel.
  • Das Bilden der leitfähigen Schicht 18 (z.B. der ersten Metallisierungsschicht 22) auf den mehreren Polymerstreifen 16 und auf der zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10 umfasst z.B. wenigstens eines der folgenden Verfahren: Sputtern, CVD, PVD, Galvanisieren, stromloses Plattieren oder Sprühmetallisieren. Wie weiter unten in Verbindung mit den 4A - 4E erklärt werden wird, wird die leitfähige Schicht 18 z.B. auch durch wenigstens eines der folgenden Verfahren gebildet: Rakeln, Drucken, Dosieren, Laminieren oder Spin Coating.
  • Die Stärke der leitfähigen Schicht 18 (z.B. der ersten Metallisierungsschicht 22) beträgt beispielsweise H1 in Bereichen zwischen benachbarten Polymerstreifen 16. Die Stärke der leitfähigen Schicht 18 an der Oberseite eines der mehreren Polymerstreifen 16 beträgt beispielsweise H1'. H1 und H1' sind z.B. etwa gleich, oder sie sind z.B. unterschiedlich. Die Stärke H der mehreren Polymerstreifen 16 ist z.B. größer als H1. Alternativ ist die Stärke H der mehreren Polymerstreifen 16 z.B. kleiner als oder gleich H1. H1 kann z.B. größer als 5, 10, 15, 20, 25, 30, 50 µm sein.
  • 1E veranschaulicht das Planarisieren der leitfähigen Schicht 18. Die leitfähige Schicht 18 (z.B. die erste Metallisierungsschicht 22) kann unter Verwendung einer mechanischen Planarisierungstechnik planarisiert werden, wie zum Beispiel wenigstens eine der folgenden Techniken: Schleifen, Fräsen, Schneiden oder chemisch-mechanisches Polieren (CMP). Zum Planarisieren der leitfähigen Schicht 18 kann ein Planarisierer (surface planer) verwendet werden, wie zum Beispiel der von der japanischen Disco Corporation produzierte Planarisierer; insbesondere wird z.B. der Planarisierer DFS 8910 verwendet.
  • Sowohl die leitfähige Schicht 18 als auch die mehreren Polymerstreifen 16 werden z.B. planarisiert. Wie in 1E veranschaulicht wird, werden in diesem Fall die mehreren Polymerstreifen 16 freigelegt. Das heißt: Die mehreren Polymerstreifen 16 werden an der Oberfläche des Halbleiterbauelements 100 freigelegt, und die leitfähige Schicht 18 wird in mehrere getrennte Streifen oder Stege, von denen jeder zwischen benachbarten Polymerstreifen 16 angeordnet ist, umgeformt oder strukturiert.
  • 1E veranschaulicht, dass nach der Planarisierung die obere Oberfläche der (strukturierten) leitfähigen Schicht 18 auf gleichem Niveau mit der oberen (freiliegenden) Oberfläche der mehreren Polymerstreifen 16 liegt. Weiterhin liegt die untere Oberfläche der leitfähigen Schicht 18 möglicherweise tiefer als die untere Oberfläche der mehreren Polymerstreifen 16. Eine Stärke H2 der (strukturierten) leitfähigen Schicht 18 kann z.B. größer als die Stärke H3 der mehreren Polymerstreifen 16 sein. Es ist anzumerken, dass H3 kleiner als H sein kann, d.h. dass die freiliegenden Oberflächen der Polymerstreifen 16 in 1E Oberflächen sind, die durch Planarisierung erzeugt worden sind. Es ist auch anzumerken, dass H2 kleiner als H1 sein kann, d.h. dass die leitfähige Schicht 18 in Gebieten zwischen benachbarten Polymerstreifen 16 durch die Planarisierung in 1E gedünnt worden ist.
  • Die Stärke H2 der leitfähigen Schicht 18 ist beispielsweise größer als 1, 3, 10, 15, 20, 25 oder 50 µm. Insbesondere für Leistungshalbleiter-Chips ist beispielsweise eine Stärke H2 von wenigstens 10 µm oder mehr erwünscht. Die freiliegenden Oberflächen der mehreren Polymerstreifen 16 und die oberen Oberflächen der strukturierten leitfähigen Schicht 18 bedekken beispielsweise vollständig die zweite Hauptoberfläche 14 des Halbleiter-Wafers 10.
  • Gemäß einer anderen Möglichkeit (nicht dargestellt) ist die leitfähige Schicht 18 nach dem Planarisieren z.B. immer noch durchgängig, insbesondere bedeckt sie möglicherweise z.B. immer noch vollständig den Halbleiter-Wafer 10. In diesem Fall bleibt beispielsweise eine dünne Restschicht leitfähigen Materials an der Oberseite der mehreren Polymerstreifen 16 zurück, und die mehreren Polymerstreifen 16 werden nicht freigelegt. Die dünne Restschicht leitfähigen Materials, die an der Oberseite der mehreren Polymerstreifen 16 zurückbleibt, ist möglicherweise so dünn, dass sie den Teilungsprozess nicht allzu sehr behindert, d.h. sie ist beispielsweise z.B. dünner als 5, 3 oder 1 µm.
  • 1F veranschaulicht das Teilen des Halbleiter-Wafers 10 in mehrere Halbleiter-Chips 24 oder Halbleiterbauelemente 100, z.B. durch Sägen, Laserschneiden oder Ätzen. Dazu wird der Halbleiter-Wafer 10 z.B. auf einer Sägefolie 28 platziert, wobei die zweite Hauptoberfläche 14 der Sägefolie 28 zugewandt ist, wie in 1F gezeigt wird. Der Halbleiter-Wafer 10 wird beispielsweise von der ersten Hauptoberfläche 12 aus zur zweiten Hauptoberfläche 14 hin und durch wenigstens einen der mehreren Polymerstreifen 16 geteilt. Die Teilungslinie läuft beispielsweise z.B. lotrecht zur ersten Hauptoberfläche 12 und zur zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10. Weiterhin läuft die Teilungslinie beispielsweise entlang dem Streifen 16, d.h. die Teilungslinie erstreckt sich beispielsweise zwischen den Seitenkanten des Streifens 16 und entspricht z.B. der Mittelachse des Streifens 16.
  • Weil die Stärke des Halbleiter-Wafers 10 möglicherweise im zweiten Gebiet 32 größer als im ersten Gebiet 30 ist, das seine aktive Struktur umfasst, ist der elektrische Widerstandswert im ersten Gebiet 30 zwischen der ersten Hauptoberfläche 12 und der zweiten Hauptoberfläche 14 reduziert. Somit kann aufgrund des selektiven Dünnens weniger Wärme innerhalb des Halbleiter-Chips 24 erzeugt werden, und die erzeugte Wärme wird beispielsweise schneller vom Halbleiter-Chip 24 als in dem Fall abtransportiert, dass der elektrische Widerstandswert größer und/oder die Stärke des Halbleiter-Wafers 10 im ersten Gebiet 30 größer ist.
  • Der Halbleiter-Chip 24 wird z.B. durch einen einzigen Schnitt von der ersten Hauptoberfläche 12 aus bis hin zur zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10 getrennt. Der Halbleiter-Chip 24 wird z.B. durch einen Stufenschnitt von der ersten Hauptoberfläche 12 aus bis hin zur zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10 getrennt. Der Stufenschnitt umfasst z.B. das Sägen des Halbleiter-Wafers 10 mit einem ersten Sägeblatt, das eine erste Breite aufweist, um Rillen (nicht dargestellt) zu produzieren, und anschließendes Sägen des Halbleiter-Wafers 10 mit einem zweiten Sägeblatt, das eine zweite Breite aufweist, die geringer als die erste Breite ist, um den Teilungsprozess fertigzustellen. Das heißt, das Sägen mit dem zweiten Sägeblatt wird z.B. ausgeführt, bis das zweite Sägeblatt die Sägefolie 28 erreicht oder in diese einschneidet. Im Falle, dass der Prozess des Dicing Before Grinding (DBG) auf den Halbleiter-Wafer 10 angewandt worden ist, wird der Halbleiter-Wafer 10 beispielsweise ausgehend von den Rillen, die in die erste Hauptoberfläche 12 unter Verwendung des ersten Sägeblatts geschnitten worden sind, geteilt, insbesondere gesägt. Die Breite des zweiten Sägeblatts, das zum Fertigstellen des Schneidens verwendet wird, ist beispielsweise geringer als die Breite der Rillen. Ungeachtet, ob ein einziger Schnitt oder ein Stufenschnitt ausgeführt wird, ist die Breite des (zweiten) Sägeblatts beispielsweise geringer als die Breite des Polymerstreifens 16.
  • Der Halbleiter-Wafer 10 kann z.B. auch durch wenigstens einen der mehreren Polymerstreifen 16 sowie von der zweiten Hauptoberfläche 14 aus bis hin zur ersten Hauptoberfläche 12 des Halbleiter-Wafers 10 geschnitten werden. In diesem Fall kann der Halbleiter-Wafer 10 z.B. auf der Sägefolie 28 platziert werden, wobei die erste Hauptoberfläche 12 der Sägefolie 28 zugewandt ist.
  • Indem der Halbleiter-Wafer 10 durch wenigstens einen der mehreren Polymerstreifen 16 geteilt wird, wird dieser Polymerstreifen 16 in zwei Polymerstrukturen 17 aufgespalten, wobei eine Polymerstruktur 17 mit einem ersten Halbleiterbauelement 100 verknüpft ist und die andere Polymerstruktur 17 mit einem zweiten Halbleiterbauelement 100, das dem ersten Halbleiterbauelement 100 benachbart ist, verknüpft ist. In 1F werden vier Halbleiterbauelemente 100 gezeigt, wobei die beiden Halbleiterbauelemente 100, die auf der linken und rechten Seite von 1F aufgezeigt werden, lediglich auf einer ihrer Seitenoberflächen, die in 1F aufgezeigt werden, mit einer Polymerstruktur 17 ausgerüstet sind.
  • Wie oben erwähnt wird, wird der Halbleiter-Wafer 10 in einer Richtung entlang wenigstens eines der mehreren Polymerstreifen 16 geteilt. Die Polymerstreifen 16 laufen somit möglicherweise entlang von Schnittfugen des Halbleiter-Wafers 10. Das viskoelastische Material der Polymerstreifen 16 verringert möglicherweise die Zugspannung, die am Rand der zweiten Hauptoberfläche des Halbleiter-Chips 24 beim Teilen des Halbleiter-Wafers 10 auftritt, im Vergleich zu dem Fall, dass ein Wafer, der eine durchgängige, unstrukturierte Rückseitenmetallisierung aufweist, geteilt wird. Somit kann Rissausbreitung im Chip oder Abplatzen vermieden werden, wie sie durch Zugspannung am Chip-Rand verursacht wird, indem die Schnittkante des Chips durch die Polymerstruktur 17 geschützt wird.
  • Weiterhin wird, falls das Material der leitfähigen Schicht 18 während der Planarisierung vollständig von den oberen Oberflächen der Streifen 16 entfernt worden ist, kein leitfähiges Material (z.B. Metall) geschnitten, wenn der Halbleiter-Wafer 10 in Chips 24 geteilt wird. Dies erleichtert den Prozess der Chip-Trennung und/oder die Bauelementefertigung. Sogar wenn nach der Planarisierung eine dünne Restschicht (nicht dargestellt) leitfähigen Materials (z.B. Metall) auf den oberen Oberflächen der Polymerstreifen 16 verbleibt, profitieren der Prozess der Chip-Trennung und/oder die Bauelementefertigung möglicherweise immer noch von der reduzierten Stärke der leitfähigen Schicht an den Schnittfugen (und zusätzlich vom Chip-Randschutz durch Polymere).
  • Weiterhin können die Polymerstrukturen 17 vereinzelter Halbleiter-Chips 24 die Chip-Ränder während der anschließenden Handhabung, wie zum Beispiel beim Platzieren von Chips auf der Oberseite eines Trägers, wie zum Beispiel eines Systemträgers (Leadframe), schützen. Das Strukturieren der Rückseitenmetallisierung, z.B. durch Polymerstreifen 16, und ein Prozess zum Entfernen des Metalls auf den Polymerstreifen 16 ermöglichen und verbessern die fortgesetzte Verwendung konventioneller Schneideverfahren, wie z.B. Sägen oder Laserschneiden von Wafern (z.B. Stealth Dicing).
  • Der Halbleiter-Wafer 10 wird z.B. mehrere Male entlang benachbarter paralleler und/oder sich kreuzender Polymerstreifen 16 geteilt. Dadurch wird ein Halbleiterbauelement 100 vom Halbleiter-Wafer 10 vereinzelt. Das Halbleiterbauelement 100 umfasst z.B. die leitfähige Schicht 18 (z.B. Metallschicht) als die Rückseitenmetallisierung sowie zwei Polymerstrukturen 17, die entlang zweier gegenüberliegender Ränder an der zweiten Hauptoberfläche 14 des Halbleiter-Chips 24 angeordnet sind. Insbesondere umfasst das Halbleiterbauelement 100 möglicherweise die leitfähige Schicht 18 als die Rückseitenmetallisierung und vier Polymerstrukturen 17, die entlang aller vier Ränder der zweiten Hauptoberfläche 14 des Halbleiter-Chips 24 angeordnet sind.
  • Die zweite Hauptoberfläche 14 des Halbleiterbauelements 100 kann z.B. durch Kleben, Löten oder Sintern auf einem Träger angebracht sein. In dem Fall, dass das Halbleiterbauelement 100 durch Löten angebracht wird, wird beispielsweise ein Weichlot oder ein Diffusionslot verwendet, um das Halbleiterbauelement 100 anzubringen. Der Halbleiter-Chip 24 wird z.B. mit der zweiten Hauptoberfläche 14 auf dem Träger angebracht. Der Träger ist z.B. eines von Folgendem: ein Systemträger (Leadframe), ein Keramiksubstrat, wie zum Beispiel ein DCB(direct copper bonded)-Keramiksubstrat, oder eine Leiterplatte (PCB, printed circuit board).
  • Die 2A - 2E veranschaulichen schematisch ein Verfahren zur Herstellung eines Halbleiterbauelements 200 gemäß einer Ausführungsform. Dieses Verfahren ähnelt dem in den 1A - 1F beschriebenen Verfahren; allerdings umfasst es das Bilden einer Basis-Metallisierungsschicht 20 auf den mehreren Polymerstreifen 16 und auf der zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10, bevor die erste Metallisierungsschicht 22 auf der Basis-Metallisierungsschicht 20 gebildet wird.
  • 2A veranschaulicht schematisch das Bereitstellen eines Halbleiter-Wafers 10, der eine erste Hauptoberfläche 12 und eine zweite Hauptoberfläche 14 aufweist, wobei die zweite Hauptoberfläche 14 die Rückseite des Halbleiter-Wafers 10 ist. Der Halbleiter-Wafer 10, der in 2A aufgezeigt wird, weist die gleichen Merkmale wie der Halbleiter-Wafer 10 in 1A auf. Insbesondere gilt dies für die Abmessungen des Halbleiter-Wafers 10 und die beiden (optionalen) Schritte des Dicing Before Grinding und des Dünnens des Halbleiter-Wafers 10.
  • In 2B werden mehrere Polymerstreifen 16 auf der zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10 gebildet. Die Polymerstreifen 16 in 2B weisen die gleichen Merkmale wie die Polymerstreifen 16 in 1B auf. Insbesondere gilt dies für das Material und die Abmessungen der Polymerstreifen 16 und das Verfahren zum Bilden der Polymerstreifen 16 auf dem Halbleiter-Wafer 10. Weiterhin veranschaulicht 2B das Entfernen von Wafer-Material an der freiliegenden zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10. Der Schritt des selektiven Entfernens von Wafer-Material weist die gleichen Merkmale wie der Schritt auf, der in 1C beschrieben wird. Dies gilt insbesondere für das Verfahren zum Entfernen des Wafer-Materials an der freiliegenden zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10 und den Ort, an dem das Wafer-Material vom Halbleiter-Wafer 10 entfernt wird. Der Halbleiter-Wafer 10 weist, nach dem Schritt des Entfernens von Wafer-Material, die gleichen Merkmale wie der Halbleiter-Wafer 10 in 1C auf.
  • Die 2B und 2C veranschaulichen das Bilden einer elektrisch leitfähigen Schicht 18 auf den mehreren Polymerstreifen 16 und auf der zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10. Die leitfähige Schicht 18 besteht beispielsweise aus oder sie umfasst eine Basis-Metallisierungsschicht 20 und die erste Metallisierungsschicht 22. 2B veranschaulicht das Bilden einer Basis-Metallisierungsschicht 20 auf den mehreren Polymerstreifen 16 und auf der zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10. 2C veranschaulicht das Bilden der ersten Metallisierungsschicht 22 auf der Basis-Metallisierungsschicht 20.
  • Die Basis-Metallisierungsschicht 20 kann z.B. unter Verwendung wenigstens eines der folgenden Verfahren gebildet werden: Sputtern, CVD, PVD, Galvanisieren, stromloses Plattieren oder Sprühmetallisieren. Ein Material der Basis-Metallisierungsschicht 20 ist z.B. wenigstens eines der folgenden: Au, Al, Ti, W, Cr, NiCo, Co, Cu, Sn, Ni, NiV, NiSn, Ag, Pt, Pd oder eine Legierung aus einem oder mehreren dieser Metalle.
  • Die Basis-Metallisierungsschicht 20 in 2B ist beispielsweise eine Multilayer-Struktur (nicht dargestellt). Beispielhaft wird die Basis-Metallisierungsschicht 20 beispielsweise durch Sputtern zuerst einer Schicht aus Al, dann einer Schicht aus Ti auf der Al-Schicht und schließlich einer Schicht aus NiV über der Ti-Schicht hergestellt. Die Stärke der Al-Schicht beträgt möglicherweise etwa 200 nm, die Stärke der Ti-Schicht beträgt möglicherweise etwa 400 nm, und die Stärke der NiV-Schicht beträgt möglicherweise etwa 200 nm. Die Gesamtstärke H3 der Basis-Metallisierungsschicht 20 kann zwischen 50 und 2000 nm, insbesondere zwischen 200 und 1000 nm, liegen.
  • Nach dem Bilden der Basis-Metallisierungsschicht 20 auf den mehreren Polymerstreifen 16 und auf der zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10, sind die mehreren Polymerstreifen 16 z.B. vollständig von der Basis-Metallisierungsschicht 20 bedeckt. Insbesondere ist die Basis-Metallisierungsschicht 20 beispielsweise nicht strukturiert und bedeckt z.B. vollständig den Halbleiter-Wafer 10.
  • 2C veranschaulicht das Bilden der ersten Metallisierungsschicht 22 auf der Basis-Metallisierungsschicht 20. Die erste Metallisierungsschicht 22 in 2C weist möglicherweise die gleichen Merkmale wie die erste Metallisierungsschicht 22 in den 1D - 1F auf, und sie wird möglicherweise auf die gleiche Art und Weise wie diese aufgebracht.
  • Die erste Metallisierungsschicht 22 wird beispielsweise durch Abscheiden, z.B. Sputtern, Metallisieren usw., einer Metallschicht gebildet, die eine Stärke H5 aufweist. H5 ist z.B. größer als 5, 10, 15, 20, 25, 30, 50 µm und liegt somit im gleichen Bereich wie die Stärke H1 der ersten Metallisierungsschicht 22 in den 1D - 1F. Ähnlich wie in den 1D - 1F wird die Gesamtstärke der leitfähigen Schicht 18 mit H1 in den 2C - 2D in Gebieten zwischen benachbarten Polymerstreifen 16 und mit H1' in Gebieten auf der Oberseite der Polymerstreifen 16 bezeichnet. Hier ist H1 beispielsweise gleich der Summe der Stärke H4 der Basis-Metallisierungsschicht 20 und der Stärke H5 der ersten Metallisierungsschicht 22. Die Werte von H1 und H1' können z.B. die gleichen sein wie vorher erwähnt, oder sie sind aufgrund der zusätzlichen Stärke H4 der Basis-Metallisierungsschicht 20 etwas größer.
  • Die erste Metallisierungsschicht 22, die in 2C aufgezeigt wird, weist die gleichen Merkmale wie die erste Metallisierungsschicht 22 in 1D auf. Insbesondere gilt dies für das erste Metallmaterial der ersten Metallisierungsschicht 22 und das Verfahren zum Bilden der ersten Metallisierungsschicht 22.
  • Nachdem die leitfähige Schicht 18 gebildet worden ist, weisen die leitfähige Schicht 18 und die mehreren Polymerstreifen 16 möglicherweise z.B. eine identische Stärke auf, die leitfähige Schicht 18 weist möglicherweise z.B. eine Stärke H1 auf, die geringer als die Stärke H der mehreren Polymerstreifen 16 ist, oder die leitfähige Schicht 18 weist möglicherweise z.B. eine Stärke H1 auf, die größer als die Stärke H der mehreren Polymerstreifen 16 ist.
  • 2D veranschaulicht das Planarisieren der leitfähigen Schicht 18, die die Basis-Metallisierungsschicht 20 und die erste Metallisierungsschicht 22 umfasst. Das in 2D gezeigte Verfahren kann die gleichen Merkmale wie das in 1E gezeigte Verfahren umfassen. Dies gilt insbesondere für das Verfahren zum Planarisieren der leitfähigen Schicht 18, die Abmessungen der leitfähigen Schicht 18 und die Abmessungen der mehreren Polymerstreifen 16. Das bedeutet, dass in 2D das Planarisieren der leitfähigen Schicht 18 möglicherweise das Strukturieren sowohl der Basis-Metallisierungsschicht 20 als auch der ersten Metallisierungsschicht 22 verursacht. Somit können die freiliegenden Oberflächen der mehreren Polymerstreifen 16 und die freiliegenden oberen Oberflächen der strukturierten leitfähigen Schicht 18 wiederum vollständig die zweite Hauptoberfläche 14 des Halbleiter-Wafers 10 bedecken. Hier kann sich jede der freiliegenden oberen Oberflächen der strukturierten leitfähigen Schicht 18 aus einer inneren Oberfläche, die von der ersten Metallisierungsschicht 22 bereitgestellt wird, und einer äußeren Oberfläche, die von der Basis-Metallisierungsschicht 20 bereitgestellt wird, zusammensetzen.
  • 2E veranschaulicht das Teilen des Halbleiter-Wafers 10 in Halbleiter-Chips 24, um Halbleiterbauelemente 200 zu produzieren. Das in 2E gezeigte Verfahren umfasst beispielsweise die gleichen Merkmale wie das in 1E gezeigte Verfahren. Dies gilt insbesondere für das Teilungsverfahren, den Ort und Ausrichtung der Teilungslinie und das Verfahren zum Anbringen des Halbleiter-Chips 24 auf einem Träger.
  • Die 3A - 3E veranschaulichen schematisch ein Verfahren zur Herstellung eines Halbleiterbauelements 300 gemäß einer Ausführungsform. Dieses Verfahren ist den in den 1A - 1F und 2A - 2E beschriebenen Verfahren ähnlich; allerdings umfasst es das Formen einer Bond-Schicht 26, z.B. einer zweiten Metallisierungsschicht, auf der Oberseite der ersten Metallisierungsschicht 22. Diese Bond-Schicht 26 umfasst oder besteht möglicherweise z.B. aus einem Bond-Material, z.B. aus einem Lotmaterial, das Sn und/oder andere zum Löten verwendete Metalle umfasst.
  • 3A entspricht den 1A und 2A, und es wird Bezug auf die dazugehörige Offenbarung genommen.
  • In 3B werden mehrere Polymerstreifen 16 auf der zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10 gebildet. Die mehreren Polymerstreifen 16 in 3B weisen die gleichen Merkmale wie die mehreren Polymerstreifen 16 in 1B oder 2B auf. Insbesondere gilt dies für das Material und die Abmessungen der Polymerstreifen 16 und das Verfahren zum Bilden der Polymerstreifen 16 auf dem Halbleiter-Wafer 10.
  • Weiterhin veranschaulicht 3B das Entfernen von Wafer-Material an der freiliegenden zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10. Der Schritt des Entfernens des Materials weist die gleichen Merkmale wie die in den 1C oder 2B beschriebenen Schritte auf. Dies gilt insbesondere für das Verfahren zum Entfernen des Wafer-Materials an der freiliegenden zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10 und den Ort, an dem das Wafer-Material vom Halbleiter-Wafer 10 entfernt wird. Der Halbleiter-Wafer 10 weist, nach dem Schritt des Entfernens von Wafer-Material, die gleichen Merkmale wie der Halbleiter-Wafer 10 in 1C oder 2B auf.
  • Die 3B und 3C veranschaulichen das Bilden einer leitfähigen Schicht 18 auf den mehreren Polymerstreifen 16 und auf der zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10.
  • 3B veranschaulicht das Bilden einer Basis-Metallisierungsschicht 20 auf den mehreren Polymerstreifen 16 und auf der zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10, wie in Verbindung mit 2B beschrieben wird.
  • 3C veranschaulicht das Bilden einer ersten Metallisierungsschicht 22 auf der Basis-Metallisierungsschicht 20 und das Bilden einer Bond-Schicht 26 auf der ersten Metallisierungsschicht 22. Die erste Metallisierungsschicht 22, die in 3C aufgezeigt wird, weist die gleichen Merkmale wie die erste Metallisierungsschicht 22 in 1D oder 2C auf. Insbesondere gilt dies für das Material der ersten Metallisierungsschicht 22, die Abmessungen und das Verfahren zum Bilden der ersten Metallisierungsschicht 22.
  • Nach dem Bilden der ersten Metallisierungsschicht 22 wird die Bond-Schicht 26 auf der ersten Metallisierungsschicht 22 gebildet. Die Stärke der Bond-Schicht 26 beträgt H6. Die Stärke H1 der leitfähigen Schicht 18 ist die Summe der Stärke H4 der Basis-Metallisierungsschicht 20, der Stärke H5 der ersten Metallisierungsschicht 22 und der Stärke H6 der Bond-Schicht 26. H5 weist beispielsweise die gleichen Abmessungen wie oben erwähnt auf. H6 ist beispielsweise kleiner als H5. Beispielhaft kann H6 z.B. kleiner als 3, 5 oder 10 µm sein.
  • Die Bond-Schicht 26 besteht beispielsweise aus oder umfasst ein zweites Metallmaterial. Das zweite Metallmaterial ist beispielsweise ein Lotmaterial, z.B. Sn. In einem speziellen Beispiel betragen die Stärke H5 der ersten Metallisierungsschicht 22 und die Stärke H6 der Bond-Schicht 26 z.B. etwa 5 µm bzw. 3 µm. Sowohl die erste Metallisierungsschicht 22 als auch die Bond-Schicht 26 werden beispielsweise, wie oben erwähnt wurde, durch ein Abscheideverfahren aufgebracht, z.B. durch Sputtern oder Metallisieren. Die Bond-Schicht 26 kann als eine Bond-Material- (z.B. eine Lot-) Abscheidung verwendet werden, nachdem das Halbleiterbauelement 300 fertiggestellt worden ist.
  • 3D veranschaulicht das Planarisieren der leitfähigen Schicht 18, die die Basis-Metallisierungsschicht 20, die erste Metallisierungsschicht 22 und die Bond-Schicht 26 umfasst. Das in 3D gezeigte Verfahren umfasst beispielsweise die gleichen Merkmale wie das in den 2D und 1E gezeigte Verfahren. Dies gilt insbesondere für das Verfahren zum Planarisieren der leitfähigen Schicht 18. Durch Planarisierung wird die Bond-Schicht 26 beispielsweise in Bond-Material-Abscheidungen strukturiert, z.B. in Lötabscheidungen.
  • 3E veranschaulicht das Teilen des Halbleiter-Wafers 10 in einzelne Chips 24. Das in 3E gezeigte Verfahren umfasst die gleichen Merkmale wie das in 1F oder 2E gezeigte Verfahren. Dies gilt insbesondere für das Teilungsverfahren sowie den Ort und Ausrichtung der Teilungslinie.
  • Das auf diese Weise hergestellte Halbleiterbauelement 300 wird beispielsweise an einem Träger unter Verwendung des Bond-Materials der Bond-Schicht 26 angebracht. Insbesondere kann das Bond-Material ein Bond-Material sein, das dazu ausgelegt ist, Diffusionslöt-Bonds aufzubauen. Beispielhaft umfasst das Bond-Material möglicherweise eines oder mehrere der folgenden Materialien: Sn, SnAg, SnAu, SnCu, In, InAg, InCu oder InAu. Die Halbleiterbauelemente 300 können an einen Träger gebondet werden, ohne dass zusätzliches Lotmaterial aufgebracht werden muss, d.h. ohne dass ein zusätzlicher Schritt zum Anbringen von Lötabscheidungen vor dem Montieren des Bauelements ausgeführt werden muss.
  • Die 4A - 4E veranschaulichen schematisch ein Verfahren zum Herstellen eines Halbleiterbauelements 400 gemäß einer Ausführungsform. Dieses Verfahren ähnelt den in den 1A - 1F, 2A - 2E und 3A - 3E beschriebenen Verfahren. Im Vergleich zur Ausführungsform in den 1A - 1F umfasst oder ist die leitfähige Schicht 18 allerdings eine Metallpastenschicht 22'. Die Metallpastenschicht 22' wird beispielsweise mit einer Technik wie zum Beispiel Schaben, Rakeln, Drucken, Dosieren usw. gebildet.
  • 4A entspricht den 1A, 2A, 3A, und es wird Bezug auf die dazugehörige Offenbarung genommen.
  • In 4B werden mehrere Polymerstreifen 16 auf der zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10 gebildet. Die mehreren Polymerstreifen 16 in 4B weisen die gleichen Merkmale wie die mehreren Polymerstreifen 16 in den 1B, 2B und 3B auf. Insbesondere gilt dies für das Material und die Abmessungen der Polymerstreifen 16 und das Verfahren zum Bilden der Polymerstreifen 16 auf dem Halbleiter-Wafer 10.
  • Weiterhin veranschaulicht 4B das Entfernen von Wafer-Material an der freiliegenden zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10. Der Schritt des Entfernens des Materials weist die gleichen Merkmale wie die in den 1C, 2B oder 3B beschriebenen Schritte auf. Dies gilt insbesondere für das Verfahren zum Entfernen des Wafer-Materials an der freiliegenden zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10 und den Ort, an dem das Wafer-Material vom Halbleiter-Wafer 10 entfernt wird. Der Halbleiter-Wafer 10 weist, nach dem Schritt des Entfernens von Wafer-Material, die gleichen Merkmale wie der Halbleiter-Wafer 10 in 1C, 2B oder 3B auf.
  • 4C veranschaulicht das Bilden einer leitfähigen Schicht 18 auf den mehreren Polymerstreifen 16 und auf der zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10. In der Ausführungsform in 4C umfasst oder besteht die leitfähige Schicht 18 z.B. aus einer Metallpastenschicht 22'. Die Metallpastenschicht 22' in 4C umfasst oder besteht z.B. aus einer oder mehreren Metallpastenschichten. Die Metallpaste beinhaltet möglicherweise Metallpartikel, die in einem organischen Material dispergiert sind. Die Metallpaste ist möglicherweise z.B. eine Nanopaste, eine Lötpaste, insbesondere eine Diffusionslötpaste, und ein leitfähiges Klebemittel.
  • Die Stärke der Metallpastenschicht 22' über Gebieten der zweiten Hauptoberfläche 14, die nicht von einem Polymerstreifen 16 bedeckt sind, beträgt H7. Die Stärke H7 ist z.B. größer als die Stärke H der mehreren Polymerstreifen 16. In einem anderen Fall ist die Stärke H7 der Metallpastenschicht 22' z.B. geringer als die Stärke H der mehreren Polymerstreifen 16.
  • Die Metallpastenschicht 22' in 4C wird beispielsweise durch Schaben, Rakeln, Drucken, Laminieren, insbesondere Laminieren unter Verwendung einer vorbereiteten Folie, Dosieren, Rotationsbeschichten oder durch Kombination dieser Techniken aufgebracht. Nach dem Bilden der Metallpastenschicht 22' in 4C unter Verwendung der Metallpaste können die mehreren Polymerstreifen 16 z.B. vollständig von der Metallpaste bedeckt sein. Weiterhin bedeckt die Metallpastenschicht 22' möglicherweise vollständig die zweite Hauptoberfläche 14 des Halbleiter-Wafers 10.
  • Nach dem Bilden der Metallpastenschicht 22' in 4C kann die Metallpastenschicht 22' z.B. getrocknet werden. Nach dem Trocknen wird die Metallpastenschicht 22' beispielsweise optional gehärtet. Dies kann z.B. durch Anwenden von Wärme auf die Metallpastenschicht 22' ausgeführt werden. Durch Erwärmen der Metallpastenschicht 22' wird z.B. das organische Material gehärtet, vorgehärtet oder verdampft. Beispielhaft kann das organische Material ein Polymermaterial im B-Zustand sein.
  • 4D veranschaulicht das Planarisieren der leitfähigen Schicht 18, die die Metallpastenschicht 22' umfasst oder aus ihr besteht. Das in 4D gezeigte Verfahren umfasst möglicherweise die gleichen Merkmale wie die in den 1E, 2D und 3D gezeigten Verfahren. Dies gilt insbesondere für das Verfahren des Planarisierens der leitfähigen Schicht 18 oder für das Verfahren des Planarisierens der leitfähigen Schicht 18 und der mehreren Polymerstreifen 16. 4D zeigt, dass nach dem Planarisieren der leitfähigen Schicht 18 (z.B. der Metallpastenschicht 22') und der mehreren Polymerstreifen 16 die mehreren Polymerstreifen 16 möglicherweise frei liegen und die leitfähige Schicht 18 möglicherweise strukturiert ist. Allerdings kann es, wie vorher erklärt wurde, auch der Fall sein, dass immer noch eine dünne restliche Metallpastenschicht die Oberseite der Polymerstreifen 16 bedeckt.
  • Die Stärke H2 der (z.B. strukturierten) leitfähigen Schicht 18 nach der Planarisierung ist größer als die Stärke H3 der mehreren Polymerstreifen 16. Es ist anzumerken, dass H3 beispielsweise kleiner als H ist, d.h. dass die freiliegenden Oberflächen der Polymerstreifen 16 in 4D Oberflächen sind, die durch Planarisierung erzeugt wurden. Ebenfalls ist anzumerken, dass H2 beispielsweise kleiner als H7 ist, d.h. dass die leitfähige Schicht 18 in Gebieten zwischen benachbarten Polymerstreifen 16 durch die Planarisierung in 4D gedünnt worden sind.
  • 4E veranschaulicht das Teilen des Halbleiter-Wafers 10 in einzelne Chips 24, um Halbleiterbauelemente 400 zu produzieren. Das in 4E gezeigte Verfahren umfasst beispielsweise die gleichen Merkmale wie das in den 1F, 2E und 3E gezeigte Verfahren. Dies gilt insbesondere für das Teilungsverfahren sowie den Ort und Ausrichtung der Teilungslinie.
  • Die einzelnen Halbleiterbauelemente 400 können dann an einem Träger (z.B. einem Leadframe) angebracht werden. In manchen Fällen wird die strukturierte Metallpastenschicht 22' möglicherweise als ein Bond-Material verwendet. In diesen Fällen ist möglicherweise kein zusätzliches Bond-Material erforderlich.
  • Die 5A - 5E veranschaulichen schematisch ein Verfahren zur Herstellung eines Halbleiterbauelements 500 gemäß einer Ausführungsform. Dieses Verfahren ähnelt den in den 1A - 1F, 2A - 2E, 3A - 3E und 4A - 4E beschriebenen Verfahren. Im Vergleich zu der Ausführungsform aus den 4A - 4E wird allerdings eine Basis-Metallisierungsschicht 20 auf den mehreren Polymerstreifen 16 und auf der zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10 aufgebracht, bevor die Metallpastenschicht 22' aufgebracht wird.
  • 5A entspricht den 1A, 2A, 3A und 4A, und es wird Bezug auf die dazugehörige Offenbarung genommen.
  • In 5B werden mehrere Polymerstreifen 16 auf der zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10 gebildet. Die mehreren Polymerstreifen 16 in 5B weisen die gleichen Merkmale wie die mehreren Polymerstreifen 16 in 1B, 2B, 3B und 4B auf. Insbesondere gilt dies für das Material und die Abmessungen der Polymerstreifen 16 und das Verfahren zum Bilden der Polymerstreifen 16 auf dem Halbleiter-Wafer 10.
  • Weiterhin veranschaulicht 5B das Entfernen von Wafer-Material an der freiliegenden zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10. Der Schritt des Entfernens des Materials weist die gleichen Merkmale wie die in den 1C, 2B, 3B oder 4B beschriebenen Schritte auf. Dies gilt insbesondere für das Verfahren zum Entfernen des Wafer-Materials an der freiliegenden zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10 und den Ort, an dem das Wafer-Material vom Halbleiter-Wafer 10 entfernt wird. Der Halbleiter-Wafer 10 weist, nach dem Schritt des Entfernens von Wafer-Material, die gleichen Merkmale wie der Halbleiter-Wafer 10 in 1C, 2B, 3B oder 4B auf.
  • Die 5B und 5C veranschaulichen das Bilden einer leitfähigen Schicht 18 auf den mehreren Polymerstreifen 16 und auf der zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10. 5B veranschaulicht das Bilden der Basis-Metallisierungsschicht 20 auf den mehreren Polymerstreifen 16 und auf der zweiten Hauptoberfläche 14 des Halbleiter-Wafers 10. Das Verfahren zum Bilden der Basis-Metallisierungsschicht 20 umfasst möglicherweise die gleichen Merkmale wie das Verfahren, das in 2B oder 3B gezeigt wird. Insbesondere gilt dies für das Material und die Abmessungen der Basis-Metallisierungsschicht 20 und das Verfahren zum Bilden der Basis-Metallisierungsschicht 20.
  • 5C veranschaulicht das Bilden der Metallpastenschicht 22' auf der Basis-Metallisierungsschicht 20. Die Metallpastenschicht 22' in 5C weist möglicherweise die gleichen Merkmale wie die Metallpastenschicht 22' in 4C auf. Insbesondere gilt dies für das Material bzw. die Materialien der Metallpastenschicht 22' und das Verfahren zum Bilden der Metallpastenschicht 22'. Die Stärke H8 der leitfähigen Schicht 18 ist die Summe der Stärke H7 der Metallpastenschicht 22' und der Stärke H4 der Basis-Metallisierungsschicht 20. Die Stärke H8 der leitfähigen Schicht 18 kann z.B. größer als die Stärke H der mehreren Polymerstreifen 16 sein. In einem anderen Fall ist allerdings die Stärke H8 der leitfähigen Schicht 18 z.B. geringer als die Stärke H der mehreren Polymerstreifen 16. Die Stärke H8 liegt möglicherweise im gleichen Bereich wie die Stärke H7 in 4C.
  • Nach dem Bilden der Metallpastenschicht 22' in 5C werden möglicherweise die gleichen Schritte wie oben erwähnt verwendet, z.B. Trocknen und/oder Härten der Metallpastenschicht 22'.
  • 5D veranschaulicht das Planarisieren der leitfähigen Schicht 18, die die Basis-Metallisierungsschicht 20 und die Metallpastenschicht 22' umfasst. Das in 5D gezeigte Verfahren umfasst möglicherweise die gleichen Merkmale wie das in den 1E, 2D, 3D und 4D gezeigte Verfahren.
  • 5E veranschaulicht das Teilen des Halbleiter-Wafers 10 in einzelne Chips 24, um Halbleiterbauelemente 500 zu produzieren. Das in 5E gezeigte Verfahren umfasst möglicherweise die gleichen Merkmale wie das in 1F, 2E, 3E und 4E gezeigte Verfahren. Dies gilt insbesondere für das Teilungsverfahren, den Ort und Ausrichtung der Teilungslinie und das Verfahren zum Anbringen des Halbleiter-Chips 24 auf einem Träger.
  • 6 veranschaulicht schematisch einen Querschnitt der Halbleiterbauelemente 100 und 400. Das Halbleiterbauelement 100, 400 umfasst einen Halbleiter-Chip 24, der eine erste Hauptoberfläche 12 und eine zweite Hauptoberfläche 14 aufweist.
  • Der Halbleiter-Chip 24 kann z.B. eine integrierte Logikschaltung, und die leitfähige Schicht 18 kann z.B. eine rückseitige Wärmesenke sein. Die rückseitige Wärmesenke ist möglicherweise nicht elektrisch mit der integrierten Logikschaltung verschaltet, d.h. sie bildet möglicherweise keine Chip-Elektrode. In anderen Fällen kann die leitfähige Schicht 18 elektrisch mit der integrierten Logikschaltung z.B. durch vertikale Durchkontaktierungen, die durch den Chip laufen, verschaltet sein.
  • Der Halbleiter-Chip 24 kann z.B. ein Leistungshalbleiter-Chip, der eine rückseitige Elektrode 40 an der zweiten Hauptoberfläche 14 aufweist, sein. Die rückseitige Elektrode 40 ist elektrisch mit der aktiven Struktur verbunden, die im Halbleiter-Chip 24 umgesetzt wird. Beispielhaft ist die rückseitige Elektrode 40 beispielsweise eine Elektrode eines Leistungshalbleiter-Chips 24. Die rückseitige Elektrode 40 kann z.B. die Drain-Elektrode eines MOSFET oder eines JFET, die Kollektor-Elektrode eines IGBT oder eines Bipolartransistors oder die Anode einer Diode sein. Während des Betriebs werden beispielsweise Spannungen von mehr als 5, 50, 100, 500 oder sogar 1000 V zwischen der rückseitigen Elektrode 40 und einer Frontseitenelektrode (nicht dargestellt) eines derartigen Leistungshalbleiter-Chips 24 angelegt.
  • Das Halbleiterbauelement 100, 400 kann z.B. eine strukturierte leitfähige Schicht 18, die auf einem ersten Gebiet 30 der zweiten Hauptoberfläche 14 des Halbleiter-Chips 24 angeordnet ist, umfassen. Es ist anzumerken, dass die zweite Hauptoberfläche 14 des Halbleiter-Chips 24 nicht eben ist, sondern ein erhöhtes zweites Gebiet 32 aufweist, wie zum Beispiel einen erhöhten Rand. Die erste Hauptoberfläche 12 des Halbleiter-Chips 24 kann z.B. im Wesentlichen eben sein. Die leitfähige Schicht 18 kann z.B. mit der Drain-Elektrode 40 eines Leistungstransistors oder einer Anode einer Leistungsdiode verschaltet sein. Weiterhin umfasst das Halbleiterbauelement 100, 400 möglicherweise z.B. eine Polymerstruktur 17 auf einem zweiten Gebiet 32 der zweiten Hauptoberfläche 14 des Halbleiter-Chips 24, siehe 9 und 10. Das zweite Gebiet 32 ist ein Randgebiet der zweiten Hauptoberfläche 14 des Halbleiter-Chips 24, und das Niveau des ersten Gebiets 30 unterscheidet sich vom Niveau des zweiten Gebiets 32. Zwischen dem ersten Gebiet 30 und dem zweiten Gebiet 32 erstreckt sich möglicherweise z.B. ein Zwischengebiet 31 der zweiten Hauptoberfläche 14, wobei sich das Niveau des Zwischengebiets 31 vom ersten Gebiet 30 zum zweiten Gebiet 32 hin ändert. Die Schräge des Zwischengebiets 31 kann sich z.B. von der Schräge der Kanten der Polymerstruktur 17 unterscheiden, oder sie ist gleich. Die Fläche der zweiten Hauptoberfläche 14 ist möglicherweise z.B. die Summe der Flächen des ersten Gebiets 30, des zweiten Gebiets 32 und des Zwischengebiets 31.
  • Das erste Gebiet 30 kann z.B. eine rechteckige oder quadratische Form aufweisen. Das Zwischengebiet 31 kann z.B. eine Form eines geschlossenen Rahmens aufweisen, der die Form des ersten Gebiets 30 umgibt, wobei die einzelnen Seiten des Rahmens im Vergleich zum Niveau des ersten Gebiets 30 und zum Niveau des zweiten Gebiets 32 schräg stehen. Das zweite Gebiet 32 kann z.B. eine Form eines geschlossenen Rahmens aufweisen, der den Umriss des Zwischengebiets 31 und des ersten Gebiets 30 umgibt.
  • Die Stärke D1 des Halbleiter-Chips 24 entspricht der Stärke T1 des Wafers 10 im zweiten Gebiet 32 und ist möglicherweise z.B. kleiner als 100 µm, insbesondere kleiner als 60 µm und noch spezieller kleiner als 40 µm oder sogar als 30 µm. Die Stärke D3 des Halbleiter-Chips im ersten Gebiet 30 ist möglicherweise z.B. kleiner als 50 µm, insbesondere kleiner als 30 µm und noch spezieller kleiner als 20 µm oder sogar als 15 µm.
  • Eine Seitenfläche 34 der Polymerstruktur 17 kann z.B. bündig mit einer Seitenfläche 36 des Halbleiter-Chips 24 sein, siehe z.B. 6 - 8. Dies bedeutet, dass die Seitenfläche 34 der Polymerstruktur 17 in der gleichen Ebene wie die Seitenfläche 36 des Halbleiter-Chips 24 liegt. Die Seitenflächen 34 und 36 liegen auf der gleichen Seite des Halbleiterbauelements 100, 400. Das heißt: Beispielsweise wird eine gemeinsame Seitenfläche 34, 36 des Halbleiter-Chips 24 und der Polymerstruktur 17 erzeugt, wenn der Halbleiter-Wafer 10, der die Polymerstreifen 16 auf der zweiten Hauptoberfläche 14 umfasst, in einzelne Halbleiter-Chips 24 oder Halbleiterbauelemente 100, 400 vereinzelt wird, wie es vorher in Verbindung mit den 1F und 4E beschrieben wurde.
  • Die Polymerstruktur 17 umfasst oder besteht z.B. aus einem Imid, insbesondere einem Photoimid, einem Photolack, einem wärmeaushärtenden Material oder einem thermoplastischen Material. Die Polymerstruktur 17 weist z.B. eine Stärke D2 zwischen 3 und 20 µm, insbesondere zwischen 9 und 15 µm, auf, die der Stärke H2 entspricht, und sie weist beispielsweise eine Breite W zwischen 2 und 50 µm, insbesondere zwischen 5 und 30 µm, auf. Die Breite W der Polymerstruktur 17 verringert sich möglicherweise z.B. von der zweiten Hauptoberfläche 14 aus in eine Richtung weg vom Halbleiter-Chip 24. Die Breite W der Polymerstruktur 17 kann z.B. auch gleichbleibend von der zweiten Hauptoberfläche 14 aus in eine Richtung weg vom Halbleiter-Chip 24 sein.
  • Die leitfähige Schicht 18 in 6 umfasst oder sie besteht möglicherweise z.B. aus der ersten Metallisierungsschicht 22 aus dem ersten Metall, wie es für das Halbleiterbauelement 100 verwendet wird. In diesem Fall kann das Halbleiterbauelement 100 in 6 z.B. mit dem in den 1A - 1F gezeigten Verfahren hergestellt.
  • Die leitfähige Schicht 18 in 6 umfasst oder sie besteht möglicherweise z.B. aus der Metallpastenschicht 22' aus einer Metallpaste, wie sie für das Halbleiterbauelement 400 verwendet wird. In diesem Fall kann das Halbleiterbauelement 400 in 6 z.B. mit dem in den 4A - 4E gezeigten Verfahren hergestellt werden.
  • Die leitfähige Schicht 18 weist möglicherweise z.B. eine Stärke zwischen 0,5 und 50 µm oder zwischen 0,5 und 25 µm auf, insbesondere zwischen 1 und 10 µm, noch spezieller zwischen 2 und 7 µm. Weiterhin ist die Stärke der leitfähigen Schicht 18 möglicherweise größer als 1, 3, 10, 15, 20, 25 oder 50 µm.
  • Eine Oberfläche der Polymerstruktur 17, die vom Halbleiter-Chip 24 abgewandt ist, und eine Oberfläche der leitfähigen Schicht 18, die vom Halbleiter-Chip 24 abgewandt ist, können z.B. in der gleichen Ebene liegen, wie in 6 gezeigt wird. Die Stärke der leitfähigen Schicht 18 kann z.B. größer als die Stärke D2 der Polymerstruktur 17 sein, wie sie in 6 gezeigt wird. Die Seitenfläche 36 des Halbleiter-Chips 24 kann z.B. eine Vertiefung 38 in einem oberen Gebiet der Seitenfläche 36 aufweisen. Der Grund für diese Vertiefung 38 ist möglicherweise z.B. ein Stufenschnitt, der durch teilweises Sägen des Halbleiter-Wafers 10 unter Verwendung eines Sägeblatts mit größerer Breite und dann durch das Fertigstellen des Vereinzelns unter Verwendung eines Sägeblatts mit geringerer Breite verursacht wird.
  • 7 veranschaulicht schematisch einen Querschnitt der Halbleiterbauelemente 200 und 500. Die Halbleiterbauelemente 200, 500 in 7 sind den Halbleiterbauelementen 100, 400 in 6 ähnlich, und es wird Bezug auf die obige Offenbarung genommen, um Wiederholungen zu vermeiden; allerdings weist die leitfähige Schicht 18 eine andere Zusammensetzung auf.
  • Der Halbleiter-Chip 24 in 7 weist die gleichen Merkmale wie der Halbleiter-Chip 24 in 6 auf. Dies gilt insbesondere für den Typ, die Abmessungen, die Ausrichtung, die Anordnung und die Komponenten. Die Polymerstruktur 17 des Halbleiterbauelements 100 in 7 umfasst die gleichen Merkmale wie die Polymerstruktur 17 des Halbleiterbauelements 100 in 6. Dies gilt insbesondere für die Abmessungen, die Ausrichtung und die Anordnung. Die Anordnung des Halbleiter-Chips 24 und der Polymerstruktur 17 in Bezug auf die leitfähige Schicht 18 in 7 zeigt die gleichen Merkmale wie die Anordnung dieser Komponenten in 6.
  • Die leitfähige Schicht 18 in 7 gemäß Halbleiterbauelement 200 (oder Halbleiterbauelement 500) kann z.B. eine Basis-Metallisierungsschicht 20 und eine erste Metallisierungsschicht 22 (oder Metallpastenschicht 22') umfassen, wobei die Basis-Metallisierungsschicht 20 zwischen der Polymerstruktur 17 und der zweiten Hauptoberfläche 14 des Halbleiter-Chips 24 an einer Seite und der ersten Metallisierungsschicht 22 (oder der Metallpastenschicht 22') auf der anderen Seite angeordnet ist. Die erste Metallisierungsschicht 22 umfasst die gleichen Merkmale wie die erste Metallisierungsschicht 22 in 6, und die Metallpastenschicht 22' umfasst die gleichen Merkmale wie die Metallpastenschicht 22' in 6. Dies gilt insbesondere für die Abmessungen, die Ausrichtung, die Anordnung und die Komponenten. Die Basis-Metallisierungsschicht 20 kann z.B. eine Stärke zwischen 50 und 2000 nm aufweisen, insbesondere zwischen 200 und 1000 nm.
  • Das Halbleiterbauelement 200 in 7 wird möglicherweise mit dem in den 2A - 2E beispielhaft dargestellten Verfahren hergestellt, und das Halbleiterbauelement 500 in 7 wird möglicherweise mit dem in den 5A - 5E beispielhaft dargestellten Verfahren hergestellt. Es wird Bezug auf die dazugehörige Beschreibung genommen, um Wiederholungen zu vermeiden.
  • 8 veranschaulicht schematisch eine Querschnittsansicht eines Halbleiterbauelements 300. Das Halbleiterbauelement 300 in 8 ist den Halbleiterbauelementen 100 in 6 und 200 in 7 ähnlich; allerdings weist die leitfähige Schicht 18 eine unterschiedliche Zusammensetzung auf. Im Vergleich zu den Halbleiterbauelementen 100, 200 weist das Halbleiterbauelement 300 in 8 weiterhin eine Bond-Schicht 26 auf.
  • Was die Komponenten des Halbleiterbauelements 300 angeht, die bereits im Kontext der Halbleiterbauelemente 100 oder 200 beschrieben worden sind, so wird Bezug auf die dazugehörige Offenbarung genommen. Die leitfähige Schicht 18 in 8 umfasst möglicherweise z.B. die Bond-Schicht 26 aus einem zweiten Material. Die Bond-Schicht 26 bedeckt möglicherweise z.B. die erste Metallisierungsschicht 22. Das zweite Material kann z.B. ein Bond-Material, wie z.B. ein Lotmaterial oder ein leitfähiges Klebemittel, sein. Das Halbleiterbauelement 300 in 8 wird z.B. mit dem in den 3A - 3E gezeigten Verfahren hergestellt.
  • Die Halbleiterbauelemente 100 bis 500 sind lediglich Beispiele, und etliche Modifikationen dieser beispielhaften Bauelemente 100 bis 500 sowie Kombinationen spezieller Merkmale, die durch die Bauelemente 100 bis 500 beispielhaft dargestellt werden, sind möglich. Beispielhaft kann das Halbleiterbauelement 300, wie in 8 veranschaulicht wird, auch entworfen sein, ohne eine Basis-Metallisierungsschicht 20 aufzuweisen, ähnlich wie die Halbleiterbauelemente 100, 400. In diesem Fall weist die leitfähige Schicht 18 des Halbleiterbauelements 300 eine erste Metallisierungsschicht 22 und eine Bond-Schicht 26 auf. Weiterhin sind die Halbleiterbauelemente 400, 500, die eine Metallpastenschicht 22' verwenden, möglicherweise auch mit einer zusätzlichen Schicht aus Bond-Material ausgestattet, ähnlich wie die Bond-Schicht 26 in 8.
  • 9 veranschaulicht schematisch eine Unteransicht (Footprint) der Halbleiterbauelemente 100 bis 500 gemäß einer Ausführungsform. 9 zeigt die planarisierten Oberflächen der leitfähigen Schicht 18 und der Polymerstruktur 17. Das erste Gebiet 30 wird als das Gebiet der zweiten Hauptoberfläche 14 des Halbleiter-Chips 24 definiert, in dem die leitfähige Schicht 18 angeordnet ist. Das zweite Gebiet 32 wird als das Gebiet der zweiten Hauptoberfläche 14 des Halbleiter-Chips 24 definiert, in dem die Polymerstruktur 17 angeordnet ist. Das Zwischengebiet 31 ist als das Gebiet der zweiten Hauptoberfläche 14 zwischen dem ersten Gebiet 30 und dem zweiten Gebiet 32 zu erkennen.
  • Das zweite Gebiet 32 kann z.B. ein Randgebiet der zweiten Hauptoberfläche 14 des Halbleiter-Chips 24 sein, und das erste Gebiet 30 kann z.B. zwischen Abschnitten des zweiten Gebiets 32 liegen. Das Zwischengebiet 31 ist zwischen dem ersten Gebiet 30 und dem zweiten Gebiet 32 angeordnet. Die gestrichelten Linien veranschaulichen die Trennlinien zwischen dem Zwischengebiet 31 (bzw. Abschnitten davon) und dem zweiten Gebiet 32 (bzw. Abschnitten davon). Die Punktlinien veranschaulichen die Trennlinien zwischen dem ersten Gebiet 30 und dem Zwischengebiet 31 (bzw. Abschnitten davon).
  • In 9 werden zwei Abschnitte des zweiten Gebiets 32 gezeigt, die entlang zweier gegenüberliegender Ränder des Halbleiter-Chips 24 verlaufen. Weil die Breite der Polymerstruktur 17 sich von der zweiten Hauptoberfläche 14 aus in einer Richtung weg vom Halbleiter-Chip 24 verringern kann, kann das zweite Gebiet 32 größer sein als die Fläche der Polymerstruktur 17 auf der Unterseite des Halbleiterbauelements 100 bis 500, wie in 9 gesehen werden kann.
  • Die zweite Hauptoberfläche 14 des Halbleiterbauelements 24 kann z.B. eine rechteckige, insbesondere quadratische Form aufweisen. Das zweite Gebiet 32 kann z.B. die Form wenigstens eines Streifens aufweisen, der wenigstens einen geraden Rand der zweiten Hauptoberfläche 14 des Halbleiter-Chips 24 umfasst. In der Ausführungsform von 9 umfasst das zweite Gebiet 32 zwei Streifen, die parallel zueinander auf gegenüberliegenden Rändern der zweiten Hauptoberfläche 14 des Halbleiter-Chips 24 angeordnet sind. Das zweite Gebiet 32 bedeckt möglicherweise z.B. vollständig zwei gegenüberliegende Ränder der zweiten Hauptoberfläche 14 des Halbleiter-Chips 24, wie in der Ausführungsform von 9 gezeigt wird.
  • Das erste Gebiet 30 liegt in der Mitte der zweiten Hauptoberfläche 14 des Halbleiter-Chips 24. Das erste Gebiet 30 kann z.B. eine quadratische oder rechteckige Form aufweisen, wobei die letztere in der Ausführungsform von 9 gezeigt wird. Das Zwischengebiet 31 ist zwischen dem ersten Gebiet 30 und dem zweiten Gebiet 32 angeordnet und umfasst in der Ausführungsform in 9 möglicherweise z.B. zwei parallele Streifen in der Ansicht von 9. In der Ausführungsform in 9 verläuft jeder Streifen des Zwischengebiets 31 in Bezug auf das Niveau des ersten Gebiets 30 und das Niveau des zweiten Gebiets 32 schräg. Die Fläche des ersten Gebiets 30 kann z.B. wenigstens 80%, insbesondere wenigstens 90%, noch spezieller wenigstens 95% der Fläche der zweiten Hauptoberfläche 14 des Halbleiter-Chips 24 betragen.
  • 10 veranschaulicht schematisch eine Unteransicht (Footprint) der Halbleiterbauelemente 100 bis 500 gemäß einer Ausführungsform. Die Ausführungsform von 10 ist der Ausführungsform von 9 ähnlich; allerdings unterscheidet sich das Design des ersten Gebiets 30, des Zwischengebiets 31 und des zweiten Gebiets 32 von der Ausführungsform in 9. Das Zwischengebiet 31 kann das erste Gebiet 30 z.B. zum Teil oder vollständig umgeben, wobei der letztere Fall in der Ausführungsform von 10 gezeigt wird. Dementsprechend kann das zweite Gebiet 32 das Zwischengebiet 31 z.B. zum Teil oder vollständig umgeben. In 10 kann das erste Gebiet 30 z.B. eine rechteckige oder quadratische Form aufweisen, die z.B. auf der zweiten Hauptoberfläche 14 des Halbleiter-Chips 24 zentriert ist, das Zwischengebiet 31 kann z.B. die Form eines geschlossenen Rahmens aufweisen, wobei jede Rahmenseite in Bezug auf das Niveau des ersten Gebiets 30 schräg verläuft, und das zweite Gebiet 32 kann z.B. eine Form eines geschlossenen Rahmens mit z.B. einer im Wesentlichen gleichbleibenden Breite aufweisen, der das erste Gebiet 30 vollständig umgibt. Wiederum beträgt die Fläche des ersten Gebiets 30 möglicherweise z.B. wenigstens 80%, insbesondere wenigstens 90%, und noch spezieller wenigstens 95% der Fläche der zweiten Hauptoberfläche 14 des Halbleiter-Chips 24.
  • 11 veranschaulicht schematisch eine Unteransicht einer Ausführungsform einer Halbleiteranordnung. 11 zeigt einen Halbleiter-Wafer 10 von unten (d.h. von der Rückseite). Mehrere Polymerstreifen 16 sind auf dem Halbleiter-Wafer 10 angeordnet. Die mehreren Polymerstreifen 16 umfassen eine erste Vielzahl paralleler Polymerstreifen 16 und eine zweite Vielzahl paralleler Polymerstreifen 16, wobei jeder Polymerstreifen 16 der ersten Vielzahl rechtwinklig zu jedem Polymerstreifen 16 der zweiten Vielzahl ist. Die erste Vielzahl und die zweite Vielzahl von Polymerstreifen 16 sind möglicherweise in gleichem Abstand angeordnet, wobei der Abstand zwischen benachbarten Polymerstreifen 16 der ersten Vielzahl sich möglicherweise von dem Abstand zwischen benachbarten Polymerstreifen 16 der zweiten Vielzahl unterscheidet oder der gleiche wie dieser ist. Zwischen den Vielzahlen von Polymerstreifen 16 befindet sich wenigstens ein Halbleiter-Chip 24, der vereinzelt werden soll. Die Polymerstreifen 16 sind auf zweiten Gebieten 32 der Wafer-Rückseite angeordnet (d.h. auf der zweiten Hauptoberfläche 14 des Wafers 10). Gebiete zwischen den Polymerstreifen 16 sind dort erste Gebiete 30 und Zwischengebiete 31, wo die (strukturierte oder nicht strukturierte) leitfähige Schicht 18 (nicht dargestellt) angeordnet ist. Falls sie strukturiert ist, wird die leitfähige Schicht 18 in inselartige Stege (nicht dargestellt) aufgespalten, die voneinander durch Polymerstreifen 16 getrennt sind, siehe ebenfalls 10. Die Halbleiter-Chips 24 werden durch Trennen oder Teilen des Halbleiter-Wafers 10 entlang der ersten Vielzahl von Polymerstreifen 16 und/oder entlang der zweiten Vielzahl von Polymerstreifen 16 vereinzelt, wie oben beschrieben wird, insbesondere durch Sägen oder Laserschneiden, z.B. durch Stealth Dicing.

Claims (22)

  1. Halbleiterbauelement, das umfasst: einen Halbleiter-Chip (24), der eine erste Hauptoberfläche (12) und eine zweite Hauptoberfläche (14) umfasst, wobei die zweite Hauptoberfläche (14) eine Rückseite des Halbleiter-Chips (24) ist, die zweite Hauptoberfläche (14) ein erstes Gebiet (30) und ein zweites Gebiet (32) umfasst, das zweite Gebiet (32) ein Randgebiet der zweiten Hauptoberfläche (14) ist und das Niveau des ersten Gebiets (30) und das Niveau des zweiten Gebiets (32) unterschiedlich sind, und wobei das Halbleiterbauelement weiterhin eine elektrisch leitfähige Schicht (18) umfasst, die auf dem ersten Gebiet (30) der zweiten Hauptoberfläche (14) des Halbleiter-Chips (24) angeordnet ist und wobei der Halbleiter-Chip (24) ein Leistungshalbleiter-Chip ist und die elektrisch leitfähige Schicht (18) mit einer rückseitigen Elektrode (40) des Leistungshalbleiter-Chips verschaltet ist.
  2. Halbleiterbauelement nach Anspruch 1, wobei die erste Hauptoberfläche (12) des Halbleiter-Chips (24) im Wesentlichen eben ist.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, wobei eine Stärke des Halbleiter-Chips (24) im zweiten Gebiet (32) kleiner als 100 µm ist.
  4. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei eine Stärke des Halbleiter-Chips (24) im ersten Gebiet (30) geringer als 50 µm ist.
  5. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei das zweite Gebiet (32) das erste Gebiet (30) vollständig umgibt.
  6. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei ein Zwischengebiet (31) der zweiten Hauptoberfläche (14) zwischen dem ersten Gebiet (30) und dem zweiten Gebiet (32) angeordnet ist, wobei sich das Niveau des Zwischengebiets (31) vom ersten Gebiet (30) zum zweiten Gebiet (32) hin ändert.
  7. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Fläche des ersten Gebiets (30) wenigstens 80% der Gesamtfläche der zweiten Hauptoberfläche (14) des Halbleiter-Chips (24) beträgt.
  8. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei das zweite Gebiet (32) die Form wenigstens eines Streifens aufweist, der wenigstens einen geraden Rand der zweiten Hauptoberfläche (14) des Halbleiter-Chips (24) umfasst.
  9. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, das weiterhin eine Polymerstruktur (17) umfasst, die auf dem zweiten Gebiet (32) der zweiten Hauptoberfläche (14) des Halbleiter-Chips (24) angeordnet ist.
  10. Halbleiterbauelement nach Anspruch 9, wobei eine Seitenfläche (34) der Polymerstruktur (17) bündig zu einer Seitenfläche (36) des Halbleiter-Chips (24) ist.
  11. Halbleiterbauelement nach Anspruch 9 oder 10, wobei die Polymerstruktur (17) eine Stärke zwischen 3 und 50 µm aufweist.
  12. Halbleiterbauelement nach einem der Ansprüche 9 bis 11, wobei die Polymerstruktur (17) einen Streifen (16) umfasst, der eine Breite zwischen 2 und 50 µm aufweist.
  13. Halbleiterbauelement nach einem der Ansprüche 9 bis 12, wobei eine Breite (W) der Polymerstruktur (17) sich von der zweiten Hauptoberfläche (14) aus in eine Richtung weg vom Halbleiter-Chip (24) verringert.
  14. Halbleiterbauelement nach Anspruch 9, wobei eine Stärke der elektrisch leitfähigen Schicht (18) größer als eine Stärke (D2) der Polymerstruktur (17) ist.
  15. Halbleiterbauelement nach Anspruch 14, wobei eine Oberfläche der Polymerstruktur (17), die vom Halbleiter-Chip (24) abgewandt ist, und eine Oberfläche der elektrisch leitfähigen Schicht (18), die vom Halbleiter-Chip (24) abgewandt ist, auf einem Niveau liegen.
  16. Halbleiterbauelement nach einem der Ansprüche 14 oder 15, wobei die elektrisch leitfähige Schicht (18) eine erste Metallisierungsschicht (22) aus einem ersten Material umfasst, wobei das erste Material eines der folgenden Materialien umfasst: Cu oder Sn oder eine Legierung aus einem oder mehreren dieser Metalle.
  17. Halbleiterbauelement nach Anspruch 16, wobei die elektrisch leitfähige Schicht (18) weiterhin eine Bond-Schicht (26) aus einem zweiten Material umfasst, wobei die Bond-Schicht (26) die erste Metallisierungsschicht (22) bedeckt, wobei das zweite Material ein Lotmaterial oder ein leitfähiges Klebemittel ist.
  18. Verfahren, das umfasst: Bereitstellen eines Halbleiter-Wafers (10), der eine erste Hauptoberfläche (12) und eine zweite Hauptoberfläche (14) aufweist, wobei die zweite Hauptoberfläche (14) des Halbleiter-Wafers (10) eine Rückseite des Halbleiter-Wafers (10) ist; Bilden mehrerer sich kreuzender Polymerstreifen (16) auf der zweiten Hauptoberfläche (14) des Halbleiter-Wafers (10); Entfernen von Wafer-Material an freiliegenden Abschnitten der zweiten Hauptoberfläche (14) des Halbleiter-Wafers (10); und Teilen des Halbleiter-Wafers (10) in Halbleiter-Chips (24) entlang der mehreren Polymerstreifen (16).
  19. Verfahren nach Anspruch 18, wobei das Entfernen von Wafer-Material durch einen Ätzprozess erfolgt, der Nassätzen, Plasmaätzen oder Trockenätzen umfasst.
  20. Verfahren nach Anspruch 18 oder 19, das weiterhin das Dünnen des Halbleiter-Wafers (10) vor dem Bilden der Polymerstreifen (16) umfasst.
  21. Verfahren nach einem der Ansprüche 18 bis 20, das nach dem Entfernen von Wafer-Material weiterhin das Bilden einer elektrisch leitfähigen Schicht (18) auf den mehreren Polymerstreifen (16) und auf der zweiten Hauptoberfläche (14) des Wafers (10) umfasst.
  22. Verfahren nach Anspruch 21, das nach dem Bilden der elektrisch leitfähigen Schicht (18) weiterhin das Planarisieren der elektrisch leitfähigen Schicht (18) oder das Planarisieren der elektrisch leitfähigen Schicht (18) und der mehreren Polymerstreifen (16) umfasst.
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