DE102012206089A1 - Halbleiterstruktur, verfahren zum betreiben derselben und herstellungsverfahren - Google Patents

Halbleiterstruktur, verfahren zum betreiben derselben und herstellungsverfahren Download PDF

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Abstract

Eine Halbleiterstruktur umfasst eine Halbleiterschicht eines ersten Leitfähigkeitstyps, eine photoempfindliche Zone, die ausgebildet ist, so dass photogenerierte Ladungen in einem ersten Potentialtopf gesammelt werden können, ein in der Halbleiterschicht gebildetes Gebiet des zweiten Leitfähigkeitstyps zur Zwischenspeicherung der photogenerierten Ladungen in einem zweiten Potentialtopf, ein Transfergate zwischen dem Gebiet des zweiten Leitfähigkeitstyps und der photoempfindlichen Zone zur Definition einer Potentialbarriere zwischen dem ersten und dem zweiten Potentialtopf in einer Nicht-Transfer-Phase und Aufhebung der Potentialbarriere zwischen dem ersten und dem zweiten Potentialtopf in einer Transferphase, und eine Auslesestruktur zum Auslesen der zwischengespeicherten photogenerierten Ladungen, die einen JFET umfasst, dessen Gate durch das Gebiet des zweiten Leitfähigkeitstyps gebildet ist.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleiterstruktur mit photoempfindlicher Zone und Transfergate sowie einem Gebiet zur Zwischenspeicherung photogenerierter Ladungen in einem Potentialtopf auf einen Transfer über das Transfergate hin sowie auf Verfahren zum Betreiben einer solchen Halbleiterstruktur und ein Herstellungsverfahren.
  • Elektrooptische Bildsensoren haben weltweit einen beträchtlichen Markt eingenommen. Sie bereichern das Leben der Menschen in vielerlei Hinsicht. Märkte, in denen solche Sensoren Anwendung finden, sind zum Beispiel Photographie, Medizintechnik, Automobilindustrie, Scientific Sensor Systems, Broadcast, Safety/Security/Machine Vision oder der Consumer-Markt.
  • Im Allgemeinen nehmen CMOS-Bildsensoren gegenüber CCD-Sensoren einen dominanten Marktanteil in Anspruch. Dies ist im Wesentlichen durch Anwendungen im Konsumermarkt bedingt, in dem preisgünstige CMOS-Bildsensoren unter anderem für Handhelds, Notebooks oder Mobilfunkgeräte verwendet werden. Die CMOS-Sensoren, welche diesen Markt bedienen, profitieren oft von der hohen Integrationsdichte. Diese kann in CMOS sowohl für die signalaufnehmenden Detektoren, als auch für die auswertende Elektronik erreicht werden. Ein zusätzlicher Vorteil gegenüber CCD-Sensoren ist hierbei, dass die Detektoren (Pixel) und die bei Bedarf sehr komplexe Elektronik auf einem Halbleiter-Chip implementiert werden können, so dass kostengünstige Kamerasysteme entstehen.
  • Der Markt an Bildsensoren für industrielle oder wissenschaftliche Anwendungen mit CCD-Sensoren ist relativ zum Konsumermarkt stärker ausgebildet. Diese habe gegenüber CMOS-Sensoren oft eine geringere intrinsische Unsicherheit bzw. ein geringeres inhärentes Rauschen und somit einen größeren Dynamikbereich. Für konkurrenzfähige CMOS-Produkte ist es von daher unbedingt notwendig ohne bzw. mit möglichst wenigen aufwändigen Prozessvariationen Sensoren zu fertigen, die einen möglichst großen Dynamikbereich haben.
  • Ferner unterliegen Sensoren für solche Anwendungen oft nicht den harten Restriktionen bezüglich zunehmender Miniaturisierung, welche meist an immense Investitionen in Prozesstechnik gebunden sind. Hierzu zählen beispielsweise Sensoren für Spektroskopie, Distanzmessung oder Röntgendetektion, welche in vielen Fällen großflächige, photoaktive Bereiche benötigen, so dass bei nur geringer Bestrahlungsstärke Signale detektiert werden können. Rauscharme CMOS-Sensoren, welche ohne aufwändige Prozessmodifikationen erstellt werden können, haben also in Kombination mit der Flexibilität, die CMOS gegenüber CCD gegenüber CCD bietet, großes Marktpotential.
  • Anwendungen für die vorgeschlagene, rauscharme Halbleiterstruktur zur Konversion photogenerierter Ladung sind zum Beispiel:
    • • Inspection/positioning systems
    • • Automotive imaging systems: – Surveillance inside a vehicle – Airbag controlling systems – Vehicle Safety – Road-line recognition – Pre-crash sensors – Pedestrian-protection – Self-parking systems
    • • Topographical applications
    • • General surveillance systems
    • • Medical imaging
    • • Scientific imaging applications
    • • Video games and entertainment
  • Rauschreduktion von Sensoren basierend auf CMOS-Imagern ist eine essentielle Problematik, die gelöst werden muss, um gegenüber der CCD Technologie konkurrenzfähige Produkte zu schaffen. Die dominierende Auslesestruktur für CCD-Imager und CMOS-Imager basierend auf Pinned-Photodioden o. Ä. ist die „Floating Diffusion” (FD). Das Ausleseprinzip basierend auf einer FD ist bezüglich der Rauschperformance begrenzt durch das sogenannte Resetrauschen. Dieses beschreibt die Ungenauigkeit des Resetpegels, der beim Aufladen der Speicherkapazität erreicht wird. Basierend auf dem sogenannten „Correlated Double Sampling”-Verfahren (CDS) konnte der Signal-Rauschabstand solcher Sensoren wesentlich verbessert werden. Hierbei wird zweimal möglichst zeitnah abgetastet; einmal nur der Resetwert und einmal der anschließend detektierte Signalpegel. Bei nachfolgender Subtraktion dieser Werte wird idealerweise die Ungenauigkeit eliminiert, da sie bei deutlicher Korrelation in gleicher Weise dem Resetwert als auch dem Signalwert anhaftet (Solid-State Imaging with Charge-Coupled Devices, A. J. Theuwissen, ISBN-10: 9048145430, 2010). Analysen zeigen, dass nach Eliminierung des Resetrauschens die Unsicherheit der Auslese oft durch den Source-Folger dominiert ist, welcher meist als Ausleseschaltung genutzt wird (Characterization and improvement of random noise in 1/3.2" UXGA CMOS image sensor with 2.8 μm pixel using 0,13 μm-tecnology, J. Y. Kom et al., Proc. IEEE Workshop on Charge-Coupled Devices and Advanced Image Sensors, 2005). Die Unsicherheit dieses Source-Folgers wird oft modellhaft durch Thermisches Rauschen, Flickerrauschen und Random Telegraph Signal-Rauschen (RTS) beschrieben, wobei die letzteren beiden Prozesse i. d. R. dominieren. Da CDS-Stufen eine Filtercharakteristik aufzeigen, können die Rauschquellen des Source-Folgers zum Teil auch durch geeignete Dimensionierung dieser verringert werden. RTS-Rauschen lässt sich aber durch eine CDS-Stufe nicht vollständig eliminieren und führt bei ungeeigneter Dimensionierung des Source-Folgers u. U. nicht nur zu einer größeren Unsicherheit in der Auslese eines Pixels, sondern auch bedingt durch die Prozessschwankungen, denen die Sensoren unterliegen, auch zu einer lokalen Verteilung der Unsicherheit über die Pixelmatrix solcher CMOS-Imager (Random Telegraph Signal in CMOS Image Sensor Pixels, X. Wang et al., IEDM Tech. Dig., 2006).
  • Es gibt verschiedene Bestrebungen Flickerrauschen und RTS-Rauschen des Source-Folgers zu dezimieren. Modellhaft assoziiert man diese Rauschprozesse in CMOS-Bauelementen oft mit Störstellen (Traps) im Substrat oder an Grenzflächen wie der Silizium/Siliziumdioxid-Grenzfläche. Diese Störstellen können Ladungsträger lokal binden und wieder freigeben, was RTS-Rauschen verursacht. Ist der Bereich, in dem der Ladungsträgertransport stattfindet, mit „vielen” Störstellen behaftet, entsteht nach der Vorstellung des McWorther-Modells Flickerrauschen (1/f noise and related surface effects in germanium, A. L. McWorther, Thesis (Sc. D.) MIT, 1955). Auf schaltungstechnischer Ebene wurde z. B. durch Takten des Arbeitsstroms des Source-Folgers RTS-Rauschen verringert. Die Modellvorstellung hierbei geht davon aus, dass kurz nach dem Anschalten des Arbeitsstroms keine Ladungsträger durch Störstellen eingefangen sind und dies auch für einen Zeitraum so bleibt (Novel Readout Circuit Architecture for CMOS Image Sensors Minimizing RTS Noise, P. Martin-Gonthier et al., IEEE Electron Device Letters, 2011). Jedoch eliminiert diese Innovation nicht die Störstellen selbst, sondern mindert nur für einen ungewissen Zeitraum dessen Auswirkung.
  • Die Geometrievariation des Source-Folger-Transistors wurde ausführlich untersucht und publiziert (Optimization of Random Telegraph Noise Non Uniformity in a CMOS Pixel with a pinned-photodiode, A. Lahav et al., Proc. Int. Image Sens. Workshop 2007; RTS Noise Impact in CMOS Image Sensors Readout Circuit, P. Martin-Gonthier et al., 16th IEEE International Conference on Electronics, Circuits, and Systems, 2009). Alternativ dazu konnte gezeigt werden, dass schon durch relativ simple Layout-Maßnahmen RTS- und Flickerrauschen minimiert werden können, indem der stromführende Bereich des Transistors das fertigungsbedingt, qualitativ oft schlechtere Feldoxid nicht mehr berührt (Custom transistor layout design techniques for random telegraph signal noise reduction in CMOS image sensors, P. Martin-Gonthier et al., Electronic Letters, 2010). Der somit publizierte Gewinn in der Rauschperformance ist für gut zu bewerten, wenn berücksichtigt wird, dass keine Prozessmodifikationen dafür nötig sind. Gegenüber dem wurde aber eine maßgebliche Verbesserung der Rauschperformance erreicht, indem nicht die Geometrie oder das Layout von Standardstrukturen angepasst wurden, sondern eine Zusatzimplantation verwendet wurde (A CMOS Image Sensor with a Buried-Channel Source Follower, X. Wang et al., ISSCC 2008; A CMOS Image Sensor With In-Pixel Buried-Channel Source Follower and Optimized Row Selector, Y. Chen et al., IEEE Transactions on Electron Devices, 2009). Diese Zusatzimplanation wird benutzt, um den stromführenden Kanal des Source-Folgers unter der Grenzfläche Silizium/Siliziumdioxid zu definieren. Obwohl die Idee des Buried MOS mind. bis in das Jahr 1976 zurückreicht (Conductance of Ion-Implanted Buried-Channel MOS Transistors, W. Schemmert et al., Transactions on Electron Devices, 1976), ist die erreichte Innovation immens, denn ohne oder mit evtl. nur geringem Verlust bezüglich des Füllfaktors eines Pixels, ist die Rauschperformance mit überschaubarem, technologischem Aufwand immens verbessert worden.
  • In folgenden Veröffentlichungen wurden ebenfalls Techniken beschrieben, die sich mit der rauscharmen Pixelauslese beschäftigen: „A Low Noise CCD Output Amplifier" & "The Low Light Level Potential of a CCD Imaging Array", R. J. Brewer, International Electron Devices Meeting 1978; US Patent 4,074,302 ; US Patent 5,357,128 ; „The Double-Sided Floating-Surface Detector: An Enhanced Charge-Detection Architecture for CCD Image Sensors", E. Roks et al., ESSDERC 1995; „The Double-Sided Floating-Surface Detector: An Enhanced Charge-Detection Architecture for CCD Image Sensors", E. Roks et al., IEEE Transactions on Electron Devices 1996; Paper „A Bipolar Floating Base Detector (FBD) For CCD Image Sensors", E. Roks et al., IEDM '92; US Patent 5,464,997 & 5,593,910 ; US Patent 5,229,630 ; „A High Sensitivity Output Amplifier for CCD Image Sensor", Y. Matsunaga et al., International Electron Devices Meeting 1987; Paper „A New high Sensitivity Photo-transistor for Area Image Sensors", H. Yamashita et al., IEDM '88; US Patent 4,984,045 ; US Patent 5,060,070 ; und US Patent 5,712,498 .
  • Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Halbleiterstruktur, ein Verfahren zum Betreiben derselben und ein Herstellungsverfahren zum Herstellen derselben zu schaffen, so dass eine rauschärmere Auslese photogenerierter Ladung der Halbleiterstruktur möglich ist.
  • Diese Aufgabe wird durch die Gegenstände der beigefügten unabhängigen Patentansprüche gelöst.
  • Der Kerngedanke der vorliegenden Erfindung besteht darin, erkannt zu haben, dass es möglich ist, eine rauschärmere Auslese photogenerierter Ladung einer Halbleiterstruktur mit einem Transfergate zur Definition und Aushebung einer Potentialbarriere zu einem Potentialtopf eines Zwischenspeicherbereichs der Halbleiterstruktur zu erzielen, wenn als Auslesestruktur zum Auslesen der zwischengespeicherten photogenerierten Ladungen in dem Potentialtopf des Zwischenspeicherungsgebiets eine solche verwendet wird, die einen JFET umfasst, dessen Gate durch das Zwischenspeicherungsgebiet gebildet ist.
  • Dementsprechend umfasst gemäß einem Ausführungsbeispiel der vorliegenden Erfindung eine Halbleiterstruktur eine Halbleiterschicht eines ersten Leitfähigkeitstyps, eine photoempfindliche Zone, die so ausgebildet ist, dass photogenerierte Ladungen in einem ersten Potentialtopf sammelbar sind, ein in der Halbleiterschicht gebildetes Gebiet des zweiten Leitfähigkeitstyps zur Zwischenspeicherung der photogenerierten Ladungen in einem zweiten Potentialtopf, ein Transfergate zwischen dem Gebiet des zweiten Leitfähigkeitstyps und der photoempfindlichen Zone zur Definition einer Potentialbarriere zwischen dem ersten und dem zweiten Potentialtopf in einer Nicht-Transfer-Phase und Aufhebung der Potentialbarriere zwischen dem ersten und dem zweiten Potentialtopf in einer Transferphase, und eine Auslesestruktur zum Auslesen der zwischengespeicherten photogenerierten Ladungen, die einen JFET umfasst, dessen Gate durch das Gebiet des zweiten Leitfähigkeitstyps gebildet ist.
  • Vorteilhafte Ausgestaltungen sind Gegenstand der abhängigen Patentansprüche.
  • Zudem werden bevorzugte Ausführungsbeispiele der vorliegenden Anmeldungen nachfolgend Bezug nehmend auf die Zeichnungen näher erläutert. Es zeigen:
  • 1 eine Draufsicht einer PPD (Pinned Photo Diode) nach herkömmlichem Design;
  • 2 eine Querschnittansicht entlang Schnittebene I-I aus 1;
  • 3a einen zur 2 alternativen Querschnitt einer PPD gemäß herkömmlichem Design;
  • 3b einen Graphen mit dem Potentialverlauf der PPD gemäß 3a;
  • 4a eine Querschnittansicht einer LDPD (Lateral-Drift Photo Diode) nach einem herkömmlichem Design;
  • 4b einen Potentialverlauf der LDPD von 4a;
  • 5 eine Draufsicht einer Halbleiterstruktur gemäß einem Ausführungsbeispiel mit einer PPD mit integrierter JFET-Auslesestruktur;
  • 6 eine Querschnittansicht entlang der Schnittebene II-II aus 5;
  • 7a und 7b Querschnittansichten entlang der Schnittebene III-III aus 5 gemäß unterschiedlicher Ausführungsformen;
  • 8 einen Potentialverlauf in der Halbleiterstruktur von 5;
  • 9 eine zu 6 alternative Schnittansicht gemäß einer alternativen Ausführungsform;
  • 10 eine Draufsicht der LDPD von 4a, wobei 4a die Schnittansicht entlang der Eben IV-IV darstellt;
  • 11 eine Draufsicht einer Halbleiterstruktur mit einer LDPD mit integrierter JFET-Auslesestruktur gemäß einem Ausführungsbeispiel;
  • 12 eine Querschnittansicht entlang einer Schnittebene V-V in 11;
  • 13 ein Potentialprofil der Halbleiterstruktur von 11;
  • 14 eine Querschnittansicht entlang der Schnittebene V-V aus 11 gemäß einer alternativen Ausführungsform;
  • 15 eine Draufsicht einer Halbleiterstruktur mit einer LDPD mit integrierter JFET-Auslesestruktur gemäß einem alternativen Ausführungsbeispiel;
  • 16 eine Querschnittansicht entlang der Schnittebene VI-VI von 15;
  • 17 eine Schnittansicht entlang der Schnittebene VII-VII von 15;
  • 18 eine Draufsicht einer Halbleiterstruktur mit einer LDPD mit integrierter JFET-Auslesestruktur gemäß einem weiteren Ausführungsbeispiel;
  • 19 eine Querschnittansicht entlang der Schnittebene VIII-VIII;
  • 20 eine Schnittansicht entlang der Schnittebene IX-IX;
  • 21 ein Ersatzschaltbild einer möglichen Verschaltung des JFETs der obigen Ausführungsbeispiele gemäß einem Ausführungsbeispiel;
  • 22a eine Übertragungscharakteristik des JFETs von 21; und
  • 22b eine Ausgangscharakteristik des JFETs von 21.
  • Bevor Bezug nehmend auf die Zeichnungen bevorzugte Ausführungsbeispiele der vorliegenden Anmeldung beschrieben werden, sei darauf hingewiesen, dass bei der Beschreibung zunächst von einer Herstellbarkeit in einer CMOS-Technologie ausgegangen wird, was natürlich Vorteile hinsichtlich der Prozesskosten bzw. Herstellungskosten bietet. Natürlich sind aber nachfolgend beschriebene Ausführungsbeispiele einer Halbleiterstruktur und der Verfahren zum Betreiben und Herstellen derselben auch auf andere Prozesstechnologien übertragbar. Es ist insofern lediglich ein Vorteil nachfolgend beschriebener Ausführungsbeispiele, dass sie es eben zulassen, diese Strukturen auch in CMOS-Prozesse zu integrieren, aber die nachfolgend beschriebenen Ausführungsbeispiele sind insofern nicht hierauf beschränkt.
  • Zudem werden vor der Beschreibung von Ausführungsbeispielen der vorliegenden Anmeldung zunächst die Rahmenbedingungen und Überlegungen erläutert, die zu den dann später beschriebenen Ausführungsbeispielen führten.
  • Unter Berücksichtigung der Erfahrungen, die im Bereich der Rauschreduktion von CMOS-Bildsensoren gemacht und in der Beschreibungseinleitung der vorliegenden Anmeldung vorgestellt wurden, lässt sich schließen, dass Performance-Verbesserungen im Wesentlichen durch Bauelementemodifikationen zu erzielen sind. Nachfolgend beschriebene Ausführungsbeispiele stellen Halbleiterstrukturen dar, welche auf Basis dieser Prinzipien die Rauschperformance verbessern und dafür keine oder nur wenige Prozessmodifikationen benötigen.
  • Um die Rauschperformance zu optimieren, sollten Ladungsträger, die ein analoges Signal repräsentieren, möglichst keinen Kontakt zu Störstellen haben. Diese Störstellen treten nach der Vorstellung des McWorther-Modells dominant an Grenzflächen, wie der Silizium/Siliziumdioxid-Grenzfläche auf. Besonders das oft „feucht” aufgewachsene Feldoxid hat meist eine relativ hohe Defektdichte (Detailed Analysis of Edge Effects in SIMOX-MOS Transistors, T. Elewa et al., IEEE Transactions of Electron Devices, 1992; Spatial uniformity of interface trap distribution in MOSFETs, N. S. Saks et al., IEEE Transactions on Electron Devices 1990). Dies ist eine mögliche Ursache dafür, dass JFETs für gewöhnlich niedrigere 1/f- und RTS-Rauschbeiträge haben (Physics of Semiconductor Devices, Third Edition, S. M. Sze et al, ISBN-10: 0471143235, 2007, Low-Noise Electronic System Design, C. D. Motchenbacher, ISBN-10: 0471577421, 1993). JFETs sind Feldeffekttransistoren, deren Kanalwiderstand nicht über eine isolierte Gate-Elektrode aus Polysilizium oder Metall gesteuert wird, sondern über die Raumladungszone eines oder mehrerer pn-Übergänge, welche den Kanal ganz oder teilweise umschließen. Für Photodetektoren in CMOS-Technologie für rauscharme Sensorsysteme, basierend auf großen Photoaktivgebieten kann ohne wesentliche Verluste des Füllfaktors eine JFET-Auslese implementiert werden. Für Anwendungen basierend auf Pixeln mit mittlerem Pitch jedoch ist dies u. U. keine Alternative.
  • Nachfolgend beschriebene Ausführungsbeispiele verwenden eine rauscharme Auslesestruktur basierend auf einem JFET, welche gegenüber einem MOSFET als Auslesetransistor einen Kompromiss bezüglich des Füllfaktors bedeutet. Es sind keine oder nur wenige Prozessmodifikationen notwendig, die vorgestellten Auslesestrukturen in einen CMOS-Prozess zu integrieren, welcher beispielsweise schon Pinned-Photodioden (PPD) oder Laterale-Driftfeld-Dioden (LDPD) implementiert.
  • Als Vorabbemerkung sei noch darauf hingewiesen, dass in den nachfolgenden Ausführungsbeispielen und Vergleichsbeispielen die Dotierstofftypen im Allgemeinen auch invertierbar sind. Die gezeigten Draufsichten bzw. Top-Down-View-Darstellungen in den Figuren haben teilweise stark vereinfachte Geometrien, welche im Allgemeinen beliebig komplex variiert bzw. ausgestaltet werden können, wie z. B. gestreckt, gebogen usw. gegenüber der dargestellten Form. Auch zusätzliche Implantationen etc., welche beispielsweise zur elektrischen oder optischen Separierung von Diffusionen dienen können, sind in den gezeigten Ausführungsbeispielen möglich.
  • 1 stellt eine Pinned-Photodiode (PPD) schematisch dar. Der Querschnitt I-I entspricht 2. Die PPD besteht im Wesentlichen aus einem Photoaktivgebiet, welches hier z. B. als Diode mit pn-Übergängen zu Epitaxialschicht 900, p-Wanne 902 und p+-Schirmschicht 904 ausgebildet ist. Letztere isoliert das Photoaktivgebiet 906 von den Defekten der Si/SiO2-Grenzschicht 908. Die Auslese einer PPD wird oft über eine Konversion von photodetektierter elektrischer Ladung zu elektrischer Spannung, welche über eine Kapazität definiert wird, durchgeführt. Diese so generierte Spannungsdifferenz wird meist über einen MOSFET in Source-Folgerbetrieb ausgelesen. Letzterer ist in den 1 und 2 nicht gezeigt.
  • Der Vollständigkeit halber sei noch erwähnt, dass sich bei der PPD von 1 und 2 die Epitaxialschicht 900 auf einem höher dotierten Substrat 910 befindet, und dass das Photoaktivgebiet 906 umgebende Bereiche durch einen Metallschild 912 gegenüber der zu detektierenden Strahlung 914 abgedeckt sind, indem sich in dem Schild 912 eine entsprechende Öffnung 916 befindet. Ein hochdotiertes n+-Gebiet 918 ist in der Wanne 902 gebildet, um wie soeben erwähnt als Zwischenspeicherungsknoten, die sogenannte Floating-Diffusion (FD), zu dienen und beispielsweise mit dem Gate eines MOSFETS verbunden zu sein, der beispielsweise im Source-Folgerbetrieb betrieben wird und zur Auslese dient, aber in 1 und 2 nicht gezeigt ist. Neben dem Anschluss 920, der das Gebiet 918 durch die Isolationsschicht 922 hindurch kontaktiert, welche auf die Prozessierungsvorderseite 908 der Epitaxialschicht 900 angeordnet ist bzw. an letztere angrenzt, existieren bei der PPD von 1 und 2 ein Transfergateanschluss 924, ein Reset-Anschluss 926 und ein Anschluss 928 für ein Versorgungsspannungspotential VDD-Pixel. Der Anschluss 924 kontaktiert ein Transfergate aus beispielsweise Polysilizium 930, das über die Isolationsschicht 922 von der Epitaxialschicht 900 getrennt zwischen der Wanne 932 des Photoaktivgebietes 906 und dem Gebiet 918 angeordnet ist. Auf ähnliche Weise definiert beispielsweise Polysilizium 931 zwischen dem Gebiet 918 und einem weiteren n+-Gebiet 934 in der p-Wanne 902, das über die Isolationsschicht 922 von der Epitaxialschicht 900 getrennt ist, das Gate eines MOSFET, das über den Reset-Anschluss 926 angeschlossen ist. Der Drain-Anschluss des letztgenannten MOSFETs wird über den Anschluss 928 kontaktiert.
  • 3a zeigt eine PPD in einer zu der Version von 1 und 2 sehr ähnlichen Ausgestaltung. Zusätzlich zeigt 3b den zugehörigen Potentialverlauf bzw. die Potentialverteilung im Inneren der PPD entlang des Querschnitts durch Wanne 932, Transfergate 930 und Zwischenspeicherungsgebiet 918.
  • Eine PPD gemäß 1–3b funktioniert wie folgt. Die photosensitive Region 906 wird durch die zumindest teilweise verarmte n-Wanne 932 gebildet und wirkt als Photodiode. Diese Wanne 932 wird gegen Ladungsrekombinationszentren an der Grenzfläche 908 zur Isolationsschicht 922 durch die hochdotierte p+-Schicht 906 geschützt. Der Ausleseknoten 918 wird von der Wanne 932 durch das Transfergate 930 geschützt. Die Trennung der photosensitiven Wanne 932 und des Speicherknotens 918 ermöglicht es, photogenerierte Ladung in der photoaktiven Region 906 selbst zu speichern. Die Potentialtrennung des Potentialtopfes der Wanne 932 von dem Potentialtopf des Speicherknotens 918 wird durch Ausschalten des Transfergates 930 erzielt. Der Potentialverlauf bei ausgeschaltetem Transfergate ist in 3b mit der durchgezogenen Linie dargestellt, wohingegen der angeschaltete Zustand durch die gestrichelte Linie dargestellt ist. 3b zeigt somit die Potentialbarriere 940 bei ausgeschaltetem Transfergate. Mit einem Pfeil 942 ist ferner das Füllen des Potentialtopfes des Speicherknotens 918 durch die über das Transfergate 930 transferierten photogenerierten Ladungen veranschaulicht und dazu entsprechend durch einen Pfeil 944 der Abbau des Potentialtopfes in der photoaktiven Region 906 durch die Entladung durch die Bestrahlung 914.
  • Bei PPDs gemäß 1–3b ist nun das Rücksetzrauschen über den Rücksetztransistor mit dem Rücksetzgate 933 reduziert, solange die Kapazität des Speicherknotens 918 klein gegenüber derjenigen einer üblichen Photodiode gehalten wird, bei der die Kapazität durch die gesamte Vorrichtung gebildet wird (5, 6). Bei PPDs können zudem eine Mehrzahl von Speicherknoten 918 vorhanden sein, was es ermöglicht, optische Signale zu demodulieren. Hierzu können die unterschiedlichen Speicherknoten mit der photosensitiven Region 906 direkt durch Transfergates verbunden sein. Alternativ kann ein Verbindungsknoten, der durch ein zusätzliches Gate gebildet wird, vorhanden sein, der die unterschiedlichen Speicherknoten durch Transfergates auf eine CCD-Art und Weise miteinander verbindet.
  • 4a und 4b zeigen verglichen zu den 3a und 3b eine veränderte PPD-Struktur, nämlich eine Struktur mit moduliertem Dotierungsprofil zur Vermeidung von Geschwindigkeitsproblemen beim Ladungstransport von dem photoaktiven Gebiet 906 zum Speicherknoten 918. Wie es zu erkennen ist, bleibt der Aufbau der PPD im Wesentlichen gleich zu demjenigen von 3a. Allerdings erstreckt sich die Wanne 932' bis zum Speicherknoten 918. Zudem ist zwischen dem Transfergate 930 und dem photosensitiven Gebiet 906 ein Sammelgate 944 über die Isolationsschicht 922 von der Epitaxieschicht 900 getrennt lokalisiert und über einen Sammelgateanschluss 946 kontaktiert, wobei sich das Sammelgate 944 durch eine Isolationsschicht bzw. ein Dielektrikum 948 von dem Transfergate 930 isoliert teilweise unter das Transfergate 930 zwischen das Transfergate 930 und die Isolationsschicht 922 geschoben sein kann.
  • In dem Fall einer LDPD, wie sie in 4a gezeigt ist, werden photogenerierte Elektron-Loch-Paare durch ein Driftfeld 950 separiert, was eine hohe Transfergeschwindigkeit verglichen zu einem diffusionsbasierten Transfer gemäß dem PPDs von 1–3b ermöglicht. Die Ladungsträger bzw. Elektronen werden zu dem Sammelgate 944 hin beschleunigt, das beispielsweise an ein konstantes Potential angeschlossen ist, wodurch die Ladungsträger dort in einem Potentialtopf gesammelt werden können. Durch das Aktivieren des Transfergates 930 wird die Potentialbarriere 940 abgebaut, und Ladung wird in den Speicherknoten 918 transferiert. Um ein Überschwemmen des Potentialtopfes 941, der sich hier unter dem Sammelgate 944 bildet und von dem photoaktiven Gebiet 906 gespeist wird, durch photogenerierte Ladungsträger zu verhindern, kann zusätzlich noch ein Abflussgate vorgesehen sein, um Überschussladungen abfließen zu lassen. Allgemein können mehr Gates verwendet werden, um eine Demodulation der Bestrahlung 914 durch den Photodetektor bzw. die PPD selbst zu ermöglichen. In dieser Hinsicht wird auf die DE 10 2009 037 596 A1 verwiesen, wobei zusätzlich auf die DE 10 2009 020 218 B3 hinsichtlich des lateralen Dotierungsprofils der Wanne 932 verwiesen wird.
  • Für einen korrekten Betrieb des Bauelements wird die Wanne 932' mit dem Speicherknoten 918 so verbunden, dass dieselbe vollständig entleert werden kann, was für einen gleichmäßigen und ausreichend großen Potentialgradienten vorteilhaft ist. Der Potentialtopf 941 sollte so beschaffen sein, dass der Speicherknoten 918 von demselben durch das Ausschalten des Transfergates 930 abgekoppelt werden kann, und so dass der Gradient für den Speicherknoten ausreichend hoch ist, um die photogenerierten Ladungen schnell zu transferieren und die photoaktive Region 906 beim Rücksetzvorgang über das Gate 933 vollständig zu entleeren.
  • Anhand der 1–4b soll nun das Problem erläutert werden, das später durch die Ausführungsbeispiele der nachfolgenden Figuren überwunden wird.
  • Um mit CCD-Bildsensoren bei so stringenten Anwendungen wie der Bilderzeugung für wissenschaftliche Anwendungen konkurrieren zu können, ist die Optimierung des Dynamikbereichs bei CMOS-Bilderzeugern ein großes Problem, mit dem Wissenschaftler seit den frühen 1970er Jahren kämpfen. CMOS-Bilderzeuger nutzen die Diversität, die derartige Prozesse bieten. Eine Auslese in einer interessierenden Region, eine In-Pixel-Verstärkung, In-Pixel-Intelligenz oder eine chipinterne Signalaufarbeitung wurden alle möglich gemacht. Der Lösungsansatz einer Kamera auf einem Chip führte zu einer Minimierung der Systemkosten.8 Trotzdem übertreffen CCD-Bilderzeuger bezüglich einiger Parameter wie Linearität oder Rauschverhalten immer noch die Leistung ihrer CMOS-Gegenstücke.9,10 Dies schafft das Erfordernis kreativerer Lösungsansätze, um gegenüber CCD-Sensoren wettbewerbsfähig zu werden und auf Gebieten wie der wissenschaftlichen Bilderzeugung, bei Automobil-Anwendungen, bei der medizinischen Bilderzeugung oder bei Sicherheits-/Überwachungssystemen mehr Marktpotential zu erlangen.
  • Frühe Detektoren, die bei aktiven CMOS-Pixelsensoren (CMOS-APS, CMOS active pixel sensors) verwendet wurden, wiesen eine durch die große Speicherkapazität bewirkte hohe Resetwertunsicherheit (Rücksetzwertunsicherheit) auf. Mit der Einführung von Pinned-Photodioden (PPD) wurde die äquivalente Kapazität des Speicherknotens von der photoaktiven Region getrennt und somit drastisch verringert.5,6 Trotzdem blieb das Reset-Rauschen immer noch die vorwiegende Rauschquelle bei CMOS-APS. Mit einer Einführung eines korrelierten Zweifach-Abtastens (CDS – correlated double sampling) kann es weiter verringert werden.11,12 CDS ist ein Filterprozess, der zwei Abtastwerte subtrahiert: den Reset-Wert von dem eigentlichen Signalwert. Dabei wird davon ausgegangen, dass dieselbe Resetwertunsicherheit bei beiden Werten vorliegt oder, mit anderen Worten, dass sie korreliert sind. Jedoch wird CDS üblicherweise durch eine periphere Schaltungsanordnung implementiert, und es kann somit das Rauschen erst verringern, nachdem das Signal bereits durch das Rauschen beeinflusst wurde. Für Bilderzeuger in einem Global-Shutter-Modus, der für Anwendungen verwendet wird, bei denen Schmiereffekte vermieden werden müssen, wird eine CDS-Schaltungsanordnung ziemlich komplex, da für jedes Pixel Speicherknoten implementiert werden müssen, um den Resetwert derselben zu sichern.
  • Eine Analyse hat gezeigt, dass für APS mit einer Reset-Rauschverringerung durch CDS der Sourcefolger-Transistor (SF) oft zur dominanten Rauschquelle wird.13 Das Rauschen derartiger SF-Transistoren kann als Kombination von Quellen eines thermischen Rauschens, eines Funkelrauschens und eines RTS-Rauschens modelliert werden. Diese Rauschquellen können auch teilweise durch das CDS gefiltert werden; aus den oben bereits beschriebenen Gründen ist dies jedoch nicht unbedingt der beste Lösungsansatz. Noch schwerer wiegt, dass gezeigt wurde, dass RTS mit CDS gar nicht vollständig eliminiert werden kann.14
  • Um RTS- und Funkel-(Flicker-)Rauschen zu eliminieren, ist es wichtig zu verstehen, wie es entsteht. Diese Rauschquellen hängen oft mit Defekten (Störstellen bzw. Traps) zusammen, die in dem Substrat oder Grenzflächen wie der Si-SiO2-Grenzfläche auftreten. Derartige Störstellen können Ladungen, die einen Bestandteil des Stromflusses bilden, binden oder freisetzen, was ein RTS-Rauschen bewirkt. Falls die Region, in der Strom fließt, viele derartige Störstellen aufweist, entsteht – gemäß dem McWorther-Modell – Funkelrauschen.15
  • Auf der Schaltungsebene können derartige Rauschprozesse verringert werden, indem der Vorspannungsstrom vor der Auslese abgeschaltet wird. Dieses Geschaltete-Vorspannung-Verfahren (switched biasing method) beruht auf der Annahme, dass Störstellen leer sind, wenn kein Strom vorliegt, was immer noch für einen gewissen Zeitraum nach Einschalten der Vorspannung gilt.16 Trotzdem verringert dieser Lösungsansatz anhand eines Kompromisses in Bezug auf deterministische Störungen nicht die Anzahl an Störstellen selbst, sondern nur die Auswirkung, die sie haben können.
  • Zum Zweck einer Verringerung der Störstellen muss der Sourcefolger selbst sorgfältig entworfen werden. Eine Variation der Geometrie wurde bereits ausführlich untersucht.17,18 Ferner wurde gezeigt, dass RTS-Rauschen durch geeignetes Layout verringert werden kann, ohne dass die Größe des Transistors verändert wird. Um dies zu erzielen, wird der Kanal des Transistors separat von LOCOS-Stellen gebildet, die üblicherweise höhere Defektdichten aufweisen, was zu RTS- und Funkelrauschen führt.19–21 Die berichteten Verbesserungen sind beträchtlich und erforderten keine Prozessmodifikationen.
  • Im Vergleich zu diesen Lösungsansätzen, die CMOS-kompatibel sind, somit jedoch auch beschränkt sind, können kreativere Lösungsansätze implementiert werden. Es wurden bereits mehrere komplexe Lösungsansätze angewendet, um Rauschen zu minimieren – viele davon für CCD-Detektoren.7 Sie alle streben weniger Kontakt mit Generations-Rekombinations-Zentren an, die durch Defekte bewirkt werden und – gemäß dem McWorther-Modell – hauptsächlich an den Si-SiO2-Grenzflächen lokalisiert sind. Dies kann erklären, warum bei bipolaren Vorrichtungen und JFET-Transistoren oft von einem geringeren Funkelrauschen berichtet wird als bei standardmäßigen MOSFETs.22,23
  • Standardmäßige bipolare Vorrichtungen erfordern Eingangsströme und sind somit eventuell nicht auf einfache Auslesestrukturen anwendbar. Es wurde berichtet, wie MOS-Transistoren in einem bipolaren Modus arbeiten können, ohne Eingangsstrom zu benötigen. Da beispielsweise ein PMOS durch zwei p+-Diffusionen in einer n-Wanne gebildet wird, liegt ein lateraler pnp-Transistor vor. Dies kann durch eine Durchlassvorspannung der Source-Wanne-Diode ermöglicht werden. Durch eine Vorspannung des Gates kann der Strom dann unter das Gateoxid gedrückt werden, somit kann ein Kontakt mit an der Grenzfläche befindlichen Störstellen vermieden werden. Trotzdem weist die Vorrichtung einen inhärenten parasitären pnp-Transistor auf, der durch ein p+-Implantat, eine n-Wanne und ein p-Substrat gebildet wird, was einen Strom durch das Substrat bewirkt, was anschließend den Dunkelstrom erhöhen und somit das Rauschverhalten verschlechtern kann. Dieser Effekt kann durch eine ordnungsgemäße Vorspannung der Wanne verringert werden. Jedoch führt er zu dem Erfordernis eines zusätzlichen nicht-standardmäßigen Leistungsversorgungspegels. Auch kann die Steilheit unzureichend sein. Um eine große Empfindlichkeit zu erreichen, muss das Kollektor-zu-Emitter-Verhältnis maximiert werden, was üblicherweise zu runden und somit großen Transistoren führt. Es wurde von einem bipolaren Floating-Base-Detektor berichtet.25 Als Verstärkungsstufe verwendet er einen vertikalen bipolaren Transistor, der den Eingangsstrom von einem MOSFET ergibt, der von dem rückseitigen Gate seitens der angesammelten Ladung moduliert wird. Der Basisstrom befindet sich in nächster Nähe zu dem Gateoxid, was das Rauschverhalten beeinflusst. MOSFETs, die von hinten moduliert sind, wurden bei einer großen Vielfalt für CCD-Bilderzeuger verwendet.26–31 Bei allen berichteten Lösungsansätzen befinden sich niedrig dotierte Abschnitte, die entweder an einem Auslesestrom oder an einer Ladungsspeicherung beteiligt sind, in der Nähe von oder in direktem Kontakt mit Si-SiO2-Grenzflächen. Manche von ihnen benötigen auch zusätzliche Polysiliziumgates für eine ordnungsgemäße Vorspannung des Speicherknotens, sodass Ladungen ferner auf die Art eines CCD transferiert werden können. Diese müssen ebenfalls sorgfältig entworfen werden, um einen kontinuierlichen Gradienten in einem Transfermodus zu ergeben und dabei erhebliche Potentialunterschiede zu verwenden. Jedoch kann sich dies auf die notwendigen Metallverdrahtung und Intermetalldielektrika auswirken.
  • Verglichen zu den soeben beschriebenen eher komplexen Lösungsänsätzen ist es möglich, die Rauscheigenschaften einer PPD mit wenigen Prozessmodifikationen zu verbessern, wenn ein vergrabener MOSFET als Source-Folger-Bauelement verwendet wird. Dies liefert signifikant verbesserte Rauscheigenschaften, wobei aber immer noch zusätzliche Implantationen und eine zusätzliche Maske erforderlich sind (vgl. 32, 33).
  • Nachfolgend werden nun Ausführungsbeispiele vorgestellt, die es ermöglichen, zufriedenstellende Rauscheigenschaften zu erzielen, ohne dass zusätzliche Maßnahmen im Prozessablauf notwendig werden, oder nur wenige. Die Ausführungsbeispiele verwenden eine JFET-Struktur und ermöglichen die Integration der Halbleiterstruktur in eine CMOS-APS (Aktivpixelstruktur). Die Implementierung der nachfolgenden Ausführungsbeispiele ist folglich ohne Prozessvariationen möglich, abhängig von beispielsweise den verfügbaren Schwellspannungsanpassungssimplantationen und Spannungspegeln. Schlimmstenfalls sind für die nachfolgenden Ausführungsbeispiele zur Implementierung der dort gezeigten LDPDs und PPDs zwei zusätzliche Implantationen notwendig, wie es im Folgenden erörtert wird.
  • Bezug nehmend auf 5–7b wird zunächst ein Ausführungsbeispiel für eine Halbleiterstruktur beschrieben, die auf einer PPD ohne lateral variierendem Dotierungsprofil basiert, wobei aber die nachfolgenden Figuren dann zeigen werden, dass die Prinzipien dieses Ausführungsbeispiels ohne Weiteres auch auf LDPDs übertragbar sind.
  • Insbesondere zeigt 5 eine Halbleiterstruktur 10 mit einer Halbleiterschicht 12 eines ersten Leitfähigkeitstyps. Wie gesagt, sind bei den Ausführungsbeispielen der vorliegenden Anmeldung die Leitfähigkeitstyp-Angaben stets umkehrbar, um zu alternativen Ausführungsbeispielen zu gelangen. Gemäß dem vorliegenden Beispiel ist die Halbleiterschicht 12 vom p-Leitungstyp. Es handelt sich exemplarisch um eine Epitaxialschicht, die auf einem höher dotierten Substrat 13 gleichen Leitfähigkeitstyps angeordnet ist, was aber nicht notwendig ist. Bei der Halbleiterschicht 12 könnte es sich auch um das Substrat selbst handeln oder um eine Wanne in dem Substrat oder dergleichen. Selbiges gilt auch für die nachfolgenden Ausführungsbeispiele: Obwohl die nachfolgenden Erläuterungen für einen CMOS-Prozess basierend auf einem p+-Substrat 13 und einer hochohmigen p–-Epitaxialschicht 12 dargestellt sind, sind diese Ausführungsbeispiele und Erläuterungen im Allgemeinen aber auch auf beliebige Wafersubstrate übertragbar. Alternativ kann also beispielsweise lediglich eine hochohmige Epitaxialschicht 12, ein hochohmiges Wafersubstrat oder eine hochohmige Wannenimplantation vorhanden sein.
  • Die Halbleiterstruktur 10 umfasst ferner eine photoempfindliche Zone 14, die durch eine in der Halbleiterschicht 12 gebildete pn-Photodiode 16 bzw. deren Raumladungszone gebildet ist. Die Photodiode 16 ist ausgebildet, photogenerierte Ladungen in einem ersten Potentialtopf 19 zu sammeln, wobei zusätzlich auf 8 Bezug genommen wird, die schematisch den Potentialverlauf in Ladungstransferrichtung zeigt. Ferner umfasst die Halbleiterstruktur 10 ein in der Halbleiterschicht 12 gebildetes Gebiet 18 vom n-Leitungstyp zur Zwischenspeicherung der photogenierten Ladungen in einem zweiten Potentialtopf 21. Ein Transfergate 20 ist zwischen dem Gebiet 18 und der photoempfindlichen Zone 14 zur Definition einer Potentialbarriere 23 zwischen dem ersten und dem zweiten Potentialtopf in einer Nicht-Transferphase, d. h. wenn das Potential am Transfergate einem ersten Potential entspricht, und Aufhebung der Potentialbarriere 23 zwischen dem ersten und dem zweiten Potentialtopf in einer Transferphase vorgesehen, d. h. wenn das Potential am Transfergate einem zweiten Potential entspricht. Insofern kann man die Struktur aus Transfergate 20, Isolationsschicht 32, Gebiet 18 und Wanne 24 mit dem entgegengesetzt leitfähigen Material zwischen letztgenannten Gebieten als FET-Struktur ansehen. Eine Auslesestruktur der Halbleiterstruktur 10 zum Auslesen der zwischengespeicherten photogenerierten Ladungen in dem Potentialtopf 21 umfasst einen JFET 22, dessen Gate durch das Gebiet 18 gebildet ist.
  • Insbesondere besitzt die pn-Photodiode 16 einen in der Halbleiterschicht 12 vergrabenen pn-Übergang 24, nämlich dadurch, dass die Halbleiterstruktur 10 eine n-Wanne 26 aufweist, zwischen welcher und einem umgebenden, angrenzenden Abschnitt der Halbleiterschicht 12 der pn-Übergang 24 ausgebildet wird. Die Wanne 26 des n-Leitungstyps ist in der photoempfindlichen Zone 14 an einer Vorderseite 28 der Halbleiterschicht 12 von einem schichtförmigen Halbleiterbereich 30 des p-Leitungstyps bedeckt, der eine höhere Dotierungskonzentration aufweist als die Halbleiterschicht 12, so dass der erste Potentialtopf 19 von einer Isolationsschicht 32 an der Vorderseite 28 der Halbleiterschicht 12 beabstandet ist, d. h. vergraben ist. Über eine Leitungsstruktur, die in 6 nicht näher dargestellt ist, kann es sein, dass der hochdotierte oberflächennahe Halbleiterbereich 30 kontaktiert ist, wie z. B. durch die Isolationsschicht 32 hindurch, um beispielsweise dauerhaft mit einem Substratpotential verbunden zu sein, auf das auch ein Potential an einem Substratkontakt gesetzt werden könnte, der sich beispielsweise auf einer Rückseite 33, die der Vorderseite 28 abgewandt ist, befinden könnte, wie z. B. ein Potential von 0 Volt. Nachteilige Oberflächeneffekte an der Grenzfläche 28 können damit vermieden werden.
  • Bei der Isolationsschicht 32 kann es sich beispielsweise um die Gateoxidschicht einer CMOS-Schaltung handeln, von der die Halbleiterstruktur 10 einen Ausschnitt bildet. Diese CMOS-Schaltung beherbergt beispielsweise ein ganzes Array von Halbleiterstrukturen 10, die quasi jeweils ein Pixel darstellten und auf diese Weise zusammen ein Pixelarray bildeten. Die CMOS-Schaltung umfasst beispielsweise auch noch Leiterbahnen oberhalb, d. h. auf der dem Substrat 13 abgewandten Seite der Isolationsschicht 32, wie z. B. in geeigneten Leiterbahnebenen oberhalb der Isolationsschicht 32. Wie gesagt, ist aber der CMOS-Schaltungsaufbau lediglich exemplarisch. Auf ähnliche Weise kann es sich bei dem Transfergate 20 um Polysiliziummaterial handeln, das lediglich über das Gateoxid 32 von der Epitaxialschicht 12 getrennt auf der Vorderseite 28 aufgebracht ist, um eine entsprechende FET-Struktur zu bilden. Das Polysilizium des Transfergates 20 ist beispielsweise Teil einer Polysiliziumebene bzw. -schicht einer CMOS-Struktur. Das Transfergate 20 und die Wanne 26 können so gebildet sein, dass sich die Wanne 26 bis unter das Transfergate 20 erstreckt, um dort an eine Wanne 34 des p-Leitungstyps mit einer höheren Dotierungskonzentration als einer Dotierungskonzentration der Halbleiterschicht 12 anzugrenzen, wobei in der p-Wanne 34 das Gebiet 18 bzw. der JFET 22 eingebettet sind.
  • Wie es in 6 gut zu sehen ist, kann das auch manchmal als Speicherknoten bezeichnete Gebiet 18 angrenzend an die Grenzfläche 28 bzw. die Isolationsschicht 32 gebildet sein. Über geeignete Leiterbahnen ist beispielsweise das Transfergate 20 mit einer Ansteuerschaltung verbunden, die exemplarisch in die gleiche CMOS-Schaltung integriert sein kann, deren Teil die Halbleiterstruktur 10 beispielsweise ist. Dementsprechend zeigt 6 exemplarisch einen TG-Anschluss 35 zur Kontaktierung des Transfergates 20 in schematischer Weise. Noch einmal in anderen Worten ausgedrückt, kann es sein, dass die Halbleiterstruktur 10 in einen Schichtstapel integriert ist, der mit dem Substrat 13 beginnt und mit der Epitaxialschicht 12 und der Isolationsschicht 28 fortfährt und dann fortgesetzt wird mit einer Schichtsequenz, die eine Polysiliziumschicht aufweist, die strukturiert ist, um das Transfergate 20 zu bilden, sowie sich daran anschließend noch weitere strukturierte Metallebenen, die im Isolationsmaterial eingebettet sind und lokal durch Durchkontaktierungen miteinander verbunden sein können sowie mit Teilen der vorerwähnten Polysiliziumschicht, wie eben dem Transfergate 20. Teil eben jener letztgenannten Metallebenen kann beispielsweise auch ein optionaler Photoschild 37 sein, der beispielsweise strukturiert ist, um eine Öffnung an der photoempfindlichen Zone 14 zu bilden, um Bestrahlung 15 davon abzuhalten, auf die Zone 14 umgebende Gebiete einzuwirken, wie z. B. Raumladungszonen, die an den Speicherknoten 18 angrenzen, aber die Bestrahlung 15 der Zone 14 zuzulassen. Der Photoschild 37 kann also aus Metall sein und sich relativ zu der Isolationsschicht 28 zu der Epitaxialschicht 12 abgewandten Seite der letzteren befinden, wenn beispielsweise die Halbleiterstruktur 10 dazu vorgesehen ist, Strahlung 15 in 6 von oben zu erfassen. Eine Bestrahlung von beiden Seiten oder von unten wäre aber natürlich ebenfalls möglich, in welchem Fall optional ein entsprechender Photoschild beispielsweise auf der Seite 33 angeordnet sein könnte.
  • Eben jene vorher kurz erwähnte Ansteuerschaltung kann auch dazu vorgesehen sein, den pn-Übergang 24 in Sperrichtung zu betreiben, indem an Substratabschluss auf der Rückseite 33 des Substrats 13 auf beispielsweise einem Massepotential gehalten wird, und die Wanne 26 intermittierend auf ein Potential vorgespannt wird, das für einen Sperrrichtungsbetrieb mit korrespondierendem Raumladungszonenaufbau führt. Die Vorspannung wird durch Versetzen des Transfer-Gates 20 in die Transfer-Phase und Ansteuern des später noch erwähnten Rücksetz-Transistors in einen Durchlasszustand erreicht. Die Raumladungszone wird dann durch die Bestrahlung 15 abgebaut und die so entstandenen Ladungsträger werden abhängig von ihrem Ladungstyp abgesogen bzw. in dem vorerwähnten Potentialtopf gesammelt, der über das Transfer-Gate 20 von dem Potentialtopf im Gebiet 18 trennbar ist.
  • Wie es nun in 6 zu sehen ist, kann der JFET 22 einen an das Gebiet 18 angrenzenden Kanalbereich 40 des p-Leitungstyps aufweisen, der in eine weitere Wanne 42 des n-Leitungstyps eingebettet ist und einen Drain- 44 und einen Source-Anschluss 46 aufweist, um zusammen mit dem Gebiet 18 den JFET 22 zu bilden. Der Kanalbereich 40 ist also völlig vom Material des n-Leitungstyps, nämlich dem Gebiet 18 zusammen mit der Wanne 42, umschlossen und erstreckt sich beispielsweise, wie es aus 5 und 7a und 7b ersichtlich ist, in lateraler Richtung quer zu einer Driftstromrichtung 36, entlang der sich die photogenerierten Ladungen in der Transferphase von dem ersten Potentialtopf 19 in den zweiten Potentialtopf 21 bewegen. Insbesondere erstrecken sich Wanne 42 und Kanalbereich 40 beispielsweise am unteren Rand des an die Isolationsschicht 28 angrenzenden Gebietes 18 entlang, um entlang der Richtung 36 gesehen lateral zu dem Gebiet 18 auf die Grenzfläche 28 der Epitaxialschicht 12 zu stoßen, wo wiederum die höher dotierten p-Drain- und Source-Anschlussgebiete 44 und 46 vorhanden sind. Auf diese Weise ist der schematisch dargestellte Schaltungsknoten 43 des Gebietes 18 mit dem Gate des JFET 22 verbunden bzw. er bildet denselben, und Anschlüsse 45 und 47 für einen Drain- und einen Source-Anschluss des JFETs 22 können vorgesehen sein, um durch die Isolationsschicht 32 hindurch die Drain- und Source-Anschlussgebiete 44 und 46 zu kontaktieren und mit der vorerwähnten Auswerteschaltung zu verbinden. Diese Auswerteschaltung ist dann in der Lage, die in dem Gebiet 18 sitzende Ladung zu erfassen, wobei der Effekt durch nachteilige Oberflächeneffekte dezimiert ist. Die Verbindung der Anschlüsse 45 und 47 mit einer solchen Auswerteschaltung kann wieder über die vorerwähnten Metallebenen und entsprechende Durchkontaktierungen stattfinden.
  • In anderen Worten ausgedrückt und ein wenig mehr auch auf mögliche Herstellungsweisen eingehend, stellen die 5, 7b dar, wie eine JFET-Auslesestruktur so in eine PPD integriert werden kann, dass eine rauscharme Auslese bei geringem Verlust des Füllfaktors möglich wird, wobei keine oder nur wenige Prozessmodifikationen notwendig sind. Zusätzlich zu einer „normalen” PPD hat die Struktur unter der Floating Diffusion eine p-Implantation, welche den stromführenden Kanal eines JFET-Transistor darstellt. Dieser Kanal wird in eine n-Wanne eingebettet. Der p-Kanal wird über zwei p+-Gebiete, welche Source und Drain des JFETs darstellen, kontaktiert. 7a kann man bei 49 entnehmen, dass die Diffusionsgebiete über LOCOS getrennt werden können oder aber, wie in 7b gezeigt, auch über Definition eines sinnvollen Abstands, wobei die Diffusionen z. B. durch das Gateoxid implantiert werden. Alternativ ist auch eine Isolation über STI möglich, dies würde bei fehlender Schirmung der Störstellen aber zu einem wesentlichen Rauschbeitrag führen.
  • Als Implantation für den p-Kanal können Wannen, Kanal-Schwellspannungsanpassungs-Implantationen, Drain-Extension-Implantationen oder Halo-Implants verwendet werden, insofern deren Konzentration über der der n-Wanne liegt. Als n-Wanne kann die Implantation der PPD, eine n-Wanne z. B. eines PMOSFETs oder eine eventuelle Kanal-Schwellspannungsanpassungs-Implantation dienen. Ist eine solche Implementierung möglich ohne durch die Dotierstoffkonzentration parasitäre Punchthrough-, Avalanche- oder Zenereffekte zu erzeugen, so kann die Struktur ohne Prozessmodifikation implementiert werden. Ist dies nicht möglich, so sind nur 1–2 Implantationen nötig, welche entsprechend den genannten Randbedingungen definiert werden müssen.
  • Die Funktionsweise der Struktur basiert auf einer Modulation des Kanals durch Variation des Potentials der Floating-Diffusion, welche hier als pn-Gate verwendet wird. Die JFET-Auslesestruktur ist also mit der Floating-Diffusion, welche als Speicherknoten der photogenerierten Ladungsträger dient, verschmolzen. Den maximalen Kanalwiderstand erreicht man bei Resetpegel an der Floating-Diffusion. Die Raumladungszone, welche den Kanal einengt, nimmt bzgl. ihrer Ausdehnung bei Akkumulation von Ladungsträgern in der FD ab. Bei geeigneter Dimensionierung wird der Kanal nicht nur von oben, sondern von allen Seiten moduliert, wenn die Gebiete um den Kanal nicht vollständig verarmt sind. Durch weitere Implantationen von höherdotierten n-Gebieten kann man die Steilheit des Transistors erhöhen. Im Allgemeinen kann diese durch die Implantationsdosen und Kanalgeometrie variiert werden.
  • 9 zeigt noch der Vollständigkeit halber, dass das Angrenzen zwischen der Wanne 26 und der Wanne 34 an dem Transfergate 20 nicht notwendigerweise so gestaltet sein muss, dass die Wannen direkt aneinander angrenzen, sondern dass das Angrenzen auch so gestaltet sein kann, dass die Warme 34 vornehmlich den JFET 22 und dessen Wanne 42 einbettet, der Kanal unterhalb des Transfergates 20 allerdings durch das weniger hoch dotierte Material der Epitaxialschicht 12 gebildet wird, d. h. ein Abstand zwischen Wanne 26 und Wanne 34 vorgesehen ist.
  • Der Vollständigkeit halber sei auch noch darauf hingewiesen, dass bei den Halbleiterstrukturen der 5–9 der Speicherknoten 18 nicht nur über den JFET 22 „auslesbar” ist, sondern dass über ein Reset-Gate 50 das Gebiet 18 mit einem weiteren hochdotierten n-Gebiet 52 in der Wanne 34 gekoppelt werden kann, von denen Letzteres beispielsweise mit einem Versorgungspotentialanschluss 54 verbunden ist. Das Reset-Gate 50 kann ebenso aus Polysilizium gebildet sein und ist über die Isolationsschicht 32 von dem p-Material der Wanne 34 getrennt. Das Reset-Gate 50 kann der gleichen strukturierten Polysiliziumschicht angehören wie das Transfergate 20 und ist zwischen dem Gebiet 18 und dem Gebiet 52 so angeordnet, um zusammen mit dem als Kanalgebiet fungierenden Material der Wanne 34 einen FET zu bilden, über welchem der Knoten 18 und die Wanne 26 (bei angeschaltetem Transfergate 20) wie im vorhergehenden erwähnt auf Versorgungspotential legbar sind.
  • Bei den obigen Ausführungsbeispielen steuert also die Floatingdiffusion 18 anstelle einer Verwendung einer Standardfloatingdiffusion in Kombination mit einem MOSFET zur Auslese einen p-Kanal-JFET von oben direkt durch ihre Übergangskapazität, so dass der stromtragende Kanal entfernt von der Oberfläche 28 positioniert ist. Im Falle der PPD, wie sie in den 5–9 dargestellt war, ist der Kanal im Inneren einer eigenen n-Wanne 42 gebildet, während dies bei dem nachfolgenden Ausführungsbeispiel einer LDPD anders gelöst ist, nämlich indem der Kanal direkt durch die bereits vorhandene Wanne zur Bildung des photoaktiven pn-Übergangs umgeben wird. Wie es in den Figuren dargestellt ist, fließt der Strom beispielsweise senkrecht zur Transferrichtung 36 der photogenerierten Elektronen.
  • Wie es aus den 7a und 7b hervorging, können die Drain- und Source-Gebiete 44 und 46 durch p+-Diffusionszonen definiert sein, die ihrerseits wiederum von dem Floatingdiffusiongebiet 18 separiert werden können, was z. B. notwendig wird, wenn die Dotierungskonzentration des Gebiets 18 zu hoch ist. Auf diese Weise können Zener- und Avalanche-Effekte vermieden werden. Die Trennung sollte jedoch nicht zu hoch sein, so dass der Kontakt zwischen dem Stromfluss und dem Oxid in den leicht dotierten Regionen vermieden wird. Da die Defektdichte des Gateoxids 32 verglichen zu LOCOS-Stellen 49 oder STI-Stellen (nicht gezeigt) üblicherweise klein ist (vgl. 20, 21), wird die Alternative gemäß 7a mit der Trennung durch LOCOS oder STI verglichen zu der Lösung nach 7b als etwas nachteilhaft eingeschätzt. Um die Störstellen, die in der Nähe der Region zwischen Drain und Source 44 bzw. 46 und dem Gebiet 18 positioniert sind, zu vermeiden, können zusätzliche Implantationen verwendet werden, die beispielsweise vorgesehen sein können, um sicherzustellen, dass keine Zener- oder Avalanche-Effekte auftreten. Bei Standardaktiv-Pixel-Strukturen ist die FD 18 normalerweise hoch dotiert, um eine Schottky-Diode zu vermeiden, wenn sie mit dem Source-Folger oder einem PMOS-Rücksetzschalter verbunden wird. Falls jedoch ein NMOS-Rücksetzschalter verwendet wird, dessen Source durch die FD 18 selbst in Kombination mit der JFET-Auslesestruktur gebildet wird, wie es bei den vorgestellten Ausführungsbeispielen der Fall ist, besteht keine Notwendigkeit mehr dafür, eine hohe Dotierungskonzentration des Gebietes 18 zwingend vorzusehen. Folglich können Zener- und Avalanche-Effekte durch Verwenden einer kleineren Dotierkonzentration unterdrückt werden. In einem solchen Fall einer Halbleiterstruktur gäbe es nicht länger eine Notwendigkeit für einen Kontakt einer leicht dotierten Region durch die Oberfläche 28.
  • Zum Zweck einer problemlosen Implementierung bei einem CMOS-Prozess sollte die Dotierungskonzentration des Kanals 40 größer sein als für die Wanne 34, jedoch kleiner als für die Floating-Diffusion 18. Hierfür können z. B. p-Schwellenanpassungsimplantationen für NMOS-Transistoren verwendet werden. Die zusätzliche n-Wanne 42 für die PPD kann sich aus derselben Implantation ergeben, aus der die Photodiode gebildet wird, oder aus einer zum Einbetten von PMOS-Transistoren verwendeten n-Wanne. Die Tiefe des Kanals 40 und seine Dotierungskonzentration sollten jedoch direkt an die Ausleseschaltung, die die JFET-Struktur 22 umfasst, angepasst sein. Somit wird im schlimmsten Fall die Verbesserung des Rauschverhaltens mit zwei zusätzlichen Implantationsschritten und notwendigen Kosten für die Masken im Fall der PPD erkauft, während im Falle des nachstehend beschriebenen LDPD eventuell lediglich maximal eine zusätzliche Maske und ein zusätzlicher Implantationsschritt notwendig werden können.
  • Die vorhergehenden Ausführungen betrafen vornehmlich eine PPD ohne laterale-Drift-Dotierkonzentrationsvariation. Nun werden Ausführungsbeispiele vorgestellt, die eine laterale-Driftfeld-Diode verwenden. Bezug nehmend auf die 4a und 4b wurden bereits die wesentlichen Elemente einer lateralen Driftfeld-Diode vorgestellt. 10 zeigt der Vollständigkeit halber eine Draufsicht. Wie bereits beschrieben, ist bei diesem Photodetektortyp die Wanne 932', in welcher Ladungsträger transferiert werden, mit dem Speicherknoten 918 – der Floatingdiffusion – verbunden.
  • Pinned-Photodioden werden allgemein aufgrund ihres rauscharmen Verhaltens gerne verwendet. Trotzdem können PPD-Lösungsansätze für Anwendungen, die auf großflächigen Detektoren beruhen, in Bezug auf Geschwindigkeit unzureichend werden. Derartige Detektoren werden unter lichtschwachen Bedingungen notwendig, wo lange Integrationszeiten eher inakzeptabel sind. Dies trifft z. B. bei Röntgenschirmen, Bilderzeugern für Spektroskopie oder Abstandsbilderzeugung zu. Dort werden die nun näher beschriebenen Laterales-Driftfeld-Photodetektor-(LDPD – lateral drift-field detector)Sensoren bevorzugt, bei denen ein laterales elektrisches Feld eingeführt wird, das den Transferprozess von photogenerierten Ladungen in den Speicher- und Ausleseknoten – z. B. eine Floating-Diffusion – beschleunigt.1 Zur Erzeugung dieses lateralen Driftfeldes, das durch einen Dotierungsgradienten gebildet wird, werden in der zum Strukturieren der Implantatation verwendeten Maske Fenster gebildet, die (zu dem Speicherknoten hin) zunehmend größer werden. Aufgrund von Temperaturschritten während der Prozessierung diffundieren die implantierten Dotierungstoffe und erzeugen somit einen kontinuierlichen Gradienten.1,2 Bei diesem Lösungsansatz eines Erzeugens von Driftfeldern in Photodetektoren hinein wurden für Pixel mit einer Pixelgröße von 40 μm × 40 μm Transferzeiten von einigen Nanosekunden erzielt.3,4
  • Bezug nehmend auf die 11 und 12 wird nun ein Ausführungsbeispiel für eine LDPD-Halbleiterstruktur beschrieben, wobei wie auch schon für die vorhergehenden Figuren gilt, dass, wenn Elemente mit einem Bezugszeichen versehen sind, das bereits im Vorhergehenden schon verwendet wurde, vorangegangene, diese Elemente betreffende Beschreibungen auch für diese Figuren gelten sollen, so dass auf diese Weise eine wiederholte Beschreibung aller Elemente vermieden wird. Vielmehr beschränkt sich die nachfolgende Beschreibung vornehmlich auf die Unterschiede zu der vorangegangenen Beschreibung bezüglich der PPD.
  • Im Unterschied zu den vorangegangenen Ausführungsbeispielen der 5–9 zeigen die 11 und 12 eine Halbleiterstruktur, bei der sich die Wanne 26' des n-Leitfähigkeitstyps bis zu dem als Speicherknoten dienenden n-Gebiet 18 erstreckt, und ein Potentialprofil aufweist, das, wie es in 13 gezeigt ist, ein Driftfeld 60 erzeugt. Insbesondere steigt gemäß dem Dotierungsprofil der Wanne 26' eine Dotierungskonzentration der Wanne 26' zum Gebiet 18 hin an, bleibt aber kleiner als eine Dotierungskonzentration des Gebietes 18 selbst. Wie auch bei 8, stellt 13 mit einer durchgezogenen Linie den ausgeschalteten Zustand des Transfergates 20 dar, d. h. Nicht-Transferphase, während die gestrichelte Linie den angeschalteten Zustand darstellt, d. h. die Transferphase. Wie es zu sehen ist, definiert das Transfergate 20 bei Aus-Ansteuerung weiterhin die Potentialbarriere 23 zwischen dem Potentialtopf im Knoten 18 und dem Potentialtopf 19, in dem sich die photogenerierten Ladungen der Zone 14 durch das Driftfeld 60 sammeln können, nämlich auf der dem Transfergate 20 zugewandten Seite des photoaktiven Gebietes.
  • Wie es ferner in 11 und 12 gezeigt ist, ist entlang der Driftstromrichtung 36 näher an dem ersten Potentialtopf 19 gelegen ein Sammelgate 38 mit dem Transfergate 20 überlappend oder lateral angrenzend zu demselben angeordnet, um eine zum Transfergate 20 getrennte Potentialabsenkung und Potentialanhebung zwischen den Potentialtöpfen 19 und 21 zu ermöglichen. Das Sammelgate 38 ist beispielsweise ebenfalls aus Polysilizium gebildet und über die Isolationsschicht 32 von der Oberfläche 28 getrennt. Wie es in 12 gut zu sehen ist, kann das Sammelgate 38 beispielsweise Teil einer strukturierten Polysiliziumschicht sein, aus der beispielsweise auch das Reset-Gate 50 gebildet ist, wobei das Polysilizium des Transfergates 20 Teil einer weiteren Polysiliziumschicht sein kann, die beispielsweise von der ersten Polysiliziumschicht des Sammelgates 38 durch eine Isolationsschicht, wie z. B. ein Oxid oder ein anderes Dielektrikum 62, getrennt sein kann. Die CMOS-Schaltung, in die die Halbleiterstruktur von 11 und 12 integriert ist, bzw. das CMOS-Prozessverfahren, mit welchem dieselbe hergestellt wird, sieht also exemplarisch beispielsweise eine Schichtfolge vor, die oberhalb der Isolationsschicht 32 zwei durch eine Isolationsschicht getrennte Polysiliziumschichten gefolgt von den oben schon erwähnten Metallebenen aufweist. Über letztgenannte Metallebenen kann der in 12 schematisch dargestellte Sammelgateanschluss 64 mit einer Auswerteschaltung, wie z. B. der vorerwähnten Auswerteschaltung, verbunden sein, um mit einem geeigneten Potential verbunden zu werden.
  • Die restlichen Anschlüsse 35 für das Transfergate 20 und 51 für das Rücksetz-Gate 50 sowie der Versorgungsspannungsanschluss 54 können ebenso über die entsprechende Leiterbahnen mit der entsprechenden Auswerteschaltung bzw. dem entsprechenden Potential verbunden werden, wie es im Vorhergehenden schon beschrieben wurde.
  • Wie es ebenfalls schon im Vorhergehenden kurz erwähnt wurde, entspricht die JFET-Struktur des JFETs 22 im Wesentlichen demjenigen von den vorhergehenden Ausführungsbeispielen, nur dass der Kanalbereich 40 in die Wanne 26' selbst eingebettet werden kann. Der JFET 22 weist also einen an das Gebiet 18 angrenzenden Kanalbereich 40 auf, der in die Wanne 26' eingebettet ist und einen Drain- und einen Source-Anschluss 44 und 46 aufweist, um zusammen mit dem Gebiet 18 den JFET 22 zu bilden. Die Führung des Kanalbereichs 40 und die Anordnung und Position der Drain- und Source-Gebiete 44 und 46 sowie deren Kontaktierung über Anschlüsse 45 und 47 bleibt wie im Vorhergehenden beschrieben gleich, d. h. mit einem sich ausbildenden Stromkanal quer zur Driftstromrichtung 36.
  • Anders ausgedrückt, können sich Drain- und Source-Anschluss 44, 46 des JFETs 22 einander lateral gegenüber liegen, d. h. in der Draufsicht gesehen liegen sie sich über das Gebiet 18 einander gegenüber, und zwar an die Oberfläche 28 angrenzend und beispielsweise durch die Isolationsschicht 32 hindurch mit einer entsprechenden Auswerteschaltung kontaktiert.
  • Eine Integration der JFET-Auslesestruktur 22 ist für eine LDPD einfacher als für eine PPD, da eine den Kanal 40 einbettende Wanne schon vorhanden ist, nämlich die Wanne 26' selbst. Dies ist den 11 und 12 zu entnehmen.
  • Halbleiterstrukturen gemäß 5 bis 13 können Teil eines Pixels sein, welches wiederum einen Teil aus einem Array von Pixeln darstellen kann.
  • 14 stellt dar, wie bei geeigneter Dotierung das Potentialmaximum unter dem Kanal 40 definiert werden kann, was außer dem stromführenden Kanal 40 auch den Speicherknoten 18 von der Si/SiO2-Grenzschicht 28 separiert. Hierbei ist das Design des Reset-Transistors 50a sorgfältig durchzuführen, damit dieser Ladungen aus dem vergrabenen Speicherknoten 18 abführen kann. Im Allgemeinen kann der Kanal 40 ganz oder teilweise von höher dotierten n-Gebieten umgeben sein. In anderen Worten ausgedrückt, zeigt 14 eine Halbleiterstruktur, bei der der JFET 22 einen an das Gebiet 28 angrenzenden Kanalbereich 40 aufweist, wobei das Gebiet 18 von der Isolationsschicht 32 weiter beabstandet ist als ein gegenüber dem Gebiet 18 weniger hoch dotiertes weiteres Gebiet des n-Leitfähigkeitstyps, wobei der Kanalbereich 40 in Substratdickerichtung bzw. im Seitenschnitt gesehen zwischen dem Gebiet 18 und dem weiteren Gebiet 48 von dem Drain-Anschluss 44 des JFETs 22 aus zu dem lateral von dem Drain-Anschluss 44 beabstandeten Source-Anschluss 46 verläuft, d. h. wieder quer zur Transferrichtung 36.
  • Die in 15–17 dargstellte Struktur bildet – im Gegensatz zu oben dargestellten Varianten – zwei Kanalgebiete 53 1,2 aus, welche über z. B. Leiterbahnen wieder verbunden werden können. Beispielhaft ist die zentrierte Elektrode 44 mit Drain bezeichnet; dies ist aber auch anders herum möglich. Über diese Teilung ist eine weitere Variation der Sensitivität der Auslesestruktur 22 möglich.
  • In den oben dargestellten Strukturen wurde der stromführende Kanal lateral ausgebildet. Die folgenden 18–20 stellen eine alternative JFET-Struktur 22 dar, welche ein vertikal ausgebildetes Kanalgebiet hat. Hierbei wird der stromführende Kanal im Wesentlichen durch die Floating Diffusion 18 und etwaige tiefe n-Implantationen 70 und nicht durch die den Kanal 40 umgebende n-Wanne moduliert. Die Dotierstoffkonzentrationen sind aber u. U. anzupassen um Punchthrough-, Zener- oder Avalancheeffekte zu vermeiden, was in den Grafiken angedeutet ist.
  • Die Auslesestruktur, welche durch den integrierten JFET definiert ist, kann auf vielfältige Weise verschaltet werden. Es können z. B. Common Source, Common Gate, Common Drain oder ähnliche Schaltungen basierend auf dem JFET implementiert werden. Bezüglich Linearität und Unempfindlichkeit gegenüber Prozessschwankungen stellt die Source-Folger-Schaltung – dargestellt in 21 – eine sinnvolle Implementierungsmöglichkeit dar. Da die Steilheit des JFETs durch Implantationen definiert ist, welche u. U. über die Pixelmatrix stark schwanken können, ist hier eine geringere Variation der Pixeleigenschaften innerhalb einer Matrix zu erwarten.
  • Noch einmal wird darauf hingewiesen, dass obige Ausführungsbeispiele auch variiert werden können, wie z. B. hinsichtlich der Vertauschung von n- und p-Leitfähigkeitstyp der Gebiete, der Implementierung, wie z. B. der Verwendung eines anderen Materials für die Gates als Polysilizium, eine andere Ausgestaltung des p-Kanalgebietes 40 anders als eine p-Implantation und dergleichen. Wie gesagt, sind allgemein eine Vielzahl von Ausleseschaltungen möglich, die die gezeigte JFET-Struktur verwenden. Eine Möglichkeit ist in 21 dargestellt. An dem dort gezeigten Ausgang 80 schlösse sich eine entsprechende weitergehende Auswerteeinheit an. Allgemein kann der Transistor 22 für eine Common-Source-, Common-Gate-Schaltung oder für Differenzverstärker, falls eine hohe Empfindlichkeit benötigt wird, verwendet werden.
  • Da Implantationen eventuell nicht so intensiv kontrolliert werden wie z. B. Gateoxide, kann die Steilheit bei diesen Schaltungen stark schwanken. Eine Sourcefolger-Implementierung weist eine geringere Schwankung auf, da – wenn eine ausreichend große Steilheit vorausgesetzt wird – die differentielle Spannungsverstärkung nicht empfindlich gegenüber derselben ist. Wie in 21 gezeigt ist, wird der durch den Kanal des JFET 22 fließende Strom seitens einer peripheren Schaltungsanordnung auf einen konstanten Wert eingestellt. Die Schaltung funktioniert ordnungsgemäß, solange sich der JFET 22 in Sättigung befindet und der Strom konstant gehalten wird. 22a, b zeigt die Funktionsweise des JFET.
  • Bei der Darstellung der Durchlasscharakteristik in 22a wird gezeigt, dass für eine konstante Vorspannung der Gate-Source-Strom Vgs so geregelt wird, dass er nicht schwankt, sodass lediglich eine geringfügige Empfindlichkeit gegenüber Vds vorliegt. Der Wert entspricht ungefähr der Abschnürspannung (Pinch-off-Spannung). Somit wäre es zum Zweck eines großen Dynamikbereichs günstig, die Abschnürspannung so zu gestalten, dass sie ungefähr gleich null ist. Eine ausreichend negative Vorspannung von Vgs würde den als Gate wirkenden p/n-Übergang in Durchlassrichtung betreiben, was zu vermeiden ist. Außerdem ist es interessant festzustellen, dass der JFET 22 für ein hohes Resetpotential an der Floating-Diffusion 18 bereits eine hohe Linearität aufweist. Dies gilt auch für kleine Signale. Für einen vergrabenen NMOS-Transistor mit einer negativen Schwellenspannung, der als Sourcefolger arbeitet, würde dieser Umstand Einschränkungen des Resetpotentials für die Floating-Diffusion bewirken. Dies ist bei der JFET-Implementierung nicht der Fall. Die in 22b dargestellte Ausgangscharakteristik gibt die Arbeitspunkteinstellung mit einer Stromquelle an. Der Ausgangswiderstand der letzteren und der Versorgungsstrom definieren den Arbeitspunkt. Da Vgs ungefähr konstant gehalten wird, sind die Ausgangscharakteristik und der Vorspannungsstrom für einen großen Spannungsbereich von Vds ungefähr gleich, falls der Drainstrom des JFET eine geringe Vds-Abhängigkeit bei Sättigung aufweist. Dies definiert den Ausgangsspannungshub, für den die Vorrichtung bei Sättigung arbeitet, oder, mit anderen Worten ausgedrückt, die Schaltung bietet eine hohe Linearität.
  • Offensichtlich wird eine geringe Abschnürspannung für den Betrieb eines Sourcefolgers als bedeutsam erachtet. Da der Spannungsbereich für Vgs durch die Diffusionsspannung Φj des Vorspannungs-p/n-Übergangs und der Abschnürspannung Vp begrenzt ist, kann dies für andere Verstärker anders sein. Falls die Dotierungskonzentration der n+-Vorspannungsdiffusion im Vergleich zu der n-Wanne, die den p-Kanal des JFET einbettet, hoch ist, kann man davon ausgehen, dass die Kanalmodulation lediglich durch den oberen p/n-Übergang vorgenommen wird. Eine vereinfachende Annahme eines abrupten Übergangs ergibt die folgende Gleichung für die Abschnürspannung:22
    Figure 00260001
    wobei q die Elementarladung ist, T die absolute Temperatur ist, k für die Boltzmann-Konstante steht, NA gleich der p-Kanal-Dotierungskonzentration, also von Kanal 40, ist, ND die n+-Dotierungskonzentration, also von Gebiet 52, ist, ni der intrinsischen Trägerkonzentration gleicht, a die Kanaltiefe darstellt und εSi die Dielektrizitätskonstante von Silizium ist. Da sinnvolle Dotierungskonzentrationen für den Kanal 40 geringer sein sollten als die n+-Donatorkonzentration, jedoch größer als die Konzentration der Wanne 26' bzw. 42, sollten Kanaltiefen von nur einigen hundert Nanometern gewählt werden, um eine niedrige Abschnürspannung zu erzielen. Dadurch ist eine Implantation an dem entfernten Ende der Prozessierung für einen JFET, der für einen Sourcefolger-Betrieb entworfen ist, prädestiniert.
  • Außerdem ist es interessant festzustellen, dass aus der 21 hervorgeht, dass im Gegensatz zu üblichen APS-Pixeln bei der Struktur keine Leiterbahn für eine positive Versorgungspannung benötigt wird. Der Füllfaktor kann daher durch Eliminierung der zugehörigen Verdrahtung vergrößert werden. Alternativ dazu kann der Raum dafür genutzt werden, breitere und mehr niederohmige Leiterbahnen anzuordnen, um Spannungsabfälle und parasitäres Koppeln zu vermeiden.
  • Ein exemplarisches Layout eines LDPD, das für einen 0,35 μm-CMOS-Prozess entworfen wurde, ermöglichte eine Pixelgröße von 13,34 × 40 μm2, was für viele Anwendungen ausreichend ist. Dabei wurden zwei Entleerungsgates an das Sammelgate senkrecht zu der Ladungsübertragungsrichtung 36 angelegt. Die Floating-Diffusion 18 ist anschließend über den p-Kanal erstreckt und für die Rücksetzung mit einem PMOS-Transistor kontaktiert worden. Für einen Zeilenauswahlschalter wurde ein NMOS-Transistor gewählt. Der Füllfaktor für dieses Pixel beträgt ungefähr 35%. Technologie-CAD-Simulation verifizierte die Herstellbarkeit der Vorrichtung und ihre Funktionsweise.
  • Es wurden also JFET-Strukturen gezeigt, die beispielsweise für PPDs und LDPDs implementiert werden können. Im Idealfall sind für CMOS-Prozesse, die bereits PPD- oder LDPD-Detektoren bieten, keine Modifikationen nötig. Die vorgeschlagene rauscharme Auslesestruktur wurde erläutert, worauf eine Erklärung dessen folgte, wie das Rauschen verringert wird. Es wurde beschrieben, wie Dotierungskonzentrationen und Vorrichtungsgeometrie entworfen werden können, um die beste Leistungsfähigkeit zu ergeben. Um die vorgeschlagene Auslesestruktur zu verifizieren, wurden Technologie-CAD-Simulationen durchgeführt, die eine Übereinstimmung mit der Theorie aufwiesen.
  • Obige Ausführungsbeispiele können verendet werden, um APS-Pixelstrukturen mit einem verbesserten Dynamikbereich zu erhalten, wie z. B. als Photodetektor bei hochentwickelten Bildsensoren wie beispielsweise Time-of-flight-Sensoren oder Bildsensoren für Automobilanwendungen. Erhalten wurde dies in einigen der obigen Ausführungsbeispiele durch eine verbesserte unipolare Auslesestruktur, die der weithin eingesetzten Sourcefolger-Auslese, die durch Anreicherungs-MOSFETs implementiert wird, überlegen ist. Sie liefert einen hohen Ausgangsspannungshub und geringes Rauschen und erfordert dabei keine zusätzlichen Verarbeitungsschritte. Die Auslesestruktur kann aus einem rauscharmen JFET bestehen, dessen Gates durch eine Floating-Diffusion gebildet werden, wodurch die Fähigkeit zu einer In-Pixel-Akkumulation bewahrt wird – was außerdem das Rauschverhalten verbessert. Diese Struktur übertrifft die Leistung einer einfachen In-Pixel-Implementierung eines JFET und eines Photodetektors in Bezug auf den notwendigen Flächenverbrauch und verbessert somit den Füllfaktor. Für Pixel mit einem Mittenabstand von mehreren Mikrometern ist diese Auslesestruktur ein guter Kompromiss zwischen benötigter Fläche, Ausgangsspannungshub und, was am wichtigsten ist, dem Rauschverhalten. Da zur Anwendung lediglich eine Masseverbindung benötigt wird, können außerdem zusätzlich Störungen des Füllfaktors und des Stromversorgungsnetzes wie beispielsweise ein Gleichspannungsabfall verbessert werden.
  • Präsentiert wurde eine rauscharme Auslesestruktur, die z. B. auf PPDs oder LDPDs anwendbar ist und die bei CMOS-Prozessen durch Hinzufügung keiner oder lediglich einiger weniger Prozessmodifikationen implementiert werden kann. Es wurde gezeigt, wie die vorgeschlagene Struktur Rauschen verringert und wie sie bei CMOS-Prozessen, die bezüglich einer Bilderfassung bereits eine Verbesserung aufweisen, verwirklicht werden kann. Es wurde auch dargestellt, wie eine derartige Auslesestruktur mit lediglich geringfügigen etwaigen Modifikationen bei einem CMOS-Prozess implementiert werden kann.
  • Obige Ausführungsbeispiele beschrieben somit unter anderem eine Halbleiterstruktur 10 mit einer Halbleiterschicht 12 eines ersten Leitfähigkeitstyps und einer photoempfindlichen Zone 14, die so ausgebildet ist, dass photogenerierte Ladungen erzeugt und in einem ersten Potentialtopf gesammelt werden können, wie z. B. in einer Akkumulationsphase. Dabei muss die photoempfindliche Zone 14 aber nicht notwendiger Weise, wie bei den vorhergehenden Ausführungsbeispielen, durch eine pn-Photodiode 16 im engeren Sinne gebildet sein, die ausgebildet ist, sodass photogenerierte Ladungen in dem ersten Potentialtopf 19 gesammelt werden können. Bei der PPD bildete die Sammlung der Ladungsträger in dem ersten Potentialtopf einen inhärent auftretenden Vorgang in der PPD und das Transfergate ermöglichte lediglich das Abfließen der gesammelten Ladungen, während bei der LDPD das Transfergate in der Nicht-Transfer-Phase den ersten Potentialtopf mitdefiniert. Allerdings kann es sich bei der photoempfindlichen Zone aber eben auch um ein Photogate oder Buried Photogate handeln.
  • Ferner umfasst die Halbleiterstruktur 10 ein in der Halbleiterschicht 12 gebildetes Gebiet 18 des zweiten, zu dem ersten komplementären Leitfähigkeitstyps zur Zwischenspeicherung der photogenerierten Ladungen in einem zweiten Potentialtopf, wie z. B. bis zu einer Auslesephase, die beispielsweise auf die Akkumulationsphase folgt. Ferner umfasst die Halbleiterstruktur 10 ein Transfergate 20 zwischen dem Gebiet 18 des zweiten Leitfähigkeitstyps und der photoempfindlichen Zone 14 zur Definition einer Potentialbarriere zwischen dem ersten und dem zweiten Potentialtopf in einer Nicht-Transfer-Phase und Aufhebung der Potentialbarriere zwischen dem ersten und dem zweiten Potentialtopf in einer Transferphase. In anderen Worten ausgedrückt ist an das Transfergate 20 zwischen dem Gebiet 18 des zweiten Leitfähigkeitstyps und der photoempfindlichen Zone 14 wahlweise ein erstes Potential anlegbar, so dass eine Potentialbarriere zwischen dem ersten und dem zweiten Potentialtopf definiert wird, und ein zweites, zu dem Ersten unterschiedliches Potential, so dass die Potentialbarriere zwischen dem ersten und dem zweiten Potentialtopf ausgehoben wird. Die Nicht-Transfer-Phase kann beispielsweise der Akkumulationsphase entsprechen, und die Transferphase beispielweise zwischen der Akkumulationsphase und der Auslesephase liegen. Die Transferphase kann aber auch während der Akkumulationsphase auftreten, so dass bei Aufhebung der Potentialbarriere direkt ausgelesen werden kann. Ferner umfasst die Halbleiterstruktur 10 eine Auslesestruktur zum Auslesen der zwischengespeicherten photogenerierten Ladungen, wie z. B. in der Auslesephase, wobei die Auslesestruktur einen JFET 22 umfasst, dessen Gate durch das Gebiet 18 des zweiten Leitfähigkeitstyps gebildet ist. Eine schematische Ansicht des Potentialverlaufs mit den Potentialtöpfen ist exemplarisch in gezeigt.
  • Dabei kann die Halbleiterstruktur die pn-Photodiode 16 einen in der Halbleiterschicht vergrabenen pn-Übergang 24 zwischen einer in der Halbleiterschicht 12 gebildeten Wanne 26, 26' des zweiten Leitfähigkeitstyps und einem umgebenden, angrenzenden Abschnitt der Halbleiterschicht 12 aufweisen. Die Wanne 26, 26' des zweiten Leitfähigkeitstyps in der photoempfindlichen Zone 14 an einer Vorderseite 28 der Halbleiterschicht 12 kann von einem schichtförmigen Halbleiterbereich 30 des ersten Leitfähigkeitstyps bedeckt sein, das eine höhere Dotierungskonzentration aufweist als die Halbleiterschicht 12 und 26, so dass der erste Potentialtopf von einer Isolationsschicht 32 an der Vorderseite 28 der Halbleiterschicht 12 beabstandet ist, über die das Transfergate 20 von der Halbleiterschicht 12 isoliert ist. Die Vorderseite muss dabei nicht der Seite der Bestrahlung entsprechen. Sie entspricht vielmehr der Seite der Strukturierung von Bauelementen. Zusätzlich oder alternativ kann das Gebiet 18 des zweiten Leitfähigkeitstyps eine höhere Dotierungskonzentration als die Wanne 26, 26' des zweiten Leitfähigkeitstyps aufweisen. Ebenfalls zusätzlich oder alternativ kann sich die Wanne 26 des zweiten Leitfähigkeitstyps bis unter das Transfergate 20 erstrecken, um dort an eine Wanne 34 des ersten Leitfähigkeitstyps mit einer höheren Dotierungskonzentration als einer Dotierungskonzentration der Halbleiterschicht 12 anzugrenzen, wobei in der Wanne 34 des ersten Leitfähigkeitstyps das Gebiet 18 des zweiten Leitfähigkeitstyps und der JFET 22 eingebettet sind. Der JFET 22 kann einen an das Gebiet des zweiten Leitfähigkeitstyps angrenzenden Kanalbereich 40 des ersten Leitfähigkeitstyps aufweisen, der in eine weitere Wanne 42 des zweiten Leitfähigkeitstyps eingebettet ist und einen Drain- 44 und einen Source-Anschluss 46 aufweist, um zusammen mit dem Gebiet 18 des zweiten Leitfähigkeitstyps den JFET 22 zu bilden. Dabei kann der Kanalbereich 40 des ersten Leitfähigkeitstyps lateral zu einer Driftstromrichtung 36 verlaufen, entlang der sich die photogenerierten Ladungen in der Transferphase von dem ersten Potentialtopf in den zweiten Potentialtopf bewegen.
  • Ferner ist es möglich, dass die Halbleiterstruktur die pn-Photodiode 16 einen in der Halbleiterschicht vergrabenen pn-Übergang 24 zwischen einer in der Halbleiterschicht 12 gebildeten Wanne 26, 26' des zweiten Leitfähigkeitstyps und einem umgebenden, angrenzenden Abschnitt der Halbleiterschicht 12 aufweist, wobei sich die Wanne 26' des zweiten Leitfähigkeitstyps bis zu dem Gebiet 18 des zweiten Leitfähigkeitstyps erstreckt und ein Dotierungsprofil aufweist, wonach eine Dotierungskonzentration der Wanne 26' des zweiten Leitfähigkeitstyps zum Gebiet 18 des zweiten Leitfähigkeitstyps hin ansteigt, aber kleiner als eine Dotierungskonzentration des Gebiets 18 des zweiten Leitfähigkeitstyps ist.
  • Entlang einer Driftstromrichtung 36, entlang der sich die photogenerierten Ladungen in der Transferphase von dem ersten Potentialtopf in den zweiten Potentialtopf bewegen, kann näher an dem ersten Potentialtopf ein Sammel-Gate 38 mit dem Transfergate 20 überlappend oder lateral angrenzend zu demselben angeordnet sein, um eine zum Transfergate 20 getrennte Potentialabsenkung und Potentialanhebung zwischen dem ersten Potentialtopf und dem zweiten Potentialtopf zu ermöglichen. Der JFET (22) kann einen an das Gebiet (18) des zweiten Leitfähigkeitstyps angrenzenden Kanalbereich (40) des ersten Leitfähigkeitstyps aufweisen, der in die Wanne (26') des zweiten Leitfähigkeitstyps eingebettet ist und einen Drain- und einen Source-Anschluss aufweist, um zusammen mit dem Gebiet des zweiten Leitfähigkeitstyps den JFET zu bilden. Alternativ ist es möglich, dass der JFET 22 einen an das Gebiet 18 des zweiten Leitfähigkeitstyps angrenzenden Kanalbereich 40 des ersten Leitfähigkeitstyps aufweist, wobei das Gebiet 18 des zweiten Leitfähigkeitstyps von einer Isolationsschicht 32, über die das Transfergate 20 von der Halbleiterschicht 12 isoliert ist, weiter beabstandet ist als ein gegenüber dem Gebiet 18 des zweiten Leitfähigkeitstyps weniger hoch dotiertes weiteres Gebiet 48 des zweiten Leitfähigkeitstyps, wobei der Kanalbereich 40 des ersten Leitfähigkeitstyps vertikal (d. h. im Seitenschnitt gesehen) zwischen dem Gebiet 18 des zweiten Leitfähigkeitstyps und dem weiteren Gebiet 48 des zweiten Leitfähigkeitstyps von einem Drain-Anschluss 44 des JFET 22 zu einem lateral von dem Drain-Anschluss 44 beabstandeten Source-Anschluss 46 des JFET 22 verläuft. Dabei können der Drain- und der Source-Anschluss des JFET einander lateral (d. h. in der Draufsicht gesehen) über das Gebiet des zweiten Leitfähigkeitstyps einander gegenüberliegen. Der Kanalbereich 40 des ersten Leitfähigkeitstyps kann lateral quer zu einer Driftstromrichtung 36 verlaufen, entlang der sich die photogenerierten Ladungen in der Transferphase von dem ersten Potentialtopf in den zweiten Potentialtopf bewegen.
  • Der JFET 22 kann einen an dem Gebiet 18 des zweiten Leitfähigkeitstyps vertikal und wirksam vorbeilaufenden Kanal 40a, 40b, 40c des ersten Leitfähigkeitstyps aufweisen, der sich zwischen einem Drain-Anschluss 44 des JFET und einem lateral von dem Drain-Anschluss 44 beabstandeten Source-Anschluss 46 des JFET erstreckt.
  • Der JFET 22 kann Teil einer Common-Source-, Common-Gate-, Common-Drain-Schaltung oder Teil der Eingangsstufe eines differentiellen Verstärkers sein.
  • Das Gebiet 18 des zweiten Leitfähigkeitstyps kann ferner über ein Reset-Gate 50 mit einem Versorgungspotentialanschluss koppelbar sein.
  • Die Halbleiterstruktur kann in CMOS realisiert sein.
  • Das photoaktive Gebiet kann mit mindestens einem Sammel-Gate 38 verknüpft sein, an welches sich mindestens ein Transfergate 20 anschließt, an welches das Gebiet 18 über eine JFET-Struktur 22 ausgelesen werden kann.
  • Die photoempfindliche Zone 14 und/oder ein Sammel-Gate 38 können über mehrere Transfergates 20 mit Gebieten 18 verbunden sein, welche mindestens zum Teil mit JFET-Auslesestrukturen 22 verbunden sind.
  • Hinsichtlich eines möglichen Verfahrens zum Herstellen einer solchen Halbleiterstruktur wurde oben beschrieben, dass es möglich ist, dass das Verfahren zur Erzeugung des Kanalbereichs des ersten Leitfähigkeitstyps eine Kanal-Schwellspannungs-Implantation, eine Drain-Extension-Implantation oder eine Halo-Implantation aufweist, oder zur Erzeugung des Drain- und Source-Anschlusses (44, 46) eine Implantation durch die Isolationsschicht (32) verwendet wird, oder zur Trennung der Diffusionen des Drain- und Source-Anschlusses (44, 46) LOCOS oder STI verwendet wird, oder zur Erzeugung der weiteren Wanne (42) des zweiten Leitfähigkeitstyps ein Implantationsprozessschritt zur Erzeugung der Wanne (26) des zweiten Leitfähigkeitstyps, ein Implantationsprozessschritt zur Erzeugung eines PMOSFETs oder ein Kanal-Schwellspannungs-Implantation-Prozessschritt verwendet wird. Insbesondere kann ein Verfahren zum Herstellen einer Halbleiterstruktur gemäß einem Ausführungsbeispiel in CMOS realisiert sein.
  • Ein Verfahren zum Betreiben einer Halbleiterstruktur 10 mit einer Halbleiterschicht 12 eines ersten Leitfähigkeitstyps, einer photoempfindlichen Zone 14, die durch eine in der Halbleiterschicht 12 gebildete PN-Photodiode 16 gebildet ist, die ausgebildet ist, photogenerierte Ladungen in einem ersten Potentialtopf zu sammeln, und einem in der Halbleiterschicht 12 gebildeten Gebiet 18 des zweiten Leitfähigkeitstyps zur Zwischenspeicherung der photogenerierten Ladungen bis zu einer Auslesephase in einem zweiten Potentialtopf, kann folgende Schritte aufweisen: Ansteuern eines Transfergates 20 zwischen dem Gebiet 18 des zweiten Leitfähigkeitstyps und der photoempfindlichen Zone 14, zur Definition einer Potentialbarriere zwischen dem ersten und dem zweiten Potentialtopf, wie z. B. in der Akkumulationsphase, und Aufhebung der Potentialbarriere zwischen dem ersten und dem zweiten Potentialtopf in einer Transferphase, die wie bereits erwähnt, zwischen der Akkumulationsphase und der Auslesephase liegen kann, aber auch mit der Akkumulationsphase zusammenfallen kann, um Akkumulation und Transfer gleichzeitig zu ermöglichen; und Auslesen der zwischengespeicherten photogenerierten Ladungen in der Auslesephase mittels eines JFETs 22, dessen Gate durch das Gebiet 18 des zweiten Leitfähigkeitstyps gebildet ist.
  • Literaturverzeichnis
    • [1] Durini, D., Spickermann, A., Mahdi, R., Brockherde, W., Vogt, H., Grabmaier, A., und Hosticka, B. J., „Lateral drift-field photodiode for low noise, high-speed, large photoactive-area CMOS imaging applications", Nuclear Instruments and Methods in Physics Research Section A. Accelerators, Spectrometers, Detectors and Associated Equipment 624, 470–475 (Dez. 2010).
    • [2] Mahdi, R., Fink, J., und Hosticka, B. J., „Lateral Drift-Field photodetector for high speed 0,35 μm CMOS imaging sensors based on non-uniform lateral doping profile: Design, theoretical concepts, and TCAD simulations", in [Research in Microelectronics and Electronics (PRIME), 2010 Conference on Ph. D], 1–4, IEEE (Juli 2010).
    • [3] Spickermann, A., Durini, D., Suss, A., Ulfig, W., Brockherde, W., Hosticka, B. J., Schwope, S., und Grabmaier, A., „CMOS 3D image sensor based on pulse modulated time-of-flight principle and intrinsic lateral drift-field photodiode pixels", in [ESSCIRC (ESSCIRC), 2011 Proceedings of the], 111–114, IEEE (Sept. 2011).
    • [4] Durini, D., Spickermann, A., Fink, J., Brockherde, W., Grabmaier, A., und Hosticka, B., „Experimental Comparison of Four Different, CMOS Pixel Architectures Used in Indirect Time-of-Flight Distance Measurement Sensors", in [2011 International Image Sensor Workshop (IISW)], IEEE (2011).
    • [5] Inoue, L, Nozaki, H., Yamashita, H., Yamaguchi, T., Ishiwata, H., Ihara, H., Miyagawa, R., Miura, H., Nakamura, N., Egawa, Y., und Matsunaga, Y., „New LV-BPD (low voltage buried photo-diode) for CMOS imager", in [Electron Devices Meeting, 1999. IEDM Technical Digest. International], 883–886, IEEE (1999).
    • [6] Inoue, L, Tanaka, N., Yamashita, II., Yamaguchi, T., Ishiwata, H., und Ihara, H., „Low-leakage-current and low-operating-voltage buried photodiode for a CMOS imager", IEEE Transactions on Electron Devices 50, 43–47 (Jan. 2003).
    • [7] Fossum, E. R., „Active Pixel Sensors: Are CCD's Dinosaurs?", in [Proceedings of SPIE (1990)], 1900, 2–14, SPIE (1993).
    • [8] Fossum, E. R., „Digital camera System on a chip", in [Micro, IEEE], 18, 8–15, IEEE (Mai/Juni 1998).
    • [9] Theuwissen, A., „CMOS image sensors: State-of-the-art and future perspectives", in [Solid State Circuits Conference, 2007. ESSCIRC 2007. 33rd European], 21–27, IEEE (Sept. 2007).
    • [10] Lustica, A., „CCD and CMOS image sensors in new HD cameras", in [ELMAR, 2011 Proceedings], 133–136, IEEE (Sept. 2011).
    • [11] Pain, B., Cunningham, T., Hancock, B., Wrigley, C., und Sun, C., „Excess noise and dark current mechanisms in CMOS imagers", in [IEEE Workshop on CCD and Advanced Image Sensor], 145–148 (Juni 2005).
    • [12] White, M. H., Lampe, D. R., Blaha, F. C., und Mack, I. A., „Characterization of surface channel CCD image arrays at low light levels", IEEE Journal of Solid-State Circuits 9, 1–12 (Feb. 1974).
    • [13] Kim, J., Hwang, S., Lee, J., Ko, J., Kim, Y., Ahn, J., Asaba, T., und Lee, Y., „Characterization and improvement of random noise in 1/3.2" UXGA CMOS image sensor with 2.8 um pixel using 0.13 um-Technology," in [Proc. IEEE Workshop CCDs Adv. Image Sens.], 149–152 (Juni 2005).
    • [14] Wang, X., Rao, P. R., Mierop, A., und Theuwissen, A. J., „Random telegraph signal in CMOS image sensor pixels", in [Electron Devices Meeting, 2006. IEDM '06. International], 1–4, IEEE (Dez. 2006).
    • [15] McWorther, A. L., 1/f noise and related surface effects in germanium, PhD thesis, MIT, Boston (1955).
    • [16] Martin-Gonthier, P. und Magnan, P., „Novel readout circuit architecture for CMOS image sensors minimizing RTS noise", IEEE Electron Device Letters 32, 776–778 (Juni 2011).
    • [17] Lahav, A., Veigner, D., Fenigstein, A., und Shiwalkar, A., „Optimization of random telegraph noise non uniformity in a CMOS pixel with a pinned-photodiode", in [Proc. Int. Image Sens. Workshop 2007], S. 230–234 (Juni 2007).
    • [18] Martin-Gonthier, P. and Magnan, P., „RTS noise impact in CMOS image sensors readout circuit", in [16th IEEE International Conference on Electronics, Circuits, and Systems, 2009. ICECS 2009], 928–931, IEEE (Dez. 2009).
    • [19] Martin-Gonthier, P., Havard, E., und Magnan, P., „Custom transistor layout design techniques for random telegraph signal noise reduction in CMOS image sensors", Electronics Letters 46, 1323–1324 (Sept. 2010).
    • [20] Saks, N. S. und Ancona, M. G., „Spatial uniformity of interface trap distribution in MOSFETs", IEEE Transaction on Electron Devices, 1057–1063 (Apr. 1990).
    • [21] Elewa, T., Kleveland, B., Cristoloveanu, S., Boukriss, B., und Chovet, A., „Detailed analysis of edge effects in SIMOX-MOS transistors", IEEE Transactions on Electron Devices, 874–882 (Apr. 1992).
    • [22] Sze, S. und Ng, K. K., [Physics of Semiconductor Devices], John Wiley & Sons, dritte Ausgabe
    • [23] Motchenbacher, C. D. und Connelly, J. A., [Low-Noise Electronic System Design], John Wiley & Sons.
    • [24] Vittoz, E. A., „MOS transistors operated in the lateral bipolar mode and their application in CMOS technology", IEEE Journal of Solid-State Circuits 18, 273–279 (Juni 1983).
    • [25] Roks, E., Centen, P. G., Sankaranarayanan, L., Slotboom, J. W., Bosiers, J. T., und Huinink, W. F., „A bipolar floating base detector (FBD) for CCD image sensors", in [IEDM '92], S. 109–112 (1992).
    • [26] Brewer, R. J., „A low noise CCD Output amplifier", in [Electron Devices Meeting, 1978 International], 24, 610–612, IEEE (1978).
    • [27] Brewer, R. J., „The low light level potential of a CCD imaging array", IEEE Transactions on Electron Devices 27, 401–405 (Feb. 1980).
    • [28] Roks, E., Centen, P. G., Bosiers, J. T., und Huinink, W. F., „The Double-Sided Floating-Surface detector: An enhanced Charge-Detection architecture for CCD image sensors", in [Solid State Device Research Conference, 1995. ESSDERC '95. Proceedings of the 25th European], 327–330, IEEE (Sept. 1995).
    • [29] Roks, E., Centen, P., Bosiers, J., and Huinink, W., „The Double-Sided Floating-Surface detector: An enhanced Charge-Detection architecture for CCD image sensors," Bd. 43, 1583–1591 (Sept. 1996).
    • [30] Matsunaga, Y., Oosawa, S., Iesaka, M., Manabe, S., Harada, N., und Suzuki, N., „A high sensitivity output, amplifier for CCD image sensor", in [Electron Devices Meeting, 1987 International], 33, 116–119, IEEE (1987).
    • [31] Yamashita, H., Y., M., und Iesaka, M., „A New High Sensitivity Photo-transistor for Area Image Sensors", in [Electron Devices Meeting, 1988. IEDM '88. Technical Digest., International], 78–81 (Dez. 1988).
    • [32] Wang, X., Snoeij, M. F., Rao, P. R., Mierop, A., und Theuwissen, A. J., „A CMOS image sensor with a Buried-Channel source follower", in [Solid-State Circuits Conference, 2008. ISSCC 2008. Digest of Technical Papers. IEEE International], 62–595, IEEE (Feb. 2008).
    • [33] Chen, Y., Wang, X., Mierop, A. J., und Theuwissen, A. J., „A CMOS image sensor with In-Pixel Buried-Channel source follower and optimized row selector", IEEE Transactions on Electron Devices 56, 2390–2397 (Nov. 2009).
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • US 4074302 [0010]
    • US 5357128 [0010]
    • US 5464997 [0010]
    • US 5593910 [0010]
    • US 5229630 [0010]
    • US 4984045 [0010]
    • US 5060070 [0010]
    • US 5712498 [0010]
    • DE 102009037596 A1 [0054]
    • DE 102009020218 B3 [0054]
  • Zitierte Nicht-Patentliteratur
    • Solid-State Imaging with Charge-Coupled Devices, A. J. Theuwissen, ISBN-10: 9048145430, 2010 [0007]
    • Characterization and improvement of random noise in 1/3.2” UXGA CMOS image sensor with 2.8 μm pixel using 0,13 μm-tecnology, J. Y. Kom et al., Proc. IEEE Workshop on Charge-Coupled Devices and Advanced Image Sensors, 2005 [0007]
    • Random Telegraph Signal in CMOS Image Sensor Pixels, X. Wang et al., IEDM Tech. Dig., 2006 [0007]
    • 1/f noise and related surface effects in germanium, A. L. McWorther, Thesis (Sc. D.) MIT, 1955 [0008]
    • Novel Readout Circuit Architecture for CMOS Image Sensors Minimizing RTS Noise, P. Martin-Gonthier et al., IEEE Electron Device Letters, 2011 [0008]
    • Optimization of Random Telegraph Noise Non Uniformity in a CMOS Pixel with a pinned-photodiode, A. Lahav et al., Proc. Int. Image Sens. Workshop 2007 [0009]
    • RTS Noise Impact in CMOS Image Sensors Readout Circuit, P. Martin-Gonthier et al., 16th IEEE International Conference on Electronics, Circuits, and Systems, 2009 [0009]
    • Custom transistor layout design techniques for random telegraph signal noise reduction in CMOS image sensors, P. Martin-Gonthier et al., Electronic Letters, 2010 [0009]
    • A CMOS Image Sensor with a Buried-Channel Source Follower, X. Wang et al., ISSCC 2008 [0009]
    • A CMOS Image Sensor With In-Pixel Buried-Channel Source Follower and Optimized Row Selector, Y. Chen et al., IEEE Transactions on Electron Devices, 2009 [0009]
    • Conductance of Ion-Implanted Buried-Channel MOS Transistors, W. Schemmert et al., Transactions on Electron Devices, 1976 [0009]
    • „A Low Noise CCD Output Amplifier” & ”The Low Light Level Potential of a CCD Imaging Array”, R. J. Brewer, International Electron Devices Meeting 1978 [0010]
    • „The Double-Sided Floating-Surface Detector: An Enhanced Charge-Detection Architecture for CCD Image Sensors”, E. Roks et al., ESSDERC 1995 [0010]
    • „The Double-Sided Floating-Surface Detector: An Enhanced Charge-Detection Architecture for CCD Image Sensors”, E. Roks et al., IEEE Transactions on Electron Devices 1996 [0010]
    • Paper „A Bipolar Floating Base Detector (FBD) For CCD Image Sensors”, E. Roks et al., IEDM '92 [0010]
    • „A High Sensitivity Output Amplifier for CCD Image Sensor”, Y. Matsunaga et al., International Electron Devices Meeting 1987 [0010]
    • Paper „A New high Sensitivity Photo-transistor for Area Image Sensors”, H. Yamashita et al., IEDM '88 [0010]
    • Detailed Analysis of Edge Effects in SIMOX-MOS Transistors, T. Elewa et al., IEEE Transactions of Electron Devices, 1992 [0045]
    • Spatial uniformity of interface trap distribution in MOSFETs, N. S. Saks et al., IEEE Transactions on Electron Devices 1990 [0045]
    • Physics of Semiconductor Devices, Third Edition, S. M. Sze et al, ISBN-10: 0471143235, 2007 [0045]
    • Low-Noise Electronic System Design, C. D. Motchenbacher, ISBN-10: 0471577421, 1993 [0045]

Claims (23)

  1. Halbleiterstruktur (10) mit einer Halbleiterschicht (12) eines ersten Leitfähigkeitstyps, einer photoempfindlichen Zone (14), die ausgebildet ist, sodass photogenerierte Ladungen in einem ersten Potentialtopf (19) gesammelt werden können; einem in der Halbleiterschicht (12) gebildeten Gebiet (18) des zweiten Leitfähigkeitstyps zur Zwischenspeicherung der photogenerierten Ladungen in einem zweiten Potentialtopf; einem Transfergate (20) zwischen dem Gebiet (18) des zweiten Leitfähigkeitstyps und der photoempfindlichen Zone (14) zur Definition einer Potentialbarriere (23) zwischen dem ersten und dem zweiten Potentialtopf in einer Nicht-Transfer-Phase und Aufhebung der Potentialbarriere (23) zwischen dem ersten und dem zweiten Potentialtopf in einer Transferphase; und einer Auslesestruktur zum Auslesen der zwischengespeicherten photogenerierten Ladungen, die einen JFET (22) umfasst, dessen Gate durch das Gebiet (18) des zweiten Leitfähigkeitstyps gebildet ist.
  2. Halbleiterstruktur gemäß Anspruch 1, bei der die Photoempfindliche Zone als Photogate oder Buried Photogate ausgeführt ist.
  3. Halbleiterstruktur gemäß Anspruch 1, bei der die Photoempfindliche Zone als eine pn-Photodiode (16) ausgebildet ist, die einen in der Halbleiterschicht (12) vergrabenen pn-Übergang (24) zwischen einer in der Halbleiterschicht (12) gebildeten Wanne (26, 26') des zweiten Leitfähigkeitstyps und einem umgebenden, angrenzenden Abschnitt der Halbleiterschicht (12) aufweist.
  4. Halbleiterstruktur gemäß Anspruch 3, bei der die Wanne (26, 26') des zweiten Leitfähigkeitstyps in der photoempfindlichen Zone (14) an einer Vorderseite (28) der Halbleiterschicht (12) von einem schichtförmigen Halbleiterbereich (30) des ersten Leitfähigkeitstyps bedeckt ist, der eine höhere Dotierungskonzentration aufweist als die Halbleiterschicht (12) und die Wanne (26, 26') des zweiten Leitfähigkeitstyps, so dass der erste Potentialtopf (19) von einer Isolationsschicht (32) an der Vorderseite (28) der Halbleiterschicht (12) beabstandet ist, über die das Transfergate (20) von der Halbleiterschicht (12) isoliert ist.
  5. Halbleiterstruktur gemäß Anspruch 3 oder 4, bei der das Gebiet (18) des zweiten Leitfähigkeitstyps eine höhere Dotierungskonzentration als die Wanne (26, 26') des zweiten Leitfähigkeitstyps aufweist.
  6. Halbleiterstruktur gemäß einem der Ansprüche 3 bis 5, bei der sich die Wanne (26) des zweiten Leitfähigkeitstyps bis unter das Transfergate (20) erstreckt, um dort an eine Wanne (34) des ersten Leitfähigkeitstyps mit einer höheren Dotierungskonzentration als einer Dotierungskonzentration der Halbleiterschicht (12) anzugrenzen, wobei in der Wanne (34) des ersten Leitfähigkeitstyps das Gebiet (18) des zweiten Leitfähigkeitstyps und der JFET (22) eingebettet sind.
  7. Halbleiterstruktur gemäß einem der Ansprüche 2 bis 6, bei der der JFET (22) einen an das Gebiet (18) des zweiten Leitfähigkeitstyps angrenzenden Kanalbereich (40) des ersten Leitfähigkeitstyps aufweist, der in eine weitere Wanne (42) des zweiten Leitfähigkeitstyps eingebettet ist und einen Drain- (44) und einen Source-Anschluss (46) aufweist, um zusammen mit dem Gebiet (18) des zweiten Leitfähigkeitstyps den JFET (22) zu bilden.
  8. Halbleiterstruktur gemäß Anspruch 7, bei der der Kanalbereich (40) des ersten Leitfähigkeitstyps lateral zu einer Driftstromrichtung (36) verläuft, entlang der sich die photogenerierten Ladungen in der Transferphase von dem ersten Potentialtopf (19) in den zweiten Potentialtopf bewegen.
  9. Halbleiterstruktur gemäß einem der Ansprüche 3 bis 5, bei der sich die Wanne (26') des zweiten Leitfähigkeitstyps bis zu dem Gebiet (18) des zweiten Leitfähigkeitstyps erstreckt und ein Dotierungsprofil aufweist, wonach eine Dotierungskonzentration der Wanne (26') des zweiten Leitfähigkeitstyps zum Gebiet (18) des zweiten Leitfähigkeitstyps hin ansteigt, aber kleiner als eine Dotierungskonzentration des Gebiets (18) des zweiten Leitfähigkeitstyps ist.
  10. Halbleiterstruktur gemäß Ansprüchen 2–9, bei der entlang einer Driftstromrichtung (36), entlang der sich die photogenerierten Ladungen in der Transferphase von dem ersten Potentialtopf (19) in den zweiten Potentialtopf bewegen, näher an dem ersten Potentialtopf ein Sammel-Gate (38) mit dem Transfergate (20) überlappend oder lateral angrenzend zu demselben angeordnet ist, um eine zum Transfergate (20) getrennte Potentialabsenkung und Potentialanhebung zwischen dem ersten Potentialtopf (19) und dem zweiten Potentialtopf (21) zu ermöglichen.
  11. Halbleiterstruktur gemäß einem der Ansprüche 3 bis 5, und 9, bei dem der JFET (22) einen an das Gebiet (18) des zweiten Leitfähigkeitstyps angrenzenden Kanalbereich (40) des ersten Leitfähigkeitstyps aufweist, der in die Wanne (26') des zweiten Leitfähigkeitstyps eingebettet ist und einen Drain- und einen Source-Anschluss aufweist, um zusammen mit dem Gebiet (18) des zweiten Leitfähigkeitstyps den JFET (22) zu bilden.
  12. Halbleiterstruktur gemäß einem der Ansprüche 3 bis 5 und 9, bei der der JFET (22) einen an das Gebiet (18) des zweiten Leitfähigkeitstyps angrenzenden Kanalbereich (40) des ersten Leitfähigkeitstyps aufweist, wobei das Gebiet (18) des zweiten Leitfähigkeitstyps von einer Isolationsschicht (32), über die das Transfergate (20) von der Halbleiterschicht (12) isoliert ist, weiter beabstandet ist als ein gegenüber dem Gebiet (18) des zweiten Leitfähigkeitstyps weniger hoch dotiertes weiteres Gebiet (48) des zweiten Leitfähigkeitstyps, wobei der Kanalbereich (40) des ersten Leitfähigkeitstyps vertikal (d. h. im Seitenschnitt gesehen) zwischen dem Gebiet (18) des zweiten Leitfähigkeitstyps und dem weiteren Gebiet (48) des zweiten Leitfähigkeitstyps von einem Drain-Anschluss (44) des JFET (22) zu einem lateral von dem Drain-Anschluss (44) beabstandeten Source-Anschluss (46) des JFET (22) verläuft.
  13. Halbleiterstruktur gemäß Anspruch 12, bei dem der Drain- und der Source-Anschluss (44, 46) des JFET einander lateral (d. h. in der Draufsicht gesehen) über das Gebiet (18) des zweiten Leitfähigkeitstyps einander gegenüberliegen.
  14. Halbleiterstruktur gemäß einem der Ansprüche 11 bis 13, bei der der Kanalbereich (40) des ersten Leitfähigkeitstyps lateral quer zu einer Driftstromrichtung (36) verläuft, entlang der sich die photogenerierten Ladungen in der Transferphase von dem ersten Potentialtopf in den zweiten Potentialtopf bewegen.
  15. Halbleiterstruktur gemäß einem der vorhergehenden Ansprüche, bei dem der JFET (22) einen an dem Gebiet (18) des zweiten Leitfähigkeitstyps vertikal und wirksam vorbeilaufenden Kanal (40a, 40b, 40c) des ersten Leitfähigkeitstyps aufweist, der sich zwischen einem Drain-Anschluss (44) des JFET und einem lateral von dem Drain-Anschluss (44) beabstandeten Source-Anschluss (46) des JFET erstreckt.
  16. Halbleiterstruktur gemäß einem der vorhergehenden Ansprüche, bei dem der JFET (22) Teil einer Common-Source-, Common-Gate-, Common-Drain-Schaltung oder Teil der Eingangsstufe eines differentiellen Verstärkers ist.
  17. Halbleiterstruktur gemäß einem der vorhergehenden Ansprüche, bei dem das Gebiet (18) der zweiten Leitfähigkeitstyps ferner über ein Reset-Gate (50) mit einem Versorgungspotentialanschluss (54) koppelbar ist.
  18. Halbleiterstruktur gemäß einem der vorhergehenden Ansprüche, wobei die Halbleiterstruktur in CMOS realisiert ist.
  19. Halbleiterstruktur gemäß einem der Ansprüche 1 bis 7, bei der die photoempfindliche Zone (14) mit mindestens einem Sammel-Gate (38) verknüpft ist, an welches mindestens ein Transfergate (20) anschließt, an welchem ein Gebiet (18) über eine JFET-Struktur (22) ausgelesen werden kann.
  20. Halbleiterstruktur gemäß einem der vorhergehenden Ansprüche, wobei die photoempfindliche Zone (14) und/oder ein Sammel-Gate (38) über mehrere Transfergates (20) mit mehreren Gebieten (18) verbinbar sind, welche mindestens zum Teil mit JFET-Auslesestrukturen (22) verknüpft sind.
  21. Verfahren zum Herstellen einer Halbleiterstruktur gemäß einem der vorhergehenden Ansprüche, wobei bei dem Verfahren zur Erzeugung des Kanalbereichs des ersten Leitfähigkeitstyps eine Kanal-Schwellspannungs-Implantation, eine Drain-Extension-Implantation oder einen Halo-Implantation verwendet wird, oder zur Erzeugung des Drain- und Source-Anschlusses (44, 46) eine Implantation durch die Isolationsschicht (32) verwendet wird, zur Trennung der Diffusionen des Drain- und Source-Anschlusses (44, 46) LOCOS oder STI verwendet wird, zur Erzeugung der weiteren Wanne (42) des zweiten Leitfähigkeitstyps ein Implantationsprozessschritt zur Erzeugung der Wanne (26) des zweiten Leitfähigkeitstyps, ein Implantationsprozessschritt zur Erzeugung eines PMOSFETs oder ein Kanal-Schwellspannungs-Implantation-Prozessschritt verwendet wird.
  22. Verfahren zum Herstellen einer Halbleiterstruktur gemäß einem der vorhergehenden Ansprüche, wobei das Verfahren in CMOS realisiert ist.
  23. Verfahren zum Betreiben einer Halbleiterstruktur (10) mit einer Halbleiterschicht (12) eines ersten Leitfähigkeitstyps, einer photoempfindlichen Zone (14), die ausgebildet ist, so dass photogenerierte Ladungen in einem ersten Potentialtopf gesammelt werden können, und einem in der Halbleiterschicht (12) gebildeten Gebiet (18) des zweiten Leitfähigkeitstyps zur Zwischenspeicherung der photogenerierten Ladungen in einem zweiten Potentialtopf, mit Ansteuern eines Transfergates (20) zwischen dem Gebiet (18) des zweiten Leitfähigkeitstyps und der photoempfindlichen Zone (14), zur Definition einer Potentialbarriere zwischen dem ersten und dem zweiten Potentialtopf in einer Nicht-Transfer-Phase und Aufhebung der Potentialbarriere zwischen dem ersten und dem zweiten Potentialtopf in einer Transferphase; und Auslesen der zwischengespeicherten photogenerierten Ladungen mittels eines JFETs (22), dessen Gate durch das Gebiet (18) des zweiten Leitfähigkeitstyps gebildet ist.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2924463A1 (de) * 2014-03-25 2015-09-30 ELMOS Semiconductor AG Sensorsystem zur Erkennung der Eigenschaften einer Übertragungsstrecke
DE102015002282A1 (de) 2014-05-09 2015-11-12 Elmos Semiconductor Aktiengesellschaft Vorrichtung und Verfahren zum insbesondere dreidimensionalen optischen Scannen und Vermessen von Objekten und zur Objekterkennung mittels Lichtlaufzeitmessung
DE102016108496A1 (de) 2016-03-01 2017-09-07 Elmos Semiconductor Aktiengesellschaft Optische Laufzeitmessung nach einem ein- oder zweistufigen Delta-Sigma-Verfahren und zugehörige Vorrichtung
WO2017148772A1 (de) 2016-03-01 2017-09-08 Elmos Semiconductur Aktiengesellschaft Vorrichtung zur wandlung einer zeitlichen verzögerung eines zwischen einem sender und einem empfänger übertragenen signals

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014101195A1 (de) * 2014-01-31 2015-08-06 Huf Hülsbeck & Fürst Gmbh & Co. Kg Montagemodul für ein Kraftfahrzeug
GB2524044B (en) * 2014-03-12 2019-03-27 Teledyne E2V Uk Ltd CMOS Image sensor
US10553633B2 (en) * 2014-05-30 2020-02-04 Klaus Y.J. Hsu Phototransistor with body-strapped base
KR102585730B1 (ko) 2014-08-08 2023-10-10 퀀텀-에스아이 인코포레이티드 수신된 광자들의 시간 비닝을 위한 집적 디바이스
JP2016051812A (ja) * 2014-08-29 2016-04-11 キヤノン株式会社 接合型電界効果トランジスタの製造方法、半導体装置の製造方法、撮像装置の製造方法、接合型電界効果トランジスタ及び撮像装置
JP6399301B2 (ja) * 2014-11-25 2018-10-03 セイコーエプソン株式会社 固体撮像装置およびその製造方法
US9595519B2 (en) * 2015-03-19 2017-03-14 The United States Of America As Represented By The Secretary Of The Navy Combination metal oxide semi-conductor field effect transistor (MOSFET) and junction field effect transistor (JFET) operable for modulating current voltage response or mitigating electromagnetic or radiation interference effects by altering current flow through the MOSFETs semi-conductive channel region (SCR)
AU2017219894B2 (en) 2016-02-17 2021-12-09 Tesseract Health, Inc. Sensor and device for lifetime imaging and detection applications
WO2018119347A1 (en) 2016-12-22 2018-06-28 Quantum-Si Incorporated Integrated photodetector with direct binning pixel
CA3108295A1 (en) 2018-06-22 2019-12-26 Quantum-Si Incorporated Integrated photodetector with charge storage bin of varied detection time
TWI691098B (zh) * 2018-11-19 2020-04-11 力晶積成電子製造股份有限公司 影像感測器及其製造方法
CN112018133B (zh) * 2019-05-31 2023-06-06 宁波飞芯电子科技有限公司 半导体元件、半导体元件制备方法以及固态成像装置
DE102021100931A1 (de) 2020-03-10 2021-09-16 Elmos Semiconductor Se Verfahren zur Herstellung eines Pixels für ein bildgebendes Lichtlaufzeitmesssystem mit einer verbesserten Fertigungsausbeute
CN114695399B (zh) * 2020-12-31 2023-06-09 武汉市聚芯微电子有限责任公司 一种飞行时间像素单元及图像传感器

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4074302A (en) 1975-06-26 1978-02-14 U.S. Philips Corporation Bulk channel charge coupled semiconductor devices
US4984045A (en) 1987-07-13 1991-01-08 Kabushiki Kaisha Toshiba Output sensor of charge transfer device
US5060070A (en) 1989-05-25 1991-10-22 Nippon Hoso Kyokai Solid state image sensor having low and high level signal component detectors
US5229630A (en) 1990-10-12 1993-07-20 Sony Corporation Charge transfer and/or amplifying device of low noise to detect signal charges at a high conversion efficiency
US5357128A (en) 1993-08-27 1994-10-18 Goldstar Electron Co., Ltd. Charge detecting device
US5464997A (en) 1994-04-01 1995-11-07 Sharp Kabushiki Kaisha Charge detection device, a method for producing the same, and a charge transfer and detection apparatus including such a charge detection device
US5712498A (en) 1996-08-26 1998-01-27 Massachusetts Institute Of Technology Charge modulation device
US6046466A (en) * 1997-09-12 2000-04-04 Nikon Corporation Solid-state imaging device
US20010000068A1 (en) * 1997-09-02 2001-03-29 Tadao Isogai Photoelectric conversion devices and photoelectric conversion apparatus employing the same
US20050156264A1 (en) * 2004-01-05 2005-07-21 Seiko Epson Corporation Solid image pickup apparatus
US20050194655A1 (en) * 2004-01-05 2005-09-08 Seiko Epson Corporation Solid-state imaging device
DE102009020218B3 (de) 2009-05-07 2011-01-13 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Detektor und Verfahren zum Detektieren elektromagnetischer Strahlung und Computerprogramm zur Durchführung des Verfahrens
DE102009037596A1 (de) 2009-08-14 2011-05-12 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Konzept zur optischen Abstandsmessung

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5739562A (en) * 1995-08-01 1998-04-14 Lucent Technologies Inc. Combined photogate and photodiode active pixel image sensor
US20050274988A1 (en) * 2004-06-01 2005-12-15 Hong Sungkwon C Imager with reflector mirrors
JP4586452B2 (ja) * 2004-08-03 2010-11-24 株式会社ニコン 固体撮像装置
US7804113B2 (en) * 2006-09-08 2010-09-28 Sarnoff Corporation Anti-blooming structures for back-illuminated imagers
KR100851495B1 (ko) * 2007-05-14 2008-08-08 매그나칩 반도체 유한회사 Ｊｆｅｔ 및 수직적으로 집적된 리셋 다이오드를 갖는이미지 센서의 소형 픽셀

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4074302A (en) 1975-06-26 1978-02-14 U.S. Philips Corporation Bulk channel charge coupled semiconductor devices
US4984045A (en) 1987-07-13 1991-01-08 Kabushiki Kaisha Toshiba Output sensor of charge transfer device
US5060070A (en) 1989-05-25 1991-10-22 Nippon Hoso Kyokai Solid state image sensor having low and high level signal component detectors
US5229630A (en) 1990-10-12 1993-07-20 Sony Corporation Charge transfer and/or amplifying device of low noise to detect signal charges at a high conversion efficiency
US5357128A (en) 1993-08-27 1994-10-18 Goldstar Electron Co., Ltd. Charge detecting device
US5593910A (en) 1994-04-01 1997-01-14 Sharp Kabushiki Kaisha Charge detection device, a method for producing the same, and a charge transfer and detection apparatus including such a charge detection device
US5464997A (en) 1994-04-01 1995-11-07 Sharp Kabushiki Kaisha Charge detection device, a method for producing the same, and a charge transfer and detection apparatus including such a charge detection device
US5712498A (en) 1996-08-26 1998-01-27 Massachusetts Institute Of Technology Charge modulation device
US20010000068A1 (en) * 1997-09-02 2001-03-29 Tadao Isogai Photoelectric conversion devices and photoelectric conversion apparatus employing the same
US6046466A (en) * 1997-09-12 2000-04-04 Nikon Corporation Solid-state imaging device
US20050156264A1 (en) * 2004-01-05 2005-07-21 Seiko Epson Corporation Solid image pickup apparatus
US20050194655A1 (en) * 2004-01-05 2005-09-08 Seiko Epson Corporation Solid-state imaging device
DE102009020218B3 (de) 2009-05-07 2011-01-13 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Detektor und Verfahren zum Detektieren elektromagnetischer Strahlung und Computerprogramm zur Durchführung des Verfahrens
DE102009037596A1 (de) 2009-08-14 2011-05-12 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Konzept zur optischen Abstandsmessung

Non-Patent Citations (54)

* Cited by examiner, † Cited by third party
Title
"A High Sensitivity Output Amplifier for CCD Image Sensor", Y. Matsunaga et al., International Electron Devices Meeting 1987
"A Low Noise CCD Output Amplifier" & "The Low Light Level Potential of a CCD Imaging Array", R. J. Brewer, International Electron Devices Meeting 1978
"The Double-Sided Floating-Surface Detector: An Enhanced Charge-Detection Architecture for CCD Image Sensors", E. Roks et al., ESSDERC 1995
"The Double-Sided Floating-Surface Detector: An Enhanced Charge-Detection Architecture for CCD Image Sensors", E. Roks et al., IEEE Transactions on Electron Devices 1996
1/f noise and related surface effects in germanium, A. L. McWorther, Thesis (Sc. D.) MIT, 1955
A CMOS Image Sensor with a Buried-Channel Source Follower, X. Wang et al., ISSCC 2008
A CMOS Image Sensor With In-Pixel Buried-Channel Source Follower and Optimized Row Selector, Y. Chen et al., IEEE Transactions on Electron Devices, 2009
Brewer, R. J., "A low noise CCD Output amplifier", in [Electron Devices Meeting, 1978 International], 24, 610-612, IEEE (1978)
Brewer, R. J., "The low light level potential of a CCD imaging array", IEEE Transactions on Electron Devices 27, 401-405 (Feb. 1980)
Characterization and improvement of random noise in 1/3.2" UXGA CMOS image sensor with 2.8 mum pixel using 0,13 mum-tecnology, J. Y. Kom et al., Proc. IEEE Workshop on Charge-Coupled Devices and Advanced Image Sensors, 2005
Chen, Y., Wang, X., Mierop, A. J., und Theuwissen, A. J., "A CMOS image sensor with In-Pixel Buried-Channel source follower and optimized row selector", IEEE Transactions on Electron Devices 56, 2390-2397 (Nov. 2009)
Conductance of Ion-Implanted Buried-Channel MOS Transistors, W. Schemmert et al., Transactions on Electron Devices, 1976
Custom transistor layout design techniques for random telegraph signal noise reduction in CMOS image sensors, P. Martin-Gonthier et al., Electronic Letters, 2010
Detailed Analysis of Edge Effects in SIMOX-MOS Transistors, T. Elewa et al., IEEE Transactions of Electron Devices, 1992
Durini, D., Spickermann, A., Fink, J., Brockherde, W., Grabmaier, A., und Hosticka, B., "Experimental Comparison of Four Different, CMOS Pixel Architectures Used in Indirect Time-of-Flight Distance Measurement Sensors", in [2011 International Image Sensor Workshop (IISW)], IEEE (2011)
Durini, D., Spickermann, A., Mahdi, R., Brockherde, W., Vogt, H., Grabmaier, A., und Hosticka, B. J., "Lateral drift-field photodiode for low noise, high-speed, large photoactive-area CMOS imaging applications", Nuclear Instruments and Methods in Physics Research Section A. Accelerators, Spectrometers, Detectors and Associated Equipment 624, 470-475 (Dez. 2010)
Elewa, T., Kleveland, B., Cristoloveanu, S., Boukriss, B., und Chovet, A., "Detailed analysis of edge effects in SIMOX-MOS transistors", IEEE Transactions on Electron Devices, 874-882 (Apr. 1992)
Fossum, E. R., "Active Pixel Sensors: Are CCD's Dinosaurs?", in [Proceedings of SPIE (1990)], 1900, 2-14, SPIE (1993)
Fossum, E. R., "Digital camera System on a chip", in [Micro, IEEE], 18, 8-15, IEEE (Mai/Juni 1998)
Inoue, L, Nozaki, H., Yamashita, H., Yamaguchi, T., Ishiwata, H., Ihara, H., Miyagawa, R., Miura, H., Nakamura, N., Egawa, Y., und Matsunaga, Y., "New LV-BPD (low voltage buried photo-diode) for CMOS imager", in [Electron Devices Meeting, 1999. IEDM Technical Digest. International], 883-886, IEEE (1999)
Inoue, L, Tanaka, N., Yamashita, II., Yamaguchi, T., Ishiwata, H., und Ihara, H., "Low-leakage-current and low-operating-voltage buried photodiode for a CMOS imager", IEEE Transactions on Electron Devices 50, 43-47 (Jan. 2003)
Kim, J., Hwang, S., Lee, J., Ko, J., Kim, Y., Ahn, J., Asaba, T., und Lee, Y., "Characterization and improvement of random noise in 1/3.2" UXGA CMOS image sensor with 2.8 um pixel using 0.13 um-Technology," in [Proc. IEEE Workshop CCDs Adv. Image Sens.], 149-152 (Juni 2005)
Lahav, A., Veigner, D., Fenigstein, A., und Shiwalkar, A., "Optimization of random telegraph noise non uniformity in a CMOS pixel with a pinned-photodiode", in [Proc. Int. Image Sens. Workshop 2007], S. 230-234 (Juni 2007)
Low-Noise Electronic System Design, C. D. Motchenbacher, ISBN-10: 0471577421, 1993
Lustica, A., "CCD and CMOS image sensors in new HD cameras", in [ELMAR, 2011 Proceedings], 133-136, IEEE (Sept. 2011)
Mahdi, R., Fink, J., und Hosticka, B. J., "Lateral Drift-Field photodetector for high speed 0,35 mum CMOS imaging sensors based on non-uniform lateral doping profile: Design, theoretical concepts, and TCAD simulations", in [Research in Microelectronics and Electronics (PRIME), 2010 Conference on Ph. D], 1-4, IEEE (Juli 2010)
Martin-Gonthier, P. and Magnan, P., "RTS noise impact in CMOS image sensors readout circuit", in [16th IEEE International Conference on Electronics, Circuits, and Systems, 2009. ICECS 2009], 928-931, IEEE (Dez. 2009)
Martin-Gonthier, P. und Magnan, P., "Novel readout circuit architecture for CMOS image sensors minimizing RTS noise", IEEE Electron Device Letters 32, 776-778 (Juni 2011)
Martin-Gonthier, P., Havard, E., und Magnan, P., "Custom transistor layout design techniques for random telegraph signal noise reduction in CMOS image sensors", Electronics Letters 46, 1323-1324 (Sept. 2010)
Matsunaga, Y., Oosawa, S., Iesaka, M., Manabe, S., Harada, N., und Suzuki, N., "A high sensitivity output, amplifier for CCD image sensor", in [Electron Devices Meeting, 1987 International], 33, 116-119, IEEE (1987)
McWorther, A. L., 1/f noise and related surface effects in germanium, PhD thesis, MIT, Boston (1955)
Motchenbacher, C. D. und Connelly, J. A., [Low-Noise Electronic System Design], John Wiley & Sons
Novel Readout Circuit Architecture for CMOS Image Sensors Minimizing RTS Noise, P. Martin-Gonthier et al., IEEE Electron Device Letters, 2011
Optimization of Random Telegraph Noise Non Uniformity in a CMOS Pixel with a pinned-photodiode, A. Lahav et al., Proc. Int. Image Sens. Workshop 2007
Pain, B., Cunningham, T., Hancock, B., Wrigley, C., und Sun, C., "Excess noise and dark current mechanisms in CMOS imagers", in [IEEE Workshop on CCD and Advanced Image Sensor], 145-148 (Juni 2005)
Paper "A Bipolar Floating Base Detector (FBD) For CCD Image Sensors", E. Roks et al., IEDM '92
Paper "A New high Sensitivity Photo-transistor for Area Image Sensors", H. Yamashita et al., IEDM '88
Physics of Semiconductor Devices, Third Edition, S. M. Sze et al, ISBN-10: 0471143235, 2007
Random Telegraph Signal in CMOS Image Sensor Pixels, X. Wang et al., IEDM Tech. Dig., 2006
Roks, E., Centen, P. G., Bosiers, J. T., und Huinink, W. F., "The Double-Sided Floating-Surface detector: An enhanced Charge-Detection architecture for CCD image sensors", in [Solid State Device Research Conference, 1995. ESSDERC '95. Proceedings of the 25th European], 327-330, IEEE (Sept. 1995)
Roks, E., Centen, P. G., Sankaranarayanan, L., Slotboom, J. W., Bosiers, J. T., und Huinink, W. F., "A bipolar floating base detector (FBD) for CCD image sensors", in [IEDM '92], S. 109-112 (1992)
Roks, E., Centen, P., Bosiers, J., and Huinink, W., "The Double-Sided Floating-Surface detector: An enhanced Charge-Detection architecture for CCD image sensors," Bd. 43, 1583-1591 (Sept. 1996)
RTS Noise Impact in CMOS Image Sensors Readout Circuit, P. Martin-Gonthier et al., 16th IEEE International Conference on Electronics, Circuits, and Systems, 2009
Saks, N. S. und Ancona, M. G., "Spatial uniformity of interface trap distribution in MOSFETs", IEEE Transaction on Electron Devices, 1057-1063 (Apr. 1990)
Solid-State Imaging with Charge-Coupled Devices, A. J. Theuwissen, ISBN-10: 9048145430, 2010
Spatial uniformity of interface trap distribution in MOSFETs, N. S. Saks et al., IEEE Transactions on Electron Devices 1990
Spickermann, A., Durini, D., Suss, A., Ulfig, W., Brockherde, W., Hosticka, B. J., Schwope, S., und Grabmaier, A., "CMOS 3D image sensor based on pulse modulated time-of-flight principle and intrinsic lateral drift-field photodiode pixels", in [ESSCIRC (ESSCIRC), 2011 Proceedings of the], 111-114, IEEE (Sept. 2011)
Sze, S. und Ng, K. K., [Physics of Semiconductor Devices], John Wiley & Sons, dritte Ausgabe
Theuwissen, A., "CMOS image sensors: State-of-the-art and future perspectives", in [Solid State Circuits Conference, 2007. ESSCIRC 2007. 33rd European], 21-27, IEEE (Sept. 2007)
Vittoz, E. A., "MOS transistors operated in the lateral bipolar mode and their application in CMOS technology", IEEE Journal of Solid-State Circuits 18, 273-279 (Juni 1983)
Wang, X., Rao, P. R., Mierop, A., und Theuwissen, A. J., "Random telegraph signal in CMOS image sensor pixels", in [Electron Devices Meeting, 2006. IEDM '06. International], 1-4, IEEE (Dez. 2006)
Wang, X., Snoeij, M. F., Rao, P. R., Mierop, A., und Theuwissen, A. J., "A CMOS image sensor with a Buried-Channel source follower", in [Solid-State Circuits Conference, 2008. ISSCC 2008. Digest of Technical Papers. IEEE International], 62-595, IEEE (Feb. 2008)
White, M. H., Lampe, D. R., Blaha, F. C., und Mack, I. A., "Characterization of surface channel CCD image arrays at low light levels", IEEE Journal of Solid-State Circuits 9, 1-12 (Feb. 1974)
Yamashita, H., Y., M., und Iesaka, M., "A New High Sensitivity Photo-transistor for Area Image Sensors", in [Electron Devices Meeting, 1988. IEDM '88. Technical Digest., International], 78-81 (Dez. 1988)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2924463A1 (de) * 2014-03-25 2015-09-30 ELMOS Semiconductor AG Sensorsystem zur Erkennung der Eigenschaften einer Übertragungsstrecke
DE102015002282A1 (de) 2014-05-09 2015-11-12 Elmos Semiconductor Aktiengesellschaft Vorrichtung und Verfahren zum insbesondere dreidimensionalen optischen Scannen und Vermessen von Objekten und zur Objekterkennung mittels Lichtlaufzeitmessung
DE102015002283A1 (de) 2014-05-09 2015-11-12 Elmos Semiconductor Aktiengesellschaft Vorrichtung und Verfahren zum insbesondere dreidimensionalen optischen Scannen und Vermessen von Objekten und zur Objekterkennung mittels Lichtlaufzeitmessung und objektabhängiger Ortsauflösung mehrerer verschiedener Einzelscanner
DE102015002271A1 (de) 2014-05-09 2015-11-26 Elmos Semiconductor Aktiengesellschaft Vorrichtung und Verfahren zum insbesondere dreidimensionalen optischen Scannen und Vermessen von Objekten und zur Objekterkennung mittels Lichtlaufzeitmessung
DE102015002270A1 (de) 2014-05-09 2015-11-26 Elmos Semiconductor Aktiengesellschaft Vorrichtung und Verfahren zum insbesondere dreidimensionalen optischen Scannen, Vermessen und Klassifizieren von Objekten und zur Objekterkennung mittels Lichtlaufzeitmessung
DE102015002283B4 (de) 2014-05-09 2023-01-19 Elmos Semiconductor Se Vorrichtung zum insbesondere dreidimensionalen optischen Scannen und Vermessen von Objekten und zur Objekterkennung mittels Lichtlaufzeitmessung und objektabhängiger Ortsauflösung mehrerer verschiedener Einzelscanner
DE102016108496A1 (de) 2016-03-01 2017-09-07 Elmos Semiconductor Aktiengesellschaft Optische Laufzeitmessung nach einem ein- oder zweistufigen Delta-Sigma-Verfahren und zugehörige Vorrichtung
WO2017148772A1 (de) 2016-03-01 2017-09-08 Elmos Semiconductur Aktiengesellschaft Vorrichtung zur wandlung einer zeitlichen verzögerung eines zwischen einem sender und einem empfänger übertragenen signals
US11187792B2 (en) 2016-03-01 2021-11-30 Elmos Semiconductor Se Device for converting a temporal delay of a signal transmitted between a transmitter and a receiver

Also Published As

Publication number Publication date
US9165972B2 (en) 2015-10-20
US20130270610A1 (en) 2013-10-17
DE102012206089B4 (de) 2017-02-02

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