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Generell betrifft die vorliegende Erfindung die Herstellung modernster integrierter Schaltungen mit Transistoren, die Gatestrukturen mit einem Gatedielektrikumsmaterial mit großem ε enthalten.
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Die Herstellung moderner integrierter Schaltungen, etwa von CPUs, Speicherbauelementen, ASICs (anwendungsspezifischen integrierten Schaltungen) und dergleichen macht es erforderlich, dass eine große Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau hergestellt wird. In einer großen Fülle von integrierten Schaltungen sind Feldeffekttransistoren eine wichtige Art an Schaltungselementen, die im Wesentlichen das Leistungsverhalten der integrierten Schaltungen bestimmen. Generell wird eine Vielzahl an Prozesstechnologien aktuell eingesetzt, um Feldeffekttransistoren herzustellen, wobei für viele Arten komplexer Schaltungen die CMOS-Technologie eine der vielversprechendsten Vorgehensweisen ist auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche aus stark dotierten Gebieten, die als Drain- und Sourcegebiete bezeichnet werden, und einem leicht dotierten oder nicht dotierten Gebiet, gebildet sind, etwa einem Kanalgebiet, das benachbart zu den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor ist die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt u. a. von der Beweglichkeit der Ladungsträger in dem Kanalgebiet ab.
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Die stetige Verringerung kritischer Abmessungen von Transistoren hat bei Feldeffekttransistoren zu einer Gatelänge von 50 nm und deutlich weniger geführt, wodurch komplexe Halbleiterbauelemente mit verbessertem Leistungsverhalten und einer erhöhten Packungsdichte bereitgestellt werden. Die Zunahme des elektrischen Leistungsvermögens der Transistoren ist eng mit einer Verringerung der Kanallänge verknüpft, da dies zu einem erhöhten Durchlassstrom und zu einer erhöhten Schaltgeschwindigkeit der Feldeffekttransistoren führt. Andererseits ist die Verringerung der Kanallänge mit einer Reihe von Problemen verknüpft im Hinblick auf die Kanalsteuerbarkeit und die statischen Leckströme dieser Transistoren. Es ist gut bekannt, dass Feldeffekttransistoren mit einem sehr kurzen Kanal eine erhöhte kapazitive Kopplung zwischen der Gateelektrodenstruktur und dem Kanalgebiet erfordern, um damit die gewünschte Steuerbarkeit des statischen und dynamischen Stromflusses zu erreichen. Typischerweise wird die kapazitive Kopplung erhöht, indem die Dicke des Gatedielektrikumsmaterials vergrößert wird, das typischerweise auf der Grundlage eines Siliziumdioxidbasismaterials möglicherweise in Verbindung mit einer Stickstoffsorte auf Grund der günstigen Eigenschaften einer Silizium/Siliziumdioxidgrenzfläche hergestellt wird. Beim Einrichten einer Kanallänge in der zuvor genannten Größenordnung erreicht jedoch die Dicke des siliziumdioxidbasierten Gatedielektrikumsmaterials Werte von 1,5 nm und weniger, was wiederum zu ausgeprägten Leckströmen auf Grund eines direkten Tunnelns der Ladungsträger durch das sehr dünne Gatedielektrikumsmaterial führt. Da die exponentielle Zunahme der Leckströme bei einer weiteren Verringerung der Dicke von siliziumdioxidbasierten Gatedielektrikumsmaterialien nicht mit den thermischen Entwurfsleistungsanforderungen verträglich ist, wurden andere Mechanismen entwickelt, um das Transistorleistungsvermögen zu verbessern und/oder um die gesamten Transistorabmessungen zu verringern.
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Beispielsweise kann durch das Erzeugen einer gewissen Verformung in dem Kanalgebiet von siliziumbasierten Transistorelementen die Ladungsträgerbeweglichkeit und somit die gesamte Leitfähigkeit des Kanals erhöht werden. Für ein Siliziummaterial mit einer standardmäßigen Kristallkonfiguration, d. h. einer (100) Oberflächenorientierung und einer Ausrichtung der Kanallängsrichtung entlang einer <110> äquivalenten Richtung, kann eine Zugverformung in der Stromflussrichtung die Leitfähigkeit der Elektronen verbessern, wodurch das Transistorverhalten von n-Kanaltransistoren verbessert wird. Andererseits steigert das Erzeugen einer kompressiven Verformung in der Stromflussrichtung die Beweglichkeit von Löchern und sorgt somit für eine bessere Leitfähigkeit von p-Kanaltransistoren. Es wurde daher eine Vielzahl an verformungsinduzierenden Mechanismen in der Vergangenheit entwickelt, etwa das Vorsehen „interner” verformungsinduzierender Quellen in Form eines eingebetteten verformungsinduzierenden Halbleitermaterials. Beispielsweise wird häufig der Einbau einer kompressiven verformungsinduzierenden Silizium/Germanium-Legierung in die Drain- und Sourcebereiche von p-Kanaltransistoren angewendet, um das Leistungsverhalten dieser Transistoren zu verbessern. Zu diesem Zweck werden in einer frühen Fertigungsphase Aussparungen in dem aktiven Gebiet lateral benachbart zu der Gateelektrodenstruktur des p-Kanaltransistors hergestellt, während die n-Kanaltransistoren durch eine Abstandshalterschicht abgedeckt sind. Diese Aussparungen werden nachfolgend mit der Silizium/Germanium-Legierung auf der Grundlage selektiver epitaktischer Aufwachstechniken aufgefüllt. Während des Ätzprozesses zur Herstellung der Aussparungen und während des nachfolgenden epitaktischen Aufwachsprozesses muss die Gateelektrode des p-Kanaltransistors eingeschlossen werden, um nicht in unerwünschter Weise empfindliche Materialien der Gateelektrodenstruktur, etwa siliziumbasiertes Elektrodenmaterial, den Einwirkungen der Prozessumgebung zur Herstellung der Aussparungen und selektiven Aufwachsen der Silizium/Germaniumlegierung auszusetzen. Nach dem Einbau der Si/Ge-Legierung wird die Bearbeitung fortgesetzt, indem Drain- und Sourcegebiete gemäß einer geeigneten Prozessstrategie hergestellt werden.
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Grundsätzlich ist der zuvor beschriebene verformungsinduzierende Mechanismus ein sehr effizientes Konzept zur Verbesserung des Transistorleistungsverhaltens von p-Kanaltransistoren, wobei die Wirksamkeit der schließlich erreichten Verformung in dem Kanalgebiet des Transistors jedoch wesentlich von dem internen Verformungspegel der Halbleiterlegierung und von dem lateralen Abstand dieses Materials von dem Kanalgebiet abhängt. Typischerweise ist die Materialzusammensetzung von der verformungsinduzierenden Halbleiterlegierung durch die aktuell verfügbaren komplexen selektiven epitaktischen Abscheiderezepte beschränkt, wobei dies im Falle einer Silizium/Germaniumlegierung gegenwärtig Germaniumkonzentrationen von mehr als ungefähr 30 Atomprozent nur sehr eingeschränkt zulässt. Folglich erfordert eine weitere Erhöhung der Gesamtverformung in dem Kanalgebiet eine Verringerung des lateralen Abstandes der Silizium/Germanium-Legierung von dem Kanalgebiet, so dass schützende Abstandshalterstrukturen mit einer geringeren Breite vorzusehen sind.
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Zusätzlich zum Vorsehen von verformungsinduzierenden Mechanismen in komplexen Feldeffekttransistoren wurden auch komplexe Gateelektrodenmaterialien vorgeschlagen, um die Beschränkungen im Hinblick auf konventionelle Gateelektrodenstrukturen auf Siliziumdioxid/Polysiliziumbasis zu überwinden. Dazu wird das konventionelle siliziumdioxidbasiete Dielektrikumsmaterial zumindest teilweise durch ein sogenanntes dielektrisches Material mit großem ε ersetzt, d. h. durch ein dielektrisches Material mit einer Dielektrizitätskonstante von 10,0 oder höher, was zu einer gewünschten hohen Kapazität zwischen der Gateelektrode und dem Kanalgebiet führt, wobei dennoch eine gewisse minimale physikalische Dicke beibehalten wird, um die resultierenden Leckströme auf einem akzeptablen Niveau zu halten. Zu diesem Zweck sind viele dielektrische Materialien, etwa hafniumoxidbasierten Materialien, Zirkonoxid, Aluminiumoxid und dergleichen, verfügbar und können in komplexen Gateelektrodenstrukturen eingesetzt werden. Ferner wird das Polysiliziummaterial ebenfalls zumindest in der Nähe des Gatedielektrikumsmaterials ersetzt, da typischerweise Polysilizium eine Ladungsträgerverarmung in der Nähe des Gatedielektrikumsmaterials zeigt, was zu einer Verringerung der wirksamen Kapazität führt. Ferner ist in komplexen Gatedielektrikumsmaterialien mit großem ε die Austrittsarbeit standardmäßiger Polysiliziummaterialien und eine entsprechende Dotierung nicht mehr ausreichend, um die erforderlichen elektronischen Eigenschaften des Gateelektrodenmaterials bereitzustellen, so dass eine gewünschte Schwellwertspannung der betrachteten Transistoren erreicht wird. Aus diesem Grunde werden spezielle austrittsarbeitseinstellende Metallsorten, etwa Aluminium, Lanthan, und dergleichen typischerweise in das Dielektrikumsmaterial und/oder in ein geeignetes Elektrodenmaterial eingebaut, um damit eine gewünschte Austrittsarbeit zu erreichen und um die Leitfähigkeit des Gateelektrodenmaterials zumindest in der Nähe des Gatedielektrikumsmaterials zu erhöhen.
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Es wurden daher viele komplexe Prozessstrategien entwickelt, wobei in einigen vielversprechenden Vorgehensweisen die komplexen Gatematerialien, etwa ein dielektisches Material mit großem ε und ein metallenthaltendes Elektrodenmaterial, die möglicherweise eine austrittsarbeitsmetallenthaltende Metallsorte enthalten, in einer frühen Fertigungsphase in Verbindung mit einem Polysiliziummaterial vorgesehen werden, wodurch ein hohes Maß an Kompatibilität zu konventionellen Prozessstrategien für die Herstellung komplexer Feldeffekttransistoren beibehalten wird. Es zeigt sich jedoch, dass ein zuverlässiger Einschluss des empfindlichen Materialsystems, das das dielektrische Material mit großem ε und das metallenthaltende Elektrodenmaterial enthält, sichergestellt werden muss, um damit eine Verschiebung der Schwellwertspannung oder andere Instabilitäten der komplexen Metallgateelektroden mit großem ε zu vermeiden.
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In einem Versuch, das Bauteilverhalten komplexer Feldeffekttransistoren weiter zu verbessern, ist es erforderlich, komplexe Metallgateelektrodenstrukturen mit großem ε mit einem verformungsinduzierenden Mechanismus zu kombinieren, beispielsweise mit dem Einbauen einer verformungsinduzierenden Halbleiterlegierung in die aktiven Gebiete der Transistoren. In diesem Falle muss die Einkapselung der Gateelektrodenstruktur des Transistors, der den Einbau einer eingebetteten verformungsinduzierenden Halbleiterlegierung erfordert, auf der Grundlage sich gegenseitig widersprechender Anforderungen umgesetzt werden. Einerseits muss der Einschluss der Gateelektrodenstruktur die Integrität des empfindlichen Materialsystems beispielsweise vor, während und nach dem Einbau des verformungsinduzierenden Halbleitermaterials sicherstellen und andererseits ist eine geringere Dicke jeglicher schützender Abstandshalterelemente, etwa in Form siliziumnitridbasierter Materialien, im Hinblick auf das Verbessern der Wirksamkeit des verformungsinduzierenden Mechanismus vorzusehen. Folglich wird typischerweise ein Kompromiss zwischen der Dicke der Abstandshalterelemente und dem Zugewinn an Leistungsvermögen komplexer Transistoren angewendet.
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Bei der weiteren Prozesssequenz zur Fertigstellung der Transistoren auf der Grundlage der aufwendigen Metallgateelektrodenstrukturen muss jedoch eine Einwirkung von reaktiven Prozessatmosphären, beispielsweise von gewissen nasschemischen Ätzchemikalien, Plasmaatmosphären und dergleichen auf die empfindlichen Materialien in den Gateelektrodenstrukturen vermieden werden, um eine unkontrollierte Verschiebung der elektronischen Eigenschaften, insbesondere der Schwellwertspannung der entstehenden Transistoren, zu verhindern. Zu diesem Zweck wird nach der Strukturierung der Gateelektroden ein geeignetes Beschichtungsmaterial, etwa in Form von Siliziumnitrid zu Abstandshaltern geätzt, die damit insbesondere Seitenwände der empfindlichen Gatematerialien abdecken. Diese Abstandshalter werden dabei häufig so hergestellt, dass sie einerseits einen zuverlässigen Einschluss der empfindlichen Gatematerialien sicherstellen aber andererseits auch die erforderliche Geometrie bei der Einbettung des verformungsinduzierenden Halbleitermaterials in dem aktiven Gebiet insbesondere der p-Kanaltransistoren bereitstellen. D. h., der Abstandshalter soll eine möglichst geringe Breite im Hinblick auf einen möglichst geringen Abstand des einzubauenden verformungsinduzierenden Halbleitermaterials zu dem Kanalgebiet aufweisen, andererseits muss aber auch die Integrität der empfindlichen Gatematerialien sichergestellt sein. Es zeigt sich, dass in konventionellen Verfahrensabläufen jedoch eine Unversehrtheit der empfindlichen Gatematerialien häufig nicht gewährleistet werden kann, insbesondere in Bereichen der Gateelektrodenstrukturen, die auf Isolationsgebieten ausgebildet sind, wie dies nachfolgend mit Bezug zu den 1a bis 1e näher erläutert ist.
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1a zeigt schematisch eine Draufsicht eines Halbleiterbauelements 100, in der eine typische Gestaltungsvariante für komplexe Halbleiterbauelemente gezeigt ist. In dieser Variante umfasst das Bauelement 100 oder dessen geometrischer Entwurf ein aktives Gebiet 102a, das als ein Halbleitergebiet zu verstehen ist, in und über welchem ein oder mehrere Transistoren herzustellen sind. Beispielsweise ist das aktive Gebiet 102a so dargestellt, dass es drei Transistoren 150a aufweist, die jeweils eine zugehörige Gateelektrodenstruktur 130a aufweisen. Die Gateelektrodenstrukturen 130a enthalten ein komplexes Materialsystem mit einem dielektrischen Material mit großem ε und mit einem metallenthaltenden Elektrodenmaterial, wie dies auch zuvor erläutert ist. Grundsätzlich sind die Gateelektrodenstrukturen 130a als Leitungen zu betrachten, die sich über das aktive Gebiet 102a erstrecken und die typischerweise mit einem Endbereich auf einem Isolationsgebiet 102c angeordnet sind, das wiederum das aktive Gebiet 102a und auch andere aktive Gebiete (nicht gezeigt) lateral begrenzt. Je nach den Entwurfserfordernissen kann sich eine Gateelektrodenstruktur 130c auch über das Isolationsgebiet 102c in unmittelbarer Nähe zu dem aktiven Gebiet 102a erstrecken. Es sollte beachtet werden, dass eine Länge der Gateelektrodenstrukturen 130a, 130c 50 nm und weniger in komplexen Anwendungen betragen kann. In dem gezeigten Beispiel repräsentieren die Transistoren 150a ferner Bauelemente, die den Einbau eines verformungsinduzierenden Halbleitermaterials, etwa einer Silizium/Germanium-Legierung erfordern.
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Bei der Herstellung des Bauelements 100 gemäß der geometrischen Gestaltung, wie sie in 1a gezeigt ist, sind somit mehrere komplexe Prozessschritte erforderlich, um das Isolationsgebiet 102c und das aktive Gebiet 102a herzustellen, woran sich ein komplexer Strukturierungsprozess zum Einrichten der Gateelektrodenstrukturen 130a, 130c anschließt.
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1b zeigt schematisch eine Querschnittsansicht des Bauelements 100 entlang der Schnittlinie Ib, die in 1a gezeigt ist. In dieser Schnittansicht ist somit eine der Gateelektrodenstrukturen 120a über dem aktiven Gebiet 102a gezeigt, während die Gateelektrodenstruktur 130c über dem Isolationsgebiet 102c verläuft. Gateelektrodenstrukturen 130a, 130c besitzen im Wesentlichen den gleichen Aufbau und enthalten ein dielektrisches Material mit großem ε 131, das, wie zuvor bereits erläutert ist, ggf. auch eine dünne dielektrische Schicht mit konventionellen Materialien, etwa Siliziumoxinitrid, und dergleichen aufweisen kann, in Verbindung mit einer geeigneten Materialzusammensetzung, etwa Hafniumoxid, und dergleichen, so dass insgesamt die Schicht 131 eine Dielektrizitätskonstante besitzt, die größer als 10,0 ist. Ferner ist ein metallenthaltendes Elektrodenmaterial 132 vorgesehen, etwa in Form von Titannitrid, und dergleichen, wobei auch weitere Metallsorten, etwa Aluminium, Lanthan, und dergleichen vorgesehen sein können, wie dies auch zuvor erläutert ist. In anderen Ausführungsformen sind entsprechende Metallsorten zum Einstellen einer geeigneten Austrittsarbeit auch in dem dielektrischen Material 131 enthalten. Des weiteren schließt sich ein Elektrodenmaterial 133, etwa in Form von Siliziummaterial, woran sich eine dielektrische Deckschicht oder ein Schicht 134 anschließt, das bei der weiteren Bearbeitung als effiziente Maske und bei der Strukturierung der Gateelektrodenstrukturen 130a, 130c als Hartmaskenmaterial verwendet wird. Die Strukturierung dieser bislang beschriebenen Komponenten in der Gateelektrodenstruktur 130a, 130c erfolgt auf der Grundlage einer geeigneten Prozessstrategie, die nach der Herstellung des Isolationsgebiets 102c und des aktiven Gebiets 102a angewendet wird. Es sollte beachtet werden, dass häufig auch ein weiteres Halbleitermaterial (nicht gezeigt) auf dem aktiven Gebiet 102a aufgebracht wird, um damit eine geeignete Anpassung der Schwellwertspannungen zwischen unterschiedlichen Arten von Transistoren im Zusammenwirken mit den Gateelektrodenstrukturen 130a, 130c zu erreichen. Zu diesem Zweck wird häufig in p-Kanaltransistoren eine Silizium/Germanium-Legierung auf das Basismaterial des aktiven Gebiets 102a aufgebracht, bevor die Gateelektrodenstrukturen 130a, 130c strukturiert werden. Nach dem Abschluss des komplexen Strukturierungsprozesses für die Gateelektrodenstrukturen 130a, 130c geht die weitere Bearbeitung des Bauelements 100 in einem entsprechend ausgebildeten Prozessmodul einer Fertigungsstrategie weiter, indem etwa eine Abstandshalterschicht aufgebracht wird, aus der dann zunächst die Abstandshalter 135 hergestellt werden für Transistoren, in denen die Einbettung eines verformungsinduzierenden Halbleitermaterials in dem zugehörigen aktiven Gebiet, etwa in dem aktiven Gebiet 102a, erforderlich ist. Zu diesem Zweck werden gut etablierte Abscheideverfahren angewendet, etwa Mehrschicht-Abscheideverfahren, CVD bei geringem Druck (LPCVD), und dergleichen, wobei typischerweise eine dünne Siliziumnitridschicht mit einer Dicke von wenigen Nanometern abgeschieden wird. Daraufhin wird eine Lackmaske aufgebracht, die die Schicht über Transistoren abdeckt, die kein eingebettetes verformungsinduzierendes Halbleitermaterial benötigen, etwa beispielsweise n-Kanaltransistoren (nicht gezeigt). Auf der Grundlage dieser Lackmaske erfolgt dann zunächst die Strukturierung der zuvor aufgebrachten Materialschicht, so dass an freiliegenden Gateelektrodenstrukturen, etwa den Gateelektrodenstrukturen 130a, 130c die Abstandshalter 135 erzeugt werden. Typischerweise wird die Ätzsequenz sodann fortgesetzt, so dass Material des aktiven Gebiets 102a abgetragen wird, so dass darin Aussparungen 104 erzeugt werden, in denen dann das verformungsinduzierende Halbleitermaterial eingebaut wird. Während dieser Prozesssequenz fungieren die zuvor hergestellten Abstandshalter 135 somit als wirksamer Schutz zum Einschluss der empfindlichen Materialien 131, 132 und bestimmen auch wesentlich die Größe und die Form und somit den lateralen Abstand der Aussparungen 104 in dem aktiven Gebiet 102a.
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Wie gezeigt, kann sich bei der vorhergehenden Strukturierung der Gateelektrodenstrukturen 120a, 120c und möglicherweise auch bei der zuvor beschriebenen Prozesssequenz zum Strukturieren der Abstandshalter 135 und zum Ätzen der Aussparungen 104 eine gewisse Kontamination des Bauelements 100 einstellen, etwa in Form von unerwünschten Partikeln 105, die in der Regel vor dem nachfolgenden selektiven epitaktischen Aufwachsprozess entfernt werden.
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1c zeigt schematisch das Bauelement 100 in einer weiter fortgeschrittenen Phase des Prozessablaufs. Wie gezeigt, wird das Bauelement 100 einem Reinigungsprozess 106 unterzogen, der insbesondere zur Vorbereitung der freiliegenden Oberflächen in den Aussparungen 104 dient, so dass dort in geeigneter Weise ein Halbleitermaterial selektiv aufgewachsen werden kann. Zu diesem Zweck wird in dem Reinigungsprozess 106 typischerweise wässrige Flusssäure (HF) angewendet, die beispielsweise ein natürliches Oxid effizient entfernt, das sich zwischenzeitlich in den Oberflächenbereichen der Aussparungen 104 gebildet haben kann. Gleichzeitig wird die Anwendung der Flusssäure in Reinigungsprozess 106 so dosiert, dass auch eine effiziente Entfernung der Kontaminationsstoffe 105 (siehe 1b) erfolgt, die sich während der Strukturierung der Gateelektrodenstrukturen 130a, 130c und auch möglicherweise während der unmittelbar vorhergehenden Erzeugung der Aussparungen 104 und der Abstandshalter 135 gebildet haben können. Während des Reinigungsprozesses 106, der also bei einer vorgegebenen Konzentration und Temperatur der wässrigen Flusssäure so eingestellt ist, so dass das natürliche Oxid entfernt wird und auch mögliche Kontaminationsstoffe effizient abgetragen werden, erfolgt auch eine Materialerosion in freiliegenden Bereichen des Isolationsgebiets 102c. Da typischerweise das Siliziumoxidmaterial in dem Isolationsgebiet 102c eine höhere Abtragsrate bei Beaufschlagung mit wässriger Flusssäure besitzt als beispielsweise ein natürliches Oxid, wobei diese erhöhte Abtragsrate insbesondere durch vorhergehende Implantationsprozesse bewirkt wird, die zum Einbau von Wannendotierstoffen, und dergleichen, ausgeführt wurden, ergibt sich eine relativ große Materialabtragsrate, die als Vertiefung 102r dargestellt ist. Beispielsweise werden dabei ca. 7 bis 8 nm an Oxidmaterial in den Isolationsgebieten 102c abgetragen. Dabei kommt es auch zu einer deutlichen Unterätzung des Abstandshalters 135, so dass dann bei der weiteren Bearbeitung ggf. ein Freilegen der empfindlichen Materialien 131 und 132 auftreten kann, so dass sich damit ausgeprägte Abweichungen vom gewünschten Verhalten der jeweiligen Gateelektrodenstrukturen ergeben können.
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1d zeigt schematisch eine Querschnittsansicht des Bauelements 100 entlang der Schnittlinie Id aus 1a. Wie gezeigt, erstreckt sich die Gateelektrodenstruktur 130a über das aktive Gebiet 102a und besitzt einen Endbereich 130e, der auf dem Isolationsgebiet 102c ausgebildet ist. Wie gezeigt, ergibt sich auf Grund der Materialerosion 102r in dem Isolationsgebiet 102c auch eine entsprechende Unterätzung des Abstandshalters 135, so dass ggf. auch hier eine deutliche Schwächung des Schutzes für die empfindlichen Materialien 131, 132 erfolgt oder wobei sogar eine Freilegung eines Teils des Materials 131 und möglicherweise des Materials 132 auftritt.
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Beim weiteren Vorgehen wird nunmehr in den Aussparungen 104 (siehe 1c) das gewünschte verformungsinduzierende Halbleitermaterial, etwa in Form von Silizium/Germanium durch gut etablierte epitaktische Aufwachsverfahren hergestellt, so dass die gewünschten Verformungsbedingungen in dem aktiven Gebiet 102a eingestellt werden. Bei der weiteren Bearbeitung, beispielsweise bei der Anwendung weiterer Reinigungsprozesse unter Anwendung geeigneter Chemikalien, beispielsweise von SPM (Mischung aus schwefliger Säure und Wasserstoffperoxid) und dergleichen, kann es auf Grund der Unterätzung des Abstandshalters 135 insbesondere am Endbereich 130e der Gateelektrodenstrukturen 130a in dem kritischen Bereich 100c und ggf. auch an den Rändern der Gateelektrodenstruktur 130c (siehe 1a) zu Einwirkungen auf die empfindlichen Gatematerialien 131 und 132 kommen, wobei insbesondere SPM in „effizienter” Weise Titannitridmaterial abträgt, so dass es in diesen Bereichen zu einem fehlenden Elektrodenmaterial und somit zu deutlich geänderten Eigenschaften bzw. Totalausfällen der zugehörigen Gateelektrodenstrukturen kommen kann. Obwohl also die zuvor beschriebene Verfahrensabfolge im Prinzip das Herstellen leistungsfähiger Transistoren, insbesondere von p-Kanaltransistoren mit einem verformungsinduzierenden Mechanismen in Verbindung mit einer Metallgateelektrodenstruktur ermöglicht, sind die durch die zuvor beschriebenen Fehlermechanismen zu erwartenden Ausfällen relativ groß und führen zu einer Beeinträchtigung der gesamten Produktionsausbeute.
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Die
DE 10 2009 055 435 A1 offenbart Verfahren zum Verringern der Materialerosion einer dielektrischen Deckschicht beim Erzeugen einer verformungsinduzierenden Halbleiterlegierung.
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Die
DE 10 2009 046 261 A1 offenbart Metallgateelektroden mit großem ε, die auf der Grundlage eines Opferkohlenstoffabstandshalters hergestellt werden.
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Im Hinblick auf die zuvor beschriebene Situation ist es daher eine Aufgabe der vorliegenden Erfindung, Mittel anzugeben, um Metallgateelektrodenstrukturen in einer frühen Fertigungsphase herzustellen, wobei die Integrität empfindlicher Gatematerialien insbesondere beim und nach Einbau eines verformungsinduzierenden Materials nicht unnötig beeinträchtigt wird.
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In einem Aspekt der vorliegenden Erfindung wird die zuvor genannte Aufgabe gelöst durch ein Verfahren. Das Verfahren umfasst das Bilden einer Gateelektrodenstruktur, die ein dielektrisches Material mit großem ε aufweist, über einem aktiven Gebiet und einem Teil eines Isolationsgebiets eines Halbleiterbauelements. Das Verfahren umfasst ferner das Ausführen eines ersten Reinigungsprozesses, der zu einem Materialabtrag in dem Isolationsgebiet führt, nach dem Bilden der Gateelektrodenstruktur. Ferner umfasst das Verfahren das Bilden eines Abstandshalters an der Gateelektrodenstruktur zum Einschluss zumindest des dielektrische Materials mit großem ε nach dem Ausführen des ersten Reinigungsprozesses. Ferner umfasst das Verfahren das Bilden eines eingebetteten verformungsinduzierenden Halbleitermaterials in dem aktiven Gebiet unter Anwendung eines zweiten Reinigungsprozesses, der zu einem weiteren Materialabtrag in dem Isolationsgebiet führt, nach dem Bilden des Abstandshalters.
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Erfindungsgemäß wird ein Verfahren bereitgestellt, in welchem bereits vor dem Erzeugen eines Abstandshalters an der zuvor strukturierten Gateelektrodenstruktur ein Reinigungsprozess ausgeführt wird, der somit zu einem definierten Materialabtrag in dem Isolationsgebiet führt. Damit wird bereits in dieser Phase eine gewisse Unterätzung der Gateelektrodenstruktur erreicht, so dass bei nachfolgender Abscheidung eines Abstandshaltermaterials und bei der Strukturierung des Abstandshalters dieser zumindest auch in diesem zuvor erzeugten unterätzten Bereich hergestellt wird. Auf diese Weise wird bei der nachfolgenden Herstellung des verformungsinduzierenden Halbleitermaterials die Wahrscheinlichkeit des Freilegens empfindlicher Gatematerialien insbesondere beim Ausführen eines weiteren Reinigungsprozesses, der etwa zur Entfernung eines nativen Oxids vorgenommen wird, deutlich verringert oder gänzlich zu Null gemacht.
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In einer weiteren vorteilhaften Ausführungsform werden der erste und der zweite Reinigungsprozess unter Anwendung der gleichen Reinigungssubstanzen ausgeführt. Auf diese Weise lässt sich ein Reinigungsprozess, der dazu dienen soll, einerseits Kontaminationsstoffe zu entfernen und andererseits freiliegende Oberflächen für das Abscheiden eines Halbleitermaterials vorzubereiten, effizient in zwei Reinigungsschritte unterteilt werden, so dass während des ersten Reinigungsprozesses eine gewünschte vorteilhafte Geometrie in dem Isolationsgebiet vor der Herstellung des Abstandshalters geschaffen wird, während der zweite Reinigungsschritt insbesondere dazu dient, die Halbleiteroberflächen für das nachfolgende epitaktische Aufwachsen des verformungsinduzierenden Halbleitermaterials vorzubereiten. Durch die Verwendung der gleichen Reinigungssubstanzen können somit gut etablierte Prozessrezepte angewendet werden.
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In einer weiteren vorteilhaften Ausführungsform wird der zweite Reinigungsprozess nach Herstellung von Aussparungen in dem aktiven Gebiet und vor der Abscheidung des verformungsinduzierenden Halbleitermaterials ausgeführt. Damit wird also der zweite Reinigungsprozess insbesondere so durchgeführt, dass damit mögliche Oxide in den Aussparungen effizient entfernt werden, so dass sich ein wirksames Abscheiden für das verformungsinduzierende Halbleitermaterial ergibt.
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In einer vorteilhaften Ausführungsform beträgt der gesamte Materialabtrag durch das Ausführen des ersten und des zweiten Reinigungsprozesses bis zu 8 nm. Wie zuvor erläutert ist, wird in komplexen konventionellen Strategien das Anwenden eines Reinigungsprozesses als notwendig erachtet, der zu einem Materialabtrag von bis zu 8 nm oder auch mehr in dem Isolationsgebiet führen kann, um damit einerseits die Halbleiteroberfläche genügend vorzubereiten und andererseits auch Kontaminationsstoffe wirksam zu entfernen. In der vorliegenden Erfindung wird dieser Materialabtrag auf zwei Reinigungsprozesse „aufgeteilt”, so dass in einem ersten Schritt eine gut definierte Oberflächentopographie geschaffen wird, die eine günstigere Form der Abstandshalter möglich macht, so dass beim nachfolgenden zweiten Reinigungsprozess, der somit eine deutlich geringere Abtragsrate im Vergleich zu konventionellen Prozessen nach sich zieht, durch die generell geringere Abtragsrate und durch die günstigere Form des Abstandshalters ein Freilegen empfindlichen Gatematerialien vermieden wird.
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In vorteilhaften Ausführungsformen beträgt somit der weitere Materialabtrag, der durch den zweiten Reinigungsprozess hervorgerufen wird, 4 nm oder weniger.
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In einer vorteilhaften Ausführungsform werden der erste und/oder der zweite Reinigungsprozess unter Anwendung von Flusssäure (HF) ausgeführt. Auf diese Weise können gut etablierte Prozessstrategien angewendet werden, so dass bestehende Anlagen und Materialressourcen verwendet werden können, um das erfindungsgemäße Verfahren zu implementieren.
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In einer weiteren vorteilhaften Ausführungsform umfasst das Verfahren ferner das Erzeugen einer Halbleiterlegierung zur Einstellung einer Schwellwertspannung in dem aktiven Gebiet vor dem Bilden der Gateelektrodenstruktur. Durch diese Vorgehensweise wird die Flexibilität bei der Herstellung komplexer Transistoren erhöht, da beispielsweise Transistoren hergestellt werden können, die den Einbau einer schwellwerteinstellenden Halbleiterlegierung erfordern, wobei auch die dadurch in den Isolationsgebieten hervorgerufene zusätzliche Topographie in dem erfindungsgemäßen Vorgehen keine zusätzliche Gefahr des Freilegens empfindlicher Gatematerialien mit sich bringt.
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In vorteilhaften Ausführungsformen werden ferner Drain- und Sourcegebiete eines p-Kanaltransistors in dem aktiven Gebiet erzeugt. D. h., das erfindungsgemäße Verfahren ist besonders vorteilhaft im Zusammenhang mit p-Kanaltransistoren, da hier häufig ein verformungsinduzierendes Halbleitermaterial in die aktiven Gebiete einzubetten ist, etwa in Form von Silizium/Germanium, um damit generell die Leistungsfähigkeit von CMOS-Bauelementen zu erhöhen. Selbstverständlich kann das erfindungsgemäße Verfahren auch auf die Einbettung anderer verformungsinduzierender Halbleitermaterialien angewendet werden, in denen etwa Materialien zum Erzeugen einer Zugverformung eingebaut werden, um damit etwa das Leistungsvermögen von n-Kanaltransistoren zu verbessern.
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Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird die zuvor genannte Aufgabe durch ein Halbleiterbauelement gelöst. Das Halbleiterbauelement umfasst ein Grabenisolationsgebiet, das lateral ein aktives Gebiet in einer Halbleiterschicht begrenzt. Das Halbleiterbauelement umfasst ferner eine Gateelektrodenstruktur, die auf einem Kanalgebiet des aktiven Gebiets und mit einem Endbereich auf dem Grabenisolationsgebiet ausgebildet ist und ein Materialsystem enthält, das eine Gateisolationsschicht mit dielektrischem Material mit großem ε und ein metallenthaltendes Elektrodenmaterial aufweist. Die Gateelektrodenstruktur umfasst ferner einen schützenden Abstandshalter, der an einen Endbereich der Elektrodenstruktur einen Fußbereich aufweist, der sich lateral unter die Gateisolationsschicht erstreckt.
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Wie zuvor erläutert ist, ist diese Form des Fußes des Abstandshalters in besonderer Weise geeignet, die Freilegung empfindlicher Gatematerialien bei der weiteren Bearbeitung des Transistors nach der Strukturierung der Gateelektrodenstrukturen zu verhindern.
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Insbesondere beim Einbau eines verformungsinduzierenden Halbleitermaterials in das aktiver Gebiet führt die günstige Form des Abstandshalters am Endbereich der Gateelektrodenstruktur zu besseren Bauteileigenschaften und zu einer größeren Produktionsausbeute.
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Weitere vorteilhafte Ausführungsformen sind in den angefügten Patentansprüchen definiert und gehen auch aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
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1a schematisch eine Draufsicht auf ein Halbleiterbauelement zeigt,
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1b bis 1d schematisch Querschnittsansichten des Halbleiterbauelements während diverser Fertigungsphasen zeigen, in denen ein verformungsinduzierendes Halbleitermaterial eingebaut wird und dabei eine hohe Wahrscheinlichkeit besteht, empfindliche Gatematerialien freizulegen, und
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2a bis 2h schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wobei eine Metallgateelektrodenstruktur in Verbindung mit einem verformungsinduzierenden Halbleitermaterial in Transistoren implementiert wird, wobei eine günstigere Form eines schützenden Halbleitermaterials, das Freilegen empfindlicher Gatematerialien vermeidet oder zumindest deutlich reduziert.
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Mit Bezug zu den 2a bis 2h wird die vorliegende Erfindung nunmehr detaillierter beschrieben, wobei auch auf die 1a bis 1d bei Bedarf verwiesen wird, um die Beschreibung von Komponenten und Prozessverfahren nicht unnötig zu wiederholen.
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2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200, das ein Substrat 201 und eine Halbleiterschicht 202 aufweist, in der aktive Gebiete in ihrer lateralen Größe und Form durch das Vorsehen eines Isolationsgebiets 202c festgelegt sind. Der Einfachheit halber ist ein einzelnes aktives Gebiet 202a in 2a gezeigt, wobei insbesondere die Schnittansicht des Bauelements 200 einem Schnitt entspricht, wie er auch durch Id in 1a angegeben ist. D. h., das aktive Gebiet 202a und das Isolationsgebiet 202c können eine Form in der Draufsicht besitzen, wie dies beispielsweise in 1a für das konventionelle Bauelement 100 gezeigt ist. In dieser Fertigungsphase ist ferner eine Gateelektrodenstruktur 230a vorgesehen, die sich über das aktive Gebiet 202a erstreckt und mit einem Endbereich 230e auf einem Teil des Isolationsgebiets 202c ausgebildet ist, wie dies auch in der Draufsicht aus 1a für die Gateelektrodenstrukturen 130a in den Bereichen 100c gezeigt ist. Die Gateelektrodenstruktur 230a umfasst eine Gateisolationsschicht 231, die als ein Gatedielektrikumsmatrial zu verstehen ist, das aus einem dielektrischen Material mit großem ε aufgebaut ist. Wie dies auch zuvor erläutert ist, kann die Schicht 231 ein dünnes konventionelles Dielektrikum in Verbindung mit einem geeigneten Material, etwa Hafniumoxid, und dergleichen aufweisen, so dass insgesamt eine Dielektrizitätskonstante von 10,0 oder größer erreicht wird, was in dieser Anmeldung als ein Dielektrikum mit großem ε verstanden wird. Ferner ist ein metallenthaltendes Elektrodenmaterial 232 vorgesehen, auf das ein weiteres Elektrodenmaterial 233 folgt, das wiederum von einem dielektrischen Material oder Materialsystem 234 bedeckt ist. Die Gateelektrodenstruktur 230a kann im Wesentlichen einen Aufbau besitzen, wie dies auch zuvor mit Bezug zu dem Bauelement 100 erläutert ist.
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Das Bauelement 200 kann auf der Grundlage von Prozesstechniken hergestellt werden, wie sie auch zuvor erläutert sind. D. h., das Isolationsgebiet 202c wird hergestellt durch Anwenden komplexer Lithographie-, Ätz-, Abscheide-, Ausheiz- und Einebnungstechniken, um zunächst Gräben in der Schicht 202 zu erzeugen, die nachfolgend mit einem geeigneten dielektrischen Material, etwa Siliziumdioxid, aufgefüllt werden. Dazu wird auch die laterale Größe und die Form des aktiven Gebiets 202a festgelegt, in welches geeignete Dotiermittel eingebaut werden, in denen die grundlegenden Eigenschaften eines Transistors einzustellen, der in und über dem aktiven Gebiet 202a auf der Grundlage der Gateelektrodenstruktur 230a hergestellt wird. Die Strukturierung der Gateelektrodenstruktur 230a erfolgt unter Anwendung einer geeigneten Lithographie- und Ätzstrategie, wobei auch Doppelbelichtungs-Doppelätz-Strategien Anwendung finden können, um die Gateelektrodenstruktur 230a mit den gewünschten lateralen Abmessungen bereitzustellen, wobei eine Gatelänge (die Abmessung der Gateelektrodenstruktur 230a in einer Richtung senkrecht zur Zeichenebene der 2a) 50 nm und deutlich weniger betragen kann. Auch werden die Materialien 231 und 232 in geeigneter Weise hergestellt, wie dies auch zuvor beschrieben ist, so dass für die Gateelektrodenstruktur 230a die erforderlichen elektronischen Eigenschaften erhalten werden.
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2b zeigt schematisch das Bauelement 200 gemäß Ausführungsformen, in denen eine Halbleiterlegierung 202s auf dem aktiven Gebiet 202a vor der Herstellung der Gateelektrodenstruktur 230a erzeugt wird, um etwa generell die elektronischen Eigenschaften eines Transistors einzustellen, etwa im Hinblick auf die Schwellwertspannung und dergleichen. Häufig wird dazu eine Silizium/Germanium-Legierung für p-Kanaltransistoren eingebaut, so dass sich eine gewünschte verschiedene Schwellwertspannung im Vergleich zu n-Kanaltransistoren auf Grund der Eigenschaften der Silizium/Germanium-Legierung im Vergleich zu dem Siliziumbasismaterial der jeweiligen aktiven Gebiete ergibt. Die Herstellung der Legierung 202s erfolgt dabei typischerweise durch selektive epitaktische Aufwachsprozesse, wobei andere aktive Gebiete, etwa die aktiven Gebiete von n-Kanaltransistoren, durch eine geeignete Hartmaskenschicht, etwa durch eine Siliziumoxidmaske, abgedeckt werden, wobei während der entsprechenden Strukturierung dieser Hartmaske auch ein signifikanter Materialabtrag in dem Isolationsgebiet 202c zumindest in der Nähe des aktiven Gebiets 202a auftreten kann, wie dies durch 202t angegeben ist. Nach der Herstellung der Legierung 202s und der Entfernung von Hartmasken von anderen aktiven Gebieten wird sodann die Gateelektrodenstruktur 230a hergestellt, wie dies auch zuvor beschrieben ist, wobei sich eine entsprechend an die Topographie des Isolationsgebiets 202c angepasste Geometrie ergibt.
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2c zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Es sollte beachtet werden, dass in 2c sowie in den folgenden Figuren eine zusätzliche Oberflächentopographie des Isolationsgebiets 202c, wie sie etwa durch die Herstellung der Legierung 202s (siehe 2b) hervorgerufen wird, nicht mehr gezeigt ist, jedoch eine derartige zusätzliche Oberflächenstruktur vorhanden sein kann und die vorliegende Erfindung auch effizient im Zusammenhang mit Ausführungsformen angewendet wird, in der diese zusätzliche Oberflächentopographie ausgebildet ist.
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Wie gezeigt, wird das Bauelement 200 in dieser Fertigungsphase, d. h. unmittelbar nach der Strukturierung der Gateelektrodenstruktur 230a, einem ersten Reinigungsprozess 206a unterzogen, der insgesamt dazu dient, mögliche Kontaminationsstoffe 205 zu entfernen. In vorteilhaften Ausführungsformen wird der Prozess 206a unter Anwendung eines geeigneten Ätzmittels ausgeführt, etwa unter Verwendung von wässriger Flusssäure, so dass sich auch ein Materialabtrag in dem Isolationsgebiet 202c ergibt, der von dem entsprechend angewendeten Prozessrezepts des Freilegungsprozesses 206a abhängt. Insbesondere können während des Reinigungsprozesses 206a gut etablierte Prozessrezepte im Zusammenhang mit Flusssäure angewendet werden, so dass auch eine effiziente Abschlussreinigung nach der Strukturierung der Gateelektrodenstruktur 230a erreicht wird.
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2d zeigt schematisch das Bauelement 200 nach dem zuvor durchgeführten Reinigungsprozess 206a aus 2c. Wie gezeigt, erfolgt ein definierter Materialabtrag in dem Isolationsgebiet 202c, der durch 202r angegeben ist und der zu einer Absenkung von der Oberfläche des Isolationsgebiets 202c in Bezug auf die Gateelektrodenstruktur 230a, d. h. insbesondere in Bezug auf die Materialien 231, 232 führt. Auch ein gewisser Grad an Unterätzung kann dabei auftreten. In vorteilhaften Ausführungsformen beträgt dabei der Materialabtrag 202r etwa 6 nm oder weniger, beispielsweise 4 nm oder weniger, wenn das Isolationsgebiet 202c aus Siliziumdioxid aufgebaut ist.
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Auf der Grundlage der Oberflächentopographie des Isolationsgebiets 202c, wie sie in 2d gezeigt ist, wird dann die weitere Bearbeitung fortgesetzt, indem das Bauelement 200 einer Prozessabfolge unterzogen wird, in der ein verformungsinduzierendes Halbleitermaterial in das aktive Gebiet 202a eingebaut wird. Dazu wird zunächst eine geeignete Materialschicht, etwa in Form von Siliziumnitrid, mit einer geeigneten Dicke abgeschieden, etwa durch Abscheideverfahren, wie sie auch zuvor im Zusammenhang mit dem Bauelement 100 beschrieben sind, um Seitenwände insbesondere der empfindlichen Materialien 231, 232 abzudecken. Nach erfolgter Abscheidung dieser Materialschicht wird diese dann teilweise unter Anwendung einer geeigneten Maskierungsstrategie zumindest über dem aktiven Gebiet 202a und der Gateelektrodenstruktur 230a strukturiert, um damit einen entsprechenden Abstandshalter herzustellen.
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2e zeigt schematisch das Bauelement 200 nach der zuvor beschriebenen Prozesssequenz, so dass ein Abstandshalter 235, beispielsweise aus Siliziumnitrid, an Seitenwänden der Gateelektrodenstruktur 230a und insbesondere an dem Endbereich 230e ausgebildet ist. Durch den vorhergehenden Reinigungsprozess und die daraus sich ergebende Materialerosion besitzt somit der Abstandshalter 235 einen Fuß oder unteren Bereich 235f, der sich unter 231 erstreckt, und auch bei Bedarf einen unterätzten Bereich vollständig ausfüllt, d. h., im Vergleich zu konventionellen Strategien ist die Tiefe des Abstandshalters 235 größer und erstreckt sich somit mit einer Tiefe, die unterhalb der Materialschicht 231 der Gateelektrodenstruktur 230a, so dass sich in diesem Bereich ein deutlich erhöhter Ätzwiderstand in der weiteren Verarbeitung des Bauelements 200 ergibt und damit die Wahrscheinlichkeit des Freilegens der empfindlichen Materialien 231, 232 im Endbereich 230e deutlich verringert ist.
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Wie zuvor erläutert ist, wird der Abstandshalter 235 typischerweise während einer Prozesssequenz erzeugt, in der zunächst selektiv das Material der entsprechenden Abstandshalterschicht geätzt wird und in der anschließend auch in das aktive Gebiet 202a geätzt wird, um darin entsprechende Aussparungen zu erzeugen, wie dies beispielsweise auch im Zusammenhang mit dem Bauelement 100 in den 1b und 1c beschrieben ist. Es sollte beachtet werden, dass die entsprechenden Aussparungen in der Querschnittsansicht aus 2e, die der Schnittansicht Id aus 1a entspricht, nicht sichtbar sind.
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2f zeigt schematisch das Halbleiterbauelement 200 nach der Erzeugung der Aussparungen 202 in dem aktiven Gebiet 202a in Anwesenheit des Abstandshalters 235. In dieser Phase wird ein zweiter Reinigungsprozess 206b ausgeführt, so dass beispielsweise insbesondere freiliegende Oberflächenbereiche in den Aussparungen in dem aktiven Gebiet 202a für die epitaktische Abscheidung eines verformungsinduzierenden Halbleitermaterials vorbereitet werden. D. h., wie dies auch zuvor erläutert ist, wird insbesondere ein natürliches Oxid während des Reinigungsprozesses 206b abgetragen. Ferner wird auch während dieses Reinigungsprozesses ein gewisser Materialabtrag in dem Isolationsgebiet 202c hervorgerufen, der durch 202u angegeben ist. Im Gegensatz zu konventionellen Strategien ist jedoch der Reinigungsprozess 206b so ausgelegt, dass der resultierende Materialabtrag 202u deutlich geringer ist als beispielsweise der Materialabtrag in der konventionellen Strategie, die im Zusammenhang mit dem Bauelement 100 beschrieben ist. In diesen konventionellen Vorgehens wird typischerweise eine Materialerosion im Bereich von 7 bis 8 nm oder sogar mehr hervorgerufen, da der konventionelle Reinigungsprozess typischerweise auch dazu dient, um in effizienter Weise Kontaminationsstoffe zu entfernen, die beispielsweise auch während der Gateelektrodenstrukturierung erzeugt wurden. Da der erste Reinigungsprozess bereits unmittelbar nach der Herstellung der Gateelektrodenstrukturen ausgeführt wurde, kann somit effizient die Einwirkdauer des Reinigungsprozesses 206b entsprechend verringert werden, so dass zwar die freiliegenden Halbleiteroberflächen in ausreichender Weise gereinigt werden, jedoch der Materialabtrag 202u deutlich geringer ist im Vergleich zu konventionellen Verfahren. Beispielsweise beträgt der Materialabtrag in dem Isolationsgebiet 202c ca. 4 nm oder weniger. Da ferner der Abstandshalter 235 den Fußbereich 235f aufweist, wird eine mögliche Freilegung der empfindlichen Materialien 231 und 232 durch Unterätzung im Wesentlichen vermieden oder die Wahrscheinlichkeit dazu wird deutlicher reduziert im Vergleich zu dem konventionellen Vorgehen. Nach dem zweiten Reinigungsprozess 206b, der beispielsweise auch auf der Grundlage von wässriger Flusssäure ausgeführt werden kann, geht die weitere Bearbeitung weiter, indem das verformungsinduzierende Halbleitermaterial selektiv abgeschieden wird.
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2g zeigt schematisch eine Querschnittsansicht des Halbleiterbauelements 200, wobei die Querschnittsansicht etwa einer Schnittansicht entspricht, wie sie in 1a als 1b gezeigt ist. In dieser Schnittansicht ist somit ein Transistor 250a, etwa ein p-Kanaltransistor in und über dem aktiven Gebiet 202a ausgebildet und umfasst die Gateelektrodenstruktur 230a. Ferner ist über dem Isolationsgebiet 202c eine Gateelektrodenstruktur 230c ausgebildet, die im Wesentlichen einen Aufbau aufweist, wie er etwa auch dem Aufbau des Endbereichs 230e der Gateelektrodenstruktur 230a entspricht, der ebenfalls über dem Isolationsgebiet 202c angeordnet ist, wie dies in den vorhergehenden 2a bis 2f gezeigt ist. In dieser fortgeschrittenen Fertigungsphase umfassen die Gateelektrodenstrukturen 230a, 230c, die Materialien 231, 232 und 233, in dessen oberen Bereich auch ein zusätzliches metallenthaltendes Material 236 vorgesehen sein kann, etwa in Form eines Metallsilizids, und dergleichen. Ferner ist eine weitere Abstandshalterstruktur 237 typischerweise an den Abstandshaltern 235 angeordnet, um damit in gewünschter Weise die laterale und vertikale Profilierung von Drain- und Sourcegebieten 253 zu ermöglichen, die in dem aktiven Gebiet 202a benachbart zu einem Kanalgebiet 252 ausgebildet sind. Auch in den Drain- und Sourcegebieten 253 können Metallsilizidgebiete 254 zur Verbesserung des Leitungsvermögens vorgesehen sein. Wie ferner gezeigt ist, ist in Aussparungen 204 ein verformungsinduzierendes Halbleitermaterial 251, etwa in Form eines Silizium/Germanium-Materials, und dergleichen, ausgebildet und ruft somit eine gewünschte Art an Verformung in dem Kanalgebiet 252 zur Leistungssteigerung des Transistors 250a hervor.
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Das Bauelement 200, wie es in 2g gezeigt ist, kann auf der Grundlage der folgenden Prozessstrategie hergestellt werden. Das verformungsinduzierende Material 251 in den Aussparungen 204 wird hergestellt, wie dies auch zuvor bereits beschrieben ist, wobei insbesondere die zweigeteilte Natur der Reinigungsprozesse 206a, 206b zu einer günstigeren Oberflächenstruktur in dem Isolationsgebiet 202c führt und damit eine Beeinträchtigung der empfindlichen Materialien 231, 232 vermeidet oder zumindest stark reduziert. Daraufhin werden die Drain- und Sourcegebiete 253 zusammen mit der Abstandshalterstruktur 237 auf der Grundlage gut etablierter Prozesstechniken hergestellt, und nach dem Ausführen von Hochtemperaturprozessen zur Einstellung des endgültigen Profils der Gebiete 253 und zur Rekristallisierung von durch Implantation hervorgerufenen Schäden können bei Bedarf die Metallsilizidgebiete 254 und 236 erzeugt werden.
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2h zeigt schematisch eine Schnittansicht des Bauelements 200 in dieser Fertigungsphase, wobei hier wieder die Schnittansicht gezeigt ist, wie sie der Schnittlinie Id aus 1a entspricht. In diesem Falle erstreckt sich die Gateelektrodenstruktur 230a mit ihrem Endbereich 230e über das Isolationsgebiet 202c und weist den Abstandshalter 235 mit dem Fuß 235f auf, so dass insbesondere eine Beeinträchtigung der Materialien 231 und 232 im Bereich 230e vermieden wird. Ferner ist auch in dieser Ausführungsform die optionale Halbleiterlegierung 202s im Kanalgebiet 252 gezeigt, die, wie zuvor erläutert ist, in einigen Ausführungsformen geeignet ist, um eine spezielle Einstellung der Schwellwertspannung des Transistors 250a zu ermöglichen.
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Es gilt also: Die vorliegende Erfindung stellt Halbleiterbauelemente und Fertigungstechniken bereit, in denen durch eine Zweiteilung eines Reinigungsprozesses eine geeignete und im Vergleich zu konventionellen Strategien reduzierte Oberflächentopographie in Isolationsgebieten erzeugt wird, so dass Metallgateelektrodenstrukturen im Zusammenhang mit einem verformungsinduzierenden Halbleitermaterial hergestellt werden können, ohne dass eine unerwünschte Freilegung empfindlicher Materialien in Endbereichen von Gateelektrodenstrukturen auftritt.
