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Es gibt viele verschiedene Typen von Speicher, die zum Speichern von Daten verwendet werden. Ein Speichertyp ist einelektrisch löschbarer programmierbarer Nur-Lese-Speicher (EEPROM – electrically erasable programmable read-only memory), der bei vielen elektronischen Produkten verwendet wird (z. Baum Kalibrierungs- und kundenspezifische Daten für industrielle und Kraftfahrzeugsensoren zu speichern). 1 zeigt ein Schaltbild einer herkömmlichen EEPROM-Speicherzelle 100. Die EEPROM-Speicherzelle 100 umfasst einen ersten Transistor 102 (z. B. üblicherweise einen NMOS-Transistor), der einen mit seinem Gate gekoppelten Kondensator 104 aufweist. Eine erste Platte des Kondensators (die mit einem Gate des ersten Transistors verbunden ist) kann als Floating-Gate (FG) bezeichnet werden, während eine zweite Platte des Kondensators als Steuergate (SG) bezeichnet werden kann.
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Um auf die Speicherzelle 100 zu schreiben, können Spannungen selektiv an das Steuergate SG angelegt werden, um Ladung zu dem Floating-Gate FG hinzuzufügen oder davon abzuziehen, wodurch die Speicherzelle zu einem gewünschten Datenzustand programmiert wird. Da das Floating-Gate FG elektrisch isoliert ist, wird jegliche an dem Floating-Gate platzierte Ladung dort eingeschlossen und bleibt über einen längeren Zeitraum (z. B. Jahre) oder so lange dort, bis sie beseitigt wird, indem ein anderer Datenzustand auf die Zelle geschrieben wird. Somit spricht man davon, dass EEPROM-Zellen nichtflüchtig sind, da die Dateninhalte sogar dann dort verbleiben, wenn die Leistungsversorgung der Zelle unterbrochen ist.
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Um beispielsweise einen ersten Datenzustand auf die Speicherzelle zu schreiben (z. B. eine logische „1”), kann eine relativ große Spannung (z. B. 21 V für Tunnelungsoxiddicken um 15 nm herum) an das Steuergate SG relativ zu dem Körper des ersten Transistors 102 (der z. B. bei 0 V gehalten wird) angelegt werden, was dazu führt, dass eine vorbestimmte Ladungsmenge (z. B. Elektronen) beispielsweise mittels Fowler-Nordheim-Tunnelns an dem Floating-Gate FG „eingeschlossen” wird. Diese Elektronen können das elektrische Potential des Floating-Gates FG beispielsweise derart verringern, dass das Potential des FG niedriger ist als eine Schwellenspannung des ersten Transistors 102. Umgekehrt kann, um einen zweiten Datenzustand auf die Speicherzelle zu schreiben (z. B. eine logische „0”), eine relativ geringe Spannung (z. B. 0 V) an das Steuergate SG relativ zu dem Körper des ersten Transistors (der z. B. bei 21 V gehalten wird) angelegt werden, wodurch Elektronen von dem Floating-Gate FG beseitigt werden und sein Potential so erhöht wird, dass es höher ist als das der Spannungsschwelle des ersten Transistors 102. Es kann auch eine negative Spannung (z. B. –21 V) an das Steuergate relativ zu dem Körper des ersten Transistors angelegt werden, um zweite Daten (z. B. eine logische „0”) zu schreiben.
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Wenn die Zelle 100 anschließend gelesen wird, wird an einen zweiten Transistor 106, der auch als Auswahltransistor (z. B. NMOS-Transistor) bezeichnet wird, eine geeignete Lesevorspannung angelegt, um den zweiten Transistor einzuschalten. Die Menge an Strom, falls vorhanden, die über den zweiten Transistor 106 fließt, entspricht der zuvor an dem Floating-Gate FG gespeicherten Ladung. Falls bei unserem Beispiel beispielsweise eine logische „1” in der Zelle gespeichert ist (was gleichbedeutend damit ist, dass das Potential von FG geringer ist als die Spannungsschwelle des ersten Transistors 102), fließt eine begrenzte Strommenge (fast kein Strom oder ein extrem geringer Leckstrom), da der erste Transistor 102 effektiv „ausgeschaltet” ist. Falls, im Gegensatz dazu, bei unserem Beispiel eine logische „0” in der Zelle 100 gespeichert ist (was gleichbedeutend damit ist, dass das Potential von FG größer ist als die Spannungsschwelle des ersten Transistors 102), fließt eine beträchtliche Strommenge, da der Transistor 102 „eingeschaltet” ist. Somit kann der Zustand der Zelle 100 durch Messen des Stromausgangs ermittelt werden. Bei anderen Ausführungsbeispielen könnten statt Strömen auch Spannungen dazu verwendet werden, den Zustand der Zelle zu messen.
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In jedem Fall besteht eine Unzulänglichkeit dieser herkömmlichen EEPROM-Zelle 100 darin, dass sie eine erste Spannung (z. B. 21 V) erfordern kann, um die Speicherzelle zu löschen (z. B. eine logische „0” auf die Zelle zu schreiben), und eine zweite, andere Spannung (z. B. 19 V), um die Speicherzelle zu programmieren (z. B. eine logische „1” auf die Zelle zu schreiben), um zu gewährleisten, dass dieselben Spannungen während des Programmierens und Löschens an FG induziert werden, oder, mit anderen Worten, um denselben Kopplungsfaktor zu garantieren. Um diese unterschiedlichen Spannungen zu erzielen, erfordert die Speichervorrichtung einen Spannungsteiler oder eine ähnliche Schaltungsanordnung. Zusätzlich dazu, dass sie Fläche auf dem Chip benötigt (Fläche, die in vielerlei Hinsicht mit Kosten gleichzusetzen ist), verbraucht diese Schaltungsanordnung eventuell auch zusätzliche Leistung. Um also Kosten und Leistungsbedarf zu verringern, haben die Erfinder erkannt, dass es nützlich wäre, dieselbe Spannung zum Programmieren und Löschen jeder Speicherzelle zu verwenden. Bisher würde eine Verwendung derselben Spannung für Programmier- und Löschoperationen jedoch eine unnötige Belastung des ersten Transistors 102 (z. B. ein Tunnelungsoxid des ersten Transistors) während des Programmierens bedeuten und im schlimmsten Fall sogar dessen Versagen bewirken.
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Deshalb haben die Erfinder Techniken ersonnen, anhand derer dieselbe Spannung für Programmier- und Löschoperationen verwendet werden kann, während gleichzeitig die Belastung, die die Merkmale der Speicherzelle erfahren, begrenzt wird. Außerdem kann eine Art universelle EEPROM-Zelle erzeugt werden, bei der eine gewünschte Spannung an dem Tunnelungsoxid auf elektronische Weise gesteuert/eingestellt werden kann.
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Die Aufgabe der vorliegenden Erfindung besteht darin, eine Speichervorrichtung sowie Verfahren zum Zugreifen auf eine EEPROM-Speicherzelle mit verbesserten Charakteristika zu liefern.
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Die Aufgabe wird durch die Merkmale der unabhängigen Ansprüche gelöst. Weiterbildungen finden sich in den abhängigen Ansprüchen.
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Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
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1 einen EEPROM-Speicher gemäß dem Stand der Technik;
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2 eine perspektivische Ansicht einer EEPROM-Speicherzelle gemäß einem Ausführungsbeispiel;
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3 eine Querschnittsansicht einer EEPROM-Speicherzelle, die mit 2, wie angegeben ist, übereinstimmt;
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4 eine Querschnittsansicht einer EEPROM-Speicherzelle, die mit 2, wie angegeben ist, übereinstimmt;
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5–6 EEPROM-Speicherzellen gemäß manchen Ausführungsbeispielen;
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7 eine EEPROM-Speicherzelle mit einer ersten und einer zweiten Wannenregion gemäß manchen Ausführungsbeispielen; und
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8–9 Verfahren zum Schreiben von Datenwerten auf eine EEPROM-Speicherzelle gemäß manchen Ausführungsbeispielen.
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Eine oder mehrere Implementierungen der vorliegenden Erfindung werden nun unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, wobei durchgehend gleiche Bezugszeichen verwendet werden, um auf gleiche Elemente Bezug zu nehmen. Die Zeichnungen sind nicht unbedingt maßstabsgetreu.
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Verschiedene nachfolgend beschriebene Ausführungsbeispiele beziehen sich auf eine EEPROM-Speicherzelle, bei der dieselbe Betragsspannung (wenn auch mit entgegengesetzter Polarität) zum Programmieren und Löschen der Zelle verwendet wird. Beispielsweise können für Programmieroperationen 21 V an das Steuergate der Zelle angelegt werden, und 0 V können an das Substrat angelegt werden; wohingegen für Löschoperationen 0 V an das Steuergate der Zelle angelegt werden können und 21 V an das Substrat angelegt werden können. Selbstverständlich können für Löschoperationen auch –21 V an das Steuergate der Zelle angelegt werden, und 0 V können an das Substrat angelegt werden, in diesem Fall können jedoch zwei verschiedene Spannungsquellen erforderlich sein. Die Verwendung von Programmier- und Löschspannungen derselben Polarität und desselben Betrags kann beispielsweise deshalb vorteilhaft sein, weil sie den Umfang an Schaltungsanordnung, die zum Einrichten der Programmier- und Löschspannungen erforderlich ist, beschränken kann, wodurch die erforderliche Chipfläche insgesamt verringert wird und entsprechend Kosten und Leistungsbedarf reduziert werden. Jedoch bedeutet sogar ein Anlegen derselben Programmier- und Löschspannungen (derselben Polarität und desselben Betrags) nicht, dass die Potentiale an dem Floating-Gate, die während eines Programmierens und Löschens induziert werden, exakt gleich sind, da das tatsächliche Potential an dem Floating-Gate auch von dem Potential der Zellumgebung, z. B. unter einer unteren Kondensatorplatte, abhängt. Wie nachstehend umfassender einleuchten wird, umfassen manche Ausführungsbeispiele, um diese Funktionalität zu liefern, eine Wanne, die sich sowohl unter einem Transistor der EEPROM-Zelle als auch einem Kondensator der EEPROM-Zelle erstreckt.
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Unter allgemeiner Bezugnahme auf 2–4 kann man Merkmale einer EEPROM-Speicherzelle 200 gemäß manchen Ausführungsbeispielen der vorliegenden Erfindung sehen. Etwa ähnlich der zuvor erörterten Speicherzelle 100 der 1 umfasst die Speicherzelle 200 der 2 einen Transistor 202 (Querschnitt in 4 gezeigt), dessen Gate 204 mit einem Kondensator 206 (Querschnitt in 3 gezeigt) gekoppelt ist. Wiederum fungieren das Gate 204 des Transistors und eine untere Kondensatorplatte 208 als Floating-Gate (FG), während eine obere Kondensatorplatte 214 als Steuergate (SG) fungiert. Anders als bei der Implementierung der 1 umfasst die Implementierung der 2 jedoch eine Wannenregion 212, die in einem Substrat 210 angeordnet ist und auf der der Transistor und der Kondensator gebildet sind, wobei sich die Wannenregion 212 unter sowohl dem Transistor 202 als auch dem Kondensator 206 erstreckt. Dadurch, dass sich die Wannenregion 212 unter dem Kondensator 206 erstreckt, verändern die hierin beschriebenen Ausführungsbeispiele eine Kopplungskonstante (oder einen „Kopplungsfaktor”) der Speicherzelle 200, um es praktisch zu machen, dieselbe Betragsspannung, wenn auch mit unterschiedlichen Polaritäten bezüglich des SG, zum Programmieren und Löschen der Speicherzelle 200 zu verwenden. Die strukturellen Merkmale der veranschaulichten Speicherzelle werden nachstehend ausführlicher beschrieben. Man beachte, dass diese Figuren der Übersichtlichkeit halber nicht alle Schichten zeigen.
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Unter Bezugnahme auf 2 und 3 kann man sehen, dass der Kondensator 206 über einen ersten Abschnitt des Halbleitersubstrats 210 gebildet ist. Der Kondensator 206 umfasst eine erste leitfähige Platte 208 und eine zweite leitfähige Platte 214, wobei zwischen der ersten und der zweiten Platte eine isolierende Schicht 216 angeordnet ist. Bei manchen Ausführungsbeispielen sind die erste und die zweite leitfähige Platte 208, 214 aus Polysilizium hergestellt, obwohl eine oder beide der Platten auch aus einem anderen leitfähigen Material, beispielsweise Metall, hergestellt sein könnten. Außerdem umfasst die isolierende Schicht 216 bei manchen Ausführungsbeispielen eine Nitridschicht 218, die zwischen einer ersten Oxidschicht 220 und einer zweiten Oxidschicht 222 angeordnet ist. Bei anderen Ausführungsbeispielen kann die isolierende Schicht 216 lediglich eine einzelne Oxidschicht umfassen oder kann diese oder andere isolierende Materialien umfassen. Um Programmier- und Löschoperationen zu erleichtern, erstrecken sich innere Durchgangslöcher 224 von einer oberen Oberfläche der oberen Platte 214 nach oben zu einer Metallabschirmschicht 226. Äußere Durchgangslöcher 228 erstrecken sich von der Metallabschirmschicht 226 nach unten zu einem Schutzring 230, der einen Innenumfang aufweist, der die Kondensatorplatten zumindest teilweise umgibt. Eine Feldoxidschicht 231, die eine Dicke von beispielsweise etwa 1 μm aufweisen kann, isoliert die untere Platte elektrisch von dem Substrat. Eine (nicht gezeigte) Steuerungsschaltungsanordnung ist mit der oberen Platte 214 gekoppelt und kann der oberen Platte 214 verschiedene Spannungsbedingungen liefern, um gewünschte Programmieroperationen vorzusehen, wie hierin näher beschrieben wird.
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Es wird einleuchten, dass ein Substrat (z. B. das. Substrat 210) je nach der Implementierung verschiedene Formen aufweisen kann. Beispielsweise ist ein Substrat bei manchen Ausführungsbeispielen einfach ein Halbleiterwafer (z. B. ein Siliziumwafer), auf dem die Speicherzellen gebildet sind. Bei anderen Implementierungen kann das Substrat jedoch eine oder mehrere zusätzliche Schichten umfassen, in der bzw. in denen die Speicherzellen gebildet sind. Beispielsweise kann das Substrat bei manchen Ausführungsbeispielen eine Epitaxialschicht (z. B. n-Epi) umfassen, wobei sowohl das Substrat als auch die zusätzlichen Schichten (z. B. n-Epi) kollektiv als Substrat bezeichnet werden können.
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Unter Bezugnahme auf 2 und 4 kann man erkennen, dass der Transistor 202 über einen zweiten Abschnitt des Halbleitersubstrats 210 gebildet ist, in dem die Wanne 212 gebildet ist. Der Transistor 202 umfasst eine Source-Region 232 und eine Drain-Region 234, die über eine Kanalregion 236 unter dem Floating-Gate 204 voneinander getrennt sind. Eine isolierende Schicht 238, die oft als Gateoxid oder Tunneloxid bezeichnet wird, isoliert die Kanalregion 230 elektrisch von dem Floating-Gate 204. Bei manchen Ausführungsbeispielen kann die isolierende Schicht 238 eine Dicke von etwa 7,5 nm bis etwa 15 nm aufweisen. Ein Wannenkontakt 240 ist in dem Querschnitt der 4 ebenfalls gezeigt.
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Es gibt häufig verwendete EEPROM-Arrays mit einer Bit- und Matrixsteuerungsschaltungsanordnungen. Bei einer Schaltung mit Bitsteuerung können alle Bits gleichzeitig programmiert/gelöscht/ausgelesen werden (paralleler Bitzugriff), wohingegen bei einer Matrixschaltung üblicherweise jeweils immer nur ein Bit in einer Matrix programmiert/gelöscht/ausgelesen werden kann (eine Art serieller Bitzugriff). Verschiedene Steuerungsschaltungsanordnungen können verschiedene Betriebsspannungen erfordern, z. B. erfordert eine Matrixschaltungsanordnung eine dauerhafte hohe Spannung an dem Substrat während des Programmierens und Löschens, um einen Zusammenbruch zwischen Zellen zu verhindern, wohingegen das Substrat bei einer bitgesteuerten Schaltung während des Programmierens auch mit Masse verbunden sein kann. Die nachstehende Tabelle 1 zeigt ein Beispiel einer Vorspannungsbedingung, die seitens einer bitgesteuerten Schaltungsanordnung angewendet werden kann, um die Speicherzelle
200 zu programmieren (z. B. eine logische „1” auf die Zelle zu schreiben): Tabelle 1: Vorspannungsbedingung zum Programmieren einer bitgesteuerten EEPROM-Zelle
| Vorrichtungs-Pin | Spannung |
| Steuergate | 21 V |
| Source | 0 V |
| Drain | floatend |
| Substrat | 0 V oder 21 V |
| Wanne | 0 V |
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Tabelle 2 zeigt eine weitere Vorspannungsbedingung, die ein hohes Potential an dem Substrat umfasst, das zum Programmieren einer matrixgesteuerten EEPROM-Zelle verwendet werden kann: Tabelle 2: Vorspannungsbedingung zum Programmieren einer matrixgesteuerten EEPROM-Zelle
| Vorrichtungs-Pin | Spannung |
| Steuergate | 21 V |
| Source | 0 V |
| Drain | floatend |
| Substrat | 21 V |
| Wanne | 0 V |
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Bei fehlenden Gegenmaßnahmen kann das hohe Potential an dem Substrat zu einer Art Überprogrammierung führen, da das an dem Floating-Gate durch den Kopplungsfaktor induzierte Potential von der parasitären Kapazität zwischen dem Floating-Gate und Substrat und folglich von dem unter einer unteren Polyplatte vorhandenen Potential oder von dem Potential des Substrats abhängt. Das Substratpotential sollte während des Programmierens und Löschens gleich dem Wannenpotential gehalten werden, um denselben Kopplungsfaktor beizubehalten. Bei dem Ausführungsbeispiel der 2 verhindert die erweiterte Wannenregion 212, die sich unter sowohl dem Transistor 202 als auch dem Kondensator 206 erstreckt, diese „Überprogrammierung”, da sie ein niedriges Potential unter der unteren Polyplatte liefert, wohingegen bei einer matrixgesteuerten Zelle ohne die erweiterte Wannenregion das Potential unter der unteren Polyplatte viel höher ist als das Wannenpotential, das einen höheren Kopplungsfaktor und folglich eine höhere Spannung an FG bewirkt.
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Die Vorspannungsbedingungen in Tabelle 1 und Tabelle 2 liefern eine relativ große Vorspannung an dem Kondensator 206, was Elektronen zu dem Floating-Gate 204 hinzufügt. Dies tendiert dazu, das Potential des Floating-Gates 204 relativ zu der Spannungsschwelle des Transistors 202 zu verringern. Während einer anschließenden Leseoperation kann die Speichervorrichtung den programmierten Datenwert erkennen, indem sie eine Strom- oder Spannungsmessung vornimmt, wie zuvor beispielsweise in Bezug auf 1 beschrieben wurde.
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Die nachstehende Tabelle 3 zeigt ein Beispiel einer weiteren Vorspannungsbedingung, die die bit- und matrixgesteuerte Speicherzelle
200 löschen kann (z. B. eine logische „0” auf die Zelle schreiben kann): Tabelle 3: Vorspannungsbedingung zum Löschen einer EEPROM-Zelle
| Vorrichtungs-Pin | Spannung |
| Steuergate | 0 V |
| Source | 21 V |
| Drain | floatend |
| Substrat | 21 V |
| Wanne | 21 V |
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Die Vorspannungsbedingungen in Tabelle 3 beseitigen Elektronen von dem Floating-Gate 204, was das Potential des Floating-Gates relativ zu der Spannungsschwelle des Transistors 102 erhöht. Während einer anschließenden Leseoperation kann die Speichervorrichtung den gelöschten Datenwert erkennen, indem sie eine Strom- oder Spannungsmessung vornimmt, wie beispielsweise zuvor in Bezug auf 1 beschrieben wurde. Da diese Vorspannungsbedingungen gleiche Spannungsbeträge verwenden, um die Zelle zu programmieren/löschen, kann die Speichervorrichtung eine vereinfachte Steuerungsschaltungsanordnung verwenden, die kosteneffektiver ist und weniger Leistung verbraucht als bisherige Lösungen.
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Durch ein Wechseln zwischen diesen Vorspannungsbedingungen kann eine Steuerungsschaltungsanordnung gewünschte Datenwerte selektiv auf einzelne Speicherzellen schreiben (oder auf einen Block von Speicherzellen, je nach der Architektur eines Speicherarrays, in dem die Speicherzelle verwendet wird). Es wird einleuchten, dass alle Spannungen ungefähr sind und dass Bandbreiten dieser Spannungen je nach der verwendeten Technologie (der Tunnelungsoxiddicke) stark variieren können. Obwohl das Vorliegen von Elektronen an dem Floating-Gate 204/208 oben als einen Datenwert einer logischen „1” darstellend beschrieben wurde, könnten auch andere Konventionen verwendet werden.
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Beispielsweise könnte das Vorliegen von Elektronen für einen Datenwert „0” repräsentativ sein. Desgleichen könnte ein Löschen eines Bits auch Werte „0” oder „1” auf die Zelle schreiben, je nach der verwendeten Konvention.
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Obwohl 2–4 ein Beispiel einer EEPROM-Speicherzelle 200 zeigen, können an dem veranschaulichten Beispiel Änderungen und/oder Modifikationen vorgenommen werden, ohne von der Wesensart und dem Schutzumfang der angehängten Patentansprüche abzuweichen. Obwohl die EEPROM-Speicherzelle 200 beispielsweise dahin gehend gezeigt wurde, dass sie ein Substrat 210 vom n-Typ, eine Wannenregion 212 vom p-Typ und eine Source und ein Drain 232/234 vom n-Typ aufweist, könnten diese Dotierungskonventionen bei anderen Ausführungsbeispielen umgekehrt werden. Beispielsweise könnte das Substrat 210 vom p-Typ sein, die Wannenregion 212 könnte vom n-Typ sein, und die Source und das Drain 232/234 könnten vom p-Typ sein. Beim Beschreiben der veranschaulichten Speicherzelle 200 wurde der Kondensator der Zelle mit einer positiven oder negativen Spannung vorgespannt, je nachdem, ob die Operation ein Programmier- oder ein Löschumstand war.
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5–6 zeigen zwei Beispiele unterschiedlicher Arten und Weisen, auf die sich eine Wannenregion 212 unter der ersten und der zweiten Kondensatorplatte erstrecken kann. In 5 erstreckt sich die Wannenregion 212 um einen Abstand (L') unter der ersten Kondensatorplatte 208, wobei der Abstand einen Großteil des lateralen Abstands zwischen Seitenwänden der zweiten Kondensatorplatte darstellt. In 6 erstreckt sich die Wannenregion 212 in geringerem Umfang um einen lateralen Abstand (L'') zwischen Seitenwänden der zweiten Kondensatorplatte 208. Wie aus den kollektiven Lehren der 2 (in der sich die Wannenregion 212 vollständig unter der zweiten Kondensatorplatte 208 erstreckt) hinsichtlich 5–6 hervorgeht, kann sich die Wannenregion 212 in Abhängigkeit von der jeweiligen Implementierung in unterschiedlichem Ausmaß unter der zweiten Kondensatorplatte 206 erstrecken. Es wird einleuchten, dass jede dieser Implementierungen wahrscheinlich eine etwas andere Kopplungskonstante (oder einen etwas anderen Kopplungsfaktor) aufweist und somit die Vorspannungsspannung, die über das Tunnelungsoxid angelegt wird, um Datenwerte auf die Zelle zu schreiben, etwas anpasst. Wie zuvor erwähnt wurde, ist es oft wünschenswert, die Wannenregion so anzuordnen, dass dieselbe Betragsspannung, wenn auch mit unterschiedlicher Polarität, verwendet werden kann, um verschiedene Datenzustände auf die Speicherzelle zu schreiben, wodurch der Umfang an verwendeter Steuerungsschaltungsanordnung verringert wird.
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Wie in 7 gezeigt ist, kann eine einzelne EEPROM-Speicherzelle 700 bei manchen Implementierungen getrennte Wannenregionen in dem Substrat umfassen – nämlich eine erste Wannenregion 702 und eine zweite Wannenregion 704. Während des Betriebs kann eine (nicht gezeigte) Steuerungsschaltungsanordnung während einer Schreiboperation, bei der ein Datenwert auf die Zelle geschrieben wird, verschiedene Spannungen an der ersten und der zweiten Wannenregion 702, 704 liefern. Durch Verwendung dieser getrennten Wannenregionen können verschiedene Kopplungsfaktoren erzielt werden, wodurch beim Zugreifen auf die Speicherzelle mehr Flexibilität bereitgestellt wird als derzeit erreichbar ist.
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8–9 zeigen einige veranschaulichende Verfahren zum Zugreifen auf eine Speichervorrichtung. Obwohl diese Verfahren nachstehend als Reihe von Handlungen oder Ereignissen veranschaulicht und beschrieben werden, wird einleuchten, dass die vorliegende Erfindung nicht durch die veranschaulichte Reihenfolge derartiger Handlungen oder Ereignisse beschränkt ist. Beispielsweise können gemäß der Erfindung manche Handlungen in anderen Reihenfolgen und/oder gleichzeitig mit anderen Handlungen oder Ereignissen außer den hierin veranschaulichten und/oder beschriebenen stattfinden. Außerdem sind eventuell nicht alle veranschaulichten Schritte erforderlich, um eine Methodologie gemäß der vorliegenden Erfindung zu implementieren. Ferner können die Verfahren gemäß der vorliegenden Erfindung in Verbindung mit den hierin veranschaulichten und beschriebenen Vorrichtungen und Systemen sowie in Verbindung mit anderen, nicht veranschaulichten Strukturen implementiert werden. Obwohl die schematischen Darstellungen eine EEPROM-Speicherzelle zeigen, wie sie zuvor beschrieben wurde, wird beispielsweise einleuchten, dass die Aspekte der Erfindung auch für andere Speichertypen gelten können.
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Unter Bezugnahme auf 8 kann man ein Verfahren 800 zum Schreiben eines ersten Datenwerts (z. B. einer logischen „1”) auf eine Speicherzelle sehen. Das Verfahren beginnt bei 802, wenn eine erste Spannung (z. B. 21 V) an das Steuergate SG der Speicherzelle angelegt wird. Bei 804 wird eine Source eines Transistors der Speicherzelle auf eine zweite Spannung (z. B. 0 V) getrieben. Das Substrat und die Wannenregion werden in Blöcken 806, 808 ebenfalls auf die zweite Spannung getrieben, und das Drain wird bei 810 gefloatet. Dies führt dazu, dass Träger (Elektronen oder Löcher) an dem Floating-Gate der Speicherzelle eingeschlossen werden, wodurch das Potential an dem Floating-Gate dahin gehend geändert wird, dass es dem ersten Datenwert entspricht.
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Unter Bezugnahme auf 9 kann man ein Verfahren 900 zum Schreiben eines zweiten Datenwerts (z. B. einer logischen „0”) auf die Speicherzelle sehen. Das Verfahren beginnt bei 902, wenn die zweite Spannung (z. B. 0 V) an das Steuergate SG der Speicherzelle angelegt wird. Bei 904 wird eine Source eines Transistors der Speicherzelle auf die erste Spannung (z. B. 21 V) getrieben. Das Substrat und die Wannenregion werden in den Blöcken 906, 908 ebenfalls auf die erste Spannung getrieben, und das Drain wird bei 910 gefloatet. Dies führt dazu, dass Träger (Elektronen oder Löcher) von dem Floating-Gate der Speicherzelle beseitigt werden, wodurch das Potential an dem Floating-Gate dahin gehend geändert wird, dass es dem zweiten Datenwert entspricht.
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Obwohl die Erfindung in Bezug auf eine oder mehrere Implementierungen veranschaulicht und beschrieben wurde, können an den veranschaulichten Beispielen Änderungen und/oder Modifikationen vorgenommen werden, ohne von der Wesensart und dem Schutzumfang der angehängten Patentansprüche abzuweichen. Insbesondere bezüglich der verschiedenen Funktionen, die durch die oben beschriebenen Komponenten oder Strukturen (Anordnungen, Vorrichtungen, Schaltungen, Systeme usw.) erfüllt werden, sollen die Begriffe (einschließlich einer Bezugnahme auf eine „Einrichtung”), die zum Beschreiben derartiger Komponenten verwendet werden, wenn nichts anderes angegeben ist, jeglicher Komponente oder Struktur entsprechen, die die festgelegte Funktion der beschriebenen Komponente erfüllt (z. B. die funktionell äquivalent ist), obwohl sie zu der offenbarten Struktur, die die Funktion bei den hierin veranschaulichten exemplarischen Implementierungen der Erfindung erfüllt, nicht strukturell äquivalent ist. Obwohl außerdem ein bestimmtes Merkmal der Erfindung eventuell in Bezug auf lediglich eine von mehreren Implementierungen offenbart wurde, kann ein solches Merkmal mit einem oder mehreren anderen Merkmalen der anderen Implementierungen kombiniert werden, wie dies für eine gegebene oder bestimmte Anwendung erwünscht und vorteilhaft sein mag. In dem Umfang, in dem die Begriffe „umfassen”, „umfasst”, „haben”, „hat”, „mit” oder Varianten derselben entweder in der ausführlichen Beschreibung oder den Patentansprüchen verwendet werden, sollen derartige Begriffe außerdem auf ähnliche Weise einschließlich sein wie der Begriff „aufweisen”.
