DE102011053955B4 - Leistungs-Halbleitervorrichtung und Verfahren zum Verbessern der Zuverlässigkeit einer Leistungs-Halbleitervorrichtung - Google Patents
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- H01L2924/36—Material effects
- H01L2924/365—Metallurgical effects
- H01L2924/3656—Formation of Kirkendall voids
Abstract
Leistungs-Halbleitervorrichtung, umfassend:
einen Halbleiterchip (102) mit einer vertikalen Struktur;
eine Metallisierungsschicht (104), die Kupfer enthält, der auf der gesamten Rückseiten-Oberfläche (103) des Halbleiterchips (102) angeordnet ist;
eine Legierungsschicht (106) zum Vermindern der Bildung von Intermetallphasen und
Hohlräume beim Anbringen eines elektrisch leitenden Chipträgers oder eines elektrisch leitenden Gehäuserahmens durch zinnhaltigen Lötwerkstoff (114), wobei die Legierungsschicht (106) eine Zink-Kupfer-Legierung enthält, und wobei die Legierungsschicht (106) auf der Metallisierungsschicht (104) durch galvanische Ablagerung angeordnet ist; und
wobei die Legierungsschicht (106) eine äußerste Schicht der Leistungs-Halbleitervorrichtung bildet, bevor diese mit einem elektrisch leitenden Chipträger (112) oder einem elektrisch leitenden Gehäuserahmen (112) verbunden wird, wobei die Metallisierungsschicht (104) zwischen dem Halbleiterchip (102) und der Legierungsschicht (106) angeordnet ist;
wobei die Legierungsschicht (106) einen Legierungsanteil von etwa 20 Gew.-% Zink aufweist;
wobei die Legierungsschicht (106) eine Dicke im Bereich von etwa 1 bis etwa 5 Mikrometer hat;
einen elektrisch leitenden Chipträger (112) oder einen elektrisch leitenden Gehäuserahmen (112) angebracht durch zinnhaltigen Lötwerkstoff (114) an der Legierungsschicht (106), womit eine elektrische Verbindung zur Verfügung gestellt wird zwischen Chipträger oder Gehäuserahmen und Halbleiterchip (102), wobei eine Grenzfläche zwischen dem zinnhaltigen Lötwerkstoff (114) und der Legierungsschicht (106) gebildet ist.
einen Halbleiterchip (102) mit einer vertikalen Struktur;
eine Metallisierungsschicht (104), die Kupfer enthält, der auf der gesamten Rückseiten-Oberfläche (103) des Halbleiterchips (102) angeordnet ist;
eine Legierungsschicht (106) zum Vermindern der Bildung von Intermetallphasen und
Hohlräume beim Anbringen eines elektrisch leitenden Chipträgers oder eines elektrisch leitenden Gehäuserahmens durch zinnhaltigen Lötwerkstoff (114), wobei die Legierungsschicht (106) eine Zink-Kupfer-Legierung enthält, und wobei die Legierungsschicht (106) auf der Metallisierungsschicht (104) durch galvanische Ablagerung angeordnet ist; und
wobei die Legierungsschicht (106) eine äußerste Schicht der Leistungs-Halbleitervorrichtung bildet, bevor diese mit einem elektrisch leitenden Chipträger (112) oder einem elektrisch leitenden Gehäuserahmen (112) verbunden wird, wobei die Metallisierungsschicht (104) zwischen dem Halbleiterchip (102) und der Legierungsschicht (106) angeordnet ist;
wobei die Legierungsschicht (106) einen Legierungsanteil von etwa 20 Gew.-% Zink aufweist;
wobei die Legierungsschicht (106) eine Dicke im Bereich von etwa 1 bis etwa 5 Mikrometer hat;
einen elektrisch leitenden Chipträger (112) oder einen elektrisch leitenden Gehäuserahmen (112) angebracht durch zinnhaltigen Lötwerkstoff (114) an der Legierungsschicht (106), womit eine elektrische Verbindung zur Verfügung gestellt wird zwischen Chipträger oder Gehäuserahmen und Halbleiterchip (102), wobei eine Grenzfläche zwischen dem zinnhaltigen Lötwerkstoff (114) und der Legierungsschicht (106) gebildet ist.
Description
- Die vorliegende Erfindung bezieht sich im Allgemeinen auf eine Halbleitervorrichtung. Die vorliegende Erfindung bezieht sich insbesondere auf ein Verfahren und ein System zum Verbessern der Zuverlässigkeit einer Halbleitervorrichtung.
- Bei vielen Halbleitervorrichtungen wird eine metallische Beschichtung auf der vorderen oder hinteren Oberfläche eines Halbleiterchips aufgebracht, um eine bessere elektrische und thermische Leitfähigkeit zu erreichen. Ein übliches Metall, das für eine abschließende Metallisierungsschicht verwendet wird, ist Kupfer. Die Schicht wird typischerweise zwischen einem Halbleiterchip und einem Gehäuserahmen oder zwischen Halbleiterchips angeordnet. Eine derartige Metallisierungsschicht besitzt jedoch bestimmte Nachteile, z. B. eine Unterbrechung an der Grenzfläche zwischen der Kupfermetallisierung und dem zinnhaltigen Lötwerkstoff aufgrund des Wachstums von Intermetallphasen, begleitet durch Kirkendall-Hohlräume.
- Zinnhaltiges Lötmittel wird verwendet infolge seiner guten mechanischen Eigenschaften und Benetzungscharakteristiken bei der Kupfermetallisierungsschicht. Es reagiert jedoch mit der Kupferbenetzungsschicht und bildet Kupfer-Zinn-Intermetallphasen. Insbesondere bildet Zinn mit Kupfer Intermetallphasen Cu3Sn bei Temperaturen über 200 °C, begleitet von der Entwicklung von Kirkendall-Hohlräumen, wodurch ein Zuverlässigkeitsproblem entsteht. Nach einem Verbleib auf hohen Temperaturen oder nach einem Temperaturwechsel entwickeln sich verstärkt Hohlräume an der Grenzfläche der Verbindung mit zinnhaltigem Lötmittel und der Kupfermetallisierungsschicht. Diese Hohlräume (Kirkendall-Hohlräume) werden infolge von unterschiedlichen Diffusionskoeffizienten von Kupfer und Zinn auf der Kupferseite der Grenzfläche gebildet. Als eine Folge derartiger Hohlräume beginnt sich die Metallisierungsschicht abzulösen, was zu einem elektrischen Ausfall der Halbleitervorrichtung führt. Es besteht demzufolge ein Bedarf an einem Verfahren und einem System, die das dynamische Wachstum von Intermetallphasen, das durch Kirkendall-Hohlräume begleitet wird, zu vermeiden oder zu verlangsamen, um die Zuverlässigkeit von Halbleitervorrichtungen für Hochtemperaturanwendungen zu verbessern.
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US 2008 / 0 223 906 A1 -
US 2008 / 0 237 314 A1 - Es wird eine Leistungs-Halbleitervorrichtung bereitgestellt, umfassend: einen Halbleiterchip mit einer vertikalen Struktur; eine Metallisierungsschicht, die Kupfer enthält, der auf der gesamten Rückseiten-Oberfläche des Halbleiterchips angeordnet ist; eine Legierungsschicht zum Vermindern der Bildung von Intermetallphasen und Hohlräume beim Anbringen eines elektrisch leitenden Chipträgers oder eines elektrisch leitenden Gehäuserahmens durch zinnhaltigen Lötwerkstoff. Die Legierungsschicht enthält eine Zink-Kupfer-Legierung. Die Legierungsschicht ist auf der Metallisierungsschicht durch galvanische Ablagerung angeordnet. Die Legierungsschicht bildet eine äußerste Schicht der Leistungs-Halbleitervorrichtung, bevor diese mit einem elektrisch leitenden Chipträger oder einem elektrisch leitenden Gehäuserahmen verbunden wird, wobei die Metallisierungsschicht zwischen dem Halbleiterchip und der Legierungsschicht angeordnet ist. Die Legierungsschicht weist einen Legierungsanteil von etwa 20 Gew.-% Zink auf. Die Legierungsschicht hat eine Dicke im Bereich von etwa 1 bis etwa 5 Mikrometer. Die Leistungs-Halbleitervorrichtung umfasst ferner einen elektrisch leitenden Chipträger oder einen elektrisch leitenden Gehäuserahmen, angebracht durch zinnhaltigen Lötwerkstoff an der Legierungsschicht, womit eine elektrische Verbindung zur Verfügung gestellt wird zwischen Chipträger oder Gehäuserahmen und Halbleiterchip, wobei eine Grenzfläche zwischen dem zinnhaltigen Lötwerkstoff und der Legierungsschicht gebildet ist.
- Ferner wird ein Verfahren zum Verbessern der Zuverlässigkeit einer Leistungs-Halbleitervorrichtung bereitgestellt, das umfasst: Bereitstellen eines Halbleiterchips mit einer vertikalen Struktur; Anordnen einer Metallisierungsschicht, die Kupfer aufweist, auf der gesamten Rückseiten-Oberfläche des Halbleiterchips; und galvanisches Ablagern einer Legierungsschicht, die eine Zink-Kupfer-Legierung aufweist, auf der Metallisierungsschicht. Die Legierungsschicht bildet eine äußerste Schicht, wobei die Metallisierungsschicht zwischen dem Halbleiterchip und der Legierungsschicht angeordnet ist. Nach dem galvanischen Ablagern der Legierungsschicht erfolgt ein Anbringen des Halbleiterchips an einem leitenden Element auf einem zinnhaltigen Lötwerkstoff. Das leitende Element ist ein elektrisch leitenden Chipträger oder ein elektrisch leitender Gehäuserahmen. Es wird eine Grenzfläche zwischen dem zinnhaltigen Lötwerkstoff und der Legierungsschicht gebildet.
- Die Erfindung wird anhand von Ausführungsbeispielen mit Hilfe der Figuren dargelegt.
-
1 ist eine Darstellung, die einen Halbleiterchip mit verbesserter Zuverlässigkeit gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht; -
2 ist eine Darstellung, die einen Halbleiterchip mit verbesserter Zuverlässigkeit gemäß einer alternativen Ausführungsform der vorliegenden Offenbarung veranschaulicht; -
3 ist eine Darstellung, die eine Halbleitervorrichtung mit verbesserter Zuverlässigkeit gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht; -
4 ist eine Darstellung, die eine Halbleitervorrichtung mit verbesserter Zuverlässigkeit gemäß einer alternativen Ausführungsform der vorliegenden Offenbarung veranschaulicht; -
5 ist eine Darstellung, die eine Halbleitervorrichtung mit verbesserter Zuverlässigkeit gemäß einer alternativen Ausführungsform der vorliegenden Offenbarung veranschaulicht; -
6 ist eine Darstellung, die einen Halbleiterchip mit verbesserter Zuverlässigkeit gemäß noch einer weiteren alternativen Ausführungsform der vorliegenden Offenbarung veranschaulicht; und -
7 ist ein Ablaufplan eines beispielhaften Verfahrens zum Verbessern der Zuverlässigkeit einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. - Die vorliegende Offenbarung stellt eine Halbleitervorrichtung mit verbesserter Zuverlässigkeit bereit. In einer Ausführungsform wird eine Halbleitervorrichtung bereitgestellt, die einen Halbleiterchip, eine Metallisierungsschicht, die einen metallischen Werkstoff aufweist, der auf einer Oberfläche des Halbleiterchips angeordnet ist, und eine Legierungsschicht, die den metallischen Werkstoff enthält, der auf der Metallisierungsschicht angeordnet ist, umfasst.
- In einer Weiterbildung ist der metallische Werkstoff Kupfer.
- In einer Weiterbildung ist die Metallisierungsschicht auf wenigstens einem Abschnitt der Oberfläche des Halbleiterchips angeordnet.
- In einer Weiterbildung ist die Oberfläche des Halbleiterchips eine vordere oder eine hintere Oberfläche des Halbleiterchips.
- In einer Weiterbildung hat die Metallisierungsschicht eine Dicke im Bereich von etwa 10 bis etwa 15 Mikrometer.
- In einer Weiterbildung weist die Legierungsschicht einen Legierungsanteil von etwa 20 Gew.-% Zink auf.
- In einer Weiterbildung hat die Legierungsschicht eine Dicke im Bereich von etwa 1 bis etwa 5 Mikrometer.
- In einer Weiterbildung umfasst die Halbleitervorrichtung ferner ein leitendes Element, das auf einem Lötwerkstoff an dem Halbleiterchip angebracht ist.
- In einer Weiterbildung ist der Lötwerkstoff ein zinnhaltiger Lötwerkstoff.
- In einer Weiterbildung wird eine Grenzfläche zwischen dem Lötwerkstoff und der Metallisierungsschicht gebildet.
- In einer Weiterbildung weist die Grenzfläche keinen Hohlraum auf.
- In einer Weiterbildung ist das leitende Element ein Gehäuserahmen.
- In einer Weiterbildung ist das leitende Element ein Clip.
- In einer weiteren Ausführungsform umfasst die Halbleitervorrichtung wenigstens einen Halbleiterchip, eine Metallisierungsschicht, die einen metallischen Werkstoff aufweist, der auf wenigstens einer Oberfläche des wenigstens einen Halbleiterchips angeordnet ist, eine Legierungsschicht, die den metallischen Werkstoff aufweist, der auf der Metallisierungsschicht angeordnet ist, und einen Lötwerkstoff, der zwischen dem wenigstens einen Halbleiterchip angeordnet ist.
- In einer Weiterbildung ist die wenigstens eine Oberfläche entweder eine vordere oder eine hintere Oberfläche.
- In einer Weiterbildung ist der metallische Werkstoff Kupfer.
- In einer weiteren Ausführungsform wird ein Verfahren zum Verbessern der Zuverlässigkeit einer Halbleitervorrichtung bereitgestellt. Das Verfahren umfasst das Bereitstellen eines Halbleiterchips, das Anordnen einer Metallisierungsschicht, die einen metallischen Werkstoffaufweist, auf einer Oberfläche des Halbleiterchips, das Anordnen einer Legierungsschicht, die den metallischen Werkstoff aufweist, auf der Metallisierungsschicht und das Anbringen des Halbleiterchips an einem leitenden Element auf einem Werkstoff.
- In einer Weiterbildung weist das Anordnen einer einen metallischen Werkstoff aufweisenden Metallisierungsschicht auf einer Oberfläche des Halbleiterchips auf das Anordnen einer Kupfer aufweisenden Metallisierungsschicht auf wenigstens einem Abschnitt einer Oberfläche des Halbleiterchips.
- In einer Weiterbildung weist das Anordnen einer den metallischen Werkstoff aufweisenden Legierungsschicht auf der Metallisierungsschicht auf das Anordnen einer Schicht aus einer Zink-Kupfer-Legierung auf der Metallisierungsschicht.
- In einer Weiterbildung weist das Anbringen des Halbleiterchips an einem leitenden Element auf einem Lötwerkstoff auf das Anordnen eines zinnhaltigen Lötwerkstoffs auf der Legierungsschicht und das Anbringen des leitenden Elements an dem zinnhaltigen Lötwerkstoff.
- In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen, die deren Teil bilden, Bezug genommen und in denen zur Erläuterung spezielle Ausführungsformen, in denen die Erfindung realisiert werden kann, gezeigt sind. Dabei wird eine Richtungsterminologie wie etwa „obere“, „untere“, „vorderseitige“, „rückseitige“, „vordere“, „hintere“ usw. in Bezug auf die Orientierung der beschriebenen Figur bzw. Figuren verwendet. Da die Komponenten der Ausführungsformen in mehreren unterschiedlichen Orientierungen positioniert sein können, wird die Richtungsterminologie für Zwecke der Erläuterung verwendet und ist in keiner Weise einschränkend. Es sollte klar sein, dass weitere Ausführungsformen verwendet werden können und strukturelle und logische Änderungen vorgenommen werden können, ohne vom Umfang der vorliegenden Erfindung abzuweichen.
- Es sollte klar sein, dass die Merkmale der hier beschriebenen verschiedenen beispielhaften Ausführungsformen miteinander kombiniert werden können, falls nicht speziell anders angegeben.
- Vorrichtungen mit Halbleiterchips werden im Folgenden beschrieben. Die Halbleiterchips können von extrem unterschiedlichen Typen sein, können durch unterschiedliche Technologien hergestellt werden und können z. B. integrierte elektrische oder elektrooptische Schaltungen oder passive Elemente oder MEMS usw. enthalten. Halbleiterchips können z. B. als Leistungstransistoren, Leistungsdioden, IGBTs (Bipolartransistoren mit isolierter Gate-Elektrode) konfiguriert sein. Halbleiterchips können eine vertikale Struktur aufweisen und können in der Weise hergestellt sein, dass elektrische Ströme in einer Richtung senkrecht zu den Hauptoberflächen des Halbleiterchips fließen. Diese Halbleiterchips können Kontaktelemente haben, die auf ihren Hauptoberflächen, die eine obere Oberfläche und eine untere Oberfläche enthalten, angeordnet sind. Beispiele von Halbleiterchips mit einer vertikalen Struktur sind Leistungstransistoren und Leistungsdioden. Bei Leistungstransistoren können die Source-Elektrode und die Gate-Elektrode an einer ersten Hauptoberfläche angeordnet sein, während die Drain-Elektrode an einer zweiten Hauptoberfläche angeordnet sein kann. Bei einer Leistungsdiode kann die Anoden-Elektrode an einer ersten Hauptoberfläche angeordnet sein, während die Katoden-Elektrode an einer zweiten Hauptoberfläche angeordnet sein kann.
- Die integrierten Schaltungen können z. B. als logische integrierte Schaltungen, analoge integrierte Schaltungen, integrierte Mischsignal-Schaltungen, integrierte Leistungsschaltungen, Speicherschaltungen oder integrierte passive Elemente entworfen sein. Des Weiteren können die Halbleiterchips als MEMS (mikroelektromechanische Systeme) konfiguriert sein und können mikromechanische Strukturen wie z. B. Brücken-, Membran- oder Zungenstrukturen enthalten. Die Halbleiterchips können als Sensoren oder Aktuatoren z. B. Drucksensoren, Beschleunigungssensoren, Drehsensoren, Mikrophone usw. konfiguriert sein. Die Halbleiterchips können als Antennen und/oder diskrete passive Elemente konfiguriert sein. Die Halbleiterchips können außerdem Antennen und/oder diskrete passive Elemente enthalten. Halbleiterchips, in denen derartige funktionale Elemente eingebettet sind, enthalten im Allgemeinen elektronische Schaltungen, die zum Steuern der funktionalen Elemente oder weiterer Verarbeitungssignale, die durch die funktionalen Elemente erzeugt werden, dienen. Die Halbleiterchips müssen nicht aus einem speziellen Halbleiterwerkstoff hergestellt sein und können des Weiteren anorganische und/oder organische Werkstoffe enthalten, die keine Halbleiter sind, wie z. B. diskrete passive Elemente, Antennen, Isolatoren, Kunststoffe oder Metalle. Die Halbleiterchips können darüber hinaus gehäust oder ungehäust sein.
- Die Halbleiterchips weisen Kontaktelemente auf, die es ermöglichen, dass mit den Halbleiterchips ein elektrischer Kontakt hergestellt werden kann. Die Kontaktelemente können jeden gewünschten elektrisch leitenden Werkstoff, z. B. ein Metall wie etwa Aluminium, Nickel, Palladium, Gold oder Kupfer, eine Metalllegierung, einen Metallstapel oder einen elektrisch leitfähigen organischen Werkstoff enthalten. Die Kontaktelemente können sich an den aktiven Hauptoberflächen der Halbleiterchips oder an anderen Oberflächen der Halbleiterchips befinden. Die aktiven oder passiven Strukturen der Halbleiterchips werden gewöhnlich unter den aktiven Hauptoberflächen angeordnet und können auf die Kontaktelemente elektrisch angeschlossen werden. Bei Leistungstransistoren können die Kontaktelemente Drain-, Source- oder Gate-Elektroden sein.
- Die im Folgenden beschriebenen Vorrichtungen können äußere Kontaktelemente enthalten, die an der Außenseite der Vorrichtungen zugänglich sind, damit von der Außenseite der Vorrichtungen ein elektrischer Kontakt hergestellt werden kann. Die äußeren Kontaktelemente können außerdem wärmeleitfähig sein und als Wärmesenken für die Wärmeableitung der Halbleiterchips dienen. Die äußeren Kontaktelemente können jeden elektrisch leitenden Werkstoff, z. B. ein Metall wie Kupfer, Pd, Ni, Au usw., enthalten.
- Die im Folgenden beschriebenen Vorrichtungen können einen Verkapselungswerkstoff, der wenigstens Teile der Halbleiterchips überdeckt, enthalten. Der Verkapselungswerkstoff ist ein elektrisch isolierender Werkstoff, der in Relation zu den elektrisch leitenden Komponenten der Vorrichtung höchstens geringfügig elektrisch leitfähig ist. Beispiele eines Verkapselungswerkstoffs enthalten einen Gießwerkstoff und einen Werkstoff auf Epoxybasis. Der Verkapselungswerkstoff kann jeder geeignete duroplastische, thermoplastische, Laminat-(vorimprägnierter) oder wärmehärtender Werkstoff sein und kann Füllstoffe enthalten. Verschiedene Verfahren können verwendet werden, um die Halbleiterchips mit dem Gießwerkstoff zu überdecken, z. B. Druckgießen, Laminieren oder Spritzgießen.
- Die vorliegende Offenbarung schafft ein Verfahren und ein System zum Verbessern der Zuverlässigkeit von Halbleitervorrichtungen. In
1 ist eine Darstellung gezeigt, die einen Halbleiterchip mit verbesserter Zuverlässigkeit gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht. In einer Ausführungsform wird ein Halbleiterchip102 bereitgestellt. Der Halbleiterchip kann Silicium oder andere Typen von Halbleiterwerkstoffen enthalten. Der Halbleiterchip102 enthält eine rückseitige Metallisierungsschicht104 . Ein Beispiel der Metallisierungsschicht104 ist eine Kupfer-Metallisierungsschicht mit einer Dicke im Bereich von etwa 2 bis 20 Mikrometer, wobei eine Dicke im Bereich von etwa 10 bis 15 Mikrometer bevorzugt ist. Die Kupfer-Metallisierungsschicht104 dient als eine Dickbeschichtung, um eine erhöhte elektrische und thermische Leitfähigkeit zu schaffen und dadurch eine bessere Eigenschaft für elektrische Komponenten wie etwa den Halbleiterchip102 zu schaffen. - In dieser Ausführungsform ist die Kupfer-Metallisierungsschicht
104 auf der hinteren Oberfläche103 des Halbleiterchips102 angeordnet. Die Dicke der Kupfer-Metallisierungsschicht104 kann im Bereich von etwa 10 bis 15 Mikrometer liegen. Es können jedoch andere Metalle als Kupfer und andere Dicken verwendet werden, um die Metallisierungsschicht104 zu bilden, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen. - Um eine verbesserte Lötverbindung zu schaffen und die Entwicklung von Hohlräumen an der Grenzfläche zwischen der Kupfer-Metallisierungsschicht
104 und dem zinnhaltigen Lötmittel zu verhindern, wird eine Schicht106 aus einer Legierung auf der Kupfer-Metallisierungsschicht, z. B. der Kupfer-Metallisierungsschicht104 , angeordnet. In einer Ausführungsform hat die Legierungsschicht106 eine Dicke im Bereich von etwa 1 bis 5 Mikrometer und weist einen Legierungsgehalt von Zink von bis zu 20 Gew.-% auf. Die verwendete Legierung kann eine Zink-Kupfer-Legierung sein. Die Legierungsschicht106 kann durch galvanische Ablagerung der Legierung auf der Metallisierungsschicht104 gebildet werden. In einer Ausführungsform bilden die Legierungsschicht und die Kupfer-Metallisierungsschicht gemeinsam die äußerste Metallisierungsschicht der Halbleitervorrichtung. Die Legierungsschicht106 und die Kupfer-Metallisierungsschicht104 bilden z. B. an der hinteren Oberfläche103 des Halbleiterchips die äußerste Metallisierungsschicht. - Die Legierungsschicht
106 vermindert die Bildung der Intermetallphasen und die Hohlraumentwicklung an der Grenzfläche zwischen der Kupfer-Metallisierungsschicht104 und der Verbindung mit zinnhaltigem Lötmittel und verbessert dadurch die Zuverlässigkeit des Halbleiterchips102 . Die Verminderung von Hohlräumen hat Einfluss auf das Wärmemanagement in dem Gehäuse, so dass die Legierungsschicht106 die Verschlechterung der Wärmeableitung während der Anbringung des Halbleiterchips102 an anderen Komponenten wie etwa einen Chipträger oder einen Gehäuserahmen unterbricht oder verringert. Es wird angemerkt, dass die Legierungsschicht vorzugsweise einen metallischen Werkstoff der Metallisierungsschicht aufweist. In diesem Fall weist die Legierungsschicht106 Kupfer auf, das in der Kupfer-Metallisierungsschicht104 enthalten ist. - In
2 ist eine Darstellung gezeigt, die einen Halbleiterchip mit verbesserter Zuverlässigkeit gemäß einer alternativen Ausführungsform der vorliegenden Offenbarung veranschaulicht. In der alternativen Ausführungsform kann zusätzlich zu der Ablagerung auf der hinteren Oberfläche103 des Halbleiterchips102 eine Metallisierungsschicht108 auf der vorderen Oberfläche109 des Halbleiterchips102 gebildet sein. - Ein Beispiel der Metallisierungsschicht
108 ist eine Kupfer-Metallisierungsschicht mit einer Dicke im Bereich von etwa 2 bis 20 Mikrometer, wobei die Dicke vorzugsweise im Bereich von etwa 10 bis 15 Mikrometer liegt. Die Kupfer-Metallisierungsschicht108 dient als eine Dickbeschichtung, um eine erhöhte elektrische und thermische Leitfähigkeit zu schaffen und somit eine bessere Leistung für elektrische Komponenten wie etwa den Halbleiterchip102 zu ermöglichen. In dieser Ausführungsform ist die Kupfer-Metallisierungsschicht108 auf der vorderen Oberfläche109 des Halbleiterchips102 angeordnet. Die Dicke der Kupfer-Metallisierungsschicht108 kann im Bereich von etwa 10 bis 15 Mikrometer liegen. Es können jedoch andere Metalle als Kupfer und andere Dicken verwendet werden, um die Kupfer-Metallisierungsschicht108 zu bilden, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen. - Um eine verbesserte Lötverbindung zu schaffen und die Entwicklung von Hohlräumen an der Grenzfläche zwischen der Kupfer-Metallisierungsschicht
108 und dem zinnhaltigen Lötmittel zu verhindern, wird eine Schicht110 aus einer Legierung auf der Metallisierungsschicht z. B. der Kupfer-Metallisierungsschicht108 angeordnet. In einer Ausführungsform hat die Legierungsschicht110 eine Dicke im Bereich von 1 bis 5 Mikrometer und weist einen Zinkgehalt von bis zu 20 Gew.-% auf. Die verwendete Legierung kann eine Zink-Kupfer-Legierung sein. Die Legierungsschicht110 kann durch galvanische Ablagerung der Legierung auf der Metallisierungsschicht108 gebildet werden. In einer Ausführungsform bilden die Legierungsschicht und die Kupfer-Metallisierungsschicht gemeinsam die äußerste Schicht der Halbleitervorrichtung. Die Legierungsschicht106 und die Kupfer-Metallisierungsschicht104 bilden z. B. die äußerste Metallisierungsschicht an der hinteren Oberfläche103 des Halbleiterchips. Die Legierungsschicht110 und die Kupfer-Metallisierungsschicht108 bilden die äußerste Metallisierungsschicht an der vorderen Oberfläche109 des Halbleiterchips102 . - Die Legierungsschicht
110 vermindert die Bildung von Intermetallphasen und die Hohlraumentwicklung an der Grenzfläche zwischen der Kupfer-Metallisierungsschicht108 und der Verbindung mit zinnhaltigem Lötmittel und vergrößert somit die Zuverlässigkeit des Halbleiterchips102 . Die Verminderung von Hohlräumen hat Einfluss auf das Wärmemanagement in dem Gehäuse, so dass die Legierungsschicht110 die Verschlechterung der Wärmeableitung während der Anbringung des Halbleiterchips102 an anderen Komponenten wie etwa einem Chipträger oder einem Gehäuserahmen unterbricht oder verringert. Es wird angemerkt, dass die Legierungsschicht vorzugsweise einen metallischen Werkstoff der Metallisierungsschicht aufweist. In diesem Fall weist die Legierungsschicht110 Kupfer auf, das in der Kupfer-Metallisierungsschicht108 enthalten ist, und die Legierungsschicht106 weist Kupfer auf, das in der Kupfer-Metallisierungsschicht104 enthalten ist. - In
3 ist eine Darstellung gezeigt, die eine Halbleitervorrichtung mit verbesserter Zuverlässigkeit gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht. In dieser Ausführungsform ist ein Halbleiterchip102 wie in2 veranschaulicht mit einer Vorderseite110 und einer rückseitigen Legierungsschicht106 auf einem Träger wie etwa einem Gehäuserahmen112 angeordnet. Der Halbleiterchip102 ist auf einem Lötwerkstoff, wie etwa einem zinnhaltigen Lötmittel114 , an dem Gehäuserahmen112 angebracht. In einer Ausführungsform kann der Lötwerkstoff114 auf dem Träger oder Gehäuserahmen112 angeordnet sein. Dann wird der Halbleiterchip102 an dem Lötwerkstoff114 angebracht, so dass zwischen der Legierungsschicht106 des Chips102 und dem Lötwerkstoff114 eine Grenzfläche gebildet wird. Dadurch wird eine Konfiguration Chip-an-Gehäuserahmen geschaffen. - Nachfolgend können weitere leitende Elemente
114 wie etwa Bonddrähte über Kontaktfelder116 , die auf der Legierungsschicht110 angeordnet sind, mit dem Halbleiterchip102 verbunden werden. Durch das Vorsehen einer Legierungsschicht wie etwa die Legierungsschicht106 auf der Metallisierungsschicht, wie etwa der Metallisierungsschicht104 , wird die Bildung von Hohlräumen zwischen der Kupfer-Metallisierungsschicht104 und der Verbindung114 mit zinnhaltigem Lötmittel vermindert. Das hat eine bessere Wärmeableitung von dem Halbleiterchip102 zu dem Gehäuserahmen112 zur Folge, was zu einer verbesserten Zuverlässigkeit der Gesamtvorrichtung führt. - In
4 ist eine Darstellung gezeigt, die eine Halbleitervorrichtung mit verbesserter Zuverlässigkeit gemäß einer alternativen Ausführungsform der vorliegenden Offenbarung veranschaulicht. In dieser Ausführungsform wird ein in3 gezeigter Halbleiterchip102 , der eine Vorderseite110 und eine rückseitige Legierungsschicht106 aufweist und auf einem Träger112 angeordnet ist, bereitgestellt. Ein zusätzlicher Halbleiterchip112 wird außerdem bereitgestellt und über dem Halbleiterchip102 angeordnet. - In dieser Ausführungsform weist der Halbleiterchip
112 ebenfalls eine vorderseitige114 und eine rückseitige Legierungsschicht116 auf, die auf Kupfer-Metallisierungsschichten120 bzw.118 angeordnet sind. Der Halbleiterchip112 ist außerdem auf einem Lötwerkstoff wie etwa einem zinnhaltigen Lötwerkstoff122 am Halbleiterchip102 angebracht. Dadurch wird eine Konfiguration Chip-an-Chip geschaffen. In einer Ausführungsform ist der Lötwerkstoff122 auf der Legierungsschicht110 des Chips102 angeordnet. Dann ist der Chip112 auf dem Lötwerkstoff122 angeordnet, so dass zwischen der Legierungsschicht116 des Chips112 und dem Lötwerkstoff122 eine Grenzfläche gebildet ist. - Durch das Schaffen einer Legierungsschicht wie etwa der Legierungsschicht
110 auf der Metallisierungsschicht, wie etwa der Metallisierungsschicht108 , wird die Bildung von Intermetallphasen und Hohlräumen zwischen der Kupfer-Metallisierungsschicht108 und der Verbindung122 mit zinnhaltigem Lötmittel vermindert. Außerdem können Hohlräume an der Grenzfläche zwischen der Kupfer-Metallisierungsschicht118 und dem Lötwerkstoff122 durch die Schaffung einer Legierungsschicht116 aus Zink vermindert werden. Das hat eine verbesserte Zuverlässigkeit der Gesamtvorrichtung zur Folge. - In
5 ist eine Darstellung gezeigt, die eine Halbleitervorrichtung mit verbesserter Zuverlässigkeit gemäß einer alternativen Ausführungsform der vorliegenden Offenbarung veranschaulicht. In dieser Ausführungsform wird ein in3 gezeigter Halbleiterchip102 , der eine vorderseitige 110 und eine rückseitige Legierungsschicht106 aufweist und auf einem Träger112 angeordnet ist, bereitgestellt. Ein Clip124 ist auf einem Lötwerkstoff, wie etwa einem zinnhaltigen Lötmittel126 , am Halbleiterchip102 angebracht. Der Clip124 schafft eine externe Anschlussmöglichkeit für den Halbleiterchip102 . Dadurch wird eine Konfiguration Clip-an-Chip geschaffen. In einer Ausführungsform ist der Lötwerkstoff126 auf der Legierungsschicht110 angeordnet. Dann ist der Clip124 an dem Lötwerkstoff126 angebracht. - Durch die Schaffung einer Legierungsschicht
110 auf der Metallisierungsschicht, wie etwa der Metallisierungsschicht108 , wird die Bildung von Intermetallphasen und Hohlräumen zwischen der Kupfer-Metallisierungsschicht108 und dem zinnhaltigen Lötwerkstoff126 , der den Clip124 anbringt, verringert. Außerdem können Hohlräume an der Grenzfläche zwischen der Kupfer-Metallisierungsschicht104 und dem Lötwerkstoff114 an der hinteren Oberfläche103 des Halbleiterchips102 durch das Vorsehen einer Legierungsschicht106 aus Zink vermindert werden. Das hat eine verbesserte Zuverlässigkeit der Gesamtvorrichtung zur Folge. - In
6 ist eine Darstellung gezeigt, die einen Halbleiterchip mit verbesserter Zuverlässigkeit gemäß noch einer weiteren alternativen Ausführungsform der vorliegenden Offenbarung veranschaulicht. In dieser Ausführungsform wird ein Halbleiterchip102 bereitgestellt. Der Halbleiterchip kann Silicium oder andere Typen von Halbleiterwerkstoffen enthalten. Der Halbleiterchip102 weist wenigstens ein Kontaktelement128 auf, das auf der vorderen Oberfläche109 des Halbleiterchips102 angeordnet ist. - Das Kontaktelement
128 weist eine Metallisierungsschicht auf, eine sogenannte Metallisierung unter dem Lotkugel (UBM, Under Bump Metallization) wie etwa die Kupfer-Metallisierungsschicht108 und eine Legierungsschicht wie etwa die Legierungsschicht110 , die auf der Metallisierungsschicht108 angeordnet ist. In einer Ausführungsform hat die Legierungsschicht110 eine Dicke im Bereich von etwa 1 bis 5 Mikrometer und weist einen Zinkgehalt in der Legierung von bis zu 20 Gew.-% auf. Die verwendete Legierung kann eine Zink-Kupfer-Legierung sein. Die Legierungsschicht110 kann durch galvanisches Ablagern der Legierung auf der Metallisierungsschicht108 gebildet werden. - Wenigstens ein leitendes Element wie etwa die Lotkugel
130 ist auf dem wenigstens einen Kontaktelement128 angeordnet, um eine äußere Anschlussmöglichkeit für den Halbleiterchip102 zu schaffen. Ein Beispiel einer Lotkugel130 ist eine Lotkugel, die aus zinnhaltigem Lötwerkstoff hergestellt ist. - Die Legierungsschicht
110 vermindert die Bildung von Intermetallphasen und Hohlräumen an der Grenzfläche zwischen der Kupfer-Metallisierungsschicht108 und der zinnhaltigen Lotkugel130 und erhöht dadurch die Zuverlässigkeit des Halbleiterchips102 . Außerdem verbessert die Legierungsschicht110 die Wärmeableitung während der Anbringung des Halbleiterchips102 an anderen externen leitenden Elementen. - In
7 ist ein Ablaufplan eines beispielhaften Verfahrens für eine verbesserte Zuverlässigkeit einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung gezeigt. Das Verfahren700 beginnt bei Schritt702 , um einen Halbleiterchip bereitzustellen. Es wird z. B. der Halbleiterchip102 bereitgestellt. Anschließend setzt sich das Verfahren700 mit Schritt704 fort, in dem eine Metallisierungsschicht, die einen metallischen Werkstoff aufweist, auf einer Oberfläche des Chips angeordnet wird. Es wird z. B. eine Metallisierungsschicht104 , die Kupfer aufweist, auf einer hinteren Oberfläche103 des Halbleiterchips102 angeordnet. Alternativ wird eine Metallisierungsschicht108 , die Kupfer aufweist, auf einer vorderen Oberfläche109 des Halbleiterchips102 angeordnet. - Anschließend setzt sich das Verfahren
700 mit Schritt706 fort, in dem eine Legierungsschicht, die den metallischen Werkstoff aufweist, auf der Metallisierungsschicht angeordnet wird. Es kann z. B. eine Schicht106 aus einer Zink-Kupfer-Legierung auf der Kupfer-Metallisierungsschicht104 an der hinteren Oberfläche103 des Halbleiterchips102 galvanisch abgelagert werden. Alternativ kann eine Schicht110 aus einer Zink-Kupfer-Legierung auf der Kupfer-Metallisierungsschicht108 an der vorderen Oberfläche109 des Halbleiterchips102 galvanisch abgelagert werden. - Das Verfahren
700 wird dann im Schritt708 beendet, in dem der Halbleiterchip an einem leitenden Element auf einem Lötwerkstoff angebracht wird. Der Halbleiterchip102 ist z. B. auf dem Lötwerkstoff114 an einem Träger oder Gehäuserahmen112 angebracht. Der Lötwerkstoff ist ein zinnhaltiger Lötwerkstoff. Alternativ ist der Halbleiterchip102 über den Lötwerkstoff122 an einem anderen Halbleiterchip112 angebracht. In einer weiteren Ausführungsform ist der Halbleiterchip102 über einen Lötwerkstoff126 an einem Clip124 angebracht. In noch einer weiteren Ausführungsform ist der Halbleiterchip102 an einer Lotkugel130 angebracht, die den zinnhaltigen Lötwerkstoff selbst aufweist. - Zusammenfassend schafft die vorliegende Offenbarung ein Verfahren und ein System zum Verbessern der Zuverlässigkeit einer Halbleitervorrichtung. Eine Schicht aus einer Zink-Kupfer-Legierung wird an einer vorderen oder hinteren Oberfläche eines Halbleiterchips mit einer Kupfer-Metallisierungsschicht galvanisch abgelagert. Die Legierungsschicht verlangsamt das Wachstum der Bildung von Intermetallphasen und vermindert die Bildung von Hohlräumen an der Grenzfläche zwischen der Kupfer-Metallisierungsschicht und einem zinnhaltigen Lötwerkstoff. Außerdem wird die Wärmeableitung während der Anbringung eines Halbleiterchips verbessert. Folglich ist die Zuverlässigkeit der Gesamtvorrichtung verbessert.
- Während ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform der Erfindung in Bezug auf lediglich eine von mehreren Realisierungsmöglichkeiten offenbart wurde, kann außerdem ein derartiges Merkmal oder ein derartiger Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Realisierungsmöglichkeiten kombiniert werden, falls dies für eine vorgegebene oder bestimmte Anwendung gewünscht oder vorteilhaft sein kann. In dem Umfang, wie die Ausdrücke „enthalten“, „haben“, „mit“ oder weitere Varianten hiervon entweder in der ausführlichen Beschreibung oder in den Ansprüchen verwendet werden, ist es des Weiteren beabsichtigt, dass diese Ausdrücke in einer ähnlichen Weise wie der Ausdruck „umfassen“ eingeschlossen sind. Die Ausdrücke „gekoppelt“ und „verbunden“ können mit deren Abwandlungen verwendet worden sein. Es sollte klar sein, dass diese Ausdrücke möglicherweise verwendet wurden, um anzugeben, dass zwei Elemente zusammenwirken oder miteinander wirken, unabhängig davon, ob sie sich in einem direkten physischen oder elektrischen Kontakt befinden oder keinen gegenseitigen direkten Kontakt aufweisen. Es sollte ferner klar sein, dass Ausführungsformen der Erfindung in diskreten Schaltungen, teilweise integrierten Schaltungen oder vollständig integrierten Schaltungen oder Programmiermitteln realisiert sein können. Des Weiteren ist der Ausdruck „beispielhaft“ lediglich als ein Beispiel gemeint und nicht als das Beste oder Optimale. Es sollte außerdem klar sein, dass Merkmale und/oder Elemente, die hier gezeigt sind, für den Zweck der Einfachheit und zum einfachen Verständnis mit bestimmten aufeinander bezogenen Abmessungen dargestellt sind und dass die tatsächlichen Abmessungen von den hier dargestellten wesentlich abweichen können.
Claims (4)
- Leistungs-Halbleitervorrichtung, umfassend: einen Halbleiterchip (102) mit einer vertikalen Struktur; eine Metallisierungsschicht (104), die Kupfer enthält, der auf der gesamten Rückseiten-Oberfläche (103) des Halbleiterchips (102) angeordnet ist; eine Legierungsschicht (106) zum Vermindern der Bildung von Intermetallphasen und Hohlräume beim Anbringen eines elektrisch leitenden Chipträgers oder eines elektrisch leitenden Gehäuserahmens durch zinnhaltigen Lötwerkstoff (114), wobei die Legierungsschicht (106) eine Zink-Kupfer-Legierung enthält, und wobei die Legierungsschicht (106) auf der Metallisierungsschicht (104) durch galvanische Ablagerung angeordnet ist; und wobei die Legierungsschicht (106) eine äußerste Schicht der Leistungs-Halbleitervorrichtung bildet, bevor diese mit einem elektrisch leitenden Chipträger (112) oder einem elektrisch leitenden Gehäuserahmen (112) verbunden wird, wobei die Metallisierungsschicht (104) zwischen dem Halbleiterchip (102) und der Legierungsschicht (106) angeordnet ist; wobei die Legierungsschicht (106) einen Legierungsanteil von etwa 20 Gew.-% Zink aufweist; wobei die Legierungsschicht (106) eine Dicke im Bereich von etwa 1 bis etwa 5 Mikrometer hat; einen elektrisch leitenden Chipträger (112) oder einen elektrisch leitenden Gehäuserahmen (112) angebracht durch zinnhaltigen Lötwerkstoff (114) an der Legierungsschicht (106), womit eine elektrische Verbindung zur Verfügung gestellt wird zwischen Chipträger oder Gehäuserahmen und Halbleiterchip (102), wobei eine Grenzfläche zwischen dem zinnhaltigen Lötwerkstoff (114) und der Legierungsschicht (106) gebildet ist.
- Leistungs-Halbleitervorrichtung nach
Anspruch 1 , wobei die Metallisierungsschicht (104) eine Dicke im Bereich von etwa 10 bis etwa 15 Mikrometer hat. - Leistungs-Halbleitervorrichtung nach einem der
Ansprüche 1 oder2 , wobei die Grenzfläche keinen Hohlraum aufweist. - Verfahren zum Verbessern der Zuverlässigkeit einer Leistungs-Halbleitervorrichtung, das umfasst: Bereitstellen eines Halbleiterchips (102) mit einer vertikalen Struktur; Anordnen einer Metallisierungsschicht (104), die Kupfer aufweist, auf der gesamten Rückseiten-Oberfläche (103) des Halbleiterchips (102); galvanisches Ablagern einer Legierungsschicht (106), die eine Zink-Kupfer-Legierung aufweist, auf der Metallisierungsschicht (104); wobei die Legierungsschicht (106) eine äußerste Schicht bildet, wobei die Metallisierungsschicht (104) zwischen dem Halbleiterchip (102) und der Legierungsschicht (106) angeordnet ist; nach dem galvanischen Ablagern der Legierungsschicht (106), Anbringen des Halbleiterchips (102) an einem leitenden Element (112) auf einem zinnhaltigen Lötwerkstoff (114); wobei das leitende Element (112) ein elektrisch leitenden Chipträger oder einen elektrisch leitenden Gehäuserahmen ist; wobei eine Grenzfläche zwischen dem zinnhaltigen Lötwerkstoff (114) und der Legierungsschicht (106) gebildet wird.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/890,721 | 2010-09-27 | ||
US12/890,721 US8884434B2 (en) | 2010-09-27 | 2010-09-27 | Method and system for improving reliability of a semiconductor device |
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DE102011053955B4 true DE102011053955B4 (de) | 2019-07-25 |
Family
ID=45804840
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102011053955.7A Active DE102011053955B4 (de) | 2010-09-27 | 2011-09-27 | Leistungs-Halbleitervorrichtung und Verfahren zum Verbessern der Zuverlässigkeit einer Leistungs-Halbleitervorrichtung |
Country Status (2)
Country | Link |
---|---|
US (1) | US8884434B2 (de) |
DE (1) | DE102011053955B4 (de) |
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US20120074553A1 (en) | 2012-03-29 |
DE102011053955A1 (de) | 2012-03-29 |
US8884434B2 (en) | 2014-11-11 |
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