DE102010027932A1 - Verbundbauteil und Verfahren zum Herstellen eines Verbundbauteils - Google Patents

Verbundbauteil und Verfahren zum Herstellen eines Verbundbauteils Download PDF

Info

Publication number
DE102010027932A1
DE102010027932A1 DE102010027932A DE102010027932A DE102010027932A1 DE 102010027932 A1 DE102010027932 A1 DE 102010027932A1 DE 102010027932 A DE102010027932 A DE 102010027932A DE 102010027932 A DE102010027932 A DE 102010027932A DE 102010027932 A1 DE102010027932 A1 DE 102010027932A1
Authority
DE
Germany
Prior art keywords
composite component
intermediate layer
joining
layer
partner
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102010027932A
Other languages
English (en)
Inventor
Denis Gugel
Klaus Heyers
Ulrich Goebel
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Priority to DE102010027932A priority Critical patent/DE102010027932A1/de
Priority to PCT/EP2011/055723 priority patent/WO2011131519A1/de
Publication of DE102010027932A1 publication Critical patent/DE102010027932A1/de
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/562Protection against mechanical damage
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026Bonding areas specifically adapted for layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/1147Manufacturing methods using a lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/1147Manufacturing methods using a lift-off mask
    • H01L2224/11474Multilayer masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13023Disposition the whole bump connector protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141Disposition
    • H01L2224/14104Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
    • H01L2224/1411Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body the bump connectors being bonded to at least one common bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27Manufacturing methods
    • H01L2224/274Manufacturing methods by blanket deposition of the material of the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81191Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81194Lateral distribution of the bump connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812Applying energy for connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/8184Sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/83801Soldering or alloying
    • H01L2224/8382Diffusion bonding
    • H01L2224/83825Solid-liquid interdiffusion
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0102Calcium [Ca]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01032Germanium [Ge]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01058Cerium [Ce]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys

Abstract

Die Erfindung betrifft ein Verbundbauteil (10), mit einem ersten Fügepartner (11) der mittels einer metallischen Zwischenschicht (18) zumindest mittelbar mit einem zweiten Fügepartner (14) verbunden ist, wobei die Zwischenschicht (18) eine Struktur (24) aufweist, in der Zwischenräume (21) ausgebildet sind. Erfindungsgemäß ist es vorgesehen, dass die metallische Zwischenschicht (18) aus wenigstens drei Lagen (19, 20, 22) ausgebildet ist, wobei jeweils eine Lage (19, 20) auf den den beiden Fügepartnern (11, 14) zugewandten Seiten als geschlossene Oberfläche ausgebildet ist und, dass die Struktur (24) zwischen den beiden Lagen als Bestandteil der dritten Lage (22) ausgebildet ist.

Description

  • Stand der Technik
  • Die Erfindung betrifft ein Verbundbauteil nach dem Oberbegriff des Anspruchs 1.
  • Ein derartiges Verbundbauteil ist aus der nachveröffentlichten DE 10 2009 000 514 A1 der Anmelderin bekannt. Bei dem bekannten Verbundbauteil weist dieses eine Zwischenschicht auf, die strukturiert ausgebildet ist. Hierbei ist die Strukturierung über die gesamte Höhe bzw. Dicke der Zwischenschicht ausgebildet. Die Zwischenschicht ihrerseits wird an ihren gegenüberliegenden Seiten mit jeweils einer Fügeschicht mit einem ersten bzw. zweiten Fügepartner verbunden.
  • Weiterhin ist aus der DE 102 26 363 64 ein Verbundbauteil bekannt, bei dem zwei metallische Schichten vorgesehen sind, die an einander gegenüberliegenden Seiten zweier Halbleiterbauelemente angeordnet bzw. ausgebildet sind. Wesentlich hierbei ist, dass die Aussparungen bzw. Aufnahmeräume durch Bilden von Ausnehmungen an den beiden metallischen Schichten gebildet sind.
  • Um die Einkopplung thermischer Spannungen in Verbundbauteile aufgrund der unterschiedlichen Wärmeausdehnungskoeffizienten der unterschiedlichen Materialen des Verbundbauteils zu verringern, ist es darüber hinaus bekannt, die Verbindung der Fügepartner mittels einer gesinterten, als Zwischenschicht dienenden Silberschicht herzustellen. Als nachteilhaft hat sich dabei herausgestellt, dass eine derartige, gesinterte Silberschicht relativ wenig verformbar ist, so dass mechanische Spannungen, verursacht durch eine thermische Ausdehnung, nicht durch die Zwischenschicht in gewünschter Weise aufgenommen wird, sondern sich auf die Fügepartner überträgt.
  • Offenbarung der Erfindung
  • Ausgehend von dem dargestellten Stand der Technik liegt der Erfindung die Aufgabe zugrunde, ein Verbundbauteil nach dem Oberbegriff des Anspruchs 1 derart weiterzubilden, dass eine einfache Einstellbarkeit der Steifigkeit der Zwischenschicht und damit der Stresseinkopplung bei mechanischen und/oder thermischen Belastungen auf den ersten Fügepartner des Verbundbauteils bei gleichzeitig fertigungstechnisch einfacher Realisierbarkeit ermöglicht wird. Diese Aufgabe wird bei einem Verbundbauteil mit den Merkmalen des Anspruchs 1 gelöst. Der Erfindung liegt dabei die Idee zugrunde, durch eine Strukturierung zwischen den beiden metallischen Oberflächen bzw. Lagen, die über die gesamte Höhe zwischen den beiden metallischen Oberflächen bzw. Lagen ausgebildet ist, eine einfache Einstellbarkeit der Steifigkeit dadurch zu ermöglichen, dass diese insbesondere über eine Höhe bzw. Dicke und/oder eine entsprechende Querschnittsfläche der Verbindungen einstellbar ist. Davon unbeeinflusst dienen die zwei geschlossenen Lagen an den beiden Fügepartnern einer großflächigen, mechanisch und thermisch belastbaren Kontaktierung der Fügepartner.
  • Vorteilhafte Weiterbildungen des erfindungsgemäßen Verbundbauteils sind in den Unteransprüchen angegeben. In den Rahmen der Erfindung fallen sämtliche Kombinationen aus zumindest zwei von in den Ansprüchen, der Beschreibung und/oder den Figuren offenbarten Merkmalen.
  • Insbesondere ist es vorgesehen, dass der erste Fügepartner eine elektronische Schaltung aufweist, dass der zweite Fügepartner ein Schaltungsträger ist und, dass zwischen der Zwischenschicht und dem zweiten Fügepartner eine metallische Verbindungsschicht angeordnet ist. Bei der metallischen Verbindungsschicht kann es sich hierbei insbesondere um eine Kupferkaschierung einer Leiterplatte oder ähnlichem handeln. Dabei wird über die metallische Verbindungsschicht sowohl die elektrische Kontaktierung des ersten, eine elektronische Schaltung tragenden Fügepartners, als auch eine gute thermische Anbindung des ersten Fügepartners an den zweiten Fügepartner ermöglicht.
  • In einer besonders bevorzugten Ausführungsform der Erfindung ist es vorgesehen, dass die Struktur säulenartige Verbindungen aufweist, die die beiden geschlossenen Lagen miteinander verbinden. Eine derartige Struktur hat den Vorteil, dass über die Höhe bzw. Länge der säulenartigen Verbindungen der Grad der Steifigkeit des Verbundbauteils eingestellt werden kann.
  • Insbesondere ist es dabei vorgesehen, dass die Verbindungen zumindest annähernd eine kreisförmige Querschnittsfläche aufweisen.
  • Zur Erzielung der gewünschten mechanischen Eigenschaften bzw. Elastizität der Zwischenschicht ist es darüber hinaus in einer konstruktiven Ausgestaltung vorgesehen, dass das Aspektverhältnis der Verbindungen > 1:5, insbesondere > 1:10 beträgt.
  • Die Erfindung umfasst auch ein Verfahren zur Herstellung eines erfindungsgemäßen Verbundbauteils. Hierbei ist es vorgesehen, dass in einem ersten Verfahrensschritt eine erste geschlossene Lage der Zwischenschicht auf dem ersten Fügepartner ausgebildet wird, dass anschließend in einem zweiten Verfahrensschritt die Struktur ausgebildet wird und, dass in einem dritten Verfahrensschritt die Struktur mit einer zweiten geschlossenen Lage der Zwischenschicht verbunden wird. Ein derartiges Verfahren zum Herstellen eines Verbundbauteils lässt sich insbesondere in der Halbleiterherstellungstechnik relativ einfach und zuverlässig verwirklichen.
  • Dabei kann es insbesondere vorgesehen sein, dass die zweite geschlossene Lage auf dem zweiten Fügepartner ausgebildet wird. Dadurch wird insbesondere eine gute Ankopplung der zweiten geschlossenen Lage an dem zweiten Fügepartner ermöglicht.
  • Um die Verbindung der zweiten geschlossenen Lage mit der Struktur zu verwirklichen, ist es darüber hinaus in einer vorteilhaften Weiterbildung vorgesehen, dass das Verbinden der Struktur mit der zweiten geschlossenen Lage durch einen Sintervorgang erfolgt, bei dem die Struktur in Anlagekontakt mit der zweiten geschlossenen Lage gebracht wird und zumindest die Zwischenschicht auf eine Temperatur von etwa 500° Celsius, insbesondere jedoch etwa 300° Celsius erwärmt wird.
  • In einer alternativen Ausführung zum Sintern ist es auch möglich, das Verbinden der Struktur mit der zweiten geschlossenen Lage durch einen Lötvorgang erfolgen zu lassen.
  • Weitere Vorteile, Merkmale und Einzelheiten der Erfindung ergeben sich aus der nachfolgenden Beschreibung bevorzugter Ausführungsbeispiele sowie anhand der Zeichnungen.
  • Diese zeigen in:
  • 1 bis 6 ein erfindungsgemäßes Verbundbauteil während verschiedener Phasen seiner Herstellung, jeweils im Querschnitt und
  • 7 eine Ansicht in Richtung VII-VII der 6.
  • Gleiche Bauteile bzw. Bauteile mit gleicher Funktion sind in den Figuren mit gleichen Bezugsziffern versehen.
  • Das in der 6 als Ganzes dargestellte Verbundbauteil 10 weist einen ersten Fügepartner 11 in Form eines eine elektronische Schaltung tragenden Halbleiterchips 12 auf. Der erste Fügepartner 11 ist mit einem zweiten Fügepartner 14 in Form eines Substrat- bzw. Schaltungsträgers 15 elektrisch sowie thermisch gekoppelt. Der zweite Fügepartner 14 weist hierzu auf der dem ersten Fügepartner 11 zugewandten Seite eine metallische Schicht 16 in Form insbesondere einer Kupferkaschierung, insbesondere eines Stanzgitters, auf.
  • Die eigentliche mechanische, thermische und elektrische Verbindung zwischen den beiden Fügepartnern 11 und 14 erfolgt mittels einer insbesondere aus Silber bestehenden Zwischenschicht 18. Anstelle von Silber können jedoch auch andere Metalle, wie Kupfer oder Mischungen aus verschiedenen Metallen verwendet werden. Die Zwischenschicht 18 weist eine erste Lage 19 mit einer geschlossenen Oberfläche auf, die mit dem ersten Fügepartner 11 verbunden ist. Weiterhin weist die Zwischenschicht 18 eine zweite Lage 20 mit einer geschlossenen Oberfläche auf, die mit der metallischen Schicht 16 des zweiten Fügepartners 14 verbunden ist. Zwischen den beiden geschlossenen Lagen 19, 20 weist die Zwischenschicht 18 eine dritte Lage 22 mit einer Struktur 24 auf. Die Struktur 24 weist insbesondere säulenartige, biegeelastische Verbindungen 23 auf, die sich geradlinig und senkrecht zwischen den beiden Lagen 19, 20 erstrecken und diese miteinander verbinden.
  • Wie insbesondere aus einer Zusammenschau der 6 und 7 erkennbar ist, sind die Verbindungen 23 im Querschnitt vorzugsweise zumindest annähernd kreisförmig ausgebildet und weisen beispielhaft einen Durchmesser von 0,5 μm bis 2,0 μm, vorzugsweise von 1,0 μm auf. Zur Einstellung einer gewünschten Steifigkeit der Zwischenschicht 18 ist es weiterhin bevorzugt vorgesehen, dass das Aspektverhältnis der Verbindungen 23 kleiner 1:5, vorzugsweise insbesondere kleiner 1:10 ist. In der 7 ist eine Struktur 24 dargestellt, bei der die Verbindungen 23 in gleichmäßigen Abständen zueinander angeordnet sind, wobei die Abstände zwischen den einzelnen Verbindungen 23 ebenfalls beispielhaft in etwa dem Durchmesser der einzelnen Verbindungen 23 entsprechen. Zwischen den Verbindungen 23 sind verbindungsfreie Zwischenräume 21 ausgebildet. Grundsätzlich ist die Dimensionierung der Verbindungen 23 bzw. der Zwischenräume 21 derart, dass die Zwischenräume 21 zur Erzielung eines möglichst geringen elektrischen Widerstands möglichst zu minimieren bzw. die Querschnittsfläche der Verbindungen 23 so groß wie möglich zu wählen ohne, dass sich die Verbindungen 23 berühren. Im dargestellten Ausführungsbeispiel sind beispielhaft jeweils fünf Verbindungen 23 neben- und untereinander angeordnet. Weiterhin ist es vorzugsweise vorgesehen, dass die Gesamtquerschnittsfläche der Verbindungen 23 in etwa gleich groß ist wie der verbindungsfreie Raum zwischen den Verbindungen 23.
  • Nachfolgend wird anhand der 1 bis 6 ein erfindungsgemäßes Herstellverfahren zum Ausbilden des Verbundbauteils 10 näher erläutert: In der 1 ist hierbei ein erster Fertigungsschritt dargestellt, bei dem die Rückseite des ersten Fügepartners 11 mit der ersten Lage 19 und ihrer geschlossenen Oberfläche versehen wird. Dies erfolgt insbesondere mittels der aus der Mikrogalvanik bekannten Technologien. Wesentlich hierbei ist noch, dass, obwohl lediglich ein erster Fügepartner 11 dargestellt ist, der erste Fügepartner 11 in diesem Stadium noch Bestandteil eines eine Vielzahl von ersten Fügepartnern 11 aufweisenden Wafers 25 ist, der erst im weiteren Herstellprozess in die einzelnen ersten Fügepartner 11 zerteilt bzw. aufgetrennt wird. Als Methode zum Aufbringen der ersten Lage 19 ist insbesondere das Verfahren des Sputterns oder eine Verdampfungstechnik vorgesehen.
  • Bei dem in der 2 dargestellten zweiten Fertigungsschritt wird auf die erste Lage 19 ein Fotolack 26 vollflächig aufgebracht, dessen Dicke etwas größer ist als die gewünschte Dicke bzw. Länge der Verbindungen 23.
  • Bei dem in der 3 dargestellten, dritten Fertigungsschritt wird auf den Fotolack 26 eine Metallmaske 27 aufgesetzt, die als Strukturierungsmaske des Fotolackes 26 dient. Anschließend erfolgt die Strukturierung des Fotolackes 26 mittels der Metallmaske 27, wobei die Metallmaske 27 als Ätzmaske dient. Hierbei wird bevorzugt in einem hochdichten Sauerstoff-Plasma mit hoher kinetischer Komponente der Fotolack 26 in der gewünschten Form strukturiert. Dabei sind Aspektverhältnisse von > 1:10 erreichbar. Danach erfolgt gemäß 4 ein galvanisches Aufwachsen bzw. Ausbilden der Verbindungen 23. Nach der Strukturierung ist der Wafer 25 soweit fertiggestellt und wird in einem nachfolgenden, in der 5 dargestellten Schritt zersägt bzw. aufgetrennt und der Fotolack 26 z. B. mit einem Sauerstoff-Plasma entfernt. Damit ist der erste Fügepartner 11 zusammen mit der ersten Lage 19 und den Verbindungen 23 als erster Bestandteil des Verbundbauteils 10 hergestellt.
  • Der zweite Bestandteil des Verbundbauteils 10 besteht aus dem zweiten Fügepartner 14 mitsamt seiner metallischen Schicht 16 sowie einer in Form einer Silberpaste auf der metallischen Schicht 16 aufgebrachten, geschlossenen zweiten Lage 20. In einem weiteren, in der 6 dargestellten Fertigungsschritt wird nunmehr der erste Fügepartner 11 mitsamt seinen Verbindungen 23 auf die zweite Lage 20 aufgebracht bzw. auf dieser angedrückt, um eine vollflächige Verbindung der zweiten Lage 20 mit den Verbindungen 23 zu erzielen. Das soweit gefertigte Verbundbauteil 10 wird anschließend einem Sintervorgang unterzogen, bei dem dieses einer Temperatur von z. B. etwa 500° Celsius, insbesondere ca. 300° Celsius ausgesetzt wird, damit sich die Verbindungen 23 mit der zweiten Lage 20 mechanisch, thermisch und elektrisch verbinden.
  • Das soweit beschriebene Verbundbauteil 10 kann in vielfältiger Art und Weise abgewandelt bzw. modifiziert werden. Insbesondere ist es denkbar, weitere, in den Figuren nicht dargestellte Zwischenschichten bzw. Lagen zum ersten Fügepartner 11 bzw. zum zweiten Fügepartner 14 vorzusehen. Auch kann das Ausbilden der Zwischenschicht 18 mittels anderer Herstelltechniken erfolgen. Anstelle des Sinterns kann weiterhin ein Lötverfahren zur Verbindung der Struktur 24 mit der zweiten Lage 20 angewendet werden. Als Lötverfahren kommt hierbei insbesondere Hartöten oder Diffusionslöten in Frage. Zuletzt kann auch die Form oder der Querschnitt der Verbindungen 23 andersartig ausgebildet werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • DE 102009000514 A1 [0002]
    • DE 1022636364 [0003]

Claims (10)

  1. Verbundbauteil (10), mit einem ersten Fügepartner (11) der mittels einer metallischen Zwischenschicht (18) zumindest mittelbar mit einem zweiten Fügepartner (14) verbunden ist, wobei die Zwischenschicht (18) eine Struktur (24) aufweist, in der Zwischenräume (21) ausgebildet sind, dadurch gekennzeichnet, dass die metallische Zwischenschicht (18) aus wenigstens drei Lagen (19, 20, 22) ausgebildet ist, wobei jeweils eine Lage (19, 20) auf den den beiden Fügepartnern (11, 14) zugewandten Seiten als geschlossene Oberfläche ausgebildet ist und, dass die Struktur (24) zwischen den beiden Lagen als Bestandteil der dritten Lage (22) ausgebildet ist.
  2. Verbundbauteil nach Anspruch 1, dadurch gekennzeichnet, dass der erste Fügepartner (11) eine elektronische Schaltung (12) aufweist, dass der zweite Fügepartner (14) ein Schaltungsträger (15) ist und, dass zwischen der Zwischenschicht (18) und dem zweiten Fügepartner (14) eine metallische Verbindungsschicht (16) angeordnet ist.
  3. Verbundbauteil nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Struktur (24) säulenartige Verbindungen (23) aufweist, die die beiden geschlossenen Lagen (19, 20) miteinander verbinden.
  4. Verbundbauteil nach Anspruch 3, dadurch gekennzeichnet, dass die Verbindungen (23) zumindest annähernd eine kreisförmige Querschnittsfläche aufweisen.
  5. Verbundbauteil nach einem der Ansprüche 3 oder 4, dadurch gekennzeichnet, dass das Aspektverhältnis der Verbindungen > 1:5, insbesondere > 1:10 beträgt.
  6. Verbundbauteil nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Zwischenschicht (18) aus Metall, insbesondere aus Silber, Kupfer oder aus Mischungen verschiedener Metalle besteht.
  7. Verfahren zur Herstellung eines Verbundbauteils (10) nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass in einem ersten Verfahrensschritt eine erste geschlossene Lage (19) der Zwischenschicht (18) auf dem ersten Fügepartner (11) ausgebildet wird, dass anschließend in einem zweiten Verfahrensschritt die Struktur (24) ausgebildet wird und, dass in einem dritten Verfahrensschritt die Struktur (24) mit einer zweiten geschlossenen Lage (20) der Zwischenschicht (18) verbunden wird.
  8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die zweite geschlossene Lage (20) auf dem zweiten Fügepartner (14) ausgebildet wird.
  9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass das Verbinden der Struktur (24) mit der zweiten geschlossenen Lage (20) durch einen Sintervorgang erfolgt, bei dem die Struktur (24) in Anlagekontakt mit der zweiten geschlossenen Lage (20) gebracht wird und zumindest die Zwischenschicht (18) auf eine Temperatur von etwa 500° Celsius, insbesondere etwa 300° Celsius erwärmt wird.
  10. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass das Verbinden der Struktur (24) mit der zweiten geschlossenen Lage (20) durch einen Lötvorgang erfolgt.
DE102010027932A 2010-04-19 2010-04-19 Verbundbauteil und Verfahren zum Herstellen eines Verbundbauteils Withdrawn DE102010027932A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102010027932A DE102010027932A1 (de) 2010-04-19 2010-04-19 Verbundbauteil und Verfahren zum Herstellen eines Verbundbauteils
PCT/EP2011/055723 WO2011131519A1 (de) 2010-04-19 2011-04-12 Verbundbauteil mit einer zwischenschicht mit zwischenräumen und herstellungsverfahren dafür

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102010027932A DE102010027932A1 (de) 2010-04-19 2010-04-19 Verbundbauteil und Verfahren zum Herstellen eines Verbundbauteils

Publications (1)

Publication Number Publication Date
DE102010027932A1 true DE102010027932A1 (de) 2011-10-20

Family

ID=44280937

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102010027932A Withdrawn DE102010027932A1 (de) 2010-04-19 2010-04-19 Verbundbauteil und Verfahren zum Herstellen eines Verbundbauteils

Country Status (2)

Country Link
DE (1) DE102010027932A1 (de)
WO (1) WO2011131519A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3113775B1 (fr) * 2020-09-03 2022-09-30 St Microelectronics Tours Sas Puce électronique

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009000514A1 (de) 2009-01-30 2010-08-26 Robert Bosch Gmbh Verbundbauteil sowie Verfahren zum Herstellen eines Verbundbauteil

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10015964C2 (de) * 2000-03-30 2002-06-13 Infineon Technologies Ag Lotband für flexible und temperaturfeste Lotverbindungen
DE10226363B4 (de) 2002-06-13 2008-04-24 Infineon Technologies Ag Halbleiterbauelement
JP2004087612A (ja) * 2002-08-23 2004-03-18 Toyota Industries Corp 放熱部材及びこの放熱部材を用いた半導体装置
US20070023923A1 (en) * 2005-08-01 2007-02-01 Salmon Peter C Flip chip interface including a mixed array of heat bumps and signal bumps
JP4343177B2 (ja) * 2006-02-06 2009-10-14 富士通マイクロエレクトロニクス株式会社 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009000514A1 (de) 2009-01-30 2010-08-26 Robert Bosch Gmbh Verbundbauteil sowie Verfahren zum Herstellen eines Verbundbauteil

Also Published As

Publication number Publication date
WO2011131519A1 (de) 2011-10-27

Similar Documents

Publication Publication Date Title
EP3262667B1 (de) Elektrischer anschlusskontakt fuer ein keramisches bauelement, keramisches bauelement, bauelementanordnung und verfahren zur deren herstellung
EP2973671B1 (de) Verfahren zum herstellen eines elektronischen bauteils
WO2000019548A1 (de) Verfahren zum herstellen eines thermoelektrischen wandlers
AT12319U1 (de) Verfahren zum herstellen einer aus wenigstens zwei leiterplattenbereichen bestehenden leiterplatte sowie leiterplatte
DE102011078582A1 (de) Verfahren zum Herstellen von strukturierten Sinterschichten und Halbleiterbauelement mit strukturierter Sinterschicht
DE102012208146A1 (de) Verbindungssystem zur herstellung elektrischer verbindungen eines leistungshalbleitermoduls und verfahren zur herstellung solcher verbindungen
DE102012102090A1 (de) Thermoelektrisches Generatormodul, Metall-Keramik-Substrat sowie Verfahren zum Herstellen eines Metall-Keramik-Substrates
DE102014206601A1 (de) Verfahren zum Montieren eines elektrischen Bauelements, bei der eine Haube zum Einsatz kommt, und zur Anwendung in diesem Verfahren geeignete Haube
WO2013013964A1 (de) Trägervorrichtung, elektrische vorrichtung mit einer trägervorrichtung und verfahren zur herstellung dieser
EP2390904A2 (de) Verfahren zur Niedertemperatur Drucksinterverbindung zweier Verbindungspartner und hiermit hergestellte Anordnung
EP2932565B1 (de) Kontaktelement und verfahren zu seiner herstellung
DE102014105000B4 (de) Verfahren zur Herstellung und zum Bestücken eines Schaltungsträgers
DE102013102540B4 (de) Metall-Keramik-Substrat, Modulanordnung sowie Verfahren zum Herstellen eines Metall-Keramik-Substrates
DE102013105528A1 (de) Metall-Keramik-Substrat sowie Verfahren zum Herstellen eines Metall-Keramik-Substrates
DE102014119386B4 (de) Verfahren zum Herstellen eines Metall-Keramik-Substrates und zugehöriges Metall-Keramik-Substrat
DE102010001666A1 (de) Elektrisches oder elektronisches Verbundbauteil
DE102010027932A1 (de) Verbundbauteil und Verfahren zum Herstellen eines Verbundbauteils
DE102013102637B4 (de) Metall-Keramik-Substrat sowie Verfahren zum Herstellen eines derartigen Metall-Keramik-Substrates und Anordnung von derartigen Metall-Keramik-Substraten
DE10333840A1 (de) Halbleiterbauteil mit einem Kunststoffgehäuse, das eine Umverdrahrungsstruktur aufweist und Verfahren zu deren Herstellung
DE102012216546B4 (de) Verfahren zum verlöten eines halbleiterchips mit einem träger
DE102005046710A1 (de) Träger für einen Halbleiterchip
DE102014109183A1 (de) Verfahren zur Herstellung eines Schaltungsträgers und zum Verbinden eines elektrischen Leiters mit einer Metallisierungsschicht eines Schaltungsträgers
DE19749987B4 (de) Gehäuse für Halbleiterbauelemente, insbesondere für Leistungshalbleiterbauelemente
DE202018006382U1 (de) Durchkontaktierung in einer aus einer Keramik gefertigten Trägerschicht und Trägerschicht mit Durchkontaktierung
DE102009050178B3 (de) Leistungshalbleitermodul mit einem eine dreidimensionale Oberflächenkontur aufweisenden Substrat sowie Herstellungsverfahren hierzu

Legal Events

Date Code Title Description
R005 Application deemed withdrawn due to failure to request examination