DE102010027932A1 - Verbundbauteil und Verfahren zum Herstellen eines Verbundbauteils - Google Patents
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Abstract
Die Erfindung betrifft ein Verbundbauteil (10), mit einem ersten Fügepartner (11) der mittels einer metallischen Zwischenschicht (18) zumindest mittelbar mit einem zweiten Fügepartner (14) verbunden ist, wobei die Zwischenschicht (18) eine Struktur (24) aufweist, in der Zwischenräume (21) ausgebildet sind. Erfindungsgemäß ist es vorgesehen, dass die metallische Zwischenschicht (18) aus wenigstens drei Lagen (19, 20, 22) ausgebildet ist, wobei jeweils eine Lage (19, 20) auf den den beiden Fügepartnern (11, 14) zugewandten Seiten als geschlossene Oberfläche ausgebildet ist und, dass die Struktur (24) zwischen den beiden Lagen als Bestandteil der dritten Lage (22) ausgebildet ist.
Description
- Stand der Technik
- Die Erfindung betrifft ein Verbundbauteil nach dem Oberbegriff des Anspruchs 1.
- Ein derartiges Verbundbauteil ist aus der nachveröffentlichten
DE 10 2009 000 514 A1 der Anmelderin bekannt. Bei dem bekannten Verbundbauteil weist dieses eine Zwischenschicht auf, die strukturiert ausgebildet ist. Hierbei ist die Strukturierung über die gesamte Höhe bzw. Dicke der Zwischenschicht ausgebildet. Die Zwischenschicht ihrerseits wird an ihren gegenüberliegenden Seiten mit jeweils einer Fügeschicht mit einem ersten bzw. zweiten Fügepartner verbunden. - Weiterhin ist aus der
DE 102 26 363 64 ein Verbundbauteil bekannt, bei dem zwei metallische Schichten vorgesehen sind, die an einander gegenüberliegenden Seiten zweier Halbleiterbauelemente angeordnet bzw. ausgebildet sind. Wesentlich hierbei ist, dass die Aussparungen bzw. Aufnahmeräume durch Bilden von Ausnehmungen an den beiden metallischen Schichten gebildet sind. - Um die Einkopplung thermischer Spannungen in Verbundbauteile aufgrund der unterschiedlichen Wärmeausdehnungskoeffizienten der unterschiedlichen Materialen des Verbundbauteils zu verringern, ist es darüber hinaus bekannt, die Verbindung der Fügepartner mittels einer gesinterten, als Zwischenschicht dienenden Silberschicht herzustellen. Als nachteilhaft hat sich dabei herausgestellt, dass eine derartige, gesinterte Silberschicht relativ wenig verformbar ist, so dass mechanische Spannungen, verursacht durch eine thermische Ausdehnung, nicht durch die Zwischenschicht in gewünschter Weise aufgenommen wird, sondern sich auf die Fügepartner überträgt.
- Offenbarung der Erfindung
- Ausgehend von dem dargestellten Stand der Technik liegt der Erfindung die Aufgabe zugrunde, ein Verbundbauteil nach dem Oberbegriff des Anspruchs 1 derart weiterzubilden, dass eine einfache Einstellbarkeit der Steifigkeit der Zwischenschicht und damit der Stresseinkopplung bei mechanischen und/oder thermischen Belastungen auf den ersten Fügepartner des Verbundbauteils bei gleichzeitig fertigungstechnisch einfacher Realisierbarkeit ermöglicht wird. Diese Aufgabe wird bei einem Verbundbauteil mit den Merkmalen des Anspruchs 1 gelöst. Der Erfindung liegt dabei die Idee zugrunde, durch eine Strukturierung zwischen den beiden metallischen Oberflächen bzw. Lagen, die über die gesamte Höhe zwischen den beiden metallischen Oberflächen bzw. Lagen ausgebildet ist, eine einfache Einstellbarkeit der Steifigkeit dadurch zu ermöglichen, dass diese insbesondere über eine Höhe bzw. Dicke und/oder eine entsprechende Querschnittsfläche der Verbindungen einstellbar ist. Davon unbeeinflusst dienen die zwei geschlossenen Lagen an den beiden Fügepartnern einer großflächigen, mechanisch und thermisch belastbaren Kontaktierung der Fügepartner.
- Vorteilhafte Weiterbildungen des erfindungsgemäßen Verbundbauteils sind in den Unteransprüchen angegeben. In den Rahmen der Erfindung fallen sämtliche Kombinationen aus zumindest zwei von in den Ansprüchen, der Beschreibung und/oder den Figuren offenbarten Merkmalen.
- Insbesondere ist es vorgesehen, dass der erste Fügepartner eine elektronische Schaltung aufweist, dass der zweite Fügepartner ein Schaltungsträger ist und, dass zwischen der Zwischenschicht und dem zweiten Fügepartner eine metallische Verbindungsschicht angeordnet ist. Bei der metallischen Verbindungsschicht kann es sich hierbei insbesondere um eine Kupferkaschierung einer Leiterplatte oder ähnlichem handeln. Dabei wird über die metallische Verbindungsschicht sowohl die elektrische Kontaktierung des ersten, eine elektronische Schaltung tragenden Fügepartners, als auch eine gute thermische Anbindung des ersten Fügepartners an den zweiten Fügepartner ermöglicht.
- In einer besonders bevorzugten Ausführungsform der Erfindung ist es vorgesehen, dass die Struktur säulenartige Verbindungen aufweist, die die beiden geschlossenen Lagen miteinander verbinden. Eine derartige Struktur hat den Vorteil, dass über die Höhe bzw. Länge der säulenartigen Verbindungen der Grad der Steifigkeit des Verbundbauteils eingestellt werden kann.
- Insbesondere ist es dabei vorgesehen, dass die Verbindungen zumindest annähernd eine kreisförmige Querschnittsfläche aufweisen.
- Zur Erzielung der gewünschten mechanischen Eigenschaften bzw. Elastizität der Zwischenschicht ist es darüber hinaus in einer konstruktiven Ausgestaltung vorgesehen, dass das Aspektverhältnis der Verbindungen > 1:5, insbesondere > 1:10 beträgt.
- Die Erfindung umfasst auch ein Verfahren zur Herstellung eines erfindungsgemäßen Verbundbauteils. Hierbei ist es vorgesehen, dass in einem ersten Verfahrensschritt eine erste geschlossene Lage der Zwischenschicht auf dem ersten Fügepartner ausgebildet wird, dass anschließend in einem zweiten Verfahrensschritt die Struktur ausgebildet wird und, dass in einem dritten Verfahrensschritt die Struktur mit einer zweiten geschlossenen Lage der Zwischenschicht verbunden wird. Ein derartiges Verfahren zum Herstellen eines Verbundbauteils lässt sich insbesondere in der Halbleiterherstellungstechnik relativ einfach und zuverlässig verwirklichen.
- Dabei kann es insbesondere vorgesehen sein, dass die zweite geschlossene Lage auf dem zweiten Fügepartner ausgebildet wird. Dadurch wird insbesondere eine gute Ankopplung der zweiten geschlossenen Lage an dem zweiten Fügepartner ermöglicht.
- Um die Verbindung der zweiten geschlossenen Lage mit der Struktur zu verwirklichen, ist es darüber hinaus in einer vorteilhaften Weiterbildung vorgesehen, dass das Verbinden der Struktur mit der zweiten geschlossenen Lage durch einen Sintervorgang erfolgt, bei dem die Struktur in Anlagekontakt mit der zweiten geschlossenen Lage gebracht wird und zumindest die Zwischenschicht auf eine Temperatur von etwa 500° Celsius, insbesondere jedoch etwa 300° Celsius erwärmt wird.
- In einer alternativen Ausführung zum Sintern ist es auch möglich, das Verbinden der Struktur mit der zweiten geschlossenen Lage durch einen Lötvorgang erfolgen zu lassen.
- Weitere Vorteile, Merkmale und Einzelheiten der Erfindung ergeben sich aus der nachfolgenden Beschreibung bevorzugter Ausführungsbeispiele sowie anhand der Zeichnungen.
- Diese zeigen in:
-
1 bis6 ein erfindungsgemäßes Verbundbauteil während verschiedener Phasen seiner Herstellung, jeweils im Querschnitt und -
7 eine Ansicht in Richtung VII-VII der6 . - Gleiche Bauteile bzw. Bauteile mit gleicher Funktion sind in den Figuren mit gleichen Bezugsziffern versehen.
- Das in der
6 als Ganzes dargestellte Verbundbauteil10 weist einen ersten Fügepartner11 in Form eines eine elektronische Schaltung tragenden Halbleiterchips12 auf. Der erste Fügepartner11 ist mit einem zweiten Fügepartner14 in Form eines Substrat- bzw. Schaltungsträgers15 elektrisch sowie thermisch gekoppelt. Der zweite Fügepartner14 weist hierzu auf der dem ersten Fügepartner11 zugewandten Seite eine metallische Schicht16 in Form insbesondere einer Kupferkaschierung, insbesondere eines Stanzgitters, auf. - Die eigentliche mechanische, thermische und elektrische Verbindung zwischen den beiden Fügepartnern
11 und14 erfolgt mittels einer insbesondere aus Silber bestehenden Zwischenschicht18 . Anstelle von Silber können jedoch auch andere Metalle, wie Kupfer oder Mischungen aus verschiedenen Metallen verwendet werden. Die Zwischenschicht18 weist eine erste Lage19 mit einer geschlossenen Oberfläche auf, die mit dem ersten Fügepartner11 verbunden ist. Weiterhin weist die Zwischenschicht18 eine zweite Lage20 mit einer geschlossenen Oberfläche auf, die mit der metallischen Schicht16 des zweiten Fügepartners14 verbunden ist. Zwischen den beiden geschlossenen Lagen19 ,20 weist die Zwischenschicht18 eine dritte Lage22 mit einer Struktur24 auf. Die Struktur24 weist insbesondere säulenartige, biegeelastische Verbindungen23 auf, die sich geradlinig und senkrecht zwischen den beiden Lagen19 ,20 erstrecken und diese miteinander verbinden. - Wie insbesondere aus einer Zusammenschau der
6 und7 erkennbar ist, sind die Verbindungen23 im Querschnitt vorzugsweise zumindest annähernd kreisförmig ausgebildet und weisen beispielhaft einen Durchmesser von 0,5 μm bis 2,0 μm, vorzugsweise von 1,0 μm auf. Zur Einstellung einer gewünschten Steifigkeit der Zwischenschicht18 ist es weiterhin bevorzugt vorgesehen, dass das Aspektverhältnis der Verbindungen23 kleiner 1:5, vorzugsweise insbesondere kleiner 1:10 ist. In der7 ist eine Struktur24 dargestellt, bei der die Verbindungen23 in gleichmäßigen Abständen zueinander angeordnet sind, wobei die Abstände zwischen den einzelnen Verbindungen23 ebenfalls beispielhaft in etwa dem Durchmesser der einzelnen Verbindungen23 entsprechen. Zwischen den Verbindungen23 sind verbindungsfreie Zwischenräume21 ausgebildet. Grundsätzlich ist die Dimensionierung der Verbindungen23 bzw. der Zwischenräume21 derart, dass die Zwischenräume21 zur Erzielung eines möglichst geringen elektrischen Widerstands möglichst zu minimieren bzw. die Querschnittsfläche der Verbindungen23 so groß wie möglich zu wählen ohne, dass sich die Verbindungen23 berühren. Im dargestellten Ausführungsbeispiel sind beispielhaft jeweils fünf Verbindungen23 neben- und untereinander angeordnet. Weiterhin ist es vorzugsweise vorgesehen, dass die Gesamtquerschnittsfläche der Verbindungen23 in etwa gleich groß ist wie der verbindungsfreie Raum zwischen den Verbindungen23 . - Nachfolgend wird anhand der
1 bis6 ein erfindungsgemäßes Herstellverfahren zum Ausbilden des Verbundbauteils10 näher erläutert: In der1 ist hierbei ein erster Fertigungsschritt dargestellt, bei dem die Rückseite des ersten Fügepartners11 mit der ersten Lage19 und ihrer geschlossenen Oberfläche versehen wird. Dies erfolgt insbesondere mittels der aus der Mikrogalvanik bekannten Technologien. Wesentlich hierbei ist noch, dass, obwohl lediglich ein erster Fügepartner11 dargestellt ist, der erste Fügepartner11 in diesem Stadium noch Bestandteil eines eine Vielzahl von ersten Fügepartnern11 aufweisenden Wafers25 ist, der erst im weiteren Herstellprozess in die einzelnen ersten Fügepartner11 zerteilt bzw. aufgetrennt wird. Als Methode zum Aufbringen der ersten Lage19 ist insbesondere das Verfahren des Sputterns oder eine Verdampfungstechnik vorgesehen. - Bei dem in der
2 dargestellten zweiten Fertigungsschritt wird auf die erste Lage19 ein Fotolack26 vollflächig aufgebracht, dessen Dicke etwas größer ist als die gewünschte Dicke bzw. Länge der Verbindungen23 . - Bei dem in der
3 dargestellten, dritten Fertigungsschritt wird auf den Fotolack26 eine Metallmaske27 aufgesetzt, die als Strukturierungsmaske des Fotolackes26 dient. Anschließend erfolgt die Strukturierung des Fotolackes26 mittels der Metallmaske27 , wobei die Metallmaske27 als Ätzmaske dient. Hierbei wird bevorzugt in einem hochdichten Sauerstoff-Plasma mit hoher kinetischer Komponente der Fotolack26 in der gewünschten Form strukturiert. Dabei sind Aspektverhältnisse von > 1:10 erreichbar. Danach erfolgt gemäß4 ein galvanisches Aufwachsen bzw. Ausbilden der Verbindungen23 . Nach der Strukturierung ist der Wafer25 soweit fertiggestellt und wird in einem nachfolgenden, in der5 dargestellten Schritt zersägt bzw. aufgetrennt und der Fotolack26 z. B. mit einem Sauerstoff-Plasma entfernt. Damit ist der erste Fügepartner11 zusammen mit der ersten Lage19 und den Verbindungen23 als erster Bestandteil des Verbundbauteils10 hergestellt. - Der zweite Bestandteil des Verbundbauteils
10 besteht aus dem zweiten Fügepartner14 mitsamt seiner metallischen Schicht16 sowie einer in Form einer Silberpaste auf der metallischen Schicht16 aufgebrachten, geschlossenen zweiten Lage20 . In einem weiteren, in der6 dargestellten Fertigungsschritt wird nunmehr der erste Fügepartner11 mitsamt seinen Verbindungen23 auf die zweite Lage20 aufgebracht bzw. auf dieser angedrückt, um eine vollflächige Verbindung der zweiten Lage20 mit den Verbindungen23 zu erzielen. Das soweit gefertigte Verbundbauteil10 wird anschließend einem Sintervorgang unterzogen, bei dem dieses einer Temperatur von z. B. etwa 500° Celsius, insbesondere ca. 300° Celsius ausgesetzt wird, damit sich die Verbindungen23 mit der zweiten Lage20 mechanisch, thermisch und elektrisch verbinden. - Das soweit beschriebene Verbundbauteil
10 kann in vielfältiger Art und Weise abgewandelt bzw. modifiziert werden. Insbesondere ist es denkbar, weitere, in den Figuren nicht dargestellte Zwischenschichten bzw. Lagen zum ersten Fügepartner11 bzw. zum zweiten Fügepartner14 vorzusehen. Auch kann das Ausbilden der Zwischenschicht18 mittels anderer Herstelltechniken erfolgen. Anstelle des Sinterns kann weiterhin ein Lötverfahren zur Verbindung der Struktur24 mit der zweiten Lage20 angewendet werden. Als Lötverfahren kommt hierbei insbesondere Hartöten oder Diffusionslöten in Frage. Zuletzt kann auch die Form oder der Querschnitt der Verbindungen23 andersartig ausgebildet werden. - ZITATE ENTHALTEN IN DER BESCHREIBUNG
- Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
- Zitierte Patentliteratur
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- DE 102009000514 A1 [0002]
- DE 1022636364 [0003]
Claims (10)
- Verbundbauteil (
10 ), mit einem ersten Fügepartner (11 ) der mittels einer metallischen Zwischenschicht (18 ) zumindest mittelbar mit einem zweiten Fügepartner (14 ) verbunden ist, wobei die Zwischenschicht (18 ) eine Struktur (24 ) aufweist, in der Zwischenräume (21 ) ausgebildet sind, dadurch gekennzeichnet, dass die metallische Zwischenschicht (18 ) aus wenigstens drei Lagen (19 ,20 ,22 ) ausgebildet ist, wobei jeweils eine Lage (19 ,20 ) auf den den beiden Fügepartnern (11 ,14 ) zugewandten Seiten als geschlossene Oberfläche ausgebildet ist und, dass die Struktur (24 ) zwischen den beiden Lagen als Bestandteil der dritten Lage (22 ) ausgebildet ist. - Verbundbauteil nach Anspruch 1, dadurch gekennzeichnet, dass der erste Fügepartner (
11 ) eine elektronische Schaltung (12 ) aufweist, dass der zweite Fügepartner (14 ) ein Schaltungsträger (15 ) ist und, dass zwischen der Zwischenschicht (18 ) und dem zweiten Fügepartner (14 ) eine metallische Verbindungsschicht (16 ) angeordnet ist. - Verbundbauteil nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Struktur (
24 ) säulenartige Verbindungen (23 ) aufweist, die die beiden geschlossenen Lagen (19 ,20 ) miteinander verbinden. - Verbundbauteil nach Anspruch 3, dadurch gekennzeichnet, dass die Verbindungen (
23 ) zumindest annähernd eine kreisförmige Querschnittsfläche aufweisen. - Verbundbauteil nach einem der Ansprüche 3 oder 4, dadurch gekennzeichnet, dass das Aspektverhältnis der Verbindungen > 1:5, insbesondere > 1:10 beträgt.
- Verbundbauteil nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Zwischenschicht (
18 ) aus Metall, insbesondere aus Silber, Kupfer oder aus Mischungen verschiedener Metalle besteht. - Verfahren zur Herstellung eines Verbundbauteils (
10 ) nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass in einem ersten Verfahrensschritt eine erste geschlossene Lage (19 ) der Zwischenschicht (18 ) auf dem ersten Fügepartner (11 ) ausgebildet wird, dass anschließend in einem zweiten Verfahrensschritt die Struktur (24 ) ausgebildet wird und, dass in einem dritten Verfahrensschritt die Struktur (24 ) mit einer zweiten geschlossenen Lage (20 ) der Zwischenschicht (18 ) verbunden wird. - Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die zweite geschlossene Lage (
20 ) auf dem zweiten Fügepartner (14 ) ausgebildet wird. - Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass das Verbinden der Struktur (
24 ) mit der zweiten geschlossenen Lage (20 ) durch einen Sintervorgang erfolgt, bei dem die Struktur (24 ) in Anlagekontakt mit der zweiten geschlossenen Lage (20 ) gebracht wird und zumindest die Zwischenschicht (18 ) auf eine Temperatur von etwa 500° Celsius, insbesondere etwa 300° Celsius erwärmt wird. - Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass das Verbinden der Struktur (
24 ) mit der zweiten geschlossenen Lage (20 ) durch einen Lötvorgang erfolgt.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102010027932A DE102010027932A1 (de) | 2010-04-19 | 2010-04-19 | Verbundbauteil und Verfahren zum Herstellen eines Verbundbauteils |
PCT/EP2011/055723 WO2011131519A1 (de) | 2010-04-19 | 2011-04-12 | Verbundbauteil mit einer zwischenschicht mit zwischenräumen und herstellungsverfahren dafür |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102010027932A DE102010027932A1 (de) | 2010-04-19 | 2010-04-19 | Verbundbauteil und Verfahren zum Herstellen eines Verbundbauteils |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102010027932A1 true DE102010027932A1 (de) | 2011-10-20 |
Family
ID=44280937
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102010027932A Withdrawn DE102010027932A1 (de) | 2010-04-19 | 2010-04-19 | Verbundbauteil und Verfahren zum Herstellen eines Verbundbauteils |
Country Status (2)
Country | Link |
---|---|
DE (1) | DE102010027932A1 (de) |
WO (1) | WO2011131519A1 (de) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR3113775B1 (fr) * | 2020-09-03 | 2022-09-30 | St Microelectronics Tours Sas | Puce électronique |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102009000514A1 (de) | 2009-01-30 | 2010-08-26 | Robert Bosch Gmbh | Verbundbauteil sowie Verfahren zum Herstellen eines Verbundbauteil |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10015964C2 (de) * | 2000-03-30 | 2002-06-13 | Infineon Technologies Ag | Lotband für flexible und temperaturfeste Lotverbindungen |
DE10226363B4 (de) | 2002-06-13 | 2008-04-24 | Infineon Technologies Ag | Halbleiterbauelement |
JP2004087612A (ja) * | 2002-08-23 | 2004-03-18 | Toyota Industries Corp | 放熱部材及びこの放熱部材を用いた半導体装置 |
US20070023923A1 (en) * | 2005-08-01 | 2007-02-01 | Salmon Peter C | Flip chip interface including a mixed array of heat bumps and signal bumps |
JP4343177B2 (ja) * | 2006-02-06 | 2009-10-14 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置 |
-
2010
- 2010-04-19 DE DE102010027932A patent/DE102010027932A1/de not_active Withdrawn
-
2011
- 2011-04-12 WO PCT/EP2011/055723 patent/WO2011131519A1/de active Application Filing
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102009000514A1 (de) | 2009-01-30 | 2010-08-26 | Robert Bosch Gmbh | Verbundbauteil sowie Verfahren zum Herstellen eines Verbundbauteil |
Also Published As
Publication number | Publication date |
---|---|
WO2011131519A1 (de) | 2011-10-27 |
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